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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1292033
審判番号 不服2013-21288  
総通号数 179 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-11-28 
種別 拒絶査定不服の審決 
審判請求日 2013-11-01 
確定日 2014-09-18 
事件の表示 特願2010-220591「アレイ」拒絶査定不服審判事件〔平成23年 2月 3日出願公開、特開2011- 23741〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成8年11月29日に出願した特願平8-335053号(パリ条約による優先権主張1995年12月22日、アメリカ合衆国)の一部を平成22年9月30日に新たな特許出願としたものであって、平成22年10月27日に手続補正書が提出され、平成24年11月21日付けの拒絶理由通知に対して、平成25年6月4日に意見書及び手続補正書が提出されたが、同年6月21日付けで拒絶査定がなされ、これに対して、同年11月1日に拒絶査定を不服とする審判の請求がなされたものである。


第2.本願発明に対する判断
1.本願発明
本願の請求項1ないし請求項10に係る発明は、平成25年6月4日に提出された手続補正書により補正された特許請求の範囲の請求項1ないし請求項10に記載されている事項によって特定されるものであって、そのうち、請求項1に係る発明(以下「本願発明」という。)は、以下のとおりのものである。

「アレイにおいて、
基体上のアレイ回路であって、当該アレイ回路が複数のセルを含み、該セルのセットの各々がアモルファスシリコン薄膜トランジスタを含む、該アレイ回路を備え、
前記アモルファスシリコン薄膜トランジスタが、
・第1のエッジおよび第2のエッジを有するゲート領域と、
・前記ゲート領域上の絶縁層であって、当該絶縁層が前記ゲート領域の第1のエッジおよび第2のエッジを超えて延出している、前記絶縁層と、
・前記絶縁層上の未ドープアモルファスシリコン層であって、当該未ドープアモルファスシリコン層が前記ゲート領域の第1のエッジおよび第2のエッジをそれぞれ超えて延出している、前記未ドープアモルファスシリコン層と、
・前記アモルファスシリコン層上でかつ前記ゲート領域の上方の絶縁領域であって、当該絶縁領域が前記ゲート領域の第1のエッジおよび第2のエッジにそれぞれ整合された第1のエッジおよび第2のエッジを有する、前記絶縁領域と、
・前記アモルファスシリコン層上の、ドープされた半導体材料により形成された第1のチャネルリードおよび第2のチャネルリードであって、当該第1のチャネルリードおよび第2のチャネルリードの各々が1.0μm以下のオーバーラップ距離だけ前記絶縁領域と重なる、前記第1のチャネルリードおよび第2のチャネルリードと、
・前記第1のチャネルリードおよび第2のチャネルリードとそれぞれ接触する第1の導電金属電極および第2の導電金属電極であって、当該第1の導電金属電極および第2の導電金属電極がそれぞれ前記第1のチャネルリードおよび第2のチャネルリードと電気的に接続されている、前記第1の導電金属電極および第2の導電金属電極と、
を有し、
前記第1の導電金属電極および第2の導電金属電極が前記ゲート領域よりも外側にある、前記アレイ。」

2.各引用例の記載事項と引用発明
(1)引用例1の記載事項
本願の原出願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で「引用文献5」として引用された刊行物である、特開平2-62051号公報(以下「引用例1」という。)には、「薄膜トランジスタの製造方法」(発明の名称)に関して、第1図?第3図とともに、以下の事項が記載されている(下線は、参考のため、当審において付したものである。以下同じ。)。

a.「[概 要〕
液晶駆動用の薄膜トランジスタ(TFT)の製造方法に関し、」(第1頁下右欄第16?18行)

b.「〔産業上の利用分野〕
本発明は、アクティブマトリクスカラー液晶表示装置における薄膜トランジスタの製造方法に関する。
液晶表示装置は低消費電力、軽量、カラー表示が容易などの特徴を有することから、ポケットTVやOA端末機器などの平面表示装置として、広範な市場を得つつある。特に大容量で鮮明な階調表示が得られる薄膜トランジスタ駆動のアクティブマトリクス型液晶表示装置に関しては、一部実用化されるとともに現在盛んに開発・研究が行われている。
このアクティブマトリクス型液晶表示装置は、各画素に薄膜トランジスタが付加されている。従ってアクティブマトリクス型液晶表示装置を製造するには、数万個から数十万個に及ぶトランジスタを、無欠陥且つ高歩留で製造することが必要である。

〔従来の技術〕
従来の自己整合型TFTの製造方法を、第3図(a)?(g)より説明する。
図中、Gは厚さ約 800Åのゲート電極、1は透明絶縁性基板、2は厚さ約3000ÅのSiN膜のようなゲート絶縁膜、3は厚さ約1000Åのa-Si層からなる動作半導体層、4は保護膜としての約1400Åの厚さのSiO_(2)膜、5は約50Åの厚さのa-Si層からなる密着層、6はコンタクト層としての約 300Åの厚さのn^(+)a-Si層、7はソース・ドレイン電極となる厚さ約1000ÅのTi膜のような導電膜、Dはドレイン電極、Sはソース電極である。」(第2頁上右欄第5行?同頁下左欄第16行)

c.「〔発明が解決しようとする課題〕
……(中略)……
このように従来の製造方法では、ソース・ドレイン電極S,Dと保護膜4との間には隙間Aが生じるため、透明絶縁性基板1上に積層された各薄膜のストレスの違い、或いはTFT全体を第2の保護膜(ポリイミド)で覆う場合に、ポリイミドとの密着力の違いによって、隙間Aの部分に力が加わってクラックが生じ易くなり、ソース,ドレインとゲート間の耐圧低下や短絡が発生する問題がある。また隙間Aの部分のa-Si膜が後工程で侵されることがある。
従来のTFTの製造方法では、上述した如く、隙間Aが存在することによって、TFTの信頼性あるいは歩留を低下させる問題が生じ、隙間が生じないようにしようとすると、リフトオフが困難となるため自己整合法を用いにくい。
本発明は、自己整合法の利点を失うことなく、しかも、保護膜とソース・ドレイン電極S,Dとの境界上に、隙間を生じることのないTFTの製造方法を提供することを目的とする。」(第3頁上左欄第6行?同頁上右欄第13行)

d.「〔課題を解決するための手段〕
第1図(a)?(d)により本発明を説明する。
〔第1図(a)参照〕
透明絶縁性基板1上に金属よりなるゲート電極Gを形成した後、その上を被覆するゲート絶縁膜2,動作半導体層3,保護膜4,更に必要ならば密着層5を積層し、その上にポジ型のレジストを塗布し、透明絶縁性基板1背面よりゲート電極Gをマスクとする背面露光を行う。これにより上記レジスト膜のうち、第1図(a)に右下がりのハツチを付して示す未露光部が現像液に非溶解性、その他の部分が可溶性となる。
従って現像処理を行なって、ゲート電極Gに位置整合したレジスト膜8を形成し、これをマスクとして保護膜4の露出部を除去する。密着層5が存在する場合には密着層5と保護膜4をエツチングする。
〔第1図(b)参照〕
次いで上記レジスト膜8を除去し、コンタクト層6と透明導電膜(例えばITO膜)7を形成する。
〔第1図(c)参照〕
ネガ型レジストを全面に塗布し、これに対して再びゲート電極Gをマスクとして背面露光をオーバー露光気味に行う。この露光により第1図(c)に点線のハツチを付して示す部分が非溶解性、その他の部分が可溶性となる。
従ってこのレジスト膜に現像処理を施して得られたレジスト膜10は、ゲート電極G上層部に開口11が形成される。そこでこのレジスト膜10をマスクとして、透明導電膜7とコンタクト層6の露出部を除去する。
〔第1図(d)参照〕
この後上記レジスト膜10を除去すれば、図示のように保護膜4の周縁に端部が重なり合うソース電極Sとドレイン電極Dが得られる。
これ以降は通常の製造方法に従って進めてよい。」(第3頁上右欄第15行?同頁下右欄第11行)

e.「〔実 施 例〕
以下本発明の一実施例を第2図(a)?(h)により説明する。
図中1は透明絶縁性基板としてのガラス基板、GはTiのような非透光性金属よりなるゲート電極、2はゲート絶縁膜としての厚さ約3000ÅのSiN(窒化シリコン)膜、3は約1000Åの厚さのa-Si膜からなる動作半導体層、4は保護膜としての約1400Åの厚さのSiO_(2)膜、5は密着層としての約50Åの厚さのa-Si膜、6は厚さ約 300Åのn^(+)a-Siからなるコンタクト層、7はソース・ドレイン電極材料の導電膜で、厚さ約1000ÅのITO膜のような透明導電膜、Sはソース電極、Dはドレイン電極、8,9,10はレジスト膜である。
〔第2図(a)参照〕
ガラス基板1上にゲート電極Gを形成し、その上層にSiN膜2,a-Si膜3,SiO_(2)膜4,a-Si膜5をP-CVD法により連続的に成膜する。
〔第2図(b)参照〕
その上にポジ型のレジストを全面に塗布し、ゲート電極Gをマスクとしてガラス基板1裏面より露光した後、現像処理を施してゲート電極Gに位置整合したレジスト膜8を形成する。
〔第2図(c)参照〕
次いで上記レジスト膜8をマスクとして、a-Si膜5,SiO_(2)膜4をエツチングして、これらの露出部を除去した後、レジスト膜8を剥離する。これにより、ゲート電極Gの上層に位置ずれのない保護膜4が形成される。
〔第2図(d)参照〕
次いでa-Si膜3表面を緩衝弗酸溶液で処理した後、保護膜としてのSiO_(2)膜4および密着層としてのa-Si膜5の積層膜上から、a-Si膜3上全面にn^(+)a-Si膜6,ITO膜7を連続成膜する。
〔第2図(e)参照〕
次いで上記ITO膜7上にネガ型のレジストを全面に塗布し、再びゲート電極Gをマスクとして、ガラス基板l裏面より上記ネガ型のレジスト膜10にオーバーぎみに露光し、本来ならばゲート電極Gによって遮光される領域の端部まで感光させる。この後現像処理を施して、図示の如くゲート電極Gより小さい開口11を有するレジスト膜10を形成する。
〔第2図(f)参照〕
次いで上記レジスト膜10をマスクとして、SiO_(2)膜4上のITO膜7とn^(+)a-Si膜6をエツチングして、ゲート電極G上部を開孔した後、レジスト膜10を剥離する。以上で保護膜4の周縁部に端部が重なり合うソース電極S及びドレイン電極Dが得られる
これ以降は通常の製造工程に従って進めてよい。
〔第2図(g)参照]
即ち、ポジ型のレジスト膜9を全面に塗布し、ソース・ドレイン電極を形成するための露光および現像処理を施す。
〔第2図(h)参照〕
一部記レジスト膜9をマスクとして、上記ITO膜7,n^(+)a-Si膜6,a-Si膜5をエツチングして、図示のように、端部が保護膜の周縁部に重なりを有するソース電極S,ドレイン電極Dを形成する。
以上のようにして得られた本実施例のTFTでは、ソース電極S及びドレイン電極Dの端部が、保護膜4の周縁上に重なり合い、その間に隙間が生じることがない。
従って、従来の製造方法によって作製した場合のような、クラックに起因するTFT特性や信頼性の低下、或いは製造歩留の低下等の問題発生が防止される。」(第4頁上右欄第1行?第5頁上左欄第12行)

f.「〔発明の効果〕
以上説明した如く本発明によれば、機械的ストレスが生じ易い隙間を無くすことができ、クラック等に起因する耐圧低下や短絡不良を大幅に減少させることができる。このため、1枚の基板上に数10万個のTFTを有する液晶駆動用TFTマトリクスの製造歩留および信頼性が大幅に向上する。」(第5頁上左欄第14行?同頁上右欄第1行)

g.「本発明の構成説明図」(「図面の簡単な説明」の記載)である第1図には、その第1図(a)及び(c)に、「背面露光」を、「露光」領域において、光を、透明絶縁性基板1の主面に対して垂直な方向から入射して行うこと、が示されている。

h.前記eで摘記した「端部が保護膜の周縁部に重なりを有するソース電極S,ドレイン電極Dを形成」した状態を示す「第2図(h)」には、SiN膜2はガラス基板1のほぼ全面に設けられていること、動作半導体層3の形成範囲は、前記SiN膜2よりは狭いものの、ゲート電極Gよりは広いこと、が示されている。
同図には、前記ガラス基板1上に形成されるゲート電極G、前記動作半導体層3上に形成される保護膜4は、前記動作半導体層3より狭い範囲に設けられていること、も示されている。

(2)引用発明
前項のdにおける「必要ならば密着層5を積層し」という記載から、引用例1において「密着層5」は、任意付加的に設けられるものである。
そうすると、前項のa?hで摘記した開示内容を総合すると、引用例1には、次の発明(以下「引用発明」という。)が記載されている。

「アクティブマトリクスカラー液晶表示装置の液晶駆動用TFTマトリクスであって、
前記液晶駆動用TFTマトリクスは、各画素に付加されている薄膜トランジスタを数10万個有するものであり、
液晶駆動用の前記薄膜トランジスタが、
透明絶縁性基板としてのガラス基板1上に形成された、Tiよりなるゲート電極Gと、
前記ゲート電極Gを形成した前記ガラス基板1の上層に成膜されて前記ゲート電極Gの上を被覆する、ゲート絶縁膜としてのSiN膜2と、
前記SiN膜2上に連続的に成膜されて前記ゲート電極Gの上を被覆する、a-Si膜からなる動作半導体層3と、
前記動作半導体層3上に連続的に成膜されて前記ゲート電極Gの上を被覆するSiO_(2)膜4を、前記ゲート電極Gをマスクとして前記ガラス基板1の裏面より露光することで形成される前記ゲート電極Gに位置整合したレジスト膜8をマスクとして用いてエッチングすることで形成された、前記ゲート電極Gの上層に対して位置ずれがない、前記ゲート電極Gの上を被覆するSiO_(2)膜4からなる保護膜4と、
前記保護膜4が形成された前記動作半導体層3上の全面に連続成膜されたn^(+)a-Si膜6及びITO膜7を、再び前記ゲート電極Gをマスクとして前記ガラス基板1の裏面からオーバー気味に露光して本来なら前記ゲート電極Gによって遮光される領域の端部まで感光することで形成したレジスト膜10を用いてエッチングすることで得られた、前記保護膜4の周縁部に端部が重なり合う、前記連続成膜されたn^(+)a-Si膜6及びITO膜7からなるソース電極S及びドレイン電極Dと、
を有することを特徴とする液晶駆動用TFTマトリクス。」

(3)引用例2の記載事項
本願の原出願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で「引用文献1」として引用された刊行物である、特開平3-186820号公報(以下「引用例2」という。)には、「マトリクス型液晶表示基板の製造方法」(発明の名称)に関して、第1図?第3図とともに、以下の事項が記載されている。

a.「(実施例)
以下に本発明を実施例について説明する。
第2図に、本実施例の方法により形成されたマトリクス型液晶表示基板の部分平面図を示す。このマトリクス型液晶表示基板は、光透過性の絶縁性基板上に形成された保護絶縁膜等を介してマトリクス状に配置された逆スタガ型構造の薄膜トランジスタ、……(中略)……
次に、第2図に示す薄膜トランジスタの断面構成を、第2図のA-A線断面図である第3図を用いて説明する。
ゲート電極3上に、第一及び第二のゲート絶縁膜4、5及びチャネル部i型アモルファスシリコン膜6を介して、チャネル部保護絶縁膜7が形成されている。チャネル部保護絶縁膜7は、ゲート電極3の端からその内側へ、2μmずつシフトしたパターンを有している。チャネル部i型アモルファスシリコン膜6上には、ギャップ20によって分離されたコンタクト層8a、8bが形成されている。ソース側コントクト層8a上にはソース電極9が、ドレイン側コンタクト層8b上にはドレイン電極10が各々設けられている。」(第4頁上右欄第15行?同頁下右欄第11行)

(4)引用例3の記載事項
本願の原出願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で「引用文献3」として引用された刊行物である、特開平5-136419号公報(以下「引用例3」という。)には、「薄膜トランジスタ」(発明の名称)に関して、図1?図4とともに、以下の事項が記載されている。

a.「【0002】
【従来の技術】従来、アクティブマトリックス型の液晶表示装置においては、スイッチング素子として薄膜トランジスタ(以下、TFTと略記する)が用いられている。この種のTFTとしては、スタッガ型や逆スタッガ型の構造があるが、一例として図4に逆スタッガ型のTFTの素子断面構造を示す。図中1はガラス基板、2はゲート電極、3はゲート絶縁膜、4は活性層、5はチャネル保護層、6はコンタクト層、7はソース電極、8はドレイン電極を示している。
【0003】TFTにおいて、ゲート電極とソース電極との重なりの長さ(ゲート電極端とチャネル保護層端との面内方向距離)ΔLは、寄生容量やオン電流に関係し、薄膜トランジスタとしての重要なパラメータである。即ち、ΔLが長くなると寄生容量が大きくなり、逆にΔLが短くなるとオン電流が小さくなる。
【0004】TFTの高速動作を実現させるためには、寄生容量を最小にすることが必要である。しかし、寄生容量を低減するためにΔLを短くすることは、TFTのオン電流そのものを低減させることにつながる。従って、ΔLはマージンを取って従来数μm程度必要とされてきた。」

b.「【0010】本発明は、上記事情を考慮してなされたもので、その目的とするところは、活性層の膜厚を50nm以下と薄くした場合において、十分なオン電流が得られて、寄生容量の小さい高速動作可能な薄膜トランジスタを提供することにある。」

c.「【0024】以上述べたようにTFTの特性上、活性層膜厚が薄い場合(50nm以下)、ΔLは数μmの大きな値は必要なく、0μm近くに設定することができる。ΔLが短いということは、寄生容量低減のために高速動作が可能になることだけではなく、次のようなメリットもある。
【0025】図1より、ΔLはチャネル保護層の形状で決定される。チャネル保護層形成はフォトレジストを塗布しマスクを利用した通常の方法があるが、この方法によりΔLを小さくするためにはゲート電極との合わせ精度が要求される。ここで液晶表示装置の製造を考えると、TFTは表示面積内に均一に製造されることが望まれる。この意味において、ΔLを小さくする場合、マスクを利用したレジストパターン形成法は不利である。そこで、透明絶縁基板を用いて薄膜半導体装置を製造する場合、基板側から露光しレジストパターンを形成する自己整合的な方法、即ち裏面露光を適用するのがよい。」

(5)引用例4の記載事項
本願の原出願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で「引用文献2」として引用された刊行物である、特開平2-215134号公報(以下「引用例4」という。)には、「薄膜トランジスタの製造方法」(発明の名称)に関して、第1図?第4図とともに、以下の事項が記載されている。

a.「〔従来の技術〕
従来の薄膜トランジスタマトリクスの製造方法を第2図(a)?(e)および第3図により説明する。
第2図(a)に見られるように、ガラス基板1上にゲート電極Gを形成する。次いで同図(b)に示す如く、プラズマ化学気相成長(P-CVD)法により、ゲート絶縁膜2、動作半導体層3、チャネル保護膜4を形成する。
……(中略)……
しかし、上記一連の工程で薄膜トランジスタを製造した場合、チャネル保護膜4をエッチングするためのレジスト膜と、リフトオフのレジスト膜が同一であるため、リフトオフ後にチャネル保護膜4とソース、ドレイン電極S,Dとの間に、微細な隙間8ができ、この隙間8が存在することにより、ゲート絶縁膜2に機械的ストレスまたは物理的ストレスが生じて、ゲート絶縁膜2に亀裂が生じ、その結果ゲート電極Gとソース,ドレイン電極S,D間が短絡し、表示欠陥を発生する原因となっていた。」(第2頁上右欄第8行?同頁下右欄第12行)

b.「〔実 施 例〕
以下本発明の一実施例を第1図(a)?(g)を参照して説明する。
〔第1図(a)参照〕
ガラス基板1上に約80nmの厚さのTi膜をスパッタリング法により成膜し、これの不要部を除去してゲート電極Gを形成する。
〔同図(b)参照〕
次いでP-CVD法により、ゲート絶縁膜として厚さ約30nmのSiN膜2、動作半導体層として厚さ約10nmのa-Si層3、チャネル保護膜として厚さ約10nmのSiO_(2)膜4を成膜する。
〔同図(c)参照〕
全面にフォトレジストを塗布し、これに上記ゲート電極Gをマスクとして、矢印で示すように背面露光を施して、ゲート電極Gに位置整合したレジスト膜5を形成する。
〔同図(d)参照〕
次いで上記レジスト膜5をマスクとして、SiO_(2)膜4の露出部を除去する。
〔同図(e)参照〕
この後、ソース、ドレインの電極の形成に先立って、上記レジスト膜5に等方性エッチングを施す。エッチング法としては例えば、レジスト膜のアッシングの条件、即ち、酸素(O_(2))ガスを流量約50ｓccm程流して、約5Pa程の圧力に制御したO_(X)雰囲気中で、高周波(RF)パワーを約300W加えて、プラズマ・エツチングを等方性エツチング条件とし、レジスト膜5の露出した全表面を所望量エツチングする。本実施例ではこのエツチング量を約1μmとした。
なお、このエッチングは必ずしも等方性エツチングでなくてもよい。例えば、レジスト膜のチャネル長方向の両側壁面のみを、イオンビーム・エツチング法によって、所望量除去してもよく、要は、この後のソース,ドレイン電極形成工程で、ソース,ドレイン電極を形成する側のチャネル保護膜の端部が露出するように、レジスト膜表面を一部除去すればよい。
〔同図(f)参照〕
このようにレジスト膜5の寸法を減した後、オーミックコンタクト層としてn^(+)a-Si層6を約30nmの厚さに、ソース・ドレインの電極膜としてTi膜7を約100nmの厚さに成膜する。
本実施例では、レジスト膜5の寸法を減じているので、n^(+)a-Si層6とTi膜7を成膜する際に、チャネル保護膜4はチャネル長方向の両側部が露出している。そのためn^(+)a-Si層6とTi膜7は、その端部が上記露出したチャネル保護膜4の端部上に重なり合うように成膜される。
従って本実施例では、従来のようにチャネル保護膜とソース・ドレイン電極膜間に隙間を生じることがない。
〔同図(g)参照〕
次いで上記レジスト膜5を除去するとともに、その上に付着したTi膜7とn^(+)a-Si層6をリフトオフして、ソース、ドレイン電極S,Dを形成し、本実施例による薄膜トランジスタが完成する。」(第3頁上右欄第8行?第4頁上左欄第6行)

3.対比
(1)本願発明と引用発明との対比
本願発明と、引用発明とを対比する。

ア.「表示装置」における「アクティブマトリクス」が、「画素」を「マトリクス」(行列)状に配列し、各「画素」毎にスイッチング素子を配置して、選択した「画素」毎に信号のオン・オフ制御を可能にしたものを指すことは、当業者の技術常識である。
したがって、引用発明の「各画素に付加されている薄膜トランジスタを数10万個」有する「アクティブマトリクスカラー液晶表示装置の液晶駆動用TFTマトリクス」においては、前記「画素」は「マトリクス」状に配列されていること、そうすると、各「画素」が行列の縦方向及び横方向に連なっていることは明らかである。
よって、各「画素」が行列の縦方向及び横方向に連なっている引用発明の前記「アクティブマトリクスカラー液晶表示装置の液晶駆動用TFTマトリクス」は、本願発明の「アレイ」に相当する。

イ.引用発明の前記「画素」は、「数10万個」ある「薄膜トランジスタ」がそれぞれ「付加されている」から、当然に前記「数10万個」という複数個存在し、本願発明の「複数」の「セル」に相当する。
また、引用発明の「各画素に付加されている薄膜トランジスタ」は、「a-Si膜」、すなわち、アモルファスシリコン膜を「動作半導体層3」としているから、本願発明の「該セルのセットの各々」が含む「アモルファスシリコン薄膜トランジスタ」に相当する。
引用発明の「数10万個」の「各画素に付加されている薄膜トランジスタ」は、「ガラス基板11上に形成」されて、各「画素」とともに、選択した「画素」毎に信号のオン・オフ制御をするための回路を構成していることは自明である。
以上から、引用発明「前記液晶駆動用TFTマトリクス」において、「ガラス基板11上に形成」され、複数の「画素」と「各画素に付加されている薄膜トランジスタ」とが構成する、選択した「画素」毎に信号のオン・オフ制御をするための回路は、本願発明の「基体上のアレイ回路であって、当該アレイ回路が複数のセルを含み、該セルのセットの各々がアモルファスシリコン薄膜トランジスタを含む、該アレイ回路」に相当する。

ウ.引用発明の「ゲート電極G」は、「露光」における「マスクとして」利用できるものであり、第2.2.(1)h.で示した引用例1の第2図(h)の図示態様を併せて考えれば、前記「ゲート電極G」の主面に沿って二つの端部を有していると認められる。
したがって、引用発明の「ゲート電極G」は、本願発明の「第1のエッジおよび第2のエッジを有するゲート領域」に相当する。

エ.引用発明の「前記ゲート電極Gを形成した前記ガラス基板1の上層に成膜されて前記ゲート電極Gの上を被覆する、ゲート絶縁膜としてのSiN膜2」は、本願発明の「前記ゲート領域上の絶縁層であって、当該絶縁層が前記ゲート領域の第1のエッジおよび第2のエッジを超えて延出している、前記絶縁層」に相当する。

オ.引用発明の「前記SiN膜2上に連続的に成膜されて前記ゲート電極Gの上を被覆する、a-Si膜からなる動作半導体層3」と、本願発明の「前記絶縁層上の未ドープアモルファスシリコン層であって、当該未ドープアモルファスシリコン層が前記ゲート領域の第1のエッジおよび第2のエッジをそれぞれ超えて延出している、前記未ドープアモルファスシリコン層」とは、「前記絶縁層上」の「アモルファスシリコン層であって」、当該「アモルファスシリコン層が前記ゲート領域の第1のエッジおよび第2のエッジをそれぞれ超えて延出している」、前記「アモルファスシリコン層」である点で共通する。

カ.引用発明の「前記動作半導体層3上に連続的に成膜されて前記ゲート電極Gの上を被覆するSiO_(2)膜4を、前記ゲート電極Gをマスクとして前記ガラス基板1の裏面より露光することで形成される前記ゲート電極Gに位置整合したレジスト膜8をマスクとして用いてエッチングすることで形成された、前記ゲート電極Gの上層に対して位置ずれがない、前記ゲート電極Gの上を被覆するSiO_(2)膜4からなる保護膜4」と、本願発明の「前記アモルファスシリコン層上でかつ前記ゲート領域の上方の絶縁領域であって、当該絶縁領域が前記ゲート領域の第1のエッジおよび第2のエッジにそれぞれ整合された第1のエッジおよび第2のエッジを有する、前記絶縁領域」とは、「アモルファスシリコン層上でかつ前記ゲート領域の上方の絶縁領域であって、当該絶縁領域が前記ゲート領域の」上層に対して位置ずれがない「前記絶縁領域」である点で共通する。

キ.引用発明の「前記保護膜4が形成された前記動作半導体層3」の上に「成膜」される「n^(+)a-Si膜6」は、引用例1の第4頁上右欄第10?11行には、「6は厚さ約 300Åのn^(+)a-Siからなるコンタクト層」であると記載されている。
そうすると、引用発明の「前記動作半導体層3上の全面に連続成膜されたn^(+)a-Si膜6及びITO膜7」を「エッチングする」ことで得られ、「前記保護膜4の周縁部に端部が重なり合う、前記連続成膜されたn^(+)a-Si膜6及びITO膜7からなるソース電極S及びドレイン電極D」における各「n^(+)a-Si膜6」は、「動作半導体層3」との「コンタクト層」であるから、当該「動作半導体層3」に形成される「薄膜トランジスタ」のチャネル領域に、「ソース電極S及びドレイン電極D」に入出力される電気信号を前記「動作半導体層3」に引き込む、ないし、前記「動作半導体層3」から引き出す「膜」、すなわち、リードとして機能していると認められる。
したがって、引用発明の「前記保護膜4が形成された前記動作半導体層3上の全面に連続成膜されたn^(+)a-Si膜6及びITO膜7を、再び前記ゲート電極Gをマスクとして前記ガラス基板1の裏面からオーバー気味に露光して本来なら前記ゲート電極Gによって遮光される領域の端部まで感光することで形成したレジスト膜10を用いてエッチングすることで得られた、前記保護膜4の周縁部に端部が重なり合う、前記連続成膜されたn^(+)a-Si膜6及びITO膜7からなるソース電極S及びドレイン電極D」における前記「エッチング」された「n^(+)a-Si膜6」と、本願発明の「前記アモルファスシリコン層上の、ドープされた半導体材料により形成された第1のチャネルリードおよび第2のチャネルリードであって、当該第1のチャネルリードおよび第2のチャネルリードの各々が1.0μm以下のオーバーラップ距離だけ前記絶縁領域と重なる、前記第1のチャネルリードおよび第2のチャネルリード」とは、「前記アモルファスシリコン層上の、ドープされた半導体材料により形成された第1のチャネルリードおよび第2のチャネルリードであって、当該第1のチャネルリードおよび第2のチャネルリードの各々」が「前記絶縁領域と重なる、前記第1のチャネルリードおよび第2のチャネルリード」である点で共通する。

(2)一致点及び相違点
以上から、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。
<<一致点>>
「アレイにおいて、
基体上のアレイ回路であって、当該アレイ回路が複数のセルを含み、該セルのセットの各々がアモルファスシリコン薄膜トランジスタを含む、該アレイ回路を備え、
前記アモルファスシリコン薄膜トランジスタが、
・第1のエッジおよび第2のエッジを有するゲート領域と、
・前記ゲート領域上の絶縁層であって、当該絶縁層が前記ゲート領域の第1のエッジおよび第2のエッジを超えて延出している、前記絶縁層と、
・前記絶縁層上のアモルファスシリコン層であって、当該アモルファスシリコン層が前記ゲート領域の第1のエッジおよび第2のエッジをそれぞれ超えて延出している、前記アモルファスシリコン層と、
・前記アモルファスシリコン層上でかつ前記ゲート領域の上方の絶縁領域であって、当該絶縁領域が前記ゲート領域の上層に対して位置ずれがない前記絶縁領域と、
・前記アモルファスシリコン層上の、ドープされた半導体材料により形成された第1のチャネルリードおよび第2のチャネルリードであって、当該第1のチャネルリードおよび第2のチャネルリードの各々が前記絶縁領域と重なる、前記第1のチャネルリードおよび第2のチャネルリードと、
を有する、
前記アレイ。」

<<相違点1>>
本願発明の「前記絶縁層上」の「アモルファスシリコン層」は「未ドープアモルファスシリコン層」であるのに対して、引用発明の「前記SiN膜2上に連続的に成膜され」た「a-Si膜」は「未ドープ」であるかどうかが不明である点。

<<相違点2>>
本願発明の「当該絶縁領域」は「前記ゲート領域の第1のエッジおよび第2のエッジにそれぞれ整合された第1のエッジおよび第2のエッジを有する」のに対して、引用発明の「保護膜4」は「前記ゲート電極Gの上層に対して位置ずれがない」点。

<<相違点3>>
本願発明は「当該第1のチャネルリードおよび第2のチャネルリードの各々が1.0μm以下のオーバーラップ距離だけ前記絶縁領域と重なる」のに対して、引用発明の「ソース電極S」及び「ドレイン電極D」のそれぞれにおける「エッチング」された「n^(+)a-Si膜6」は「前記保護膜4の周縁部に端部が重なり合う」ものの、具体的にどの程度「重なり合う」かは不明である点。

<<相違点4>>
本願発明は、「前記第1のチャネルリードおよび第2のチャネルリードとそれぞれ接触する第1の導電金属電極および第2の導電金属電極であって、当該第1の導電金属電極および第2の導電金属電極がそれぞれ前記第1のチャネルリードおよび第2のチャネルリードと電気的に接続されて」、「前記第1の導電金属電極および第2の導電金属電極が前記ゲート領域よりも外側にある」、「前記第1の導電金属電極および第2の導電金属電極」を有するのに対して、引用発明はそのような構成を有していない点。

4.当審の判断
(1)相違点1に対して
ア.引用例1には、「3は約1000Åの厚さのa-Si膜からなる動作半導体層……6は厚さ約 300Åのn^(+)a-Siからなるコンタクト層」(第4頁上右欄第7?11行)と記載されている。すなわち、同様に「a-Si」からなる「動作半導体層」と「コンタクト層」のうち、前記「コンタクト層」だけに「n^(+)」の記載を付して、n型にドープされていることを明示している。
そうすると、引用例1において、「a-Si」に「n」ないし「ｐ」の記載が付されていない前記「動作半導体層」は、ドープされていない、すなわち、未ドープの「a-Si膜」からなる層である蓋然性が高い。
したがって、引用例1の記載から見ると、相違点1は実質的な相異点ではない。

イ.次に、引用発明の「a-Si膜からなる動作半導体層3」が、仮に、引用例1の記載からでは、ドープされていない「a-Si膜からなる」層であるとは断定できない、すなわち、相違点1が実質的な相異点であるとして検討する。

ウ.ゲート電極を基板上の最下層に配置したことを特徴とする逆スタガ型(ボトムゲート型)の薄膜トランジスタにおいて、ゲート絶縁膜を介して前記ゲート電極上に設けられる動作半導体層を、ノンドープのアモルファスシリコン膜で形成することは、以下のオ.カ.に示すように、引用例2及び周知例1に記載され、常套手段にすぎない。
したがって、引用発明の「前記SiN膜2上」に「成膜され」た「a-Si膜」を、「未ドープ」の「a-Si膜」とすることは、当業者であれば容易になし得たものと認められる。

エ.よって、相違点1は、実質的な相異点ではなく、また、仮に実質的なものであるとしても、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

オ.引用例2には、第2.2.(3)a.で摘記したように、「光透過性の絶縁性基板上」に「マトリクス状に配置された逆スタガ型構造の薄膜トランジスタ」において「チャネル部」を「i型アモルファスシリコン膜6」で形成したことが記載されている。
ここで、「i型」が“intrinsic”、すなわち、ドープされていないことを意味することは、当業者の技術常識である。

カ.周知例1:特開平6-188422号公報
本願の原出願の優先権主張の日前に日本国内において頒布された刊行物である特開平6-188422号公報には、「薄膜トランジスタ」(発明の名称)に関して、図1とともに、以下の事項が記載されている。

a.「【0026】本実施例の薄膜トランジスタは、図1に示すように、ガラス基板1上に、クロム(Cｒ)又はタンタル(Ta)から成るゲート電極2と、窒化シリコン(SiN_(X))から成るゲート絶縁層3と、ノンドープの水素化アモルファスシリコン(i-a-Si:H)から成る半導体活性層4と、窒化シリコン(SiN_(X))と酸化シリコン(SiO_(2))の2層から成るチャネル保護層5と、n+ 水素化アモルファスシリコン(n^(+)a-Si:H)から成るソース領域(S)及びドレイン領域(D)としてのオーミックコンタクト層6と、ポリイミドから成る層間絶縁層(図1では省略)と、アルミニウム(Al)、モリブデン(Mｏ)等から成る配線層7が順次積層され、全体を覆うように保護膜8が形成された逆スタガ型構造となっている。」

(2)相違点2に対して
ア.引用発明は、「前記保護膜4の周縁部に端部が重なり合うソース電極S及びドレイン電極D」を「エッチング」により得るためには、「前記保護膜4が形成された前記動作半導体層3上の全面に連続成膜されたn^(+)a-Si膜6及びITO膜7を、再び前記ゲート電極Gをマスクとして前記ガラス基板1の裏面からオーバー気味に露光して本来なら前記ゲート電極Gによって遮光される領域の端部まで感光することで形成したレジスト膜10」を用いている。

イ.これに対して、「前記ゲート電極Gの上層に対して位置ずれがない保護膜4」を「エッチング」で形成する際には、引用発明は「マスク」として、「前記ゲート電極Gをマスクとして前記ガラス基板1の裏面より露光することで形成される前記ゲート電極Gに位置整合したレジスト膜8」を用いているものである。
すなわち、「前記ゲート電極Gの上層に対して位置ずれがない保護膜4」を形成するための前記「レジスト膜8」は、前記「レジスト膜10」とは異なり、「オーバー気味に露光することで形成」されるものではないから、「露光」時には「本来なら前記ゲート電極Gによって遮光される領域の端部」は「前記ゲート電極Gによって遮光される」ものと解される。
しかしながら、この、「本来なら前記ゲート電極Gによって遮光される領域の端部」を「前記ゲート電極Gによって遮光」して形成した「前記ゲート電極Gに位置整合したレジスト膜8」を用いて得られる「前記ゲート電極Gの上層に対して位置ずれがない保護膜4」が、「前記ゲート電極Gの上層」と寸法の「ずれ」もないかどうかは不明である。

ウ.ここで、引用例1の第1図(a)及び(c)には、第2.2.(1)g.で指摘したように、「背面露光」を、「露光」領域において、光を、透明絶縁性基板1の主面に対して垂直な方向から入射して行うこと、が示されている。
そして、引用発明の「前記ゲート電極Gに位置整合したレジスト膜8」を形成するための「前記ゲート電極Gをマスクとして前記ガラス基板1の裏面より」の「露光」において、「本来なら前記ゲート電極Gによって遮光される領域の端部」は「前記ゲート電極Gによって遮光され」る状態で、光を「露光」領域において「前記ガラス基板1の裏面」に垂直な方向から入射すれば、前記「レジスト膜8」は「前記ゲート電極G」と「位置」だけでなく寸法においても「整合」すると認められる。
したがって、引用例1には、「ガラス基板1の裏面より」の「露光」において、光を「露光」領域において「前記ガラス基板1の裏面」に垂直な方向から入射することにより、「前記ゲート電極G」と「位置」と寸法において「整合」する前記「レジスト膜8」を形成し、当該「レジスト膜8」を用いて「前記ゲート電極Gの上層」に対して「位置」と寸法のずれがない「保護膜4」を形成することが、少なくとも示唆されていると認められる。

エ.ところで、引用例3には、第2.2.(4)a.で摘記したように、「逆スタッガ型のTFT」において、「ゲート電極とソース電極との重なりの長さ(ゲート電極端とチャネル保護層端との面内方向距離)ΔL」は「ΔLが長くなると寄生容量が大きくなり、逆にΔLが短くなるとオン電流が小さくなる」ことから「ΔLはマージンを取って従来数μm程度必要とされてきた」と記載されている。
さらに、引用例3には、第2.2.(4)c.で摘記したように、「活性層膜厚が薄い場合(50nm以下)、ΔLは数μmの大きな値は必要なく、0μm近くに設定することができる。ΔLが短いということは、寄生容量低減のために高速動作が可能になる」こと、「ΔLを小さくする場合」は「基板側から露光しレジストパターンを形成する自己整合的な方法、即ち裏面露光を適用するのがよい」ことが記載されている。
すなわち、引用例3には、「逆スタッガ型のTFT」の「寄生容量」を低減して「高速動作」を可能にするためには、「ゲート電極端とチャネル保護層端との面内方向距離」である「ΔL」が小さいほど好ましいこと、しかし、「ΔLが短くなるとオン電流が小さくなる」ことから「ΔLはマージンを取って従来数μm程度必要とされてきた」ところ、「活性層膜厚が薄い場合(50nm以下)、ΔLは数μmの大きな値は必要なく、0μm近くに設定することができる」ことが記載されている。
そして、この「ゲート電極端とチャネル保護層端との面内方向距離」である「ΔL」が最小値の「0μm」であるということは、「面」に垂直な「方向」から見ると、前記「ゲート電極端」と前記「チャネル保護層端」の位置が一致している、すなわち、「整合」しているということである。

オ.さて、「薄膜トランジスタ」を高速動作させることは、前記の引用例3に限らず、「薄膜トランジスタ」を利用する装置に共通する技術的課題であると認められる。
そして、引用例1には、第2.2.(1)e.で摘記したように「3は約1000Åの厚さのa-Si膜からなる動作半導体層」と記載されている。
以上から、引用発明において、「薄膜トランジスタ」の「寄生容量」を低減して「高速動作」を可能にするために、「動作半導体層3」の膜厚をさらに薄くするとともに、「ガラス基板1の裏面より」の「露光」において、光を「前記ガラス基板1の裏面」に垂直な方向から入射させることにより、「前記ゲート電極Gの上層」に対して「位置」と寸法のずれがない「保護膜4」を形成して、「保護膜4」が、「ゲート電極G」の2つの端部にそれぞれ「整合」する2つの端部を有するようにさせることは、引用例1及び引用例3に接した当業者であれば、引用発明から容易に想到したものと認められる。
よって、相違点2は、引用例1及び引用例3の記載を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

(3)相違点3及び相違点4に対して
ア.引用発明の「ソース電極S及びドレイン電極D」のそれぞれにおける「エッチング」された「n^(+)a-Si膜6」は、高濃度にn型にドープされた半導体であるアモルファス「Si」からなる「膜」である。この「n^(+)a-Si膜6」は、第2.3.(1)キ.で指摘したように、「動作半導体層3」に対するコンタクト層であり、「ソース電極S及びドレイン電極D」に入出力される電気信号を前記「動作半導体層3」に引き込む、ないし、前記「動作半導体層3」から引き出す「膜」として機能している。
一方、引用発明の「ITO膜7」は、「ソース電極S及びドレイン電極D」のそれぞれ最上層にある「膜」である。そして、前記「ITO膜7」の「ITO」は、“Indium Tin Oxide”(酸化インジウムスズ)の略語であり、透明導電膜である「ITO膜」は「表示装置」においては一般に透明電極として用いられることは、当業者の技術常識である。さらに、この「7」という符号が付された「膜」について、引用例1には、第2.2.(1)b.で摘記したように「7はソース・ドレイン電極となる厚さ約1000ÅのTi膜のような導電膜、Dはドレイン電極、Sはソース電極である。」と、第2.2.(1)e.で摘記したように「7はソース・ドレイン電極材料の導電膜で、厚さ約1000ÅのITO膜のような透明導電膜、Sはソース電極、Dはドレイン電極……である。」と記載されている。
したがって、引用発明の「ソース電極S及びドレイン電極D」において、「ITO膜7」は、電気信号を入出力する端子電極としてのソース電極「膜」及びドレイン電極「膜」であると認められる。

イ.ここで、引用発明が、「エッチング」された「n^(+)a-Si膜6及びITO膜7」からなる前記「ソース電極S及びドレイン電極D」を「前記保護膜4の周縁部に端部が重なり合う」構造としたのは、第2.2.(1)c.で摘記したように、「ソース・ドレイン電極S,Dと保護膜4との間」に「隙間Aが生じる」と、前記「隙間Aの部分に力が加わってクラックが生じ易く」なることで「TFTの信頼性あるいは歩留を低下させる問題が生じ」るからである。

ウ.引用発明においては、「前記ゲート電極Gの上を被覆するSiO_(2)膜4からなる保護膜4」は「前記ゲート電極Gの上層に対して位置ずれがない」。
そうすると、前記イ.のように、二層の「膜」からなる「ソース電極S及びドレイン電極D」の「端部」が「前記保護膜4の周縁部」と「重なり合う」構造を採用すると、この「重なり合う」部分において、前記二層の「膜」からなる「ソース電極S及びドレイン電極D」は、前記「保護膜4」と「位置ずれ」がない「ゲート電極G」とも同程度に「重なり合う」ことになる。
そして、上記のように、「ソース電極S及びドレイン電極D」が、それぞれ「ゲート電極G」と「重なり合う」と、寄生容量が生じることは当業者には自明な事項である。

エ.ここで、逆スタガ型(ボトムゲート型)の薄膜トランジスタにおいて、アモルファスシリコンからなる半導体層の上に形成されるn^(+)の微結晶シリコンないしアモルファスシリコンからなるコンタクト層上に、ソース電極及びドレイン電極の電極層を形成するとき、前記コンタクト層とともに前記ソース電極及びドレイン電極の電極層の一部がゲート電極と重なり合っていると、電極間に寄生容量が発生して前記薄膜トランジスタの動作に悪影響を及ぼすこと、これを避けるために、前記コンタクト層上に形成する前記ソース電極及びドレイン電極とする金属電極層を、前記ゲート電極とは重ならない位置に形成して前記寄生容量を低減させることは、以下のシ.?セ.に示すように、周知例2?4に記載され、逆スタガ型(ボトムゲート型)の薄膜トランジスタ技術においては周知技術である。
そして、「薄膜トランジスタ」に生じる寄生容量を低減させることは、引用発明も当然に有する技術的課題であると認められる。

オ.したがって、引用発明において、「エッチング」することで得た「前記連続成膜されたn^(+)a-Si膜6及びITO膜7からなるソース電極S及びドレイン電極D」を用いることに代えて、「薄膜トランジスタ」に生じる寄生容量を低減させるために、上記周知技術のように、コンタクト層である「n^(+)a-Si膜6」上であって、「ゲート電極G」とは重ならない位置に形成された金属電極層を、「ソース電極S及びドレイン電極D」における電気信号を入出力する端子電極としての電極「膜」として用いることは、当業者が容易に想到し得たものと認められる。
すなわち、引用発明において、「前記連続成膜されたn^(+)a-Si膜6及びITO膜7」を「エッチング」して「ソース電極S及びドレイン電極D」を得ることに代えて、「エッチング」して得た「n^(+)a-Si膜6」の上であって、電気信号を入出力する端子電極として機能する金属電極層を、「ゲート電極G」とは重ならない位置、すなわち、前記「ゲート電極G」よりも外側の位置に形成して、相違点4に係る構成とすることは、上記周知技術を参酌すれば、当業者が容易に想到し得たものと認められる。

カ.このとき、前記「エッチング」して得た「n^(+)a-Si膜6」は、「本来なら前記ゲート電極Gによって遮光される領域の端部まで感光することで形成したレジスト膜10を用いてエッチング」して得られるから、「前記保護膜4の周縁部に端部が重なり合う」こととなり、「前記保護膜4の周縁部」の近傍に隙間を生じさせないという働きを果たすものである。
しかし、前記「n^(+)a-Si膜6」は、高濃度にn型にドープされた半導体であるアモルファス「Si」からなる「膜」であり、導電性を有する。したがって、導電性を有する「n^(+)a-Si膜6」の「端部」は、「保護膜4」の周縁部と「重なり合う」ことで、当該「保護膜4」と「位置ずれ」がない「ゲート電極G」とも「重なり合う」ことになるから、前記「n^(+)a-Si膜6」と「ゲート電極G」との間で寄生容量が発生することは明らかである。

キ.さて、先に挙げた周知例2?4のうち、周知例4には、以下のセ.に示すように、第3頁下右欄第9?16行に「ブロッキング層17は、ゲート電極12と対向する箇所に、ゲート電極12と同一パターンで形成される」とともに「a-Si半導体層14上の全面に、a-Si中にリン等のn型不純物を高濃度に導入してなるコンタクト用のn^(+)- a-Si半導体層18をプラズマCVD法等により膜厚 500Å程度に堆積させる。」こと、第4頁上右欄第3?10行に「ソース及びドレイン電極用のクロム膜を……バターニングすることにより……n^(+)- a-Si半導体層18上であってブロッキング層17から或る程度離れた位置に、余裕を持たせて所定パターンのソース及びドレイン電極20、21を形成する」こと、第4頁下左欄第14?17行に「ブロッキング層17上からn^(+)- a-Si半導体層18を取り除くことができ、すなわちゲート電極12とn^(+)- a-Si半導体層18との重なり部分をなくす」こと、が記載されている。
そして、その第4頁下右欄第2?9行には、「本実施例によって製造された薄膜トランジスタには……ソース及びドレイン電極とゲート電極との重なり部分A、Bが全くなくなる。このことから、ゲート-ドレイン間及びゲート-ソース間の寄生容量C_(GD)、C_(GS)を従来よりも大幅に小さくすることができる。」と記載されている。
すなわち、ゲート-ドレイン間及びゲート-ソース間の寄生容量を大幅に小さくするために、ソース及びドレイン電極用のクロム膜からなるソース及びドレイン電極20、21を、コンタクト層であるn^(+)- a-Si半導体層18上であり、かつ、ブロッキング層17に整合するゲート電極12と重ならない位置に形成することに加えて、前記n^(+)- a-Si半導体層18からなるコンタクト層とゲート電極12との重なり部分もなくすべきであることは、本願の原出願の優先権主張の日において既に周知の事項であった。

ク.一方、引用例4には、第2.2.(5)a.で摘記したように、「チャネル保護膜4とソース、ドレイン電極S,Dとの間に、微細な隙間8ができ、この隙間8が存在することにより、ゲート絶縁膜2に機械的ストレスまたは物理的ストレスが生じて、ゲート絶縁膜2に亀裂が生じ、その結果ゲート電極Gとソース,ドレイン電極S,D間が短絡し、表示欠陥を発生する原因となっていた」こと、が記載されている。
そして、前記「チャネル保護膜4」と「ソース、ドレイン電極S,D」との間に「隙間8」があることにより生じる問題点を解決するために、引用例4には、第2.2.(5)b.で摘記したように、「ガラス基板1上にゲート電極Gを形成」した後「ゲート絶縁膜として厚さ約30nmのSiN膜2、動作半導体層として厚さ約10nmのa-Si層3、チャネル保護膜として厚さ約10nmのSiO_(2)膜4を成膜」し、「全面にフォトレジストを塗布し、これに上記ゲート電極Gをマスクとして、矢印で示すように背面露光を施して、ゲート電極Gに位置整合したレジスト膜5を形成」し、「上記レジスト膜5をマスクとして、SiO_(2 )膜4の露出部を除去する」ことで前記「チャネル保護膜4」を形成したこと、その後、「レジスト膜5の露出した全表面を所望量エツチングする。本実施例ではこのエツチング量を約1μmとした」こと、「オーミックコンタクト層としてn^(+)a-Si層6を約30nmの厚さに、ソース・ドレインの電極膜としてTi膜7を約100nmの厚さに成膜する」が「レジスト膜5の寸法を減じているので、n^(+)a-Si層6とTi膜7を成膜する際に、チャネル保護膜4はチャネル長方向の両側部が露出している。そのためn^(+)a-Si層6とTi膜7は、その端部が上記露出したチャネル保護膜4の端部上に重なり合うように成膜される」こと、が記載されている。
以上の記載から、「チャネル保護膜4」と、「オーミックコンタクト層としてn^(+)a-Si層6」と「ソース・ドレインの電極膜としてTi膜7」からなる「ソース、ドレイン電極S,D」との間に、「微細な隙間8」ができることを避けるために設けた、「n^(+)a-Si層6とTi膜7」の「端部」と、「チャネル保護膜4の端部」との「重なり合う」部分の長さは、「エッチング」により「レジスト膜5の寸法を減じた」量である「約1μm」であると認められる。

ケ.以上のイ及びクのとおり、引用例1にも、引用例4にも、二層の「膜」からなる「ソース・ドレイン電極S,D」と「保護膜4」との間に「隙間Aが生じる」ことに起因する「クラック」等が生じることを回避するために、「ソース電極S」及び「ドレイン電極D」の「端部」と「保護膜4の周縁部」との間に「重なり合う」部分を設ける必要があることが記載されている。
そして、引用例4には、この「重なり合う」部分の長さを「約1μm」にしたことが記載されている。
ここで、長さが「約1μm」であるということは、「1μm」を中心として、小数点以下を四捨五入すると「1μm」であると看做すことができる長さの範囲を表していると認められる。

コ.してみれば、引用発明における「エッチング」して得た「n^(+)a-Si膜6」の「端部」と「前記保護膜4の周縁部」とが「重なり合う」長さを、引用発明と同じく「保護膜4の周縁部」近傍に「隙間Aが生じる」こと回避することを課題とする引用例4に記載された「ソース電極S」及び「ドレイン電極D」の「端部」と「保護膜4の周縁部」との間の「重なり合う」長さである前記「約1μm」の数値範囲のうち、寄生容量をできる限り小さくするために、長さがより短いほうの「1μm」以下の範囲を選択して、相違点3に係る構成とすることはすることは、前記キ.の周知の事項を勘案すれば、当業者が容易に想到し得たものと認められる。

サ.以上から、相違点3は、引用例1、引用例4の記載及び周知の事項を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
また、相違点4も、周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

シ.周知例2:特願平6-314789号公報
本願の原出願の優先権主張の日前に日本国内において頒布され、平成25年6月21日付けでなされた拒絶査定において周知例として例示された刊行物である特開平6-314789号公報には、「薄膜トランジスタ」(発明の名称)に関して、図1?図20とともに、以下の事項が記載されている。

a.「【0002】
【従来技術】図16は第1の従来技術の薄膜トランジスタの平面図であり、図17は図16の切断面線X17-X17から見た断面図である。従来から、アクティブマトリクス表示装置等に用いられている薄膜トランジスタは、図16及び図17に示すように、絶縁性基板9上に、ゲート電極1、ゲート絶縁膜8、非結晶シリコンの半導体層7、エッチングストッパー層6、燐をドープしたオーミックコンタクト層4、5、ソース電極2およびドレイン電極3を、この順に積層した構造を有している。このような薄膜トランジスタは、その構造に関して、逆スタガー型と呼ばれている。」

b.「【0005】
【発明が解決しようとする課題】従来技術の薄膜トランジスタにおいて、上述したような各種の構造のいずれに於いても、オーミックコンタクト層4、5として燐をドープした非結晶シリコン層を用いている。また、従来の各構造の薄膜トランジスタにおいて、例として、図16に示すように、ソース電極2及びドレイン電極3の各一部とゲート電極1とがゲート絶縁膜8を介して互いに重畳し、重畳部10を有している。
……(中略)……
【0008】一方、前記ソース電極2及びドレイン電極3とゲート電極1との間に於いて、寄生容量が発生する。この寄生容量によって、薄膜トランジスタの応答特性が悪化する。このような応答特性の悪化を低減しようとする場合、前記重畳部10の面積は、できるだけ小さいことが望ましい。しかし、従来技術に於いて、前述したように、重畳部10の面積を減少することは、困難である。従って、従来の薄膜トランジスタに於いて、構成が大型であり、且つ寄生容量の発生により応答特性が悪いという問題点を有している。
【0009】本発明は、上記問題点を解決しようとしてなされたものであり、構成の小型化を図ることができ、且つ信頼性と応答特性とを向上した薄膜トランジスタを提供することが本発明の目的である。」

c.「【0022】以下、本実施例の薄膜トランジスタ20の製造工程を詳述する。
【0023】まず、絶縁性基板29上にゲート電極21を形成する。本実施例では絶縁性基板29としてガラスを採用した。この絶縁性基板29上に、Al、Ti、Taなどの低抵抗な材料からなる導電膜をスパッタリング法を用いて堆積させ、これをパターニングして幅W1のゲート電極21が形成される。本実施例において、ゲート電極21の材料としてTaが採用された。次に、ゲート電極21上に、ゲート絶縁膜28が積層される。本実施例において、プラズマCVD法を用いてSiNｘ膜を膜厚ｔ1(例として、約300nm)に積層し、ゲート絶縁膜28とした。
【0024】続いて、ゲート絶縁膜28上に、半導体層27及びエッチングストッパー層26を、プラズマCVD法を用いて連続して作成する。半導体層27を作成するための真性半導体アモルファスシリコン(以下、a-Si(i)と称する)層を成膜した後、エッチングストッパー層26を作成するためのゲート絶縁膜28の材料と同じSiNｘ層とを連続して成膜した。各a-Si(i)層とSiNｘ層との膜厚ｔ2、ｔ3は、それぞれ30nm、200nmに選ばれた。SiNｘ層からなるエッチングストッパー層26がパターニングされて、エッチングストッパー層26が形成される。
【0025】続いて、リンを添加したn+型微結晶シリコン層(以下、μc-Si(n+)と称する)層を、プラズマCVD法によって層厚ｔ4(例として、50nm)に積層した。このμc-Si(n+)層は、たとえばモノシラン対ホスフィン対水素流量比を1:1:100の比とし、従来よりハイパワーで放電することにより成膜をおこなうことができる。
【0026】この後、μc-Si(n+)層及びa-Si(i)層のパターニングを行い、半導体層27、及び相互に間隔L1を隔て、幅L2のオーミックコンタクト層24、25が形成される。このオーミックコンタクト層24、25に挟まれる半導体層27にチャネル領域42が形成される。このμc-Si(n+)層は、前記半導体層27と、この後に形成されるソース電極22またはドレイン電極23の間のオーミックコンタクトを良好に実現する。更に、本実施例のオーミックコンタクト層24、25は、従来技術に於けるn+アモルファスシリコンからなるオーミックコンタクト層の導電率と比べて、100倍?1000倍程度の導電率を有している。例として、n+アモルファスシリコンの比抵抗が1000Ωcm程度であるのに対し、μc-Si(n+)層の比抵抗は10Ωcm以下である。従って薄膜トランジスタ20の駆動状態において、オーミックコンタクト層24、25を実質的に電極22、23と同じように扱うことができる。
【0027】次に、この絶縁性基板29の全面に於いて、ソース電極22及びドレイン電極23を作成するための導電体として、Ti、Al、Cｒ、Mｏ等の金属層をスパッタリング法によって形成した。この金属層にパターニングを行って、ソース電極22、ドレイン電極23を形成した。本実施例において、各電極22、23の材料としてTiを使用した。このとき、従来技術と異なり、ソース電極22、ドレイン電極23を、ゲート電極21に重畳しない位置に形成する。」

ス.周知例3:特願平3-185840号公報
本願の原出願の優先権主張の日前に日本国内において頒布され、平成25年6月21日付けでなされた拒絶査定において周知例として例示された刊行物である特開平3-185840号公報には、「薄膜トランジスタ」(発明の名称)に関して、第1図?第3図とともに、以下の事項が記載されている。

a.「従来、この種の薄膜トランジスタは第3図(ここではコプラナ型を示す)に示すような構造となっており、ガラス等からなる基板1上にはアモルファスシリコン(a-Si)からなる半導体層2が基板1を覆うように形成されている。この半導体層2の上にはn型シリコン(n^(+) -Si)からなるコンタクト層3がトランジスタのチャンネル部を除く半導体層2の全面に形成されており、このコンタクト層3の上にクロム(Cｒ)等の金属からなるソース電極4およびドレイン電極5が形成されている。」(第1頁下右欄第2?12行)

b.「しかも、従来の薄膜トランジスタは第3図に示すように、ソース電極4およびドレイン電極5の一部がゲート電極7と重なり合っているため、これらの電極間に容量が発生し、動作特性に悪影響を及ぼすものであった。」(第2頁上左欄第12?16行)

c.「第1図は本発明の一実施例を示すコブラナ型薄膜トランジスタの断面図であり、ガラス等からなる基板11上にはアモルファスシリコン(a-Si)からなる半導体層12が基板11を覆うように形成されている。この半導体層12の上にはn型微結晶シリコン(n^(+) -μc-Si)からなるコンタクト層13がトランジスタのチャンネル部を除く半導体層2の全面に形成されており、上記コンタクト層13の上にはクロム(Cｒ)等の金属からなるソース電極14およびドレイン電極15が後述するゲート電極17と重ならない位置に形成されている。」(第2頁下左欄第8?19行)

d.「なお、上記実施例ではコプラナ型薄膜トランジスタについて説明したが、本発明はこれに限定されるものではなく、逆コブラナ、スタガー、逆スタガー構造の薄膜トランジスタについても適用可能である。」(第3頁上右欄第8?12行)

セ.周知例4:特願平3-154353号公報
本願の原出願の優先権主張の日前に日本国内において頒布された刊行物である特開平3-154353号公報には、「薄膜トランジスタの製造方法」(発明の名称)に関して、第1図?第5図とともに、以下の事項が記載されている。

a.「上記ブロッキング層を有する従来の薄膜トランジスタの製造方法を、第4図に基づき以下に説明する。
まず、第4図(a)に示すように、ガラス等でできた絶縁性の基板l上の全面にクロム膜を堆積させ、これをバターニングすることにより所定パターンのゲート電極2を形成する。続いて、第4図(b)に示すように、ゲート電極2上を含む基板1上の全面に、シリコン窒化膜からなるゲート絶縁層3、a-Si(アモルファスシリコン)からなるa-Si半導体層4、及びシリコン窒化膜からなる絶縁層5を連続して堆積させる。
次に、第4図(c)に示すように、フォトリソグラフィ法を用いて上記絶縁層5をバターニングすることにより、a-Si半導体層4のチャネル領域を覆う部分にブロッキング層6として残置させる。
その後、第4図(d)に示すように、a-Si中にリン等のn型不純物を高濃度に導入してなるコンタクト用のn^(+)- a-Si半導体層7と、ソース及びドレイン電極用のクロム膜とを連続して堆積させ、これらを-括してバターニングすることにより、ブロッキング層6上からa-Si半導体層4上へかけてソース及びドレイン電極8、9を形成する。
以上の工程により、a-Si半導体層4のチャネル領域上にブロッキング層6を有する薄膜トランジスタが得られる。」(第2頁上左欄第4行?同頁上右欄第9行)

b.「すると、ソース及びドレイン電極8、9とゲート電極2とが4?6μmずつ互いに重なり合う領域A、Bが生じ、この重なり領域A、Bの存在により、ゲート-ソース間の寄生容量とゲート-ドレイン間の寄生容量が増加する原因になっていた。」(第2頁下左欄第7?11行)

c.「このようにゲート電極との重なり部分のないコンタクト用半導体層上にソース及びドレイン電極をパターン形成することができるようになるので、ソース及びドレイン電極とゲート電極との重なり部分が全くなくなる。このことから、寄生容量C_(GD)、C_(GS)が大幅に小さくなり、従ってトランジスタのスイッチングスピードの著しい向上が可能になる。」(第3頁上右欄第3?9行)

d.「第1図(a)?(j)は、本発明の一実施例を示す製造工程図である。
まず、第1図(a)に示すように、ガラス等でできた透明な絶縁性基板11上の全面に、遮光性の高いクロム膜をスパッタリング法等により厚さ1000Å程度度板積させ、これをフォトリソグラフィ法でパターニングすることにより、所定パターンのゲート電極12を形成する。
次に、第1図(b)に示すように、ゲート電極12上を含む基板11上の全面に、プラズマCVD法等により、シリコン窒化膜からなるゲート絶縁層13、a-Si(アモルファスシリコン)からなるa-Si半導体層14、及びシリコン窒化膜からなる絶縁層15を膜厚がそれぞれ3000Å、 500Å、3000Å程度となるように連続して堆積させる。
その後、第1図(c)に示すように、絶縁層15上の全面に、スピンコード法等によりポジタイプのフォトレジスト16を塗布し、続いて基板11の裏面側から基板11、ゲート絶縁層13、a-Si半導体層14及び絶縁層15を介してフォトレジスト16を露光する。この際、不透明なゲート電極12がフォトマスクとして作用するので、フォトレジスト16のうちゲート電極12と対向する部分だけが露光されない。そこで次に、フォトレジスト16を現像することにより、第1図(d)に示すように、フォトレジスト16のうちの露光部分を除去して、絶縁層15上には非露光部分16aのみを残置させる。この残置されたフォトレジスト16aは、ゲート電極12と対向する箇所に、ゲート電極12と同一パターンで形成される。
次に、第1図(e)に示すように、上記のフォトレジスト16aをマスクとして絶縁層15にエツチングを施すことにより、a-Si半導体層14のチャネル領域上にフォトレジスト16aと同一パターンの絶縁層をブロッキング層17として残置させた後、その上のフォトレジスト16aを剥離する。上記ブロッキング層17は、ゲート電極12と対向する箇所に、ゲート電極12と同一パターンで形成される。
次に、第1図(f)に示すように、ブロッキング層17上を含むa-Si半導体層14上の全面に、a-Si中にリン等のn型不純物を高濃度に導入してなるコンタクト用のn^(+)- a-Si半導体層18をプラズマCVD法等により膜厚 500Å程度に堆積させる。
……(中略)……
次に、上記のフォトレジスト(露光部分)19aをマスクとしてn^(+)- a-Si半導体層18に通常のエツチングを施すことにより、第1図(i)に示すようにブロッキング層17上からn^(+)- a-Si半導体層を除去した後、残ったn^(+) - a-Si半導体層18上からフォトレジスト19aを剥離する。
その後、全面にソース及びドレイン電極用のクロム膜をスパッタリング法等により膜厚1000Å程度に堆積させた後、これをフォトリソグラフィ法でバターニングすることにより、第1図(j)に示すようにn^(+)- a-Si半導体層18上であってブロッキング層17から或る程度離れた位置に、余裕を持たせて所定パターンのソース及びドレイン電極20、21を形成する。この時の平面パターンを第2図に示す。」(第3頁上右欄第13行?第4頁上右欄第11行)

e.「本実施例によれば、上記第1図(c)?(e)に示したようにゲート電極12をフォトマスクとしてブロッキング層17をパターン形成するので、ゲート電極12と対向する箇所に、ゲート電極12と同一パターンのブロッキング層17を得ることができる。更に、第1図(g)?(i)に示したようにゲート電極12をフォトマスクとしてn^(+)- a-Si半導体層18をパターン形成するので、ブロッキング層17上からn^(+)- a-Si半導体層18を取り除くことができ、すなわちゲート電極12とn^(+)- a-Si半導体層18との重なり部分をなくすことができる。よって、このようにゲート電極12との重なり部分のないn^(+)- a-Si半導体層18上にソース及びドレイン電極20、21をパターン形成することができるようになるので(第1図(j)参照)、本実施例によって製造された薄膜トランジスタには、第4図(d)に示したようなソース及びドレイン電極とゲート電極との重なり部分A、Bが全くなくなる。このことから、ゲート-ドレイン間及びゲート-ソース間の寄生容量C_(GD)、C_(GS)を従来よりも大幅に小さくすることができる。従って、トランジスタのスイッチングスピードを著しく向上させることができる。」(第4頁下左欄第7行?同頁下右欄第9行)

(4)判断のまとめ
以上のとおりであるから、相違点1ないし相違点4は、いずれも、実質的なものではないか、あるいは、引用例1?4の記載事項及び周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
したがって、本願発明は、引用例1?4の記載された発明に基づいて、当業者が容易に発明をすることができたものと認められる。


第3.結言
以上のとおり、本願発明は、引用例1?4の記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2014-04-21 
結審通知日 2014-04-23 
審決日 2014-05-09 
出願番号 特願2010-220591(P2010-220591)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 大橋 達也  
特許庁審判長 飯田 清司
特許庁審判官 小野田 誠
鈴木 匡明
発明の名称 アレイ  
代理人 吹田 礼子  
代理人 石井 たかし  
代理人 木越 力  
代理人 倉持 誠  

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