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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1293220
審判番号 不服2013-21375  
総通号数 180 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-12-26 
種別 拒絶査定不服の審決 
審判請求日 2013-11-01 
確定日 2014-10-22 
事件の表示 特願2009-549174「ワンタイムまたはマルチタイムプログラマブルデバイス」拒絶査定不服審判事件〔平成20年 8月14日国際公開、WO2008/097779、平成22年 5月27日国内公表、特表2010-518628〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2008年1月30日(パリ条約による優先権主張外国庁受理2007年2月6日、アメリカ合衆国)を国際出願日とする出願であって、平成24年7月19日付けの拒絶理由通知に対して、同年10月23日に意見書及び手続補正書が提出され、平成25年2月26日付けの最後の拒絶理由通知に対して、同年5月16日に意見書及び手続補正書が提出されたが、同年6月26日付けで、同年5月16日に提出された手続補正書によりなされた手続補正が却下されるとともに拒絶査定がなされ、これに対して、同年11月1日に拒絶査定を不服とする審判請求がなされるとともに同日に手続補正書が提出され、同年12月9日付けの審尋に対して、平成26年3月7日に回答書が提出されたものである。


第2.補正却下の決定
[補正却下の決定の結論]
平成25年11月1日に提出された手続補正書によりなされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1.本件補正の内容
本件補正は、平成24年10月23日に提出された手続補正書により補正された特許請求の範囲の記載を補正するものであり、その内容は以下のとおりである。

〈補正事項1〉
本件補正前の請求項1の「半導体」との記載を、本件補正後の請求項1にあっては、「半導体メモリセル」と補正する。

〈補正事項2〉
本件補正前の請求項1の「ゲート酸化物」との記載を、本件補正後の請求項1にあっては、「薄いゲート酸化物」と補正する。

〈補正事項3〉
本件補正前の請求項1の「該酸化物層」は「前記半導体をプログラム又はリセットする電圧を5ボルト以下とする」との記載を、本件補正後の請求項1にあっては、「該酸化物層」は「前記半導体メモリセルをプログラム又はリセットする電圧を5ボルト以下とし、前記薄いゲート酸化物の厚みが75オングストローム未満である」と補正する。

〈補正事項4〉
本件補正前の請求項2を削除するとともに、本件補正前の請求項3?17を、本件補正後の請求項2?16に繰り上げる。

〈補正事項5〉
本件補正前の請求項5及び6における「前記メモリセル」との記載を、本件補正後の請求項4及び5にあっては、それぞれ、「前記半導体メモリセル」と補正する。

〈補正事項6〉
本件補正後の請求項13の冒頭に「半導体メモリデバイスであって、」との記載を追加するとともに、本件補正前の請求項14の「前記半導体」及び「メモリデバイス。」との記載を、本件補正後の請求項13にあっては、「前記半導体メモリデバイス」及び「半導体メモリデバイス。」と補正する。

〈補正事項7〉
本件補正前の請求項14の「ゲート酸化物」との記載を、本件補正後の請求項13にあっては、「薄いゲート酸化物」と補正する。

〈補正事項8〉
本件補正前の請求項14の「前記半導体をプログラム又はリセットする電圧を5ボルト以下とする、酸化物層」との記載を、本件補正後の請求項13にあっては、「前記半導体メモリデバイスをプログラム又はリセットする電圧を5ボルト以下とし、前記薄いゲート酸化物の厚みが75オングストローム未満である、酸化物層」と補正する。

〈補正事項9〉
本件補正前の請求項15ないし17における「メモリデバイス。」との記載を、本件補正後の請求項14ないし16にあっては、それぞれ、「半導体メモリデバイス。」と補正する。

2.新規事項の有無
(1)補正事項1、補正事項5、補正事項6及び補正事項9について
補正事項1、補正事項5、補正事項6及び補正事項9は、本願の願書に最初に添付した明細書の段落【0011】における、「半導体が、メモリデバイスのメモリセルであってもよい。」との記載に基づいていると認められるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面(以下「当初明細書等」という。)に記載した事項の範囲内においてなされたものである。
したがって、補正事項1、補正事項5、補正事項6及び補正事項9は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。

(2)補正事項2及び補正事項7について
補正事項2及び補正事項7は、当初明細書等の段落【0028】における「酸化物層(例えば、SiO2)が、層の各々の間および層と基板との間に載置される。例えば、トンネル酸化物領域を画成する酸化物層が、フローティングゲート108と基板(図示せず)との間に存在する。トンネル酸化物層は、100オングストローム未満の薄い酸化物層であってもよく、65および75オングストローム(例えば、70オングストローム)程度に薄いものであってもよい。」との記載に基づいていると認められるから、当初明細書等に記載した事項の範囲内においてなされたものである。
したがって、補正事項2及び補正事項7は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。

(3)補正事項3及び補正事項8について
補正事項3及び補正事項8は、当初明細書等の請求項2の「前記薄いゲート酸化物の厚みが、75オングストローム未満である」との記載、同段落【0011】における「薄いゲート酸化物の厚みは、75オングストロームより薄くてもよい。薄いゲート酸化物の厚みは、65?75オングストロームであってもよく、例えば、70オングストロームであってもよい。」との記載に基づいていると認められるから、当初明細書等に記載した事項の範囲内においてなされたものである。
したがって、補正事項3及び補正事項8は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。

(4)補正事項4について
補正事項4が、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないことは明らかである。

(5)新規事項の有無のまとめ
よって、本件補正は、特許法第17条の2第3項の規定を満たす。

3.補正目的の適否
(1)補正事項1について
補正事項1は、本件補正前の請求項1における「半導体」に対して、本件補正後の請求項1においては「メモリセル」という事項を付加することで、本件補正前の請求項1における「半導体」を技術的に限定するものである。
したがって、補正事項1は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(2)補正事項2、補正事項3、補正事項7及び補正事項8について
補正事項2、補正事項3、補正事項7及び補正事項8は、本件補正前の請求項1及び同請求項14における「ゲート酸化物」に対して、本件補正後の請求項1及び同請求項13においては「薄い」及び「厚みが75オングストローム未満である」という事項を付加することで、本件補正前の請求項1及び同請求項14における「ゲート酸化物」を技術的に限定するものである。
したがって、補正事項2、補正事項3、補正事項7及び補正事項8は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(3)補正事項4について
補正事項4は、請求項の削除を目的とする補正、及び、当該請求項の削除を目的とする補正に伴い、特許請求の範囲の記載を形式的に補正するものであるから、請求項の削除を目的としていると認められる。
したがって、補正事項4は、特許法第17条の2第5項第1号に掲げる請求項の削除を目的とするものに該当する。

(4)補正事項5について
補正事項5は、本件補正前の請求項5及び6における「メモリセル」に対して、本件補正後の請求項5及び6においては「半導体」という事項を付加することで、本件補正前の請求項5及び6における「メモリセル」を技術的に限定するものである。
したがって、補正事項5は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(5)補正事項6及び補正事項9について
補正事項6及び補正事項9は、本件補正前の請求項14?17における「メモリデバイス」ないし「半導体」に対して、本件補正後の請求項13?16においては「半導体」ないし「メモリセル」という事項を付加することで、本件補正前の請求項14?17における「メモリデバイス」ないし「半導体」を技術的に限定するものである。
したがって、補正事項6及び補正事項9は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(6)補正目的の適否のまとめ
以上から、本件補正は、特許法第17条の2第5項に規定する要件を満たす。

4.独立特許要件
以上のとおり、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含んでいる。
そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、前記特許請求の範囲の減縮を目的とする補正がなされた請求項13について検討する。

(1)補正発明
本件補正後の請求項13に係る発明(以下「補正発明」という。)は、次のとおりである。

「半導体メモリデバイスであって、
矩形形状を含む活性領域と、
基板上における酸化物層であって、薄いゲート酸化物として使用されて前記半導体メモリデバイスをプログラム又はリセットする電圧を5ボルト以下とし、前記薄いゲート酸化物の厚みが75オングストローム未満である、酸化物層と、
前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第1のポリシリコン層と、
コントロールゲートを備える第2のポリシリコン層と、
前記活性領域の第1のn拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第1の金属層と、
前記コントロールゲートに電気的に接続されるワード線と、前記活性領域の第2のn拡散領域に電気的に接続されるソース線とを備える第2の金属層と、
を備える半導体メモリデバイス。」

(2)各引用例の記載事項と引用発明
(2-1)引用例1の記載事項
原査定の根拠となった最後の拒絶理由通知に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平11-297968号公報(以下「引用例1」という。)には、「セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法」(発明の名称)に関して、図1?図19とともに、次の記載がある(下線は、参考のため、当審において付したもの。以下、他の引用例及び周知例についても同様である。)。

a.「【0001】
【発明の属する技術分野】本発明は、不揮発性メモリ装置(non-volatile memory device)の製造方法に係り、より詳しくは、フローティングゲートとコントロールゲートとの積層ゲート構造を有するNOR型のフラッシュメモリ装置の製造方法に関する。」

b.「【0004】基本的なNOR型のフラッシュメモリセルの構造及びその動作方式はIEDM ’85,pp.616-619,“A SINGLE TRANSISTOR EPROM CELL AND ITS IMPLEMENTATION INA 512K CMOS EEPROM ”に開示されており、以下に、この内容を図1乃至図3を参照して説明する。
【0005】図1は前記NOR型のフラッシュメモリ装置においてメモリセルアレーの一部を示したレイアウト図である。図2は前記メモリセルアレーの等化回路図であり、図3は単位セルの垂直断面図である。ここで、参照番号10は半導体基板を、11はアクティブ領域を、14はトンネル酸化膜をそれぞれ示す。また、参照番号16はフローティングゲートを、18は層間誘電膜を、20はコントロールゲートを、24a,24bはソース及びドレイン領域を、28はビットラインコンタクトをそれぞれ示す。
【0006】図1乃至図3を参照すれば、所定の間隔で形成される多数のビットライン(B/L)、ワードライン(W/L)及びソースライン(CSL)を含むメモリセルアレーにおいて、前記ワードラインと、金属層からなるビットライン(B/L)が直交する領域に、フローティングゲート16とコントロールゲート20との積層ゲート構造からなる単位セルが形成される。二つのセルは一つのビットラインコンタクト28によりビットライン(B/L)と連結され、前記ワードラインと平行な不純物拡散層からなるアクティブソース領域11は前記ビットライン(B/L)と平行なソースライン(CSL)に数十ビットごとに連結される。
……(中略)……
【0009】単位セルのソース領域24aはワードライン(W/L)と平行な不純物拡散層からなるアクティブソース領域11を通して同一列において隣接するセルのソース領域24aと連結される。また、ソースラインの抵抗を低減するため、ワードライン(W/L)と平行なアクティブソース領域11に複数のビットライン(B/L)ごとに一つのソースラインコンタクトが形成される。前記ビットライン(B/L)と平行なソースライン(CSL)が前記ソースラインコンタクトを通してアクティブソース領域11に電気的に連結される。
【0010】前記NOR型のフラッシュメモリセルの動作においては、チャンネル熱電子(CHE)注入方式を用いてプログラミングし、F-Nトンネリング(Fowler-Nordheim tunneling )方式を用いてソースやバルク基板を通して消去する。
【0011】すなわち、プログラム動作においては、フローティングゲートに電子を貯蔵してセルのスレショルド電圧(Vth)を初期のVth値の約2Vから7V程度に増加させる。すなわち、選択ビットラインに6?7Vを、選択ワードラインに10?12Vを印加し、ソース及びバルク基板には0Vを印加すると、チャンネル熱電子の一部がゲート電界によりトンネル酸化膜を通してフローティングゲートに注入されることにより、前記セルがプログラミングされる。
【0012】消去動作においては、フローティングゲートの電子を放電させてセルのスレショルド電圧を初期のVth値である2V程度に低める。すなわち、選択ビットラインをフローティングさせ、ソースに12?15Vを、選択ワードラインには0Vを印加すると、フローティングゲートとソース接合との電圧差により100Å程度のトンネル酸化膜によるF-Nトンネリング方式でフローティングゲート16内の電子がソース接合に放電されることにより、データの消去が行われる。通常、全てのセルのソース接合はアクティブソース領域により電気的に一つに連結されるので、前記消去動作としては多数のワードラインとビットラインを含む数百?数千ビットを一つのブロックで一括的に消去する方式を採用する。また、前記消去動作時のソース電圧がプログラム動作時のドレイン電圧より高いので、ソース接合がドレイン接合より高いブレークダウン電圧を有するように、前記ソース接合を図3に示した二重拡散接合(double diffused junction :以下、DDという)構造で形成する。
【0013】読み出し動作においては、選択ビットラインに1V程度の電圧を印加し、ワードラインには4?5Vを印加して消去及びプログラムセルによる電流経路の発生有無を感知する。
【0014】ここで、前記ソースラインはプログラム及び読み出し動作時、セルにより発生する多量の電流を接地ノードに放出させる役目を果たす。チャンネル熱電子注入方式を用いるフラッシュメモリセルでは、多量の電流を迅速に放出させるために16?32ビットごとに一つのソースラインが形成される。
……(中略)……
【0018】上述した従来のNOR型のフラッシュメモリ装置では、図1のレイアウトからわかるように、アクティブソース領域11が隣接するセルと連結されるように“⊥”状で形成される。したがって、図4に示したようにワードラインとして提供されるコントロールゲート20をパタニングするとき、アクティブソース領域11とのミスアライン(b参照)が発生すると、図5Bに示したように特定のセルでソース接合24aとフローティングゲート16とのオーバーラップ面積が増加する。これにより、ソース接合24aとフローティングゲート16とのオーバーラップキャパシタンス(Cs)は大きくなる。これを防止するためには、図1に示したようにアクティブソース領域11とワードラインとして提供されるコントロールゲート20との離隔距離(a)を大きくすべきであるが、これはセルの面積を増加させるので、高集積化メモリセルのレイアウトには不向きである。」

c.「【0019】そこで、このような問題点を改善するための方法が米国特許公報第5,470,773号に開示されている。図6は当該方法によるNOR型のフラッシュメモリ装置のメモリセルアレーのレイアウト図である。図6において、参照番号51はアクティブ領域、56はフローティングゲート、60はコントロールゲート、72はビットラインコンタクトをそれぞれ示す。
【0020】図6を参照すれば、アクティブ領域51がビットライン(B/L)と平行に一直線で配置されるので、ワードライン方向に隣接するセルのソース領域が連結されない。したがって、フォトリソグラフィーを通して図6の“B”領域を露出させた後、前記B領域に形成されているフィールド酸化膜をエッチングし、露出された基板に不純物を注入して熱処理工程により前記不純物を拡散させて隣接するセルのソース領域と連結される不純物拡散領域を形成することにより、共通ソース領域を完成する。このように形成される共通ソース領域はマスクパターンの工程変化により変化せず、ワードラインにセルフアラインされて形成されるので、このような工程を通常セルフアラインソース工程(以下、“SAS工程”)という。
【0021】図7A乃至図8Bは上述したNOR型のフラッシュメモリ装置の製造方法を説明するための断面図である。ここで、各図Aは図6に示したC-C’線による断面図であり、各図Bは図6に示したd-d’線による断面図である。
【0022】図7A及び図7Bを参照すれば、LOCOS(シリコン部分酸化)工程のようなアイソレーション工程により半導体基板50の上部にフィールド酸化膜52を形成して前記基板50をアクティブ領域とフィールド領域に区分する。次に、前記基板50のアクティブ領域の上部にトンネル酸化膜54を形成し、その上にフローティングゲート56用の第1ポリシリコン層56aを蒸着する。その後、フォトリソグラフィー及びエッチング工程を通じて、フィールド酸化膜52の上部の第1ポリシリコン層56aをエッチングすることにより、ビットライン方向に各セルのフローティングゲートを分離させる。前記結果物の上部に層間誘電膜58として提供されるONO(oxide/nitride/oxide )膜を形成し、その上にコントロールゲート60として提供される第2ポリシリコン層60a、及び酸化膜62を順次に積層させる。その後、前記酸化膜62の上部にワードライン形成のためのフォトレジストパターン(図示せず)を形成した後、これをエッチング用マスクとして用いて、酸化膜62、コントロールゲート60用の第2ポリシリコン60a、層間誘電膜58として提供されるONO膜、及び第1ポリシリコン層56aを順次にエッチングすることにより、積層ゲートを形成する。ここで、前記酸化膜62は、後に続くSAS工程で露出されたフィールド酸化膜52を取り除くとき、ワードラインとして提供されるコントロールゲート60がドライエッチング剤により損なわれることを防止する役目を果たす。
……(中略)……
【0024】図8A及び図8Bを参照すれば、前記フォトレジストパターン63を取り除いた後、セルを駆動させるための周辺回路部で高電圧トランジスタ領域を露出させるマスク(図示せず)を用いてn^(-)不純物をイオン注入する。この際、セルのソース領域も露出させて前記セルのソース領域にもn^(-)不純物をイオン注入させる。その後、セルを駆動させるための周辺回路部にNMOSトランジスタを形成するためにn^(+)不純物をイオン注入して周辺回路NMOSトランジスタのn^(+)ソース/ドレイン領域(図示せず)を形成する。この際、セル領域も露出させて前記セル領域にもn^(+)不純物をイオン注入させる。その結果、セルのソース領域はn^(-)接合とn^(+)接合からなるDD構造で形成される一方、セルのドレイン領域はn^(+)接合のみで形成される。ここで、前記SAS工程時に露出されたセルのソース領域にn^(-)不純物をイオン注入することにより、後に続く工程でセルのソース領域をDD構造とするためのマスクを省略することは可能である。しかしながら、この場合には、周辺回路部がセル領域に誘導される12V程度の高電圧を発生させ、これを選択的にスイッチングして必要な時間に必要なセルのソース領域に供給できるようにするために、周辺回路部のトランジスタを12V程度の高電圧に耐える接合構造とすべきである。したがって、SAS工程の進行後、周辺回路部の高電圧トランジスタ領域とセルのソース領域をともに露出してn^(-)不純物をイオン注入することが通常の方法として用いられている。また、前記SAS工程にn-不純物イオン注入のための工程の追加をしなくてもすむようにするために、セルのソース領域をドレイン領域のようにn^(+)接合のみで形成した後、消去動作時にソース領域に印加される電圧を5V程度に低め、ゲートに負電圧を印加することで、高電圧の経路を採用しないですむ方法を用いることもできる。」

d.「【0027】
【発明が解決しようとする課題】本発明の目的は、上述した従来の方法による問題点を解決するためにSAS工程を用いる不揮発性メモリ装置の製造方法において、マスクを追加することなく、ビットラインコンタクト領域の工程マージンを確保することのできる不揮発性メモリ装置の製造方法を提供することにある。
【0028】
【課題が解決するための手段】前記目的を達成するための本発明は、第1導電層とワードラインとして提供される第2導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーを備える不揮発性メモリ装置の製造方法において、(a)半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定する段階と、(b)前記基板の上部にトンネル酸化膜、第1導電層、層間誘電膜及び第2導電層を順次に形成する段階と、(c)前記アクティブ領域の上部に前記第1導電層と第2導電層との積層ゲートを形成する段階と、(d)前記積層ゲートにより露出されたアクティブ領域に第1不純物をイオン注入して第1濃度のソース/ドレイン領域を形成する段階と、(e)前記ワードラインをエッチング用マスクとして用いて、露出されたフィールド酸化膜を取り除く段階と、(f)各セルのソース領域とワードラインの一部を露出させた後、その露出されたワードラインをマスクとして用いて第2不純物をイオン注入する段階とを備えることを特徴とする不揮発性メモリ装置の製造方法を提供する。」

e.「【0036】
【発明の実施の形態】以下、添付図面に基づいて本発明の望ましい実施例を詳細に説明する。
【0037】図9は本発明によるNOR型のフラッシュメモリ装置においてメモリセルアレーの一部を示したレイアウト図である。
【0038】図9を参照すれば、所定の間隔で形成される多数のビットライン(B/L)、ワードライン(W/L)及びソースライン(CSL)を含むメモリセルアレーにおいて、前記ワードライン(W/L)と金属層からなるビットライン(B/L)が直交する領域にフローティングゲート110とコントロールゲート114との積層ゲート構造で単位セルが形成される。二つのセルは一つのビットラインコンタクト130によりビットライン(B/L)と連結される。
【0039】また、本発明のメモリセルアレーにおいては、アクティブ領域105がビットライン(B/L)と平行に一直線で配置されるので、ワードライン方向に隣接するセルのソース領域を連結させるためにSAS工程により共通ソース領域(図9の“C”により定義される)が形成される。前記共通ソース領域には複数のビットライン(B/L)ごとに一つのソースラインコンタクトが形成される。前記ビットライン(B/L)と平行に形成されたソースライン(CSL)は前記ソースラインコンタクトを通して共通ソース領域に電気的に連結される。
【0040】図10乃至図17は、本発明によるNOR型のフラッシュメモリ装置の製造方法を説明するための、図9に示したf-f’線における断面図である。
【0041】図10はウェル及びフィールド酸化膜106を形成する段階を示す。p型の半導体基板100の表面にフォトリソグラフィー及びイオン注入工程を用いてn型の不純物を注入した後、高温の熱処理を行ない、前記n型の不純物を所望の深さまで拡散させることによって、n型のウェル101を形成する。次に、フォトリソグラフィー及びイオン注入工程を用いて前記n型のウェル101を除いた基板の表面及び前記n型のウェル101内のメモリセルアレー領域にp型の不純物を注入した後、これを高温熱処理により拡散させることにより、p型のウェル102,104を形成する。なお、通常、周辺回路部のNMOSトランジスタの形成されるウェルをp型のウェル104と称し、前記n型のウェル101内のメモリセルアレー領域に形成されるウェルをポケットp型のウェル102と称する。
【0042】上述したようにウェルを形成した後、通常のアイソレーション工程、例えばLOCOS工程やバッファ-ポリシリコンLOCOS(PBL)工程を施して前記基板100の上部に4000Å程度の厚さをもつフィールド酸化膜106を形成して基板100をアクティブ領域とフィールド領域に区分する。その後、前記アクティブ領域とフィールド領域の境界部の不要な膜を取り除くために犠牲酸化膜を形成した後、ウエットエッチング工程でその犠牲酸化膜をいずれも取り除く。
【0043】次に、前記アクティブ領域の上部に薄い酸化膜又は酸化窒化膜を100Åの厚さで成長させることにより、トンネル酸化膜108を形成する。この際、セルのスレショルド電圧を調節するため、前記フィールド酸化膜106を形成した後、フォトリソグラフィーでセル領域を限定し、p型の不純物、例えばボロンやBF_(2)を1.5?2.5×10^(13)イオン/cm^(2)のドーズ量、50keV程度のエネルギーでイオン注入する段階をさらに設けることができる。
【0044】図11はフローティングゲート110として用いられる第1導電層110a、及び層間誘電膜112を形成する段階を示す。上述したように、トンネル酸化膜108を形成した後、その結果物の上部にフローティングゲート110に用いられる第1導電層110aとして、例えばポリシリコン層を化学気相蒸着(CVD)方法により1000Å程度の厚さで蒸着し、リン(P)を多量含有するPOCl3を沈積して前記第1導電層110aをn^(+)型としてドーピングさせる。その後、フォトリソグラフィー及びエッチング工程を通して、セル領域のフィールド酸化膜106の上部の第1導電層110aをドライエッチングにより取り除くことによって、ビットラインに応じて隣接するセルのフローティングゲートを分離させる。すなわち、前記フローティングゲート110用の第1導電層110aは、図9に示したように、セルのアクティブ領域とフィールド領域の一部を覆い、前記フィールド酸化膜106の一部領域から分離されてビットライン方向に伸びるパターンで形成される。上述したように、第1導電層110aをエッチングするとき、周辺回路部の当該第1導電層はフォトレジストパターン(図示せず)でマスキングして残存させるか、或いはいずれも取り除く。
【0045】その結果物の上部にフローティングゲートとコントロールゲートを絶縁させるための層間誘電膜112として、例えばONO膜を形成する。すなわち、前記第1導電層110を酸化させて、厚さ約100Åの第1酸化膜を成長させた後、その上に厚さ約130Åの窒化膜を蒸着し、その窒化膜を酸化させて厚さ約40Åの第2酸化膜を成長させることにより、130?200Å程度の酸化膜をもつ、層間誘電膜112としてのONO膜を形成する。」

f.「【0047】図13はゲート酸化膜113、コントロールゲート114に用いられる第2導電層114a及び第1絶縁層116を形成する段階を示す。上述したように周辺回路部の層間誘電膜112、第1導電層110a、及びトンネル酸化膜108を取り除いた後、熱酸化工程により露出された周辺回路部のアクティブ領域に酸化膜を成長させる。その結果、周辺回路トランジスタの形成されるアクティブ領域にゲート酸化膜113が形成される。ここで、前記ゲート酸化膜113の厚さは周辺回路トランジスタの駆動能力を基準にして決定される。すなわち、動作電圧が5V以下の場合は100?160Å程度の厚さでゲート酸化膜113を形成し、動作電圧が10V以上の場合は200?400Å程度の厚さでゲート酸化膜113を形成する。」

g.「【0048】こうして製造された結果物の上部に、コントロールゲート114に用いられる第2導電層114aとして、例えばn^(+)型としてドーピングされたポリシリコン層とタングステンシリサイド(WSi_(X))、チタンシリサイド(TiSi_(X))、タンタルシリサイド(TaSi_(X))のような金属シリサイド層を順次に積層してポリサイド層を形成する。望ましくは、前記ポリシリコン層と金属シリサイド層はCVD方法によりそれぞれ1000Å及び1500Åの厚さで形成する。前記第2導電層114aの上部には酸化膜、窒化膜又はその複合膜やポリシリコンと酸化膜又は窒化膜の複合膜を3000?5000Å程度の厚さで蒸着して第1絶縁層116を形成する。前記第1絶縁層116は後に続くSASエッチング工程でワードラインを保護する役割を果たす。
【0049】図14は周辺回路部のゲートパターンを形成する段階を示す。…(中略)…図15はメモリセルアレーの積層ゲートを形成する段階を示す。上述したように、周辺回路部の単層ゲート114bを形成した後、フォトリソグラフィーにより周辺回路部をマスキングするようにフォトレジストパターン120を形成する。次いで、メモリセルアレー内の露出された第1絶縁層116をエッチング用マスクとして用いて第2導電層114a、層間誘電膜112、及び、第1導電層110aを連続的に取り除くことにより、フローティングゲート110とコントロールゲート114との積層ゲートを形成する。この際、前記コントロールゲート114は隣接するセルのコントロールゲート114と連結されてワードラインを形成する。
【0050】前記フォトレジストパターン120をイオン注入マスクとして用いて、露出されたセル領域に第1のn^(+)不純物122、例えば砒素を6×10^(15)イオン/cm^(2)のドーズ量、70keVのエネルギーでイオン注入する。この際、パタニングされたワードラインとして提供されているコントロールゲート114とフィールド酸化膜106がマスクとして作用するので、前記第1のn^(+)不純物122はセルのソース/ドレイン領域のみに注入される。引き続き、前記フォトレジストパターン120をエッチング用マスクとして用いてメモリセルアレー内の露出されたフィールド酸化膜106をいずれも取り除く。この際、ワードラインとして提供されるコントロールゲート114の上部の第1絶縁層116はいずれも取り除かれるか、或いはワードラインとして提供されるコントロールゲート114の全体にかけて均一な厚さで残存する。前記工程によりメモリセルアレー内のワードラインとして提供されるコントロールゲート114が形成されない領域のフィールド酸化膜106はいずれも取り除かれるが、セルのドレイン領域にはフィールドトランジスタが形成されない。これにより、プログラム動作時に印加される5V程度の電圧のみについて隣接するセルとのアイソレーション条件を満たせばよい。このようなアイソレーション特性はセルのn^(+)拡散層距離と関連付けられるので、フィールド酸化膜106の有無を問わず、十分な絶縁能力を確保することができる。
……(中略)……
【0052】ここで、セルのソース領域を12V程度の高電圧に耐えるDD構造で形成するために、前記第2のn^(+)不純物124をイオン注入する段階前又はその後に周辺回路部の高電圧トランジスタ領域及びセルのソース領域をともに露出させてn^(-)不純物、例えばリンを2×10^(13)イオン/cm^(2)のドーズ量、50keVのエネルギーでイオン注入する段階をさらに備える。また、前記n^(-)不純物を注入するためのマスク及びイオン注入工程の追加を防止するために、セルのソース領域をドレイン領域とともにn^(+)接合のみで形成した後、消去動作時にソース領域に印加される電圧を5V程度に低め、ゲートには負電圧を印加することで、高電圧の経路を採用しないこともできる。
【0053】さらに、周辺回路部のPMOSトランジスタ領域(図示せず)をフォトリソグラフィー技術で露出させた後、P型の不純物、例えばBF_(2)を5×10^(15)イオン/cm^(2)のドーズ量、60keVのエネルギーでイオン注入する。かつ、周辺回路部のNMOSトランジスタをLDD(lightly doped drain)構造で形成するためにLDD用のn^(-)不純物をマスクなしに全面にイオン注入する場合、SAS工程前にLDD用のn^(-)不純物をイオン注入して前記SAS工程により露出されるアクティブ領域のアイソレーション能力を低下させないようにすべきである。
【0054】図17はビットラインコンタクト130及びビットライン132を形成する段階を示す。上述したように、第2のn^(+)不純物124をイオン注入した後、その結果物の上部に高温酸化膜(HTO)を約1000Åの厚さで蒸着して第2絶縁層126を形成した後、その上にBPSG膜を約5000Åの厚さで蒸着し、900℃でリフロー工程を行い前記BPSG膜の表面を平坦化することにより、平坦化層128を形成する。前記リフロー工程によって、以前の段階でイオン注入された第1及び第2のn^(+)不純物が拡散及び活性化してセルのソース/ドレイン領域122a、周辺回路NMOSトランジスタのソース/ドレイン領域124a及びワードライン方向に隣接するセルのソース領域を連結させるn^(+)共通ソース領域(図示せず)が形成される。
【0055】フォトリソグラフィー及びエッチング工程を通じて、セルのドレイン領域122aの上部に積層されている平坦化層128及び第2絶縁層126をウエットエッチング及びドライエッチング工程により取り除いてビットラインコンタクト130を形成する。この際、図示してはいないが、16?32ビットごとに一つずつ前記共通ソース領域の上部に積層されている平坦化層128及び第2絶縁層126もエッチングされてソースラインコンタクトが形成される。ここで、前記コンタクトの形成時にウエットエッチングを使用することはコンタクトの縦横比を減少させてコンタクトプロファールを改善するためである。
【0056】次いで、前記コンタクトが形成された結果物の上部に金属層、例えばシリサイド層やポリサイド層又はアルミニウムメタル層を蒸着し、これをフォトリソグラフィー及びエッチング工程によりパタニングすることにより、ビットラインコンタクト130を通してセルのドレイン領域122aに電気的に連結されるビットライン132を形成する。この際、ソースラインコンタクトを通してセルの共通ソース領域に電気的に連結されるソースライン(図示せず)がともに形成される。 その後、多層配線を要する場合には、金属コンタクト及び金属層の形成工程を追加した後、その結果物の上部に保護層(図示せず)を形成してNOR型のフラッシュメモリ装置を完成する。」

h.「本発明によるNOR型の不揮発性メモリ装置において、メモリセルアレーの一部を示したレイアウト図」(「図面の簡単な説明」)である図9には、フローティングゲート110は、アクティブ領域105の長手方向に対して直交するように長方形状に形成されていることが図示されている。
同図には、前記アクティブ領域105は、縦長の長方形形状を有していることが図示されている。
さらに、同図には、露出領域(C)は、アクティブ領域105と直交している、したがって、フローティングゲート110と平行であることが図示されている。

(2-2)引用発明
ア.第2.4.(2)(2-1)e.の「【0037】図9は本発明によるNOR型のフラッシュメモリ装置においてメモリセルアレーの一部を示したレイアウト図である。」との記載から、引用例1には、「NOR型のフラッシュメモリ装置」における「メモリセルアレー」が記載されている。

イ.同e.の「【0039】また、本発明のメモリセルアレーにおいては、アクティブ領域105がビットライン(B/L)と平行に一直線で配置される」との記載から、引用例1には、「ビットライン(B/L)と平行に一直線で配置される」「アクティブ領域105」が記載されている。

ウ.同e.の「【0042】……前記基板100の上部に4000Å程度の厚さをもつフィールド酸化膜106を形成して基板100をアクティブ領域とフィールド領域に区分する。」及び「【0043】次に、前記アクティブ領域の上部に薄い酸化膜又は酸化窒化膜を100Åの厚さで成長させることにより、トンネル酸化膜108を形成する。」との記載から、引用例1には、半導体「基板100」の「前記アクティブ領域105の上部に」、「薄い酸化膜又は酸化窒化膜を100Åの厚さで成長させ」て「形成」される「トンネル酸化膜108」が記載されている。

エ.同e.の「【0038】……ワードライン(W/L)と金属層からなるビットライン(B/L)が直交する領域にフローティングゲート110とコントロールゲート114との積層ゲート構造で単位セルが形成される。」、「【0044】……トンネル酸化膜108を形成した後、その結果物の上部にフローティングゲート110に用いられる第1導電層110aとして、例えばポリシリコン層を化学気相蒸着(CVD)方法により1000Å程度の厚さで蒸着し、リン(P)を多量含有するPOCl3を沈積して前記第1導電層110aをn^(+)型としてドーピングさせる。その後、フォトリソグラフィー及びエッチング工程を通して…ビットラインに応じて隣接するセルのフローティングゲートを分離させる。」との記載、及び、同h.の図示態様から、引用例1には、「前記トンネル酸化膜108」の上部の「ワードライン(W/L)と前記ビットライン(B/L)が直交する領域」に、前記アクティブ領域105と直交するように長方形状に「セル」毎に「分離」して形成され、「フローティングゲート110に用いられる」「n^(+)型としてドーピング」された「ポリシリコン層」からなる「第1導電層110a」が記載されている。

オ.同e.の「【0045】その結果物の上部にフローティングゲートとコントロールゲートを絶縁させるための層間誘電膜112として、例えばONO膜を形成する。」、及び、同g.の「【0048】こうして製造された結果物の上部に、コントロールゲート114に用いられる第2導電層114aとして、例えばn^(+)型としてドーピングされたポリシリコン層とタングステンシリサイド(WSi_(X))、チタンシリサイド(TiSi_(X))、タンタルシリサイド(TaSi_(X))のような金属シリサイド層を順次に積層してポリサイド層を形成する。」との記載から、引用例1には、「前記第1導電層110a」の「上部」に、「ONO膜」を介して、「n^(+)型としてドーピングされたポリシリコン層」と「金属シリサイド層」と「を順次に積層して」形成した「ポリサイド層」からなる、「コントロールゲート114に用いられる第2導電層114a」が記載されている。

カ.同d.の「【0028】……(d)前記積層ゲートにより露出されたアクティブ領域に第1不純物をイオン注入して第1濃度のソース/ドレイン領域を形成する」、同g.の「【0054】……イオン注入された第1及び第2のn^(+)不純物が拡散及び活性化してセルのソース/ドレイン領域122a」及び「【0056】次いで、前記コンタクトが形成された結果物の上部に金属層、例えばシリサイド層やポリサイド層又はアルミニウムメタル層を蒸着し、これをフォトリソグラフィー及びエッチング工程によりパタニングすることにより、ビットラインコンタクト130を通してセルのドレイン領域122aに電気的に連結されるビットライン132を形成する。」との記載から、引用例1には、「アクティブ領域」105に「イオン注入」された「n^(+)不純物が拡散及び活性化」されて形成された「セル」の「ドレイン領域122a」に、「ビットラインコンタクト130を通して」「電気的に連結される」、「シリサイド層やポリサイド層又はアルミニウムメタル層」である「金属層」からなる「ビットライン」が記載されている。

キ.同g.に「【0049】……この際、前記コントロールゲート114は隣接するセルのコントロールゲート114と連結されてワードラインを形成する。」との記載から、引用例1には、「コントロールゲート114」と「隣接するセルのコントロールゲート114」とが「連結されて」形成される「ワードライン」が記載されている。

ク.同d.の「【0028】……(d)前記積層ゲートにより露出されたアクティブ領域に第1不純物をイオン注入して第1濃度のソース/ドレイン領域を形成する」、同e.の「【0039】……ワードライン方向に隣接するセルのソース領域を連結させるためにSAS工程により共通ソース領域(図9の“C”により定義される)が形成される。前記共通ソース領域には複数のビットライン(B/L)ごとに一つのソースラインコンタクトが形成される。前記ビットライン(B/L)と平行に形成されたソースライン(CSL)は前記ソースラインコンタクトを通して共通ソース領域に電気的に連結される。」、及び、同g.の「【0054】……以前の段階でイオン注入された第1及び第2のn^(+)不純物が拡散及び活性化して……ワードライン方向に隣接するセルのソース領域を連結させるn^(+)共通ソース領域(図示せず)が形成される。」との記載から、引用例1には、「アクティブ領域」105に「イオン注入」された「n^(+)不純物が拡散及び活性化」されて形成され、「ワードライン方向に隣接するセルのソース領域を連結させる」「共通ソース領域」に、「ソースラインコンタクトを通して」「電気的に連結され」る、「前記ビットライン(B/L)と平行に形成され」る「ソースライン(CSL)」が記載されている。

ケ.以上、ア?クを総合すれば、引用例1には、次の発明(以下「引用発明」という。)が記載されているといえる。

「NOR型のフラッシュメモリ装置におけるメモリセルアレーであって、
ビットライン(B/L)と平行に一直線で配置されるアクティブ領域105と、
半導体基板100の前記アクティブ領域105の上部に、薄い酸化膜又は酸化窒化膜を100Åの厚さで成長させて形成されるトンネル酸化膜108と、
前記トンネル酸化膜108の上部のワードライン(W/L)と前記ビットライン(B/L)が直交する領域に、前記アクティブ領域105と直交するように長方形状にセル毎に分離して形成され、フローティングゲート110として用いられるn^(+)型としてドーピングされたポリシリコン層からなる第1導電層110aと、
前記第1導電層110aの上部に、ONO膜を介して、n^(+)型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層からなる、コントロールゲート114に用いられる第2導電層114aと、
前記アクティブ領域105にイオン注入されたn^(+)不純物が拡散及び活性化されて形成されたセルのドレイン領域122aに、ビットラインコンタクト130を通して電気的に連結される、シリサイド層やポリサイド層又はアルミニウムメタル層である金属層からなる前記ビットライン(B/L)と、
前記コントロールゲート114と隣接するセルのコントロールゲート114とが連結されて形成される前記ワードライン(W/L)と、
前記アクティブ領域105にイオン注入されたn^(+)不純物が拡散及び活性化されて形成され、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域に、ソースラインコンタクトを通して電気的に連結される、前記ビットライン(B/L)と平行に形成されるソースライン(CSL)と、
を備えるNOR型のフラッシュメモリ装置におけるメモリセルアレー。」

(2-3)引用例2の記載事項
原査定の根拠となった最後の拒絶理由通知に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開2002-16155号公報(以下「引用例2」という。)には、「半導体装置及びその製造方法」(発明の名称)に関して、図1?図18とともに、次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法に係り、特に、フローティングゲート電極を有する半導体装置及びその製造方法に関する。」

b.「【0006】
【発明が解決しようとする課題】しかしながら、FNトンネル現象を用いてキャリアをフローティングゲート電極に注入するためには、10?20V程度の電圧が必要とされる。このため、従来のフラッシュメモリでは高電圧の印加が必要であり、消費電力が大きくなってしまっていた。
【0007】低電圧での書き込みを可能とするためには、チャネル領域とフローティングゲート電極との間のトンネル絶縁膜の厚さを薄くすることが有効であると考えられる。しかし、トンネル絶縁膜の厚さを単に薄くしたのでは、フローティングゲート電極に注入された電子がチャネル領域に容易に移動してしまい、フローティングゲート電極に情報を長時間保持することが困難となる。
【0008】本発明の目的は、トンネル絶縁膜の厚さを薄くした場合であっても、情報を長時間保持することができる半導体装置及びその製造方法を提供することにある。」

c.「【0012】図1に示すように、p^(-)形のシリコン基板10上には、素子領域を画定する素子分離膜12が形成されている。
【0013】シリコン基板10の表面近傍領域には、p形不純物が導入されている。これにより、シリコン基板10の表面近傍領域における不純物濃度は、シリコン基板10の深部における不純物濃度より高くなっている。シリコン基板10の表面近傍領域においてp形不純物の濃度を高くしているのは、コントロールゲート電極22に情報を長時間保持できるようにするためである。なお、詳細なメカニズムについては、本出願人による特願平10-322034号明細書を参照されたい。
【0014】シリコン基板10上には、シリコン酸化膜より成る膜厚約3nmのトンネル絶縁膜14が形成されている。トンネル絶縁膜14の膜厚を3nm程度と薄くしているのは、低い電圧での情報の書き込みや消去を可能とするためである。
【0015】トンネル絶縁膜14上には、n形不純物が低濃度に導入された膜厚約20nmのポリシリコン膜16が形成されている。ポリシリコン膜16の不純物濃度は、例えば約1×10^(18)cm^(-3)となっている。
……(中略)……
【0019】ポリシリコン膜16、拡散防止膜18、及びポリシリコン膜20より成る積層体により、フローティングゲート電極22が構成されている。
……(中略)……
【0022】トンネル絶縁膜14、フローティングゲート電極22、誘電体膜24、及び上部コントロールゲート電極26により、積層メサ28が構成されている。」

d.「【0034】なお、上記では、トンネル絶縁膜14の厚さを3nm程度としたが、トンネル絶縁膜14の厚さは3nmに限定されるものではない。本実施形態では、キャリアの再結合を抑制し得る空乏層をトンネル絶縁膜14の近傍のフローティングゲート22内に形成するため、従来の構造では不可能であった8nm以下のトンネル絶縁膜を用いてメモリセルトランジスタを構成することができる。」

(2-4)引用例3の記載事項
原査定の根拠となった最後の拒絶理由通知に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開2006-351829号公報(以下「引用例3」という。)には、「2ビット記憶型半導体記憶装置およびその製造方法」(発明の名称)に関して、図1?図4とともに、次の記載がある。

a.「【0001】
この発明は、2ビット情報を記憶する不揮発性メモリ素子を備えた半導体記憶装置と、その製造方法とに関する。」

b.「【0019】
図1は、この実施形態に係る2ビット記憶型半導体記憶装置のメモリ素子構造を概略的に示す断面図である。
【0020】
図1に示したように、この実施形態に係るメモリ素子は、半導体基板100に形成された、第1、第2不純物領域110,120と、第1、第2電荷保持部130,140と、ゲート絶縁膜150と、ゲート部160と、電荷保持機能を有する第1、第2サイドウォール170,180と、SiO膜190とを備えている。
……(中略)……
【0022】
電荷保持部130は、下部絶縁膜131と、電荷保持膜132と、上部絶縁膜133とを備えている。下部絶縁膜131は、不純物領域110とチャネル形成領域101との境界領域上に、例えばSiOで形成される。電荷保持膜132は、下部絶縁膜131上に、かかる下部絶縁膜131よりもエネルギーギャップが小さい絶縁材料(例えばSiN)により形成される。上部絶縁膜133は、電荷保持膜132の上面および内側面を覆うように、かかる電荷保持膜132よりもエネルギーギャップが大きい絶縁材料(例えばSiO)を用いて形成される。
【0023】
電荷保持部140は、下部絶縁膜141と、電荷保持膜142と、上部絶縁膜143とを備えている。下部絶縁膜141は、不純物領域120とチャネル形成領域101との境界領域上に、例えばSiOで形成される。電荷保持膜142は、下部絶縁膜141上に、かかる下部絶縁膜141よりもエネルギーギャップが小さい絶縁材料(例えばSiN)を用いて形成される。上部絶縁膜143は、電荷保持膜142の上面および内側面を覆うように、かかる電荷保持膜142よりもエネルギーギャップが大きい絶縁材料(例えばSiO)を用いて形成される。
……(中略)……
【0025】
ゲート部160は、電荷保持部130,140からゲート絶縁膜150に跨る領域上に形成される。このゲート部160は、順次積層された多結晶Si膜161およびWSi膜162を有し、さらに、WSi膜162上に形成されたSiO膜163を有する。ゲート部160のうち、導電性の多結晶Si膜161およびWSi膜162が、ゲート電極として作用する。絶縁性のSiO膜163は、ゲート電極161,162の上面を覆う。」

c.「【0029】
図1に示したメモリ素子では、電荷保持膜132,172に対する電子の蓄積/非蓄積によって、1ビットの情報が記憶される。さらに、電荷保持膜142,182に対する電子の蓄積/非蓄積によって、1ビットの情報が記憶される。以下、この実施形態に係るメモリ素子の動作について説明する。
【0030】
電荷保持膜132,172に電子を蓄積するためには、半導体基板100および第2不純物領域120の電位を0ボルトに設定した状態で、第1不純物領域110とゲート電極161,162との間に電位差を発生させればよい。例えば、第1不純物領域110に+5ボルトを印加し且つゲート電極161,162に+2ボルトを印加することにより、電荷保持膜132,172に電子を注入することができる。この実施形態に係るメモリ素子では、LDD領域112のほぼ全面を覆うように電荷保持膜172が設けられ、且つ、かかるLDD領域112の端部とゲート部160との間に電荷保持膜132が設けられている。したがって、ゲート電極161,162からLDD領域112方向に移動する電子の多くを電荷保持膜132,172に蓄積することができる。
【0031】
また、電荷保持膜132,172に蓄積された電子を放出するためには、半導体基板100および第2不純物領域120の電位を0ボルトに設定した状態で、第1不純物領域110とゲート電極161,162との間に逆方向の電位差を発生させればよい。」

(3)対比
(3-1)補正発明と引用発明との対比
補正発明と引用発明とを対比する。
ア.引用発明において、「アクティブ領域105」は「ビットライン(B/L)と平行に一直線で配置され」ている。したがって、前記「アクティブ領域105」の対向する2辺は、互いに「平行」な「直線」となっている。
そして、「メモリセルアレーの一部」を示す図9には、第2.4.(2)(2-1)h.で指摘したように、アクティブ領域105は、縦長の長方形形状を有していることが図示されている。
ここで、「メモリセルアレー」は、一般に、各「セル」が規則正しく「配置」されたものであることを考慮すると、前記「アクティブ領域105」は、「メモリセルアレー」全体として見ると、もう一組の対向する2辺も互いに「平行」な「直線」である、縦長の長方形形状を有していると認められる。
したがって、引用発明の「ビットライン(B/L)と平行に一直線で配置されるアクティブ領域105」は、補正発明の「矩形形状を含む活性領域」に相当する。

イ.引用発明の「半導体基板100の前記アクティブ領域105の上部に、薄い酸化膜又は酸化窒化膜を100Åの厚さで成長させて形成されるトンネル酸化膜108」と、補正発明の「基板上における酸化物層であって、薄いゲート酸化物として使用されて前記半導体メモリデバイスをプログラム又はリセットする電圧を5ボルト以下とし、前記薄いゲート酸化物の厚みが75オングストローム未満である、酸化物層」とは、「基板上における酸化物層であって、薄いゲート酸化物として使用され」る「酸化物層」である点で共通する。

ウ.フローティングゲート110はアクティブ領域105の長手方向に対して直交するように長方形状に形成されているという、第2.4.(2)(2-1)h.で指摘した引用例1における図9の図示態様から、引用発明の「前記トンネル酸化膜108の上部のワードライン(W/L)と前記ビットライン(B/L)が直交する領域に、前記アクティブ領域105と直交するように長方形状にセル毎に分離して形成され、フローティングゲート110として用いられるn^(+)型としてドーピングされたポリシリコン層からなる第1導電層110a」は、補正発明の「前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第1のポリシリコン層」に相当する。

エ.引用発明の「第2導電層114a」を構成する「n^(+)型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層」における「n^(+)型としてドーピングされたポリシリコン層」は、「第1導電層110a」を構成する「フローティングゲート110として用いられるn^(+)型としてドーピングされたポリシリコン層」とは異なる「ポリシリコン層」である。
したがって、引用発明の「前記第1導電層110aの上部に、ONO膜を介して、n^(+)型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層からなる、コントロールゲート114に用いられる第2導電層114a」における「n^(+)型としてドーピングされたポリシリコン層」は、「コントロールゲート114に用いられる」から、補正発明の「コントロールゲートを備える第2のポリシリコン層」に相当する。

オ.引用発明において、「ビットライン(B/L)」と「アクティブ領域105」は互いに「平行」である。また、「フローティングゲート110として用いられるポリシリコン層からなる第1導電層110a」は「前記アクティブ領域105と直交するように長方形状」に「形成され」ている。
したがって、前記「ビットライン(B/L)」と「フローティングゲート110として用いられるn^(+)型としてドーピングされたポリシリコン層からなる第1導電層110a」とは、互いに「直交」する。
そうすると、引用発明の「前記アクティブ領域105にイオン注入されたn^(+)不純物が拡散及び活性化されて形成されたセルのドレイン領域122aに、ビットラインコンタクト130を通して電気的に連結される、シリサイド層やポリサイド層又はアルミニウムメタル層である金属層からなる前記ビットライン(B/L)と、補正発明の「前記活性領域の第1のn拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第1の金属層」とは、「前記活性領域の第1のn拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える」「金属層」である点で共通する。

カ.引用発明の「前記コントロールゲート114と隣接するセルのコントロールゲート114とが連結されて形成される前記ワードライン(W/L)」と、補正発明の「前記コントロールゲートに電気的に接続されるワード線」を「備える第2の金属層」とは、「ワード線」である点で共通する。

キ.引用発明において、「前記アクティブ領域105にイオン注入されたn^(+)不純物が拡散及び活性化されて形成され」た「セルのソース領域」から見た電流経路としての「ソースライン」には、「ソースラインコンタクトを通して電気的に連結される、前記ビットライン(B/L)と平行に形成されるソースライン(CSL)」だけでなく、前記「セルのソース領域」から前記「ソースライン(CSL)」に至るまでの電流経路である、前記「セルのソース領域」を「ワードライン方向」に「連結」させる「共通ソース領域」も含まれると認められる。
ここで、「共通ソース領域」は、「n^(+)不純物」を「拡散」させた層であり、「金属層」ではない。また、前記「ソースライン(CSL)」が「金属層」であるかどうかは、必ずしも明確でなはい。
したがって、引用発明の「前記アクティブ領域105にイオン注入されたn^(+)不純物が拡散及び活性化されて形成され、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域に、ソースラインコンタクトを通して電気的に連結される、前記ビットライン(B/L)と平行に形成されるソースライン(CSL)」と、補正発明の「前記活性領域の第2のn拡散領域に電気的に接続されるソース線」を「備える第2の金属層」とは、「前記活性領域の第2のn拡散領域に電気的に接続されるソース線」である点で共通する。

ク.そして、引用発明の「NOR型のフラッシュメモリ装置におけるメモリセルアレー」は、補正発明の「半導体メモリデバイス」に相当する。

(3-2)一致点及び相違点
以上から、補正発明と引用発明の一致点と相違点は、次のとおりとなる。

《一致点》
「半導体メモリデバイスであって、
矩形形状を含む活性領域と、
基板上における酸化物層であって、薄いゲート酸化物として使用される、酸化物層と、
前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第1のポリシリコン層と、
コントロールゲートを備える第2のポリシリコン層と、
前記活性領域の第1のn拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える金属層と、
ワード線と、
前記活性領域の第2のn拡散領域に電気的に接続されるソース線と、
を備える半導体メモリデバイス。」

《相違点1》
補正発明の「酸化物層」は「薄いゲート酸化物として使用されて前記半導体メモリデバイスをプログラム又はリセットする電圧を5ボルト以下と」するのに対して、引用発明の「トンネル酸化膜108」は、そのような特定がされていない点。

《相違点2》
補正発明の「酸化物層」は「前記薄いゲート酸化物の厚みが75オングストローム未満である」のに対して、引用発明の「トンネル酸化膜108」は「薄い酸化膜又は酸化窒化膜を100Åの厚さで成長させて形成される」点。

《相違点3》
補正発明は「前記コントロールゲートに電気的に接続されるワード線」を備えるのに対して、引用発明の「前記ワードライン(W/L)」は「前記コントロールゲート114と隣接するセルのコントロールゲート114とが連結されて形成される」点。

《相違点4》
補正発明は、「ビット線を備える第1の金属層」とは異なる、「ワード線」と「ソース線」とを「備える第2の金属層」を「備える」のに対して、引用発明は、そのような特定がされていない点。

(4)相違点についての判断
(4-1)相違点1及び相違点2について
ア.本願明細書には、段落【0004】に「プログラマブルメモリデバイスのメモリセルをプログラムするために、プログラミング電圧と呼ばれる特定の電圧が、メモリセルのトランジスタのフローティングおよびコントロールゲートに印加されてもよい。」と、段落【0025】には、「発明を実施するための形態」として「メモリセル100は、ビット線102およびワード線104にプログラミング電圧を印加し、ソース線106にソース電圧を印加することによって、チャネルホットエレクトロンプログラミングを用いてプログラムされてもよい」と記載されている。
そうすると、補正発明の「半導体メモリデバイスをプログラム」する「電圧」とは、「ワード線」を介して「半導体メモリデバイス」の「コントロールゲート」に印加される「電圧」を、ないしは、「ビット線」を介して「半導体メモリデバイス」の「第1のn拡散領域」に印加される「電圧」を意味するものと認められる。
これに対して、引用例1には、第2.4.(2)(2-1)b.で摘記したように、「従来の技術」として段落【0011】に「プログラム動作においては、フローティングゲートに電子を貯蔵してセルのスレショルド電圧(Vth)を初期のVth値の約2Vから7V程度に増加させる。すなわち、選択ビットラインに6?7Vを、選択ワードラインに10?12Vを印加し、ソース及びバルク基板には0Vを印加すると、チャンネル熱電子の一部がゲート電界によりトンネル酸化膜を通してフローティングゲートに注入されることにより、前記セルがプログラミングされる。」との記載はあるものの、「発明の実施の形態」においては、第2.4.(2)(2-1)g.で摘記したように、段落【0050】に「前記工程によりメモリセルアレー内のワードラインとして提供されるコントロールゲート114が形成されない領域のフィールド酸化膜106はいずれも取り除かれるが、セルのドレイン領域にはフィールドトランジスタが形成されない。これにより、プログラム動作時に印加される5V程度の電圧のみについて隣接するセルとのアイソレーション条件を満たせばよい。」と記載されているだけで、前記「プログラム動作時に印加される5V程度の電圧」が選択「ワードレイン(W/L)」に印加される電圧であるのか、選択「ビットライン(B/L)」に印加される電圧であるのか、不明である。

イ.ここで、引用例2には、第2.4.(2)(2-3)b.で摘記したように、「従来の技術」は、「FNトンネル現象を用いてキャリアをフローティングゲート電極に注入するためには、10?20V程度の電圧が必要とされる。このため、従来のフラッシュメモリでは高電圧の印加が必要であり、消費電力が大きくなってしまっていた。」、及び、「低電圧での書き込みを可能とするためには、チャネル領域とフローティングゲート電極との間のトンネル絶縁膜の厚さを薄くすることが有効であると考えられる。しかし、トンネル絶縁膜の厚さを単に薄くしたのでは、フローティングゲート電極に注入された電子がチャネル領域に容易に移動してしまい、フローティングゲート電極に情報を長時間保持することが困難となる。」という問題があったことが記載されている。
さらに、引用例2には、第2.4.(2)(2-3)c?d.で摘記したように、「、キャリアの再結合を抑制し得る空乏層をトンネル絶縁膜14の近傍のフローティングゲート22内に形成する」ことで上記問題を解決して、「トンネル絶縁膜14の膜厚を3nm程度」の薄さにして「低い電圧での情報の書き込みや消去を可能」としたことが記載されている。

ウ.そして、引用例3には、第2.4.(2)(2-4)a?c.で摘記したように、「下部絶縁膜131」ないし「下部絶縁膜141」上の「例えばSiN」からなる「電荷保持膜132」ないし「電荷保持膜142」と、「導電性の多結晶Si膜161およびWSi膜162」からなる「ゲート電極」とを有する「不揮発性メモリ素子」において、「電荷保持膜132,172に電子を蓄積するためには、半導体基板100および第2不純物領域120の電位を0ボルトに設定した状態で、第1不純物領域110とゲート電極161,162との間に電位差を発生させればよい。例えば、第1不純物領域110に+5ボルトを印加し且つゲート電極161,162に+2ボルトを印加することにより、電荷保持膜132,172にことができる。」ことが記載されている。
すなわち、フローティングゲートである「電荷保持膜132」ないし「電荷保持膜142」に「電子を注入する」ことで情報を記憶させるために、「基板」電位及びソース「領域120」の電位を「0ボルト」に設定した状態で、ドレイン「領域110」に「+5ボルト」を印加し且つ「ゲート電極」に「+2ボルト」を印加すること、が記載されている。

エ.さて、上記のように、引用例2には、「トンネル絶縁膜14の膜厚を3nm程度」の薄さにして「低い電圧での情報の書き込みや消去を可能」としたことが記載されているが、当該「情報の書き込みや消去」のための「低い電圧」の具体的な値の記載は存在しない。
一方、引用例3には、ドレイン「領域110」に「+5ボルト」を印加し且つ「ゲート電極」に「+2ボルト」を印加するという、低いプログラム電圧によって、フローティングゲートである「電荷保持膜132」ないし「電荷保持膜142」に「電子を注入」して情報を記憶させることは記載されているものの、「下部絶縁膜131」ないし「下部絶縁膜141」の膜厚は不明である。
しかしながら、第2.4.(2)(2-3)c.で摘記したように「コントロールゲート電極22に情報を長時間保持できるようにするため」の「詳細なメカニズム」を「参照」するための文献として引用例2の段落【0013】に提示された「特願平10-322034号明細書」である以下に示す周知例1、及び、以下に示す周知例2?3に記載されるように、不揮発性メモリのトンネル絶縁膜の膜厚を70Å以下の薄さにすることで、当該不揮発性メモリのワード線を介してコントロールゲートに印加される電圧、ないしは、ビット線を介してドレイン領域に印加される電圧が、5ボルト以下の低い電圧であっても、当該不揮発性メモリのプログラムまたは消去を可能とすることは、周知技術にすぎない。

オ.ここで、プログラム動作ないし消去動作の電圧を抑えて省電力化を図ることは、引用発明も当然に有する技術課題であると認められる。
したがって、引用発明の「トンネル酸化膜108」を、「100Åの厚さ」にすることに代えて、70Å以下の薄さにすることで、「ワードライン(W/L)」を介して「コントロールゲート114」に印加される電圧、ないしは、「ビットライン(B/L)」を介して「ドレイン領域122a」に印加される電圧が、5ボルト以下の低い電圧であっても、プログラム動作ないし消去動作を可能とさせることは、周知技術を参酌すれば、引用例1、2及び3に接した当業者であれば、容易に想到し得たものと認められる。

カ.以上から、相違点1及び相違点2は、周知技術を参酌すれば、引用例1、2及び3に記載された発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

キ.周知例1:特開2000-150680号公報(特願平10-322034号の出願当初の明細書)
本願の優先権主張の日前に日本国内において頒布された刊行物である周知例1には、「半導体記憶装置」(発明の名称)に関して、図1?図7とともに、次の記載がある。
a.「【0004】
【発明が解決しようとする課題】FLトンネル現象を利用してキャリアをフローティングゲート電極に注入するためには、10?20V程度の電圧が必要とされる。このため、低電圧化、低消費電力化を図ることが困難である。」

b.「【0008】
【発明の実施の形態】図1は、本発明の第1の実施例による半導体メモリ装置の1メモリセル部分の断面図を示す。
【0009】p^(-)型シリコン基板1の表面層のチャネル領域4の両側に、n型のソース領域2及びドレイン領域3が形成されている。p^(-)型シリコン基板の不純物濃度は、例えば5×10^(15)cm^(-3)である。チャネル長、すなわちソース領域2とドレイン領域3との間隔は、例えば150nmである。チャネル領域4の表面上に、SiO_(2)からなる厚さ2?3nmのトンネル絶縁膜5が形成されている。トンネル絶縁膜5の厚さは、キャリアがトンネル現象により移動することができる程度の厚さである。」

c.「【0013】次に、図2を参照して、図1に示す第1の実施例による半導体メモリ装置の動作原理を説明する。
【0014】図2(A)は、コントロールゲート電極8に電圧を印加していないときのエネルギバンド図を示す。チャネル領域4のバンド端が下方に曲がり、チャネル領域4の表面層が空乏化している。フローティングゲート電極6のフェルミ準位Efが、チャネル領域4の伝導帯下端Ecと価電子帯上端Evとの間、すなわち禁制帯の中に位置している。
【0015】図2(B)は、書込時のエネルギバンド図を示す。コントロールゲート電極8に、ソース/ドレイン領域に対して正の電圧を印加する。例えば、コントロールゲート電極8に+5Vの電圧を印加する。フローティングゲート電極6とチャネル領域4との間に約1.5V程度の電位差が発生する。この電位差により、チャネル領域4の表面に反転層が形成される。この反転層内の電子が、トンネル現象によりフローティングゲート電極6に注入される。注入された電子は、フローティングゲート電極6のフェルミ準位近傍のエネルギ準位を占める。」

d.「【0054】特定のメモリセルに情報を書き込む方法を説明する。情報を書き込むべきメモリセルに対応するソース線21及びドレイン線22に電圧0Vを印加し、対応するゲート線20に電圧(+V_(write))を印加する。選択されないソース線21及びドレイン線22には、電圧(+V_(write))を印加し、選択されないゲート線20には、電圧0Vを印加する。これらの電圧の印加は、ゲート線制御回路30及びソース/ドレイン線制御回路31により行われる。
【0055】選択されたメモリセルのコントロールゲート電極とチャネル領域間に電圧V_(write)が印加され、情報が書き込まれる。選択されないメモリセルにおいては、ソース/ドレイン領域とチャネル領域との間のpn接合が逆バイアスされる。このため、図1に示すコントロールゲート電極8の端部とソース/ドレイン領域2及び3の先端との間に電界が集中し、フローティングゲート電極7とチャネル領域4との間には大きな電圧が印加されない。従って、選択されていないメモリセルには、情報の書込が行われない。
【0056】情報を消去する場合には、ゲート線20に電圧(-V_(write))を印加する。電圧(-V_(write))が印加されたゲート線20に接続されているメモリセルにおいて、一括して情報の消去が行われる。」

サ.周知例2:特開平11-214548号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である周知例2には、「スタックトゲートメモリセルの構造とその製造方法」(発明の名称)に関して、図1?図9とともに、次の記載がある。
a.「【0025】図7において、メモリセルCELL11に対してロジック値“1”のプログラムを行う(すなわち電子をメモリセルCELL11のフローティングゲート内に注入する)時、ビット線電圧発生器V_(bit1)(すなわち、ドレイン制御電圧発生器V_(d)。以下、同じ)がマイナスの電力供給電圧源(-V_(cc))のレベルに設定される。ワード線電圧発生器V_(word1)は、プラスの電力供給電圧源(+V_(cc))のレベルに設定される。ソース制御電圧発生器Vsはプラスの電力供給電圧源(-V_(cc))のレベルに設定される。
【0026】ビット線電圧発生器V_(bit1)およびソース制御電圧発生器V_(s)を電力供給電圧源(-V_(cc))のレベルに設定変更すると、N^(+)ドレイン拡散領域255およびN^(+)ソース拡散領域265ならびにPウェル拡散領域215の電圧レベルがマイナスの電力供給電圧源(-V_(cc))のレベルとなる。ワード線電圧発生器V_(word1)をプラスの電力供給電圧源(+V_(cc))のレベルに設定すると、第4ポリシリコンP4膜(キャパシタCの上部プレート)250がプラスの電力供給電圧源(V_(cc))のレベルに設定される。このような状況では、第4ポリシリコンP4膜250およびN^(+)ドレイン拡散領域255間とPウェル拡散領域215およびN^(+)ソース拡散領域265間とにおいて、電界が拡大する。この電界の拡大がファウラー・ノルドハイムトンネル効果を引き起こし、電子e^(-)をトンネル酸化膜225を介してフローティングゲート230に移動させる。ビット線電圧発生器V_(bit1)(=V_(d))およびワード線電圧発生器V_(word1)ならびにソース制御電圧発生器V_(s)が、接地基準電位(0V)レベルに戻った時には、これらの電子e^(-)がフローティングゲート230内に閉じ込められる。このようにして、図5に示したメモリセルM_(1)のしきい値電圧V_(T)が変更される。読出しを行う時、しきい値電圧V_(T)の変更は、スタックトゲートメモリセルアレイの外部において、センス増幅器によりロジック値“1”であるものを検出する。」

b.「【0031】図8において、フローティングゲートからのメモリセル消去または任意の電子の除去を説明すると、先ずスタックトゲートメモリセルを消去する時には、ワード線電源発生器V_(word1)がマイナスの電力供給電圧源(-V_(cc))レベルに置かれる。ビット線電圧発生器V_(bit1)およびソース制御電圧発生器V_(s11)が電力供給電圧源(V_(cc))のレベルに置かれる。ビット線電圧発生器V_(bit1)(=V_(d))およびワード線電源発生器V_(word1)ならびにソース制御電圧発生器V_(s11)が、第4ポリシリコンP4膜(キャパシタCの上部プレート)250とN^(+)ドレイン拡散領域255との間に配置されるとともに、Pウェル215およびN^(+)ドレイン拡散領域265間に電界を形成する。トンネル酸化膜225の電界により電子e^(-)をフローティングゲート230中に捕獲し、ファウラー・ノルドハイムトンネル効果によりトンネル酸化膜225を経てPウェル215およびN^(+)ドレイン拡散領域255ならびにN^(+)ソース拡散領域265に移転させる。従って、フローティングゲート230中に捕獲されていた任意の電子e^(-)を消去することができる。フローティングゲート230中の電子e^(-)を除去するには、メモリセルM1のしきい値電圧VTを復原する。」

c.「【0043】上述の薄いトンネル酸化膜225(約60?70Å)は、5VのVcc操作電圧において、その厚さが長時間(1ヶ月以上)のデータ保持を回避するのに十分なものとなる。」

d.「【0046】トンネル酸化膜の厚さが比較的厚い(約100Å)時には、スタックトゲートメモリセルのプログラム時間が10msecより大きくなる。しかし、トンネル酸化膜の厚さが薄い(約60?70Å)時には、スタックトゲートメモリセルのプログラム時間が10nsecより小さくなる。」

シ.周知例3:特開2002-124586号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である周知例3には、「半導体記憶装置および半導体記憶装置の読み出し回路、読み出し方法」(発明の名称)に関して、図1?図8とともに、次の記載がある。
a.「【0011】このような構成の揮発性メモリは、高速かつ低電圧でフローティングゲート305への信号の受け渡しが可能となる上、短チャネル効果の抑制や素子の微細化の観点から有利なものとなる。すなわち、記憶ノード(フローティングゲート)を制御ゲートの直下に配置した半導体メモリは、DRAMよりもセル面積を小さくでき、また、トンネル絶縁膜を3nm以下とすることにより、高速・低電圧で揮発性動作を実現することができる。ところが、上記のようにトンネル絶縁膜の膜厚を薄くすることにより揮発性メモリを構成した場合、電荷保持能力が著しく低下することとなる。この点について前述の図7(a3)、(b3)を参照して説明する。同図において、トンネル絶縁膜を3nm以下とした場合、信号電荷書き込みによりフローティングゲート305の電位上昇が見られるが、A点では半導体基板301との間のビルトインポテンシャルの存在により、信号電荷は速やかには半導体基板301中に流れ込めない。信号電荷量にも依存するが一般に100msec?100sec程度の時定数が存在する。一方、B点においては、ビルトインポテンシャルが存在しないため、信号電荷は速やかにソース領域(あるいはドレイン)に流れ込み、蓄積された信号は失われる。
【0012】本発明は上記事情に鑑みなされたものであって、トンネル絶縁膜の膜厚を3nm以下とすることにより高速・低電圧の揮発性動作等を実現しつつ、実用上充分な電荷保持能力を実現することを課題とする。」

b.「【0025】ここで、ソース領域102のゲート電極側端部およびゲート電極のソース領域102側端部の間の距離をx1、ドレイン領域103のゲート電極側端部およびゲート電極のドレイン領域103側端部の間の距離をx2としたときに、x1およびx2は、いずれも、好ましくは1?20nm、より好ましくは2?20nmとする。このようにすれば、ゲートリークによる保持電荷の流出を効果的に防止することができる。
【0026】本実施形態に係る半導体記憶装置は、上記したように、トンネル絶縁膜の膜厚を0.5?3nmとするとともに、ソース領域およびドレイン領域がゲート電極直下の領域を含まないように形成されている。トンネル絶縁膜の膜厚を0.5?3nmとしているため、フローティングゲートとの信号電荷の書き込み、読み出し及び消去を直接トンネリング現象を利用して行うことが可能となる。この結果、低電圧で高速な信号電荷の書き込み、読み出しを行うことができる。また、フローティングゲートとソース領域およびドレイン領域の端部が所定距離だけ隔てられているため、フローティングゲートに蓄積された信号電荷がソース領域又はドレイン領域に流出することを防ぎ、信号電荷の蓄積時間を半導体記憶装置として充分な程度の長さとすることができる。」

c.「【0038】ソース電圧=ドレイン電圧=半導体基板電圧=制御ゲート電圧(V_(G))=0Vにおける熱平衡状態でのエネルギー分布を図2(a)、(b)に示す。図2において1?5の領域は、それぞれ制御ゲート107、ブロック絶縁膜106、フローティングゲート105、(側壁絶縁膜114及びトンネル絶縁膜104)、半導体基板101に対応する。
【0039】フローティングゲートへの信号電荷の書き込みは以下のように行なわれる。制御ゲート107に正電圧を徐々に印加していくと、V_(G)がA点の閾値電圧(以降V_(th)と表記する)に等しくなっても、A点よりも電子エネルギーの高いB点が反転しないために、数十msecの内にA点に反転層が形成されることはない(図2(a2)、(b2))。さらにV_(G)が大きくなり、B点の閾値電圧を越えるとB点が反転し、A点にも反転層が形成され、直接トンネリング過程により電子がフローティングゲート105内に注入される(図2(a3)、(b3))。この場合B点においても反転層は形成されるが、B点では半導体基板とフローティングゲートの距離が大きいため、直接トンネリング確率は小さい。
【0040】したがって、フローティングゲートへの電子注入は主にA点で代表されるトンネル絶縁膜の薄い領域で起こる。この電子注入によりフローティングゲートの静電エネルギーが増加し、半導体基板101表面のエネルギーを上昇させる。やがて反転層消滅と共に電子注入も終了する。所望の電荷注入が終了した後は、制御ゲート電圧を0Vに戻し、信号電荷を保持する(図2(a4)、(b4))。」

d.「【0045】図3(a)は信号書き込み終了後の状態である。次に図3(b)に示すように、制御ゲート107に負電圧を印加する。これによりフローティングゲート105の静電エネルギーが上昇するため、信号電荷はトンネル絶縁膜104を直接トンネリングし、半導体基板101に吸収され、消去動作が実現される。」

e.「【0050】実際、フローティングゲートの膜厚が2nmのトンネル絶縁膜を有する半導体記憶装置作製を行った。その結果、電源電圧3Vで信号電荷の書き込み、読みだし、消去が問題なく行われ、信号保持時間は10秒を得た。本実施形態では、半導体基板101として単結晶シリコンを用いているが、SOI(Silicon on insulator)基板を用いることもできる。パッケージ中などに含有される放射性原子から放出されたα線等が半導体基板101に入射すると電子-正孔対を生成し、このうち電子がフローティングゲートに捕獲され、信号誤りを引き起こす可能性があるが、SOI基板を用いることにより、このような問題を避け、基板奥深くからの電子が基板表面に到達することを防ぐことができる。」

(4-2)相違点3及び相違点4について
ア.引用発明は「n^(+)型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層からなる、コントロールゲート114に用い」ているが、「n^(+)型としてドーピングされたポリシリコン層」の上に「金属シリサイド層を「積層して」いるのは、前記「コントロールゲート114」が「連結されて形成される前記ワードライン(W/L)」を低抵抗化するためであることは、明らかである。
しかしながら、このように、「前記ワードライン(W/L)」が低抵抗化されているといっても、「アルミニウムメタル層である金属層からなる前記ビットライン(B/L)」よりは抵抗が大きいことも、明らかである。

イ.一方、引用例1には、第2.4.(2)(2-1)b.で摘記したように、段落【0009】に「ソースラインの抵抗を低減するため、ワードライン(W/L)と平行なアクティブソース領域11に複数のビットライン(B/L)ごとに一つのソースラインコンタクトが形成される。」と記載され、「ソースライン」も低抵抗化すべきものであることが記載されている。
ここで、第2.4.(3)(3-1)キ.で指摘したように、引用発明において、「セルのソース領域」から見た電流経路としての「ソースライン」には、前記「セルのソース領域」から「ソースライン(CSL)」に至るまでの電流経路である、「ワードライン方向」の「共通ソース領域」も含まれると認められる。よって、この「共通ソース領域」も低抵抗化の対象である。

ウ.さて、引用例1には、第2.4.(2)(2-1)g.で摘記したように、「【0056】次いで、前記コンタクトが形成された結果物の上部に金属層、例えばシリサイド層やポリサイド層又はアルミニウムメタル層を蒸着し、これをフォトリソグラフィー及びエッチング工程によりパタニングすることにより、ビットラインコンタクト130を通してセルのドレイン領域122aに電気的に連結されるビットライン132を形成する。この際、ソースラインコンタクトを通してセルの共通ソース領域に電気的に連結されるソースライン(図示せず)がともに形成される。 その後、多層配線を要する場合には、金属コンタクト及び金属層の形成工程を追加した後、その結果物の上部に保護層(図示せず)を形成してNOR型のフラッシュメモリ装置を完成する。」と記載されている。
したがって、引用発明の「シリサイド層やポリサイド層又はアルミニウムメタル層である金属層からなる前記ビットライン(B/L)」と「前記ビットライン(B/L)と平行に形成されるソースライン(CSL)」を形成した後に、さらに、「金属コンタクト及び金属層」を形成して各「ライン」の上部に「多層配線」構造を形成することが、引用例1に記載されている。

エ.ここで、半導体記憶装置の技術分野において、拡散層からなる電流経路を低抵抗化するため、前記拡散層にコンタクトにより電気的に接続される金属層からなる、前記電流経路と電気的には一体と看做すことができる裏打ち配線を設けることは、また、金属シリサイド層により低抵抗化されたポリシリコン層からなる電流経路をさらに低抵抗化するため、コンタクトにより電気的に接続される金属層からなる、前記電流経路と電気的には一体と看做すことができる裏打ち配線を設けることは、きわめて周知な慣用手段にすぎない。
要すれば、前記拡散層については、特開平10-242418号公報の段落【0007】、特開平10-256505号公報の段落【0007】、特開2001-85632号公報の段落【0024】?【0026】を参照のこと。
また、前記金属シリサイド層により低抵抗化されたポリシリコン層については、特開平5-243399号公報の段落【0009】と段落【0014】に「従来の技術」として、段落【0045】と段落【0056】に「第2の実施例」として記載されるとともに、以下のサ.f.で示すように周知例4にも記載されている。

オ.そうすると、前記ア.イ.で指摘したように、「連結されて形成される前記ワードライン(W/L)」や「ソースライン」を低抵抗化しようとすることは引用例1に記載されているから、前記エ.で指摘したように、拡散層または金属シリサイド層により低抵抗化されたポリシリコン層からなる電流経路を低抵抗化するため、前記電流経路にコンタクトにより電気的に接続される金属層からなる裏打ち配線を設けることが半導体記憶装置の技術分野においてきわめて周知な慣用手段であることを勘案すれば、前記ウ.で指摘した、引用発明の「シリサイド層やポリサイド層又はアルミニウムメタル層である金属層からなる前記ビットライン(B/L)」と「前記ビットライン(B/L)と平行に形成されるソースライン(CSL)」を形成した後に、さらに、「金属コンタクト及び金属層」を形成して各「ライン」の上部に「多層配線」構造を形成するという引用例1の記載に接した当業者であれば、引用発明の「n^(+)不純物が拡散及び活性化されて形成され」る拡散層である「ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域」、及び、「n+型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層」からなる「セルのコントロールゲート114」が「連結されて形成される前記ワードライン(W/L)」に、それぞれ、「金属コンタクト」を介して電気的に接続される「金属層」を上部に形成することは、当然に想起したものと認められる。

キ.このとき、引用発明の「NOR型のフラッシュメモリ装置におけるメモリセルアレー」は上部に「金属層」からなる配線構造を有することとなる。
そして、この「金属層」に「金属」配線をどのように配置するかは、配線上の制約や配線層の節約等を考慮して、当業者が適宜に設定することができたものと認められる。

ク.ところで、金属ビット線と、拡散領域で構成されるソースライン及び制御ゲートから構成されるワードラインのそれぞれの裏打ち配線である、金属ソース線及び金属ワード線とからなる多層配線構造を有する不揮発性メモリにおいて、互いに平行に形成される前記金属ワード線と前記金属ソース線とを、前記金属ビット線を設けた層とは異なる第二層に設けることは、以下のサ.e.(周知例4)及びシ.h.(周知例5)に示すように周知技術である。

ケ.以上から、引用発明において、「n^(+)不純物が拡散及び活性化されて形成され」る拡散層である「ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域」に「金属コンタクト」を介して電気的に接続される「金属層」を形成すること、及び、これとともに、「n^(+)型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層」からなる「セルのコントロールゲート114」が「連結されて形成される前記ワードライン(W/L)」に「金属コンタクト」を介して電気的に接続される「金属層」を互いに平行に形成することで、前記各「金属層」を、「金属層からなる前記ビットライン(B/L)」を設けた層とは異なる第二層に設けることは、当業者が容易に想到し得たものと認められる。

コ.よって、相違点3及び相違点4は、慣用手段及び周知技術を参酌すれば、引用例1に記載された発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

サ.周知例4:特開2003-152121号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である周知例4には、「ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法」(発明の名称)に関して、図1?図12Cとともに、次の記載がある。
a.「【0004】メモリセルアレーの製造においては、メモリセルの全アレーを横切って延びるセルエレメントを形成することも知られている。例えば、アレーが分離領域及び活性領域のインターレースされた列を有し、そして各活性領域に複数のメモリセルがある状態では、制御ゲート、ソース領域、ドレイン領域等のメモリセルエレメントを、メモリセルの全行又は列を横切って連続的に延びるように形成することができる。ターゲット行/列の全メモリセルに対してこのようなエレメントに等しい電圧を確保するために、ストラップ領域を使用して、連続的に形成されたメモリセルエレメントの長さに沿って多数の電気的接続を設け、その影響を受ける行/列の全メモリセルに均一な電圧が印加されるようにしている。
【0005】図1は、既知のストラップ領域デザインを示す。ストラップ領域1は、メモリセルアレー2に並んで形成される。メモリセルアレー2は、活性領域3の列が、分離領域4の列とインターレースされたものを含む。メモリセル対5の行は、ワードライン6及びソースライン7がメモリセルの行に沿って延びる状態で形成され、メモリセルの各対は、2つのワードライン6を有し、単一のソースライン7を共用している。(当業者であれば、ソース及びドレインという語は、交換可能であることが分かろう。更に、ワードラインは、フローティングゲートメモリセルの制御ゲートに接続される。従って、制御ゲート又は制御ゲートラインという語は、ワードラインという語と交換可能に使用してもよい。)通常、ワードライン及びソースラインは、ポリシリコン又はポリシリサイド又はサリサイド材料で形成される。従って、これらのラインをストラップするのに純粋な金属ラインが使用される。ストラップセル8は、ストラップ領域1を横切るときに制御ゲート6及びソースライン7上に形成される。次いで、電気接点9a及び9bが、制御ゲート(ワード)ライン6及びソースライン7上に金属ライン(図示せず)によって各々形成され、この金属ラインは、図1に示すアレー上に配置されてワードライン方向に延びそしてそこから電気的に絶縁されて、制御ゲート6及びソースライン7の種々の行に所望の電圧を供給する。」

b.「【0037】薄い非等方性酸化物エッチングを行って、活性及び周辺領域17/130において基板10上の酸化物層12及び152の露出部分を除去する。又、この酸化物エッチングは、ポリブロック144/56/146/72上に付着された酸化物層142/58と、ポリブロック158上に付着された酸化物層162の部分も除去する。次いで、金属付着ステップを実行して、活性、周辺及びストラップ領域の構造体に金属(例えば、タングステン、コバルト、チタン、ニッケル、白金又はモリブデン)が付着される。次いで、構造体をアニールし、高温金属が流れて基板10の露出した上部へと浸み込み、側壁スペーサ164に隣接して基板上に金属化シリコン(シリサイド)の導電層80を形成することができる。金属化シリコン領域80は、スペーサ164により第2領域78及び第3/第4領域122/124に自己整列するので自己整列シリサイド(即ち、サリサイド)と称することができる。又、高温金属は、ポリブロック144(活性領域17における)、ポリブロック56(活性領域17における)、ポリブロック158(周辺領域130における)、ポリブロック146(ストラップ領域24における)及びポリブロック72(ストラップ領域24における)の露出した上部に金属化ポリシリコン(ポリサイド)の導電層82も形成する。残留構造体に付着された金属の残り部分は、金属エッチングプロセスにより除去される。
【0038】BPSG84のような不活性化を使用して、構造体をカバーする。マスキングステップを実行して、第2領域78(活性領域17における)及びポリブロック72(ストラップ領域24における)上にエッチング領域を画成する。BPSG84は、エッチング領域において選択的にエッチングされ、理想的には第2領域78及びポリブロック72上にセンタリングされたコンタクト開口を形成する。これらコンタクト開口は、次いで、金属付着及び平坦化エッチングバックにより導体金属コンタクト86及び102が充填される。サリサイド及びポリサイド層80/82は、導体86/102と、第2領域78又はポリブロック72との間の導通を向上させる。活性領域17の各々において、ビットライン88が金属マスキングによりBPSG84上に追加されて、活性領域においてコンタクト86を一緒に接続する。ストラップ領域において、ストラップジャンパー90が金属マスキングによりBPSG84上に追加され、コンタクト102に接続する。又、BPSG84を経てコンタクト(図示せず)が形成されて、論理デバイス166に接続される。
【0039】金属ソースラインストラップ112、及び一対の金属ワードラインストラップ114及び116が、好ましくは、ビットライン88を形成するのに使用される同様の金属マスキングプロセスにより、メモリセルの各行の上に形成されてそれに平行に延びる。ストラップ領域24では、ストラップジャンパー90を適当なストラップ112/114/116に接続するために、金属通路118が形成される。図4Vに示された金属通路118は、ストラップジャンパー90をワードラインストラップ116に接続する。金属ストラップ112/114/116、ジャンパー90及び金属通路118は、酸化物のような適当な絶縁材料120によって取り巻かれる。最終的な活性領域メモリセル構造体が図3Vに示され、そして最終的なストラップ領域構造体が図4Vに示されている。」

c.「【0045】メモリセルの各行に対する制御ゲート144は、メモリセルのその行にある全制御ゲート144を一緒に接続する単一ワードライン69として連続的に形成される。ワードライン69の各々は、ストラップ領域24を通過する。「L」字型コンタクトリード100(マスク30の「L」字型部材35の1つに対応する)は、各ワードライン69からWLストラップセル28の中心に向かって延び、そしてそこに形成された電気コンタクト102に終端される。ワードラインストラップ114/116の各々は、ワードライン69の1つに平行に延び、それらの間にはストラップ領域24において金属コンタクト102、金属ジャンパー90及び金属通路118により間欠的な電気的接触が形成される(図4Vを参照)。金属ワードラインストラップ114/116は、各ワードライン69の全長に沿って均一な電圧が印加されるように確保する。
【0046】メモリセル対の各行に対するポリブロック56(ソース領域50の上に配置された)は、メモリセル対のその行において全てのポリブロック56(及びそれに接続されたソース領域50)を一緒に接続する単一ソースライン57として連続的に形成される。ソースライン57の各々は、SLストラップセル29において終端され、ストラップ領域24を通過しない。むしろ、各ソースライン57は、図7に示すように、ビットラインコンタクト86と同様に、SLストラップセル29の中心付近に形成された電気的コンタクト104に終端される。金属ソースラインストラップ112は、金属通路118及び金属ストラップジャンパー90を経てストラップセル29におけるコンタクト104を一緒に接続する(図6Cを参照)。好ましい実施形態では、金属ソースラインストラップ112は、各々ソースライン57に平行に延び、ストラップセル29におけるコンタクト104によりその下のソースライン57に接触する。或いは又、ソースラインストラップ112は、1つのSLストラップセル29から、WLストラップセル28の上又は周辺を経て、同じストラップ領域24の他のSLストラップセル29へ単に延びてもよい。いずれにせよ、ワードラインストラップ114/116、ソースラインストラップ112及びビットライン88は、全て、互いに干渉せず、しかも、適当な電圧ソースとストラップ領域との間を最小のスペース要求で接続するようにBPSG内及びその上で三次元的に構成された(横方向間隔及びメモリセルアレー上の高さ)メタルコンジットである。」

d.「形成」過程における「スプリットゲート型のフローティングメモリセルの不揮発性メモリアレー」の「断面図」(図面の簡単な説明)である図3Vには、平坦な「BPSG84」上に「ビットライン88」が形成され、「金属ストラップ112/114/116」は、前記「ビットライン88」上において、「絶縁材料120」によって取り巻かれて、同じ高さ位置に形成されていることが図示されている。

e.以上のa?dから、周知例4には、以下の技術が記載されている。
「BPSG84上に金属マスキングプロセスにより形成されたビットライン88と、前記ビットライン88上において絶縁材料120によって取り巻かれて、金属マスキングプロセスにより同じ高さ位置で互いに平行に延びるように形成された金属ソースラインストラップ112及び一対の金属ワードラインストラップ114及び116とを備え、
前記ビットライン88は、導体金属コンタクト86により活性領域17における第2領域78に接続され、
前記金属ワードラインストラップ114及び116の各々は、メモリセルのその行にある全制御ゲート144を一緒に接続するワードライン69の1つに平行に延び、金属コンタクト102、金属ジャンパー90により前記1つのワードライン69と電気的接触が形成されて、各ワードライン69の全長に沿って均一な電圧の印加を確保し、
前記金属ソースラインストラップ112は、メモリセル対のソース領域50を一緒に接続するソースライン57に平行に延び、コンタクト104によりその下の前記ソースライン57に接触する、
フローティングゲートメモリセルの半導体アレー。」

ここで、段落【0004】の「ターゲット行/列の全メモリセルに対してこのようなエレメントに等しい電圧を確保するために、ストラップ領域を使用して、連続的に形成されたメモリセルエレメントの長さに沿って多数の電気的接続を設け、その影響を受ける行/列の全メモリセルに均一な電圧が印加されるようにしている。」という記載から、前記「金属ワードラインストラップ114及び116」は「全制御ゲート144を一緒に接続するワードライン69」の裏打ち配線であり、前記「金属ソースラインストラップ112」は拡散層である「メモリセル対のソース領域50」を「一緒に接続するソースライン57」の裏打ち配線であると認められる。

f.ところで、周知例4における、段落【0005】の「ワードライン及びソースラインは、ポリシリコン又はポリシリサイド又はサリサイド材料で形成される。従って、これらのラインをストラップするのに純粋な金属ラインが使用される。」、段落【0037】の「金属付着ステップを実行して、活性、周辺及びストラップ領域の構造体に金属(例えば、タングステン、コバルト、チタン、ニッケル、白金又はモリブデン)が付着される。」及び「ポリブロック144(活性領域17における)……の露出した上部に金属化ポリシリコン(ポリサイド)の導電層82も形成する。」、段落【0039】の「金属ストラップ112/114/116」、段落【0045】の「メモリセルの各行に対する制御ゲート144は、メモリセルのその行にある全制御ゲート144を一緒に接続する単一ワードライン69として連続的に形成される。」という記載から、周知例4には、「ポリシリコン」からなる「ワードライン69」の「上部」に「金属化ポリシリコン(ポリサイド)の導電層82」を形成し、さらに、「これらのラインをストラップする」ために「活性、周辺及びストラップ領域の構造体に金属(例えば、タングステン、コバルト、チタン、ニッケル、白金又はモリブデン)」を「付着」させることも記載されている。

シ.周知例5:特開2006-19735号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である周知例5には、「ストラップ領域を有する不揮発性の半導体メモリ素子及びその製造方法」(発明の名称)に関して、図1?図16とともに、次の記載がある。
a.「【0031】
具体的に、本発明の第1実施形態による不揮発性の半導体メモリ素子は、メモリセルアレイ領域98及びストラップ領域24から構成される。前記メモリセルアレイ領域98には、カラム方向に分離領域16及び活性領域17が形成されており、ロー方向に分離領域16及び活性領域17が交互に形成される。そして、前記メモリセルアレイ領域98では、ロー方向にワードライン69及びソースライン57が形成されており、前記二つのワードライン69間に一つのソースライン57が形成される。図5において、参照番号86は、ビットラインコンタクトを表す。
……(中略)……
【0034】
すなわち、本発明は、前記ストラップ領域24で、前記ワードライン69及びソースライン57がメモリセルアレイ領域98と同一に延びる。前記ストラップ領域24上に形成された電気的なコンタクト102、104を通じて、前記メモリセルアレイ領域98の前記ワードライン69及びソースライン57に均一電圧が提供される。前記コンタクト102は、ワードラインコンタクトを表し、前記コンタクト104は、ソースラインコンタクトを表す。前記コンタクト102、104に均一電圧を提供する金属ライン(図示せず)は、ワードライン69及びソースライン57方向に沿って形成される。
【0035】
結果的に、前記ストラップ領域24は、前記メモリセルアレイ領域98のワードライン69と連結されるワードラインコンタクト102を含むワードラインストラップセル28、及び前記メモリセルアレイ領域98のソースライン57と連結されるソースラインコンタクト104を含むソースラインストラップセル29から構成される。」

b.「【0049】
図8F及び図9Fに示すように、メモリセルアレイ領域の第1トレンチ26内の第1酸化膜スペーサ44の側壁に、第2酸化膜スペーサ52を形成する。前記第2酸化膜スペーサ52の形成時、前記半導体基板10に形成された酸化膜は除去されて、第1トレンチ26内の半導体基板10が露出される。前記第2酸化膜スペーサ52の形成時、前記ストラップ領域にも第2酸化膜スペーサ52が形成される。前記ソース領域50は、前記第2酸化膜スペーサ52の形成後に、不純物を注入して形成することもある。
【0050】
図8G及び図9Gに示すように、メモリセルアレイ領域及びストラップ領域上に、ソースライン用の第2導電層54を形成する。前記第2導電層54は、不純物がドーピングされたポリシリコン膜で形成する。前記ソースライン用の第2導電層54は、前記第1トレンチ26を埋め込むように形成される。
【0051】
図8H及び図9Hに示すように、前記第2導電層54を、第1窒化膜パターン22aが露出されるまでCMP(Chemical Mechanical Polishing)工程を実施して、メモリセルアレイ領域の第1トレンチ26内に、第2導電層パターン(ソースライン)56を形成する。特に、ストラップ領域の第1トレンチ26内にも、メモリセルアレイ領域と同様に、第2導電層パターン(ソースライン)56が形成される。前記CMP工程を実施して形成された第2導電層パターン56は、以後にエッチバックして、前記第1酸化膜スペーサ44の表面より低く形成できる。次いで、メモリセルアレイ領域及びストラップ領域の前記第2導電層パターン56の表面を酸化させて、第2酸化膜58を形成する。
……(中略)……
【0059】
図8M及び図9Mに示すように、前記メモリセルアレイ領域及びストラップ領域の第3導電層66の表面に第4酸化膜142を、第2導電層パターン56の表面に第5酸化膜59を熱酸化膜を利用して同時に形成する。次いで、前記第3導電層66の一部表面上に形成された第2窒化膜134を除去する。次いで、第4酸化膜142、第5酸化膜59、第1酸化膜スペーサ44をマスクとして、前記第3導電層66をエッチングして、第3導電層パターン(ワードライン)144を形成する。次いで、前記第3導電層パターン144の両側壁に第5酸化膜162を形成する。」

c.「【0061】
前記メモリセルアレイ領域に形成された一つのメモリセルは、ソース領域50、ドレイン領域78、その間に形成されたチャンネル領域92を備える。さらに、前記メモリセルは、第1導電層パターン(フローティングゲート)14a及び第3導電層パターン(コントロールゲート)が、チャンネル領域92上でスプリットゲート型に形成されている。前記メモリセルは、前記第1導電層パターン(フローティングゲート)14aにホットキャリア注入により電子を注入して、プログラム動作を行い、前記第1導電層パターン14aに注入された電子を、前記第1導電層パターン14aの側面エッジから上に向かって突出された尖ったエッジ62を通じて、第3導電層パターン(コントロールゲート)にF-N(Fowler-Nordheim)トンネリングさせて、消去動作を行う。
【0062】
次に、前記メモリセルアレイ領域のドレイン領域78、第2導電層パターン56、第3導電層パターン144の表面に金属シリサイド82を形成する。これと共に、ストラップ領域の第2導電層パターン56、第3導電層パターン144の表面に金属シリサイド82を形成する。前記メモリセルアレイ領域及びストラップ領域の全面に、第1パッシベーション層84を形成する。次いで、前記メモリセルアレイ領域の第1パッシベーション層84にビットラインコンタクト86を形成し、ストラップ領域にはワードラインコンタクト102を形成する。
【0063】
次に、前記メモリセルアレイ領域には、前記ビットラインコンタクト86と連結されるビットライン88を形成する。前記ストラップ領域には、前記ワードラインコンタクト102と連結されるストラップジャンパー90を形成する。次いで、前記メモリセルアレイ領域及びストラップ領域に、第2パッシベーション層120を形成する。次いで、前記ストラップ領域の第2パッシベーション層120に金属ビア118を形成した後、前記金属ビア118を通じて、前記ストラップジャンパー90とワードラインストラップ(金属ライン)114とを連結する。参照番号112は、ソースラインストラップを表す。」

d.「【0070】
「第3実施形態」
図12は、本発明の第3実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図であり、図13は、図12のXIII-XIIIによる断面図である。図12において、図6と同一な参照番号は同一な部材を表し、図13において、図9Nと同一な参照番号は同一な部材を表す。
【0071】
具体的に、本発明の第3実施形態による不揮発性の半導体メモリ素子は、ソースラインコンタクト104をストラップ領域24の中央に形成した点を除いては、第1実施形態と同一である。ソースラインコンタクト104をストラップ領域24の中央に形成すれば、ストラップ領域の面積を減少できる。図13の断面図に示すように、ソースラインコンタクト104は、金属ジャンパー90、金属ビア118を利用してソースラインストラップ112と連結される。」

e.「不揮発性の半導体メモリ素子の製造方法を説明するための断面図」(図面の簡単な説明)である図8Nには、平坦な「第1パッシベーション層84」上に「ビットライン88」が形成され、「ソースラインストラップ112」及び「ワードラインストラップ(金属ライン)114」は、前記「ビットライン88」上において、「第2パッシベーション層120」によって取り巻かれて、同じ高さ位置に形成されていることが図示されている。
また、同図には、「ビットラインコンタクト86」は「ドレイン領域78」に連結され、「第2導電層パターン(ソースライン)56」は「ソース領域50」に連結されることが図示されている。

f.「不揮発性の半導体メモリ素子の製造方法を説明するための断面図」(図面の簡単な説明)である図9Nには、「第3導電層パターン144」は、「ワードラインコンタクト102」、「ストラップジャンパー90」及び「金属ビア118」を介して、「ワードラインストラップ(金属ライン)114」に連結されていることが図示されている。

g.それぞれ「断面図」(図面の簡単な説明)である図13及び図15には、「第2導電層パターン(ソースライン)56」は、「ソースラインコンタクト104」、「ストラップジャンパー90」及び「金属ビア118」を介して、「ソースラインストラップ112」に連結されていることが図示されている。

h.以上のa?gから、周知例5には、以下の技術が記載されている。
「メモリセルアレイ領域の第1パッシベーション層84上に形成されたビットライン88と、前記ビットライン88上において第2パッシベーション層120によって取り巻かれて、同じ高さ位置に形成されたソースラインストラップ112及びワードラインストラップ(金属ライン)114とを備え、
前記ビットライン88は、前記第1パッシベーション層84に形成したビットラインコンタクト86により、ドレイン領域78に連結され、
前記ワードラインストラップ(金属ライン)114は、ワードラインコンタクト102を介して、ワードラインである第3導電層パターン(コントロールゲート)144に連結され、
前記ソースラインストラップ112は、ソースラインコンタクト104を介して、第2導電層パターン(ソースライン)56と連結され、
メモリセルアレイ領域98では、ロー方向に前記ワードラインである第3導電層パターン(コントロールゲート)144及び前記第2導電層パターン(ソースライン)56が形成されており、
前記ワードラインコンタクト102を通じて前記メモリセルアレイ領域98の前記ワードラインである第3導電層パターン(コントロールゲート)144に均一電圧を提供する金属ラインである前記ワードラインストラップ(金属ライン)114は、前記ワードライン方向に沿って形成され、
前記ソースラインコンタクト104を通じて前記メモリセルアレイ領域98の前記第2導電層パターン(ソースライン)56に均一電圧を提供する金属ラインである前記ソースラインストラップ112は、前記ソースライン方向に沿って形成される、
不揮発性の半導体メモリ素子。」

ここで、前記「ワードラインストラップ(金属ライン)114」は「ワードラインである第3導電層パターン(コントロールゲート)144」の裏打ち配線であり、前記「金属ラインである前記ソースラインストラップ112」は「第2導電層パターン(ソースライン)56」の裏打ち配線であると認められる。
また、前記「ワードラインストラップ(金属ライン)114」と前記「金属ラインである前記ソースラインストラップ112」は、ともに「ロー方向」に「形成され」た「前記ワードラインである第3導電層パターン(コントロールゲート)144」と「前記第2導電層パターン(ソースライン)56」の「沿って形成される」から、互いに平行に形成されているものと認められる。

(5)独立特許要件の検討のまとめ
以上のとおり、引用発明において、上記相違点1?4に係る構成とすることは、慣用手段及び周知技術を勘案すれば、引用例1、2及び3に記載された発明から、当業者が容易に想到できたものである。
したがって、補正発明は、引用例1、2及び3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

5.小括
以上のとおりであるから、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について
1.本願発明
以上のとおり、本件補正(平成25年11月1日に提出された手続補正書による手続補正)は却下されたので、本願の請求項1?17に係る発明は、平成24年10月23日に提出された手続補正書によって補正された特許請求の範囲の記載からみて、その請求項1?17に記載されたとおりのものであり、そのうち、請求項14に係る発明(以下「本願発明」という。)は、次のとおりである。

「矩形形状を含む活性領域と、
基板上における酸化物層であって、ゲート酸化物として使用されて前記半導体をプログラム又はリセットする電圧を5ボルト以下とする、酸化物層と、
前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第1のポリシリコン層と、
コントロールゲートを備える第2のポリシリコン層と、
前記活性領域の第1のn拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第1の金属層と、
前記コントロールゲートに電気的に接続されるワード線と、前記活性領域の第2のn拡散領域に電気的に接続されるソース線とを備える第2の金属層と、
を備えるメモリデバイス。」

2.各引用例の記載事項と引用発明
引用例1?引用例3の記載事項については、第2.4.(2)の(2-1)、(2-3)及び(2-4)において摘記したとおりである。
そして、引用発明については、第2.4.(2)(2-2)において認定したとおりである。

3.対比・判断
第2.3.(5)で検討したように、本件補正後の請求項13に係る発明(すなわち、補正発明)は、本件補正前の請求項14に係る発明(すなわち、本願発明)における「メモリデバイス」が「半導体メモリデバイス」であることを限定し、本願発明における「ゲート酸化物」が「薄いゲート酸化物」であることを限定するとともに、さらに、補正発明においては、前記「薄いゲート酸化物」の「厚みが75オングストローム未満である」ことを限定したものである。
逆に言えば、本願発明は、補正発明から、上記の各限定をなくしたものである。
そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第2.4.において検討したとおり、引用例1、2及び3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例1、2及び3に記載された発明に基づいて当業者が容易に発明をすることができたものである。


第4.結言
以上のとおり、本願発明は、引用例1、2及び3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2014-05-20 
結審通知日 2014-05-27 
審決日 2014-06-10 
出願番号 特願2009-549174(P2009-549174)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 小野田 誠
特許庁審判官 西脇 博志
鈴木 匡明
発明の名称 ワンタイムまたはマルチタイムプログラマブルデバイス  
代理人 山田 行一  
代理人 池田 成人  
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