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審決分類 審判 訂正 ただし書き2号誤記又は誤訳の訂正 訂正する H01L
管理番号 1293914
審判番号 訂正2014-390105  
総通号数 181 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-01-30 
種別 訂正の審決 
審判請求日 2014-08-13 
確定日 2014-10-31 
訂正明細書 有 
事件の表示 特許第5154841号に関する訂正審判事件について、次のとおり審決する。 
結論 特許第5154841号に係る明細書及び特許請求の範囲を本件審判請求書に添付された訂正明細書及び訂正特許請求の範囲のとおり訂正することを認める。 
理由 1.請求の要旨

本件審判の請求の要旨は、特許第5154841号発明(平成19年6月8日(パリ条約による優先権主張2006年6月22日、アメリカ合衆国)に出願、平成24年12月14日に設定登録)の明細書を審判請求書に添付した訂正明細書のとおり、すなわち、下記のとおり訂正することを求めるものである。

(1)訂正事項1
特許明細書の段落【0058】に記載された、
「ポリシリコン層2504は約200?1,000Aの範囲の厚みをもつことができる。例えば、ポリシリコン層2504の厚みは、ある実施形態によれば、好ましくは約400Aである。」
とあるのを、
「ポリシリコン層2504は約200?1,000Åの範囲の厚みをもつことができる。例えば、ポリシリコン層2504の厚みは、ある実施形態によれば、好ましくは約400Åである。」
と訂正する。(下線部は訂正箇所を示す。)

(2)訂正事項2
特許明細書の段落【0059】に記載された、
「図26に図示される層の厚み全体は、約200-1000Aであってよく、約400Aが好ましい。」
とあるのを、
「図26に図示される層の厚み全体は、約200-1000Åであってよく、約400Åが好ましい。」
と訂正する。(下線部は訂正箇所を示す。)


2.当審の判断

(1)訂正の目的の適否について
訂正事項1について、特許明細書の段落【0058】の記載では、ポリシリコン層2504の厚みについて、「約200?1,000A」、好ましくは「約400A」であることが限定されているが、この記載では「A」と「厚み」との関係が定かではないため、ポリシリコン層2504の厚みが不明になっている。
一方、外国語書面出願である本件の願書に最初に添付した外国語書面の第21頁第4行?第7行には、訂正事項1について、
「Polysilicon layer 2504 can have a thickness in the range of approximately 200-1,000 Å. For example, the thickness of polysilicon layer 2504 can, in certain embodiments, preferably be approximately 400Å.」
と記載され、この記載では「厚み(thickness)」に対して、長さの単位として周知である「Å」が記載されているため、「ポリシリコン層2504」の厚みは、「約200?1,000Å」、好ましくは「約400Å」となり、「ポリシリコン層2504」の厚みが明確になっている。
そして、訂正事項1は、「A」を長さの単位である「Å」に訂正するものであるが、この訂正に係る記載は、上記外国語明細書の記載の訳として適合するものである。
したがって、訂正事項1は、特許法第126条第1項第2号に規定する「誤記又は誤訳の訂正」を目的とするものであるといえる。

訂正事項2について、特許明細書の段落【0059】の記載では、層の厚み全体について、「約200?1,000A」、「約400Aが好ましい」ことが限定されているが、この記載も「A」と「厚み」との関係が定かではないため、層の厚み全体が不明になっている。
一方、外国語書面出願である本件の願書に最初に添付した外国語書面の第21頁第11行?第13行には、訂正事項2について、
「The overall thickness of the layers illustrated in FIG. 26 can be between approximately 200-1000Å, and can prefer with the approximately 400Å.」
と記載され、この記載では「厚み全体(The overall thickness)」に対して、長さの単位として周知である「Å」が記載されているため、「厚み全体」は、「約200-1000Å」、「約400Åが好ましい」となり、「厚み全体」の厚みが明確になっている。
そして、訂正事項2も、「A」を長さの単位である「Å」に訂正するものであるが、この訂正に係る記載は、上記外国語明細書の記載の訳として適合するものである。
したがって、訂正事項2は、特許法第126条第1項第2号に規定する「誤記又は誤訳の訂正」を目的とするものであるといえる。

(2)新規事項の有無について
上記(1)のとおり、訂正事項1及び2に係る訂正は、「誤記又は誤訳の訂正」を目的とするものであり、かつ、願書に最初に添付した外国語書面に記載した事項の範囲内においてなされたものである。
したがって,訂正事項1及び2に係る訂正は,特許法第126条第5項の規定に適合している。

(3)拡張・変更の存否について
上記(1)のとおり、訂正事項1及び2に係る訂正は、「誤記又は誤訳の訂正」を目的とするものであり、訂正事項1及び2に係る訂正により何ら特許請求の範囲の内容が変更されるものではないから,実質上特許請求の範囲を拡張し,又は変更するものではない。
したがって,訂正事項1及び2に係る訂正は,特許法第126条第6項の規定に適合している。

(4)独立特許要件について
訂正事項1及び2により、訂正後の特許請求の範囲の請求項1乃至25に係る発明が、特許出願の際独立して特許を受けることができるものであるのかどうか検討する。
上記(3)のとおり、訂正事項1及び2によって、実質上特許請求の範囲は拡張又は変更されるものではなく、本件発明は拒絶の理由を発見しないとして特許されたものであって、当該事情を変更する新たな事由もないことから、訂正後の特許請求の範囲の請求項1乃至25に係る発明に対して、特許出願の際独立して特許を受けることができないとする理由は発見されない。
したがって、訂正後の特許請求の範囲の請求項1乃至25に係る発明は、特許法第126条第7項の規定に適合する。


3.むすび

したがって、本件審判の請求は、特許法第126条第1項ただし書第2号に掲げる事項を目的とし、かつ、同条第5項ないし第7項に適合する。

よって、結論の通り審決する。
 
発明の名称 (54)【発明の名称】
不揮発性メモリデバイスの製造方法
【技術分野】
【0001】
本願は2005年12月9日出願の「多層NAND NROM工程(Process of Multi Layer NAND NROM)」というタイトルの米国仮出願番号60/748,807の優先権を合衆国法典第35巻119(e)に基づき主張しており、その全体をここに参照として組み込む。
【0002】
ここに記載される実施形態は、不揮発性メモリデバイスとその製造方法に関しており、より詳しくは、積層型不揮発性メモリデバイスおよびその製造方法に関している。
【背景技術】
【0003】
不揮発性メモリデバイスは、より多くの製品に利用されるようになってきている。例えば、フラッシュ型のメモリデバイスはMP3プレーヤ、デジタルカメラに、コンピュータファイルなどの記憶デバイスとして利用されている。これら利用法が増えるにつれ、小さなパッケージに収まる大きなメモリへの要求が出ている。これはより高密度のメモリの製造を必要とする。よって、研究開発が従前の不揮発性メモリデバイスの密度を増やすことに向けられてきている。
【0004】
不揮発性メモリデバイスの密度を増やす一つの方法は、積層型メモリデバイス(つまり、メモリセル層がお互いの上に積層されているデバイス)を作ることである。残念ながら、現在に至るまで、ある種の積層型メモリデバイスを作る試みはあまり行われてこなかった。例えば、積層型窒化物読取専用メモリデザインは少ない。これは一部には積層型メモリデバイスが必ずしも最新の製造工程と両立できるものでないので、積層型メモリデバイスの製造を非効率で費用の嵩むものにする可能性があるから、ということが理由としてある。
【0005】
従前の不揮発性メモリデバイスの密度を増やすには他の方法もあるが、これら方法は全てのアプリケーションの必要を提起するものではない。よって、従前の不揮発性メモリデバイスの密度を増やすには、さらなる、あるいは他の方法が依然として必要とされている。
【0006】
ある特定のタイプの不揮発性メモリデバイスが、窒化物読取専用メモリデバイスである。図1は従前の窒化物読取専用メモリ構造体150を図示する。分かるように、窒化物読取専用メモリ150はシリコン基板152上に構築されている。シリコン基板はP-型シリコン基板あるいはN-型シリコン基板であってよいが、様々なデザイン上の理由から、P-型シリコン基板がしばしば好まれる。そしてソース/ドレイン領域154、156が基板152に注入される。そしてトラップ構造158が基板152上の、ソース/ドレイン領域154、156間に形成される。制御ゲート160がトラップ構造158の上部に形成される。
【0007】
ソース/ドレイン領域154、156は、基板152のものと反対の型にドープされたシリコン領域である。例えば、P-型シリコン基板152が利用する場合、N-型のソース/ドレイン領域154、156をその中に注入することができる。
【0008】
電荷トラップ構造158は、基板152中のトラップ層およびチャネル166の間に、窒化物トラップ層と隔離酸化物層とを持つ。他の実施形態においては、トラップ構造158は、二つの隔離あるいは誘電体層の間に挟まれた、酸化物あるいはより詳しくは二酸化シリコン層などの、窒化物トラップ層を含むこともできる。このような構成はしばしば酸化物?窒化物?酸化物(ONO)トラップ構造と呼ばれる。
【0009】
電荷は、ソース/ドレイン領域154、156の隣のトラップ構造158に集積し閉じ込められ、効果的に二つの別個の独立した電荷162、164を記憶する。各電荷162、164は、トラップ電子のポケットの有無で表される、プログラムあるいは消去の、二つの状態のうちの一つに維持することができる。これにより、マルチレベルのセル技術に関する複雑性なしに、二ビットの情報を記憶することができる。
【0010】
窒化物読取専用メモリセル150中の各記憶領域は、他の記憶領域とは独立してプログラムすることができる。窒化物読取専用メモリセルは、負の電荷電子をセルの一端に近いトラップ構造158の窒化物層へ注入する電圧をかけることでプログラムされる。消去は、前に、プログラム中に窒化物層に記憶された電子を補うことのできる窒化物層の場所へ空孔を注入する電圧をかけることで達成される。
【0011】
窒化物読取専用メモリデバイスは、図1に図示するセルのようなメモリセルアレーを製造することで構築される。アレーは、ワードおよびビットラインによりセル同士を結びつけることで構築される。
【0012】
図1に図示されるデバイスのような、窒化物読取専用メモリデバイスは、セルごとに多数のビットを記憶するよう構成することができるが、窒化物読取専用メモリデバイスの密度増加はその代わりに積層型構成を利用することで可能となる。残念ながら、窒化物読取専用メモリデバイスを積層するのは稀であり、積層する場合には、その工程が非効率的で費用がより嵩むものとなる。
【発明の開示】
【0013】
積層型不揮発性メモリデバイスの製造方法が開示される。開示されている方法は、効率的な加工技術を利用して積層型デバイスを製造する。よって、ここに記載する実施形態は多様なレベルの積層を達成するよう大きさは自由に変えられる。
【0014】
一側面によると、積層型窒化物読取専用メモリはここに記載の方法を用いて製造できる。
【0015】
別の側面によると、積層型窒化物読取専用メモリデバイスは、例えば薄膜トランジスタ(TFT)加工技術などのシリコン・オン・インシュレータ(SOI)加工技術を利用して製造できる。
【0016】
別の側面によると、ここに記載された方法を利用して製造される積層型メモリデバイスは、NAND演算用に構成することができる。
【0017】
発明の、これら、およびその他の特徴、側面、および実施形態を、以下の、詳細な記載というセクションにおいて記載する。
【発明を実施するための最良の形態】
【0018】
以下に提示する、寸法、計測値、範囲、試験結果、数値データなどは、性質上、概算値であり、そうではないと記載がある以外、正確なデータを意図してはいない。関連する概算値の性質はデータの性質、文脈、および記載される特定の実施形態あるいは実装形態の性質に依存する。
【0019】
図2は、一実施形態による、積層型窒化物読取専用メモリ100の一例を図示する。図2の例においては、積層型窒化物読取専用メモリ100は絶縁層102上に製造されている。よって、デバイス100はSOI加工技術を利用して製造される。例えば、デバイス100は薄膜トランジスタ(TFT)加工技術を利用して製造することができる。そして、続くビットライン層およびワードライン層を絶縁層102上に製造することができる。例えば、図2において、第一ビットライン層110が絶縁層102の上部に製造される。そして第一ワードライン層120が第一ビット層110上に製造される。次に第二ビットライン層130が第一ワードライン層120上に製造される。最後に、第二ワードライン層140が第二ビットライン層130上に製造される。
【0020】
これに続いて、図1に図示した層の上に、さらなるビットラインおよびワードライン層を製造することができる。したがって、二つのビットライン層および二つのワードライン層は、利便上示したに過ぎず、ここに記載した方法はビットライン層および/またはワードライン層をある数に制限するものとして捉えられるべきではない。各ビットライン層110、130は、絶縁領域106で分離される複数のビットライン104を有す。各ワードライン層120、140はトラップ層103、107間に挟まれるワードライン導電体105を有す。
【0021】
図2に図示した積層型構成を利用して、より大きなメモリ密度を達成することができる。さらに、以下に説明するように、効率的な加工技術を利用して構造100を製造することができる。
【0022】
図3-21は、一実施形態による、構造100製造ステップのシーケンス例を図示する。図3に図示するように、半導体層204は絶縁層202上に形成することができる。ある実施形態においては、例えば、絶縁層202は酸化物材料を含むことができる。半導体層204は、シリコン(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)などの、P-型半導体材料を含むことができる。例えば、層204が絶縁層202上に堆積された薄膜ポリシリコンを含むことが好ましいであろう。他の実施形態においては、半導体層204がN-型半導体材料を含むことができることは理解されよう。そしてキャップ層206を半導体層204の上に形成することができる。ある実施形態においては、例えば、キャップ層206がシリコン窒化物(SiN)材料を含むことができる。
【0023】
図4に図示するように、従前のフォトリソグラフィー技術を利用して、層204、206をパターニング、エッチングすることができる。図5はこの時点までに製造されているデバイスを含む層の上面図を示す。図4は図5の線AA’における断面図である。図5から分かるように、層206、204はパターニング、エッチングされて、絶縁層202を完全にトラバースする領域205を形成する。下記に説明するように、領域205は図2に示す第一ビットライン層110のビットラインを形成する。
【0024】
図6を参照すると、図示されているように、誘電体層209を絶縁層202の上に形成することができる。誘電体層209は、例えば、二酸化シリコン(SiO_(2))層であってよく、高密プラズマ(HDP)-化学気相堆積(CVD)を利用して形成できる。図7を参照すると、誘電体層209の一部は除去され、キャップ層206の残りの部分、および半導体層204の残りの部分を露呈している。例えば、従前のウェットエッチング(つまり、等方性工程)を利用して誘電体層209の一部分を除去することができる。誘電体層209うち適当な量の除去は、誘電体層209とキャップ層206との間の高いエッチング選択率を持つことで達成できる。エッチング工程により、誘電体領域210がキャップ層206の上に形成され、誘電体領域212が半導体層204の残りの部分の間に形成される。
【0025】
図8はこの時点までに製造されている層の上面図を示す。図7は層の線AA’における断面図である。故に、図8から分かるように、誘電体領域212は今、領域205の間に存在している。図によると誘電体領域210はキャップ層206の一部分を被覆している。
【0026】
図9を参照すると、誘電体層209の領域210を除去にあたり、キャップ層206の残りの部分を除去することもできる。例えば、熱いリン酸を利用してキャップ層206の残りの部分を除去することができる。部分210は誘電体領域212から切り離されているので、キャップ層206の残りの部分の除去中に誘電体層209の領域210は自動的に除去される。
【0027】
図6-9に図示した工程は、本願の譲受人に譲渡されている、2002年4月30日発行の「フラッシュメモリデバイスの平坦化方法」というタイトルの米国特許番号6,380,068に記載されているので、その全体を述べたこととして、ここに参照として組み込む。図6-9に記載の工程により、図9に示す残りの表面の効率的な平坦化が生じる。よって、ここで記載する製造工程は、より新しい、効率的な加工技術と両立できる。これにより積層型不揮発性メモリデバイスの製造が効率的かつ費用効率が良いものになる。
【0028】
図10はこれまでに形成された層の上面図である。図9は、図10に示す層の線AA’における断面図である。よって、絶縁層202は今、酸化物領域212と、半導体材料204の残りの部分から形成されたビットライン205とで交互に被覆されている。
【0029】
それから、図11-13に図示するように、ワードライン220をビットライン205の上に形成することができる。図12に図示するように、ワードライン220の形成では、先ず、トラップ構造222が半導体層204の残りの部分および絶縁領域212の上に形成される。そしてワードライン導電体224がトラップ構造222の上に形成され、第二トラップ構造218がワードライン導電体224の上に形成されてもよい。そして、SiN層(不図示)が第二トラップ構造218の上に形成されてもよい。そしてこれら層を、従前のフォトリソグラフィー技術を利用して、パターニング、エッチングして、図11に図示するようなワードライン220を生成することもできる。エッチングは、HDP酸化物領域212がエッチング工程でストップとして機能するように構成することができる。そして別のHDP酸化物層(不図示)を、エッチングされたワードライン220(不図示のSiNを含む)の上に形成することもできる。そして、HDP層を部分的にエッチングして、図6?9に図示したのと同様の方法で、HDP酸化物層の一部をSiN層(不図示)の残りの部分と共に除去してもよい。これによって、図14、15との関連で以下に記載するように、ワードライン220間にHDP酸化物領域242が残存することになる。
【0030】
図11、12の例において、トラップ構造218、222はONO構造である。故に、トラップ構造218、212は、酸化物層、窒化物層、酸化物層を順に形成することで形成される。例えば、酸化物層はSiO_(2)を持ち、窒化物層はSiN層を持つことができる。理解されるように、窒化物層はプログラム処理中に電荷をトラップするトラップ層として機能する。トラップされた電荷はメモリセルについて閾値電圧を変化させ、これを検出するとセルのプログラム状態を判断することができる。
【0031】
図23A-23Hは、デバイス100内で利用できる様々なトラップ構造の例示的実施形態を図示する。例えば、図12を参照すると、図23A-23Hに図示する構造をトラップ構造222として利用できる。図23Aに図示する第一例示的実施形態はシリコン?酸化物?窒化物?酸化物?シリコン(SONOS)構造を持つ。この構造では、酸化物層272、窒化物層274、酸化物層276がポリシリコン層214の上に順に形成されている。酸化物領域272はトンネル誘電体層として機能し、窒化物層274は電荷をトラップするトラップ層にアクセスする。図23AのSONOS構造を利用すると、電荷は、トラップ層274への空孔注入により、特定のセルのトラップ層274に記憶される。空孔のトラップ層274への直接トンネリングにより、セルを消去することができ、これにより前にトラップ層274に記憶された電子を補うことができる。空孔のトラップ層274へのトンネリングは、ファウラー・ノルドハイムのトンネリングにより達成される。酸化物層272は薄い酸化物層(厚み3ナノメータ未満)であってもよい。図23Aに図示されるSONOSトラップ構造を利用して形成されるセルは、例えばNANDメモリアプリケーションに利用することができる。
【0032】
図23Aに図示するSONOSトラップ構造を利用して構築されるNANDデバイスは、電荷保存中の、空孔のトラップ層274への直接トンネリングから生じる漏洩電流により、幾ばくか電荷保存の点で劣ることがある。
【0033】
図23Bは窒化物読取専用メモリトラップ構造を図示する。ここでも、窒化物読取専用メモリトラップ構造は、酸化物層278、窒化物層280、および第二酸化物層282を順にポリシリコン領域214の上に形成することで形成されるONO構造を持つ。しかし、ここでは酸化物層278は約5-7ナノメータの範囲の厚みを持つ。図23Bの窒化物読取専用メモリ構造を利用して形成されるセルは、電子を層280へ注入することでプログラムされる。図23Bの窒化物読取専用メモリ構造を利用して形成されるセルは、その後、熱い空孔消去技術(hot hole erase techniques)で消去することができる。図23Bの窒化物読取専用メモリ構造はNORアプリケーションに利用することもできるが、図23Bの窒化物読取専用メモリ構造を利用して構築されるデバイスは、熱い空孔消去技術によって幾ばくかの劣化を呈す。
【0034】
図23CはBand-gap Engineered(BE)‐SONOS構造を図示する。図23CのBE?SONOS構造は、ONO構造294の次に、窒化物層290、誘電体層292、と順に形成することで製造される。故にONO構造294は、酸化物層284、窒化物層286、酸化物層288を順にポリシリコン層214の上に形成することで形成される。図23AのSONOS構造と同様に、図23CのBE-SONOS構造も、ファウラー・ノルドハイムの空孔トンネリングを利用してメモリセルを消去するが、図23CのBE-SONOS構造には、直接トンネリング漏洩に起因する保存の不都合、あるいは熱い空孔消去損傷に起因するデバイス劣化は見られない。さらには、図23CのBE-SONOS構造は、NORおよびNANDアプリケーション両方に利用することができる。
【0035】
図23I、23Jは、図23Cが図示するBE-SONOS構造の、ONO構造294のバンドを図示するバンド図である。図23Iはデータ保存中のバンド図であり、図23Jは消去中のバンド図である。図23Iから分かるように、保存中、空孔はONO構造294を持つ層の電位壁を克服するに足るエネルギーを持たない。データ保存は、トラップ構造294にわたり低電界が存在するときに起こる。空孔のトンネリングを構造294が阻むので、低電界の適用中にはトンネリング漏洩はあまりない。しかし図23Jに図示するように、トラップ構造294にわたり高電界が存在するときには、バンドがシフトして構造294へ空孔をトンネリングさせる。これは層286、288が呈する壁が、高電界が存在するときのバンドシフトのせいで、空孔の観点からは殆ど消去される理由による。
【0036】
図23D-23Hは、デバイス100が含むトラップ層に利用できる他の例示的構造を図示する。例えば、図23Dは、デバイス100が含むトラップ層に利用できるSONS構造を図示する。図23Dに図示する構造は、ポリシリコン層214の上に形成された薄い酸化物層302を含む。そして窒化物層304が薄い酸化物層302の上に形成される。そしてゲート導電体層224を窒化物層304の上に形成することができる。薄い酸化物層302はトンネル誘電体として機能して、窒化物層304に電荷を記憶することができる。
【0037】
図23Eは、デバイス100が含むトラップ構造に利用できる上部BE-SONOS構造の一例である。よって、図23Eに図示する構造は、ポリシリコン層214の上に形成される酸化物層306を含む。そして窒化物層308が酸化物層306の上に形成され、酸化物層310、窒化物層312、酸化物層314を含むONO構造315が窒化物層308上に形成される。図23Eの例では、酸化物層306はトンネル誘電体層として機能して、窒化物層308に電荷をトラップすることができる。
【0038】
図23Fは、デバイス100が含むトラップ層に利用できる下部SONOSOS構造を図示する。図23Fに図示する構造は、ポリシリコン層214の上に形成される酸化物層316、および、酸化物層316の上に形成される窒化物層318を含む。そして薄い酸化物層320が窒化物層318の上に形成され、その上に薄いポリシリコン層322が続く。そして別の薄い酸化物層324がポリシリコン層322の上に形成される。よって、層320、322、324が形成され、OSO構造がゲート導電体224付近に形成された。図23Fの例では、酸化物層316はトンネル誘電体として機能することができ、窒化物層318に電荷を記憶することができる。
【0039】
図23Gは、下部SOSONOS構造を図示する。ここで、薄いOSO構造325がポリシリコン層214の上に形成されている。OSO構造325は、薄い酸化物層326、薄いポリシリコン層328、および薄い酸化物層330を持つ。そして窒化物層332をOSO構造325の上に形成することができ、酸化物層334を窒化物層332の上に形成することができる。図23Gの例では、OSO構造325はトンネル誘電体として機能して、窒化物層332に電荷を記憶することができる。
【0040】
図23Hは、デバイス100が含むトラップ構造に利用できるSONONS構造の例を図示する。ここで、酸化物層336がポリシリコン層214の上に形成されており、窒化物層338が酸化物層336の上に形成されている。そしてON構造341が窒化物層338の上に形成されている。ON構造341は、窒化物層338の上に形成された薄い酸化物層340、薄い酸化物層340の上に形成された薄い窒化物層342を持つ。図23Hの例では、酸化物層336はトンネル誘電体にアクセスすることができ、窒化物層338に電荷をトラップすることができる。
【0041】
他の実施形態においては、トラップ構造はSiNあるいはSiONあるいは、HfO_(2)、Al_(2)O_(3)、AlNなどのHi-K材料を含むことができる。概して、特定のアプリケーションの要件を満たしていさえすれば、任意のトラップ構造あるいは材料を利用することができる。
【0042】
ワードライン導電体224は、ポリシリコン材料、ポリシリコン/シリサイド/ポリシリコン材料などのN+あるいはP+導電体材料、あるいはアルミニウム(Al)、銅(Cu)、あるいはタングステン(W)などの金属から形成できる。
【0043】
ひとたびワードライン220が形成されると、ワードライン220が被覆していないビットライン205を持つ半導体層204の領域に、ソースおよびドレイン領域216を形成できる。よって、これらソースおよびドレイン領域216は半導体層204の領域216へ注入および熱駆動することができる。理解されるように、この工程は自己整合工程である。図11の例では、ソースおよびドレイン領域は、ヒ素(As)、リン(P)などを利用して形成されるN+領域であるべきである、というのも半導体層204がP-型の半導体材料からなっているからである。P+領域はN-型半導体材料を利用する実施形態で形成されるべきであるのが理解されよう。
【0044】
ソースおよびドレイン領域216の形成後、半導体層204は、N+領域としてドープされたソース/ドレイン領域216、およびワードライン220の下に残存するP-型領域214を持つ。以下に説明するように、これらP-型領域214は特定のメモリセルのためのチャネル領域を形成する。
【0045】
図12は、図11に図示した層の線AA’における断面図である。分かるように、P-型領域214がワードライン220の下に残存して、誘電体領域212により分離されている。図13は線BB’における断面図である。図13から分かるように、N+ドープ領域216がワードライン220間に形成されて、誘電体領域212により分離されている。図14、15に図示されるように、HDP酸化物領域242をワードライン220間に形成することもできる。
【0046】
図16-18に図示するように、第二ビットライン層(ビットライン層130)がワードライン220の上に形成される。よって、図16に図示するように、ビットライン228をワードライン220の上に形成することもできる。これらビットラインは、図6-9に図示するビットライン205を形成するのに利用されたのと同じ工程で形成することができる。ビットライン228は故に誘電体領域236により分離される。図17は線BB’における断面図である。分かるように、ワードライン220間の領域において第一ビットライン層110が第二ビットライン層130からHDP酸化物242により分離されている。図18は線AA’における断面図である。分かるように、ビットライン228が、ビットライン205の上に形成されているワードライン220の上に形成されている。
【0047】
図19-21に図示するように、ワードライン230がビットライン228の上に形成され、第二ワードライン層(ワードライン層140)を形成することができる。ワードライン220同様、ワードライン230は、トラップ構造240、244間に挟まれたワードライン導電体246を含むことができる。これが図21に図示されており、この図は、図19に図示する層の線AA’における断面図である。図20は線BB’における断面図である。
【0048】
故に、図21の例においては、トラップ構造240、244は、酸化物層、窒化物層、酸化物層を順に形成することで形成される。例えば、酸化物層はSiO_(2)を持ち、窒化物層はSiN層を持つことができる。理解されるように、窒化物層はデバイスプログラム処理中に電荷をトラップするトラップ層として機能する。トラップされた電荷はメモリセルについて閾値電圧を変化させ、これを検出するとセルのプログラム状態を判断することができる。
【0049】
他の実施形態においては、トラップ構造240、244は、図23A-23Hに図示した構造のうちのいずれかを持つことができる。
【0050】
他の実施形態においては、トラップ構造はSiNあるいはSiONあるいは、HfO_(2)、Al_(2)O_(3)、AlNなどのHi-K材料を含むことができる。概して、特定のアプリケーションの要件を満たしていさえすれば、任意のトラップ構造あるいは材料を利用することができる。
【0051】
ワードライン導電体246は、ポリシリコン材料、ポリシリコン/シリサイド/ポリシリコン材料などのN+あるいはP+導電体材料、あるいはアルミニウム(Al)、銅(Cu)、あるいはタングステン(W)などの金属から形成できる。
【0052】
ひとたびワードライン230が形成されると、ワードライン230が被覆していないビットライン228の領域に、ソースおよびドレイン領域234を形成できる。よって、これらソースおよびドレイン領域234はビットライン228へ注入および熱駆動することができる。理解されるように、この工程は自己整合工程である。図19の例では、ソースおよびドレイン領域は、ヒ素(As)、リン(P)などを利用して形成されるN+領域であるべきである、というのもビットライン228がP-型の半導体材料からなっているからである。P+領域はN-型半導体材料を利用する実施形態で形成されるべきであるのが理解されよう。
【0053】
ソースおよびドレイン領域234の形成後、ビットライン228は、N+領域としてドープされたソース/ドレイン領域234、およびワードライン230の下に残存するP-領域232を持つ。以下に説明するように、これらP-型領域232は特定のメモリセルのためのチャネル領域を形成する。
【0054】
図22に図示するように、図3-21に示す工程は、複数のメモリセルを含む積層型メモリアレーを製造する。このような三つのセル250、252、254は図22が例示している。領域234が各セルのソースおよびドレイン領域を形成し、電流は矢印の方向にセルを流れる。セルはNAND処理用に構成することができる。セル250、252、254はアレーの上部層にあるが、アレーは各々の上部に積層される複数のセル層を含む。これは図21の断面図に図示することができる。
【0055】
図21から分かるように、トラップ構造240はセル250、252、254の構造のゲートを形成し、トラップ構造240の下の領域236はセル250、252、254のチャネル領域を形成し、ワードライン230のどちらかの側のソース/ドレイン領域234は、セル250、252、254のソースおよびドレイン領域を形成している(図22参照)。加えて、トラップ構造218はメモリセル(セル250、252、254の下のセル256、258、260)の層のゲート構造を形成することができる。トラップ構造218の上の領域236は、セル256、258、260のチャネル領域を形成し、ワードライン230のどちらかの側のソース/ドレイン領域234はセル256、258、260のソースおよびドレイン領域を形成する。ここで、導電導電体224は、セル256、258、260のゲート構造に電圧を供給する実際のワードラインを形成する。
【0056】
メモリセルの第三層(例えば、セル262、264、266)は、図21に図示するように、セル256、258、260の下に存在する。トラップ構造222はこれらセルのゲート構造を形成する。導電体層224は、様々なセルのゲート構造に電圧を供給する実際のワードラインを形成する。ワードライン220の下の領域214はこれらセルのチャネル領域を形成し、ワードライン220のどちらかの側の領域216は、これらセルのソースおよびドレイン領域を形成する。
【0057】
図24は積層例を図示する。不揮発性メモリデバイスを一実施形態により構成した。図25-35は、別の実施形態による、図24のデバイスの製造ステップの進捗を図示する。図24-35に関して記載される実施形態は、ワードラインがメモリセル間で共有できない、より簡略化したデザインを提示する。図24から分かるように、図24-35に図示する工程は、絶縁体あるいは誘電体層2402を持ち、絶縁体2402の上部にワードライン・ビットライン層が積層され、インター層あるいはインターモジュール誘電体層2404により分離されている積層型メモリ構造を製造する。ワードラインおよびビットライン層は、ワードライン2406からトラップ構造2408により分離されるビットライン2410を持つ。下で説明するように、ビットライン層を堆積して、パターニング、エッチングを行ってビットライン2410を形成することもできる。そしてトラップ構造層を堆積して、ワードライン層をトラップ構造層の上に堆積することもできる。そしてワードラインおよびトラップ構造層をパターニング、エッチングして、ビットライン2410の上のワードラインを形成することもできる。そしてビットライン2410の上、およびワードライン2406の下のトラップ構造2408は、メモリセルに電荷を記憶するトラップ層として機能することができる。
【0058】
図25-35は、図24に図示するデバイスの製造工程の例を図示する。図25に図示するように、ポリシリコン層2504を絶縁層2502の上に堆積することができる。絶縁層2502は酸化物層(例えば二酸化シリコン材料(SiO))を含むことができる。ポリシリコン層2504は約200?1,000Åの範囲の厚みをもつことができる。例えば、ポリシリコン層2504の厚みは、ある実施形態によれば、好ましくは約400Åである。
【0059】
図26を参照すると、ポリシリコン層2504が従前のフォトリソグラフィー工程によりパターニング、エッチングされ、ビットライン領域2506が製造される。例えば、絶縁層2502はエッチング工程においてエッチングのストップとして利用され、領域2506が製造される。図26に図示される層の厚み全体は、約200-1000Åであってよく、約400Åが好ましい。
【0060】
図27A-27Cは、ビットライン領域2506を製造すべくポリシリコン層2504をエッチングする代替工程を図示する。図27Aを参照すると、キャップ層2508をポリシリコン層2504の上に形成することができる。例えば、キャップ層2508はシリコン窒化物(SiN)層を持つことができる。そしてポリシリコン層2504およびキャップ層2508は、図27Bに図示するように、従前のフォトリソグラフィー技術を利用してパターニング、エッチングすることができる。ここでも、絶縁層2502はエッチング工程におけるエッチングのストップとして機能することができる。
【0061】
図27Cを参照すると、層2504および2508をエッチングして領域2506、2510、およびキャップ層2508を生成した後、従前の工程を利用して領域2510を除去することができる。
【0062】
図28を参照すると、絶縁層2502およびビットライン領域2506の上に、トラップ構造層2508を形成することができる。上述したように、トラップ構造層2508は、SONOS、BE-SONOS、上部BE-SONOS、SONONS、SONOSLS、SLSLNLS、など、複数のトラップ構造のうちの任意のものを含むことができる。他の実施形態においては、トラップ構造層2508は、SiN材料、SiON材料、あるいはHfO_(2)、Al_(2)O_(3)、AlNなどのhigh-K材料などを含むことができる。
【0063】
図29を参照すると、ワードライン層2510をトラップ構造層2508の上に形成することができる。例えば、ワードライン層2510は、トラップ構造層2508の上に堆積されるポリシリコン材料を含むことができる。そして層2510、2508を、従前のフォトリソグラフィー技術を利用してパターニング、エッチングすることができる。図31に図示するように、これによりビットライン2506の上にワードライン2510が製造される。
【0064】
図30から分かるように、エッチング工程は、ワードライン2510間の領域のトラップ構造層2508をエッチングするように構成される。これにより、領域2506を、領域2506の両サイドにトラップ構造層2508の領域2512が残存するように生成する。
【0065】
図31は、これまでに形成された層の上面図である。図29は、図31に図示した層の線AA’における断面図である。図30は、図31に図示した層の線BB’における断面図である。
【0066】
図34を参照すると、ソースおよびドレイン領域2514は、ワードライン2510の下ではないビットライン2506の領域内に堆積することができる。例えば、ワードライン2506がP-型のポリシリコン材料から成るとすると、N-型のソース/ドレイン領域2514をワードライン2510の下ではないビットライン2506の領域へ注入および熱駆動することができる。その代わりに、ワードライン2506がN-型のポリシリコン材料から成るとすると、P-型のソース/ドレイン領域をビットライン2506へ注入および熱駆動することができる。
【0067】
図32は、図34に図示した層の線AA’における断面図である。図33は、図34に図示した層の線BB’における断面図である。よって、ビットライン2506が今は、ワードライン層2510の下にチャネル領域2516を含むことが分かる。そしてソースおよびドレイン領域2514は、ワードライン2510のどちらかの側に形成される。ソース/ドレイン領域2514の形成は自己整合工程であることが理解されよう。
【0068】
図35を参照すると、インター層あるいはインターモジュール誘電体層2518をワードライン層2510の上に形成することができる。そして別のビットラインおよびワードライン層をインター層あるいはインターモジュール誘電体2518の上部に、上述と同じ加工ステップを利用して形成することができる。このようにして、インター層あるいはインターモジュール誘電体2518により分離される、任意の数のワードラインおよびビットライン層を絶縁層2502の上に形成することができる。
【0069】
図34を参照すると、メモリセル2520?2526を図示されている構造の中に形成することができる。メモリセル2520、2522もまた図35に図示されている。メモリセルのソースおよびドレイン領域が、関連するワードライン2510のいずれかの側のソース/ドレイン領域2514から形成されている。チャネル領域は、ワードライン2510の下のビットライン2506の領域2516から形成されている。セルはトライゲートデバイスであり、これは過度のコーナ効果を被るが、デバイス幅増加によりセル電流も増加するものである。
【0070】
上述のように、ここで記載する方法は、積層型NANDメモリデバイスを形成するのに利用することができる。図36、37は、ここで記載する方法により構成される16ワードラインのNANDデバイスの処理特性を図示する。図36から分かるように、デバイスが消去状態にある場合、読取処理中に、高電圧(V_(READ))が第一ビットライン(BL_(1))に加えられ、積層型メモリデバイスの層の第二層のビットラインがフロートすることを許され、ソースラインは0Vに縛られる。そして、読取電圧(V_(PASS))をセル(A)のワードラインに加えることでセル(A)を読み取ることができる。図36の曲線が示すように、+7VのV_(PASS)電圧は1μAに近い読取電流を生成するが、これはNAND処理では十分である。
【0071】
図37は、プログラム中のセルに隣接するセルのプログラム妨害を制限する方法を図示する。図37において、高電圧(例えば、約+17V)をセル(A)のワードラインに加えることで、セル(A)がプログラムされている。BL_(1)は0Vに縛られており、一方ソースラインはフロートすることを許されている。BL_(2)は約+8Vに引き上げられ、セル(C)(D)に関連付けられたワードラインが約+9Vに引き上げられる。故に、セル(C)(D)は中間の電界ゲート妨害を受けており、一方セル(B)はセル(B)のチャネル電位を引き上げることでプログラム抑止されている。図37のグラフは、上述の条件下で行われているプログラム処理には顕著なプログラム妨害があまりないことを図示している。
【0072】
本発明のある実施形態を上述したが、記載した実施形態が例示に過ぎないことは理解されよう。よって、本発明は記載した実施形態に基づき限定されるべきではない。そうではなくて、ここに記載する本発明の範囲は、これに続く請求項を上述の記載と付随する図面と組み合わせた観点のみから限定されるべきである。
【図面の簡単な説明】
【0073】
【図1】従前の窒化物読取専用メモリ構造を図示する。
【0074】
【図2】一実施形態による、積層型窒化物読取専用メモリ構造を図示する。
【0075】
【図3-21】一実施形態による、図2の積層型窒化物読取専用メモリの製造ステップの進捗例を図示する。
【0076】
【図22】図3-21に図示するステップを利用して製造されたNAND型アレーの選択されたメモリセルの電流経路を図示する。
【0077】
【図23A?23H】図2のデバイスのトラップ構造を形成するのに利用できる構造例を図示する。
【0078】
【図23I-23J】図23Cに図示する構造のバンド図である。
【0079】
【図24】一実施形態により構成された、積層型不揮発性メモリ構造の別の例を図示する。
【0080】
【図25?35】一実施形態による、図24のデバイスを製造する工程の一例を持つ加工ステップを図示する。
【0081】
【図36?37】上の図面に図示された方法により製造されたTFT NANDデバイスの操作特性例を図示する。
(57)【特許請求の範囲】
【請求項1】
お互いの上に順に形成された複数のビットライン層と複数のワードライン層とを含む不揮発性メモリデバイス製造方法であって、
絶縁体上に半導体層を形成することと、
前記半導体層をエッチングによりパターニングして複数の第一ビットラインを形成することと、
前記第一ビットライン間に誘電体領域を形成することと、
前記第一ビットライン層の上に第一ワードライン層を形成することとを含む、第一ビットライン層を形成する工程を含み、
前記第一ワードライン層を形成することは、
第一トラップ構造と、導電体層と、第二トラップ構造とを順に形成することと、
前記第一および第二トラップ構造と、前記導電体層とをエッチングによりパターニングして複数のワードラインを形成することとを含み、
前記第一ワードライン層を形成することの後に、前記第一ワードライン層に覆われていない前記ビットライン層を含む領域に、ソース領域およびドレイン領域を形成すること
を含む、方法。
【請求項2】
前記半導体層をエッチングによりパターニングして前記第一ビットラインを形成し、前記第一ビットライン間に誘電体領域を形成することは、
前記半導体層の上にキャップ層を形成することと、
前記キャップ層と前記半導体層とにエッチングを施して、前記キャップ層と前記半導体層との残りの部分を含むビットライン領域を形成することと、
前記エッチングされたキャップ層および半導体層の上に誘電体層を形成することと、
前記誘電体層の一部分にエッチングを施して、前記ビットライン領域間と前記キャップ層の前記残りの部分の上部とに誘電体領域を形成することと、
前記キャップ層の前記残りの部分を除去して、前記キャップ層の上部の前記誘電体層の前記部分を除去することとを含む、請求項1に記載の方法。
【請求項3】
前記キャップ層は窒化物層を含む、請求項2に記載の方法。
【請求項4】
前記誘電体層は二酸化シリコンを含む、請求項2または3に記載の方法。
【請求項5】
前記二酸化シリコンは高密プラズマ、化学気相堆積を利用して堆積される、請求項4に記載の方法。
【請求項6】
前記第一および第二トラップ構造の各々を形成することは、
シリコン?酸化物?窒化物?酸化物?シリコン(SONOS)構造を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項7】
前記第一および第二トラップ構造の各々を形成することは、
酸化物?窒化物?酸化物(ONO)窒化物読取専用メモリ構造を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項8】
前記第一および第二トラップ構造の各々を形成することは、
ONO構造-窒化物-誘電物によるBand-gap Engineered(BE)‐SONOS構造を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項9】
前記第一および第二トラップ構造の各々を形成することは、
シリコン?酸化物?窒化物?シリコン(SONS)構造を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項10】
前記第一および第二トラップ構造の各々を形成することは、
上部BE-SONOS構造を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項11】
前記第一および第二トラップ構造の各々を形成することは、
上部シリコン?酸化物?窒化物?酸化物?シリコンー酸化物?シリコン(SONOSOS)構造を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項12】
前記第一および第二トラップ構造の各々を形成することは、
下部SOSONOS構造を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項13】
前記第一および第二トラップ構造の各々を形成することは、
シリコン?酸化物?窒化物?酸化物?窒化物?シリコン(SONONS)構造を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項14】
前記第一および第二トラップ構造の各々を形成することは、
シリコン窒化物(SiN)層を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項15】
前記第一および第二トラップ構造の各々を形成することは、
SiON層を形成することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項16】
前記第一および第二トラップ構造の各々を形成することは、
Hi?K材料を堆積することを含む、請求項1から5のいずれか一項に記載の方法。
【請求項17】
前記Hi?K材料は、HfO_(2)、AlN、あるいはAl_(2)O_(3)である、請求項16に記載の方法。
【請求項18】
前記半導体層はP-型半導体材料を含み、
前記ソース領域およびドレイン領域を形成する工程は、前記P-型半導体材料にN+領域を形成することを含む、請求項1から17のいずれか一項に記載の方法。
【請求項19】
前記N+領域はAsあるいはPを利用して形成される、請求項18に記載の方法。
【請求項20】
前記導電体層はポリシリコン材料を含む、請求項1から19のいずれか一項に記載の方法。
【請求項21】
前記導電体層は、ポリシリコン/シリサイド/ポリシリコン材料を含む、請求項20に記載の方法。
【請求項22】
前記導電体層は金属を含む、請求項20に記載の方法。
【請求項23】
前記金属はアルミニウム、銅、あるいはタングステンである、請求項22に記載の方法。
【請求項24】
前記第一ワードライン層の上に第二ビットライン層を形成する工程をさらに含む、請求項1から23のいずれか一項に記載の方法。
【請求項25】
前記第二ビットライン層の上に第二ワードライン層を形成する工程をさらに含む、請求項24に記載の方法。
 
訂正の要旨 審決(決定)の【理由】欄参照。
審決日 2014-10-21 
出願番号 特願2007-152453(P2007-152453)
審決分類 P 1 41・ 852- Y (H01L)
最終処分 成立  
前審関与審査官 井原 純  
特許庁審判長 鈴木 匡明
特許庁審判官 恩田 春香
飯田 清司
登録日 2012-12-14 
登録番号 特許第5154841号(P5154841)
発明の名称 不揮発性メモリデバイスの製造方法  
代理人 龍華国際特許業務法人  
代理人 龍華国際特許業務法人  

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