• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1294063
審判番号 不服2013-9187  
総通号数 181 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-01-30 
種別 拒絶査定不服の審決 
審判請求日 2013-05-20 
確定日 2014-11-10 
事件の表示 特願2007-518033「炭化ケイ素デバイスおよびその作製方法」拒絶査定不服審判事件〔平成18年 1月19日国際公開、WO2006/006964、平成20年 2月 7日国内公表、特表2008-503894〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、2005年3月30日(パリ条約による優先権主張外国庁受理2004年6月22日、アメリカ合衆国)を国際出願日とする出願であって、平成23年12月2日付けの拒絶理由通知に対して、平成24年6月5日に手続補正がなされるとともに意見書が提出されたが、平成25年1月16日付けで拒絶査定がなされ、それに対して、同年5月20日に拒絶査定不服審判請求がなされるとともに、同日に手続補正がなされ、その後、同年7月24日付けで審尋がなされ、平成26年1月27日に回答書が提出されたものである。

2.補正の却下の決定
【補正の却下の決定の結論】
平成25年5月20日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成25年5月20日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし54を、補正後の特許請求の範囲の請求項1ないし54に補正するものであり、補正前後の請求項1、11、23、37及び46は、以下のとおりである。

(補正前)
「 【請求項1】
炭化ケイ素MOSFETを作製する方法であって、
ドリフト領域を有する炭化ケイ素基板の上にハイブリッドp型炭化ケイ素井戸領域を形成するステップであって、前記ハイブリッドp型炭化ケイ素井戸領域は、
p型炭化ケイ素エピタキシャル層内の注入されたp型炭化ケイ素井戸部分と、
前記注入されたp型炭化ケイ素井戸部分と接し、前記p型エピタキシャル層の表面まで延びる、注入されたp型炭化ケイ素コンタクト部分と、
エピタキシャルp型炭化ケイ素部分であって、前記エピタキシャルp型炭化ケイ素部分の少なくとも一部は、前記MOSFETのp型チャネル領域に対応するエピタキシャルp型炭化ケイ素部分と
を備えるステップと、
少なくとも部分的に前記ハイブリッドp型炭化ケイ素井戸領域内に、第1のn型炭化ケイ素領域を形成するステップと、
前記p型チャネル領域に近接し、前記ドリフト領域まで延びる第2のn型炭化ケイ素領域を形成して、n型チャネル領域を設けるステップであって、前記n型チャネル領域は、前記第1のn型炭化ケイ素領域から距離をあけられているステップと、
前記第2のn型炭化ケイ素の上、および前記第1のn型炭化ケイ素領域の少なくとも一部の上にゲート誘電体を形成するステップと、
前記ゲート誘電体の上にゲートコンタクトを形成するステップと、
前記ハイブリッドp型炭化ケイ素井戸領域の前記コンタクト部分、および前記第1のn型炭化ケイ素領域の一部と接するように第1のコンタクトを形成するステップであって、前記第2のn型炭化ケイ素領域は、前記第1のコンタクトと接していないステップと、
前記基板の上に第2のコンタクトを形成するステップと
を含む方法。」
「 【請求項11】
炭化ケイ素パワーデバイスを作製する方法であって、
n型炭化ケイ素基板の上のn型炭化ケイ素ドリフト領域の上に、第1のp型炭化ケイ素エピタキシャル層を形成するステップと、
前記p型炭化ケイ素エピタキシャル層を通じて前記n型炭化ケイ素ドリフト領域まで延びる少なくとも1つのn型炭化ケイ素の第1の領域を形成して、前記第1のp型炭化ケイ素エピタキシャル層内に少なくとも1つのチャネル領域を設けるステップと、
前記第1のp型炭化ケイ素エピタキシャル層内に、前記n型炭化ケイ素の第1の領域に近接し、前記第1の領域と距離をあけられた少なくとも1つのn型炭化ケイ素の第2の領域を形成するステップと、
前記p型炭化ケイ素エピタキシャル層内にp型ドーパントを注入し、前記第1のp型炭化ケイ素エピタキシャル層内にp型炭化ケイ素の少なくとも1つの埋め込み領域を形成するステップであって、前記少なくとも1つの埋め込み領域は、前記p型炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、前記n型炭化ケイ素の少なくとも1つの第2の領域と前記ドリフト領域との間に位置付けられ、前記n型炭化ケイ素の少なくとも1つの第1の領域に近接する、前記n型炭化ケイ素の少なくとも1つの第2の領域の側面と実質的に位置合わせされているステップと、
前記p型炭化ケイ素エピタキシャル層内にp型ドーパントを注入し、前記n型炭化ケイ素の少なくとも1つの第2の領域を通じて前記p型炭化ケイ素の少なくとも1つの埋め込み領域まで延び、前記第1のp型炭化ケイ素エピタキシャル層の表面まで延びるp型炭化ケイ素の少なくとも1つのコンタクト領域を形成するステップと、
前記n型炭化ケイ素の第1の領域の上、および前記n型炭化ケイ素の第2の領域の少なくとも一部の上にゲート誘電体を形成するステップと
を含む方法。」
「 【請求項23】
縦型炭化ケイ素MOSFETであって、
炭化ケイ素基板の上のハイブリッドp型炭化ケイ素井戸領域と、
前記ハイブリッドp型炭化ケイ素井戸領域内のn型炭化ケイ素ソース領域と、
前記n型炭化ケイ素ソース領域に近接し、前記n型炭化ケイ素ソース領域から距離をあけられたn型炭化ケイ素チャネル領域と、
前記n型炭化ケイ素チャネル領域の上、および前記n型炭化ケイ素ソース領域の少なくとも一部の上のゲート誘電体と、
前記ゲート誘電体の上のゲートコンタクトと、
前記ハイブリッドp型炭化ケイ素井戸領域および前記n型炭化ケイ素ソース領域の一部に近接した第1のコンタクトと、
前記基板の上の第2のコンタクトと
を備える縦型炭化ケイ素MOSFET。」
「 【請求項37】
炭化ケイ素MOS(Metal-Oxide Semiconductor)ゲートデバイスを作製する方法であって、
第1の導電型のハイブリッド炭化ケイ素井戸領域を形成するステップであって、
第1の導電型の第1の炭化ケイ素エピタキシャル層を形成するステップと、
前記炭化ケイ素エピタキシャル層にイオンを注入して、前記炭化ケイ素エピタキシャル層内に前記第1の導電型の注入された井戸領域を設けるステップと、
前記炭化ケイ素エピタキシャル層にイオンを注入して、前記注入された井戸領域に接し、前記エピタキシャル層の表面まで延びる注入されたコンタクト部分を設けるステップと
を含むステップと、
第2の導電型の第1の炭化ケイ素領域を、少なくとも部分的に前記ハイブリッド炭化ケイ素領域内に形成するステップと、
前記井戸領域に近接して、前記第1の炭化ケイ素領域から距離をあけられた前記第2の導電型の第2の炭化ケイ素領域を形成するステップと、
前記第2の炭化ケイ素領域の上、および前記第1の炭化ケイ素領域の少なくとも一部の上にゲート誘電体を形成するステップと、
前記ゲート誘電体の上にゲートコンタクトを形成するステップと
を含み、
前記エピタキシャル層の注入されていない部分はデバイスのチャネル領域に対応することを特徴とする方法。」
「 【請求項46】
炭化ケイ素MOS(Metal-Oxide Semiconductor)ゲートデバイスであって、
第1の導電型のハイブリッド炭化ケイ素井戸領域であって、
第1の導電型の第1の炭化ケイ素エピタキシャル層と、
前記炭化ケイ素エピタキシャル層内の前記第1の導電型の注入された井戸部分と、
前記注入された井戸部分と接し、前記エピタキシャル層の表面まで延びている注入されたコンタクト部分と
を備えるハイブリッド炭化ケイ素井戸領域と、
少なくとも部分的に前記ハイブリッド炭化ケイ素井戸領域内の、第2の導電型の第1の炭化ケイ素領域と、
前記井戸領域に近接し、前記第1の炭化ケイ素領域から距離をあけられた前記第2の導電型の第2の炭化ケイ素領域と、
前記第2の炭化ケイ素領域の上、および前記第1の炭化ケイ素領域の少なくとも一部の上のゲート誘電体と、
前記誘電体の上のゲートコンタクトと
を備え、
前記エピタキシャル層の注入されていない部分はデバイスチャネル領域に対応することを特徴とするデバイス。」

(補正後)
「 【請求項1】
炭化ケイ素MOSFETを作製する方法であって、
ドリフト領域を有する炭化ケイ素基板の上にハイブリッドp型炭化ケイ素井戸領域を形成するステップであって、前記ハイブリッドp型炭化ケイ素井戸領域は、
p型炭化ケイ素エピタキシャル層内の注入されたp型炭化ケイ素井戸部分と、
前記注入されたp型炭化ケイ素井戸部分と接し、前記p型エピタキシャル層の表面まで延びる、注入されたp型炭化ケイ素コンタクト部分と、
エピタキシャルp型炭化ケイ素部分であって、前記エピタキシャルp型炭化ケイ素部分の少なくとも一部は、前記MOSFETのp型チャネル領域に対応するエピタキシャルp型炭化ケイ素部分と
を備えるステップであって、前記注入されたp型炭化ケイ素井戸部分は、前記p型炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、前記注入されたp型炭化ケイ素コンタクト部分は、前記注入されたp型炭化ケイ素井戸部分よりも高いキャリア濃度を有するステップと、
少なくとも部分的に前記ハイブリッドp型炭化ケイ素井戸領域内に、第1のn型炭化ケイ素領域を形成するステップと、
前記p型チャネル領域に近接し、前記ドリフト領域まで延びる第2のn型炭化ケイ素領域を形成して、n型チャネル領域を設けるステップであって、前記n型チャネル領域は、前記第1のn型炭化ケイ素領域から距離をあけられているステップと、
前記第2のn型炭化ケイ素の上、および前記第1のn型炭化ケイ素領域の少なくとも一部の上にゲート誘電体を形成するステップと、
前記ゲート誘電体の上にゲートコンタクトを形成するステップと、
前記ハイブリッドp型炭化ケイ素井戸領域の前記コンタクト部分、および前記第1のn型炭化ケイ素領域の一部と接するように第1のコンタクトを形成するステップであって、前記第2のn型炭化ケイ素領域は、前記第1のコンタクトと接していないステップと、
前記基板の上に第2のコンタクトを形成するステップと
を含む方法。」
「 【請求項11】
炭化ケイ素パワーデバイスを作製する方法であって、
n型炭化ケイ素基板の上のn型炭化ケイ素ドリフト領域の上に、第1のp型炭化ケイ素エピタキシャル層を形成するステップと、
前記p型炭化ケイ素エピタキシャル層を通じて前記n型炭化ケイ素ドリフト領域まで延びる少なくとも1つのn型炭化ケイ素の第1の領域を形成して、前記第1のp型炭化ケイ素エピタキシャル層内に少なくとも1つのチャネル領域を設けるステップと、
前記第1のp型炭化ケイ素エピタキシャル層内に、前記n型炭化ケイ素の第1の領域に近接し、前記第1の領域と距離をあけられた少なくとも1つのn型炭化ケイ素の第2の領域を形成するステップと、
前記p型炭化ケイ素エピタキシャル層内にp型ドーパントを注入し、前記第1のp型炭化ケイ素エピタキシャル層内にp型炭化ケイ素の少なくとも1つの埋め込み領域を形成するステップであって、前記少なくとも1つの埋め込み領域は、前記p型炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、前記n型炭化ケイ素の少なくとも1つの第2の領域と前記ドリフト領域との間に位置付けられ、前記n型炭化ケイ素の少なくとも1つの第1の領域に近接する、前記n型炭化ケイ素の少なくとも1つの第2の領域の側面と実質的に位置合わせされているステップと、
前記p型炭化ケイ素エピタキシャル層内にp型ドーパントを注入し、前記n型炭化ケイ素の少なくとも1つの第2の領域を通じて前記p型炭化ケイ素の少なくとも1つの埋め込み領域まで延び、前記第1のp型炭化ケイ素エピタキシャル層の表面まで延びるp型炭化ケイ素の少なくとも1つのコンタクト領域を形成するステップであって、前記少なくとも1つのコンタクト領域は、前記少なくとも1つの埋め込み領域よりも高いキャリア濃度を有するステップと、
前記n型炭化ケイ素の第1の領域の上、および前記n型炭化ケイ素の第2の領域の少なくとも一部の上にゲート誘電体を形成するステップと
を含む方法。」
「 【請求項23】
縦型炭化ケイ素MOSFETであって、
炭化ケイ素基板の上のハイブリッドp型炭化ケイ素井戸領域と、
前記ハイブリッドp型炭化ケイ素井戸領域内のn型炭化ケイ素ソース領域と、
前記n型炭化ケイ素ソース領域に近接し、前記n型炭化ケイ素ソース領域から距離をあけられたn型炭化ケイ素チャネル領域と、
前記n型炭化ケイ素チャネル領域の上、および前記n型炭化ケイ素ソース領域の少なくとも一部の上のゲート誘電体と、
前記ゲート誘電体の上のゲートコンタクトと、
前記ハイブリッドp型炭化ケイ素井戸領域および前記n型炭化ケイ素ソース領域の一部に近接した第1のコンタクトと、
前記基板の上の第2のコンタクトと
を備え、前記ハイブリッドp型炭化ケイ素井戸領域はエピタキシャル形成領域と注入された領域の両方を含み、さらに、前記ハイブリッドp型炭化ケイ素井戸領域はp型エピタキシャル形成領域と、前記p型エピタキシャル形成領域よりも高いキャリア濃度を有す第1のp型の注入された領域、前記第1のp型の注入された領域よりも高いキャリア濃度を有す第2のp型の注入された領域からなる少なくとも3領域を含むことを特徴とす
る縦型炭化ケイ素MOSFET。」
「 【請求項37】
炭化ケイ素MOS(Metal-Oxide Semiconductor)ゲートデバイスを作製する方法であって、
第1の導電型のハイブリッド炭化ケイ素井戸領域を形成するステップであって、
第1の導電型の第1の炭化ケイ素エピタキシャル層を形成するステップと、
前記炭化ケイ素エピタキシャル層にイオンを注入して、前記炭化ケイ素エピタキシャル層内に前記第1の導電型の注入された井戸領域を設けるステップと、
前記炭化ケイ素エピタキシャル層にイオンを注入して、前記注入された井戸領域に接し、前記エピタキシャル層の表面まで延びる注入されたコンタクト部分を設けるステップと
を含むステップであって、前記第1の導電型の注入された井戸領域は、前記炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、前記注入されたコンタクト部分は、前記第1の導電型の注入された井戸領域よりも高いキャリア濃度を有するステップと、
第2の導電型の第1の炭化ケイ素領域を、少なくとも部分的に前記ハイブリッド炭化ケイ素領域内に形成するステップと、
前記井戸領域に近接して、前記第1の炭化ケイ素領域から距離をあけられた前記第2の導電型の第2の炭化ケイ素領域を形成するステップと、
前記第2の炭化ケイ素領域の上、および前記第1の炭化ケイ素領域の少なくとも一部の上にゲート誘電体を形成するステップと、
前記ゲート誘電体の上にゲートコンタクトを形成するステップと
を含み、
前記エピタキシャル層の注入されていない部分はデバイスのチャネル領域に対応することを特徴とする方法。」
「 【請求項46】
炭化ケイ素MOS(Metal-Oxide Semiconductor)ゲートデバイスであって、
第1の導電型のハイブリッド炭化ケイ素井戸領域であって、
第1の導電型の第1の炭化ケイ素エピタキシャル層と、
前記炭化ケイ素エピタキシャル層内の前記第1の導電型の注入された井戸部分と、
前記注入された井戸部分と接し、前記エピタキシャル層の表面まで延びている注入されたコンタクト部分と
を備えるハイブリッド炭化ケイ素井戸領域と、
少なくとも部分的に前記ハイブリッド炭化ケイ素井戸領域内の、第2の導電型の第1の炭化ケイ素領域と、
前記井戸領域に近接し、前記第1の炭化ケイ素領域から距離をあけられた前記第2の導電型の第2の炭化ケイ素領域と、
前記第2の炭化ケイ素領域の上、および前記第1の炭化ケイ素領域の少なくとも一部の上のゲート誘電体と、
前記誘電体の上のゲートコンタクトと
を備え、
前記第1の導電型の注入された井戸部分は、前記炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、前記注入されたコンタクト部分は、前記第1の導電型の注入された井戸部分よりも高いキャリア濃度を有し、
前記エピタキシャル層の注入されていない部分はデバイスチャネル領域に対応することを特徴とするデバイス。」

(2)補正事項の整理
本件補正の補正事項を整理すると、以下のとおりである。

(補正事項a)
補正前の請求項1の「を備えるステップと、」を、補正後の請求項1の「を備えるステップであって、前記注入されたp型炭化ケイ素井戸部分は、前記p型炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、前記注入されたp型炭化ケイ素コンタクト部分は、前記注入されたp型炭化ケイ素井戸部分よりも高いキャリア濃度を有するステップと、」と補正すること。

(補正事項b)
補正前の請求項11の「前記第1のp型炭化ケイ素エピタキシャル層の表面まで延びるp型炭化ケイ素の少なくとも1つのコンタクト領域を形成するステップと、」を、補正後の請求項11の「前記第1のp型炭化ケイ素エピタキシャル層の表面まで延びるp型炭化ケイ素の少なくとも1つのコンタクト領域を形成するステップであって、前記少なくとも1つのコンタクト領域は、前記少なくとも1つの埋め込み領域よりも高いキャリア濃度を有するステップと、」と補正すること。

(補正事項c)
補正前の請求項23の「を備える縦型炭化ケイ素MOSFET。」を、補正後の請求項23の「を備え、前記ハイブリッドp型炭化ケイ素井戸領域はエピタキシャル形成領域と注入された領域の両方を含み、さらに、前記ハイブリッドp型炭化ケイ素井戸領域はp型エピタキシャル形成領域と、前記p型エピタキシャル形成領域よりも高いキャリア濃度を有す第1のp型の注入された領域、前記第1のp型の注入された領域よりも高いキャリア濃度を有す第2のp型の注入された領域からなる少なくとも3領域を含むことを特徴とす
る縦型炭化ケイ素MOSFET。」と補正すること。

(補正事項d)
補正前の請求項37の「を含むステップと、」を、補正後の請求項37の「を含むステップであって、前記第1の導電型の注入された井戸領域は、前記炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、前記注入されたコンタクト部分は、前記第1の導電型の注入された井戸領域よりも高いキャリア濃度を有するステップと、」と補正すること。

(補正事項e)
補正前の請求項46の「を備え、」を、補正後の請求項46の「を備え、
前記第1の導電型の注入された井戸部分は、前記炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、前記注入されたコンタクト部分は、前記第1の導電型の注入された井戸部分よりも高いキャリア濃度を有し、」と補正すること。

(3)新規事項追加の有無及び補正の目的の適否についての検討
(3-1)補正事項aについて
補正事項aは、補正前の請求項1に係る発明の発明特定事項である「注入されたp型炭化ケイ素井戸部分」及び「注入されたp型炭化ケイ素コンタクト部分」について、各々「前記p型炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、」及び「前記注入されたp型炭化ケイ素井戸部分よりも高いキャリア濃度を有する」と限定的に減縮する補正である。
そして、この補正は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の【0045】、【0046】及び【0049】段落の記載に基づく補正である。
したがって、補正事項aは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしており、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-2)補正事項bについて
補正事項bは、補正前の請求項11に係る発明の発明特定事項である「コンタクト領域」について、「前記少なくとも1つの埋め込み領域よりも高いキャリア濃度を有する」と限定的に減縮する補正である。
そして、この補正は、当初明細書の【0046】及び【0049】段落の記載に基づく補正である。
したがって、補正事項bは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-3)補正事項cについて
補正事項cは、補正前の請求項23に係る発明の発明特定事項である「ハイブリッドp型炭化ケイ素井戸領域」について、「エピタキシャル形成領域と注入された領域の両方を含み、さらに、」「p型エピタキシャル形成領域と、前記p型エピタキシャル形成領域よりも高いキャリア濃度を有す第1のp型の注入された領域、前記第1のp型の注入された領域よりも高いキャリア濃度を有す第2のp型の注入された領域からなる少なくとも3領域を含む」と限定的に減縮する補正である。
そして、この補正は、当初明細書の【0038】段落の記載に基づく補正である。
したがって、補正事項cは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-4)補正事項dについて
補正事項dは、補正前の請求項37に係る発明の発明特定事項である「第1の導電型の注入された井戸領域」及び「注入されたコンタクト部分」について、各々「前記炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、」及び「前記第1の導電型の注入された井戸領域よりも高いキャリア濃度を有する」と限定的に減縮する補正である。
そして、この補正は、当初明細書の【0045】、【0046】及び【0049】段落の記載に基づく補正である。
したがって、補正事項dは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-5)補正事項eについて
補正事項eは、補正前の請求項46に係る発明の発明特定事項である「第1の導電型の注入された井戸部分」及び「注入されたコンタクト部分」について、各々「前記炭化ケイ素エピタキシャル層よりも高いキャリア濃度を有し、」及び「前記第1の導電型の注入された井戸部分よりも高いキャリア濃度を有し、」と限定的に減縮する補正である。
そして、この補正は、当初明細書の【0038】段落の記載に基づく補正である。
したがって、補正事項eは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-6)新規事項追加の有無及び補正の目的の適否についてのまとめ
以上、検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。

(4)独立特許要件について
(4-1)はじめに
上記(3)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて、検討する。

(4-2)補正後の請求項23に係る発明
本件補正による補正後の請求項23に係る発明(以下「補正後の発明」という。)は、平成25年5月20日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項23に記載されている事項により特定される上記2.(1)の補正後の請求項23として記載したとおりのものである。

(4-3)刊行物に記載された事項及び発明
(4-3-1)原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平10-233503号公報(以下「引用刊行物」という。)には、図6、8とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである(以下、同じ。)。

「【0001】
【発明の属する技術分野】本発明は、半導体材料として炭化けい素を用いた、電力用半導体素子、特にMOS型のゲートをもつ縦型MOSFETおよび、その製造方法に関する。」
「【0049】 (中略)
[実施例4]図6は本発明第四の実施例の炭化けい素MOSFETの部分断面図である。
【0050】n^(+ )サブストレート61上にエピタキシャル成長によりnドリフト層62およびpベース層63を積層した炭化けい素基板の表面層に、燐のイオン注入によりnソース領域64が形成されている。nソース領域64の形成されていない表面層に、pベース層63を貫通してnドリフト層62に達するnウェル領域71が形成されている。そしてnウェル領域71とnソース領域64とに挟まれたpベース層63の表面上にゲート絶縁膜65を介して多結晶シリコンのゲート電極層66が設けられている。nソース領域64とpベース層63との表面に共通に接触するソース電極67とn^(+ )サブストレート61の裏面に接触するドレイン電極68が設けられている。
【0051】図8(a)ないし(g)は実施例4の炭化けい素MOSFETの製造工程順の部分断面図である。先ず、基板としてn^(+ )サブストレート61上に厚さ10μmのnドリフト層62、厚さ2μmのpベース層63をエピタキシャル成長により積層した炭化けい素基板を用意する[図8(a)]。
【0052】炭化けい素基板表面上に減圧CVD法により厚さ4μmの多結晶シリコン層を堆積し、フォトリソグラフィにより第一のマスク66aのパターン形成する[同図(b)]。このマスクはnソース領域とnウェル領域の双方のイオン注入において共通に使用される。次に、さきのマスク66aを残したまま、CVD法により酸化膜を堆積し、フォトリソグラフィにより第二のマスク65aをパターン形成し、nソース領域形成のための燐イオン64aの注入をおこなう[同図(c)]。マスク端は第一のマスク66aで規定されるので、第二マスク65aのパターニングの精度は緩和される。イオン注入の条件は、実施例1のnソース領域と同様でよい。64bは注入された燐原子である。
【0053】燐イオン注入後、第二のマスク65aを除去して、再度減圧CVD法により多結晶シリコンを堆積し、フォトリソグラフィにより第三のマスク66bを形成し、pベース層63を貫通するnウェル領域を形成するための燐イオン71aの注入をおこなう[同図(d)]。マスク端は第一のマスク66aで規定されるので、第三マスク66bのパターニングの精度は緩和される。イオン注入の条件は、加速電圧が40keV、120keV、400keVと1MeV、ドーズ量は全部で3×10^(13)cm^(-2)、注入温度は1000℃とした。71bは注入された燐原子である。
【0054】四フッ化炭素(CF_(4 ))と酸素(O_(2 ))との混合ガスを用いたドライエッチングで第一、および第三のマスク66a、66bを除去した後、1600℃、2時間の熱処理を行い、不純物を活性化してnソース領域64およびnウェル領域71を形成する[同図(e)]。nソース領域34の接合深さは約0.2μmである。
【0055】その後、熱酸化により厚さ60nmのゲート絶縁膜65の形成をし、その上に減圧CVD法により多結晶シリコンを堆積し、フォトリソグラフィによりパターン形成して電極ゲート電極層66とする[同図(f)]。図示しないが、その後、減圧CVD法により燐ガラスを堆積して絶縁膜とし、その絶縁膜に窓を開け、nソース領域34に接触するソース電極を設ける。同時にゲート電極層66に接触するゲート電極を設け、また、n_(+ )サブストレートの裏面にドレイン電極を設ける。」

(4-3-2)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「n^(+ )サブストレート61上にエピタキシャル成長によりnドリフト層62およびpベース層63を積層した炭化けい素基板と、
前記炭化けい素基板の表面層に、燐のイオン注入により形成されたnソース領域64と、
前記nソース領域64の形成されていない前記表面層に、前記pベース層63を貫通して前記nドリフト層62に達するように形成されたnウェル領域71と、
前記nウェル領域71と前記nソース領域64とに挟まれた前記pベース層63の表面上にゲート絶縁膜65を介して設けられた多結晶シリコンのゲート電極層66と、
前記nソース領域64と前記pベース層63との表面に共通に接触するソース電極67と、
前記n^(+ )サブストレート61の裏面に接触するドレイン電極68と
を備える炭化けい素縦型MOSFET。」

(4-4)対比
(4-4-1)一般に、半導体基板とは、いわゆる「基板」だけではなく、その上に形成された「エピタキシャル層」の一部あるいは全部を含めた積層構造を指す場合があることは、当該技術分野において周知の事柄である。そうすると、刊行物発明の「炭化けい素基板」のうち「n^(+ )サブストレート61」及び「nドリフト層62」は、補正後の発明の「炭化ケイ素基板」に相当し、刊行物発明の「pベース層63」と、補正後の発明の「ハイブリッドp型炭化ケイ素井戸領域」は、「p型炭化ケイ素井戸領域」という点で共通する。

(4-4-2)刊行物発明の「nソース領域64」は、補正後の発明の「n型炭化ケイ素ソース領域」に相当する。

(4-4-3)刊行物発明の「nウェル領域71」は、補正後の発明の「n型炭化ケイ素チャネル領域」に相当する。そして、刊行物発明における「前記nウェル領域71と前記nソース領域64とに挟まれた前記pベース層63の表面上」という構成から、「nウェル領域71」が、「nソース領域64」に近接し、「nソース領域64」から距離をあけられていることは明らかである。

(4-4-4)刊行物発明の「ゲート絶縁膜65」及び「多結晶シリコンのゲート電極層66」は、各々補正後の発明の「ゲート誘電体」及び「ゲートコンタクト」に相当する。また、引用刊行物の「【0055】その後、熱酸化により厚さ60nmのゲート絶縁膜65の形成をし、その上に減圧CVD法により多結晶シリコンを堆積し、フォトリソグラフィによりパターン形成して電極ゲート電極層66とする[同図(f)]。」という記載及び図6から、刊行物発明の「ゲート絶縁膜65」が、「nウェル領域71」と「nソース領域64」の上に形成されていることは明らかである。

(4-4-5)刊行物発明の「ソース電極67」及び「ドレイン電極68」は、各々補正後の発明の「第1のコンタクト」及び「第2のコンタクト」に相当する。

(4-4-6)刊行物発明の「炭化けい素縦型MOSFET」は、補正後の発明の「縦型炭化ケイ素MOSFET」に相当する。

(4-4-7)そうすると、補正後の発明と刊行物発明とは、
「縦型炭化ケイ素MOSFETであって、
炭化ケイ素基板の上のp型炭化ケイ素井戸領域と、
前記p型炭化ケイ素井戸領域内のn型炭化ケイ素ソース領域と、
前記n型炭化ケイ素ソース領域に近接し、前記n型炭化ケイ素ソース領域から距離をあけられたn型炭化ケイ素チャネル領域と、
前記n型炭化ケイ素チャネル領域の上、および前記n型炭化ケイ素ソース領域の少なくとも一部の上のゲート誘電体と、
前記ゲート誘電体の上のゲートコンタクトと、
前記p型炭化ケイ素井戸領域および前記n型炭化ケイ素ソース領域の一部に近接した第1のコンタクトと、
前記基板の上の第2のコンタクトと
を備えた縦型炭化ケイ素MOSFET。」
である点で一致し、次の点で相違する。

(相違点)補正後の発明では、「炭化ケイ素基板の上」に形成されたp型の領域が「ハイブリッドp型炭化ケイ素井戸領域」であり、「前記ハイブリッドp型炭化ケイ素井戸領域はエピタキシャル形成領域と注入された領域の両方を含み、さらに、前記ハイブリッドp型炭化ケイ素井戸領域はp型エピタキシャル形成領域と、前記p型エピタキシャル形成領域よりも高いキャリア濃度を有す第1のp型の注入された領域、前記第1のp型の注入された領域よりも高いキャリア濃度を有す第2のp型の注入された領域からなる少なくとも3領域を含む」のに対し、刊行物発明では、「pベース層63」について、そのような特定がなされていない点。

(4-5)判断
縦型MOSFETにおいて、n型ソース、p型ボディ、n型ドリフト領域で形成される寄生トランジスタのターンオンを生じにくくすることは、当該技術分野において周知の課題であり、そのために寄生トランジスタのベース抵抗、増幅率h_(FE)を小さくすること、すなわち、P型ボディー領域内に高濃度の埋め込み領域をイオン注入で形成することは、以下の周知例1、2に記載されているように従来から周知である。また、p型ボディ領域とソース電極とのオーミックコンタクトを取るために、p型ボディ領域表面に高濃度のコンタクト領域をイオン注入で形成することも、以下の周知例1、2に記載されているように従来から周知であり、コンタクト抵抗を低くするために当該コンタクト領域の不純物濃度をできるだけ高くすることも、当該技術分野において技術常識といえることである。(なお、上記周知例1には、「Pドット拡散領域4(上記「高濃度の埋め込み領域」に相当)を形成するためにボロンを濃度4×10^(14)cm^(-2)でイオン注入する」こと、「補償拡散領域7(上記「高濃度のコンタクト領域」に相当)を形成するため、・・・ボロンを濃度7×10^(14)cm^(-2)でイオン注入する」ことが記載されている。)
そうすると、刊行物発明に対して、上記周知の技術を勘案し、「エピタキシャル成長により」形成された「pベース層63」内に、高濃度の埋め込み領域をイオン注入で形成し、さらに「pベース層63」表面に、前記高濃度の埋め込み領域よりも高濃度のコンタクト領域をイオン注入で形成することにより、補正後の発明のように、「炭化ケイ素基板の上のハイブリッドp型炭化ケイ素井戸領域」「を備え、前記ハイブリッドp型炭化ケイ素井戸領域はエピタキシャル形成領域と注入された領域の両方を含み、さらに、前記ハイブリッドp型炭化ケイ素井戸領域はp型エピタキシャル形成領域と、前記p型エピタキシャル形成領域よりも高いキャリア濃度を有す第1のp型の注入された領域、前記第1のp型の注入された領域よりも高いキャリア濃度を有す第2のp型の注入された領域からなる少なくとも3領域を含む」構成とすることは、当業者が容易に想到し得たことである。
よって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。

(周知例1)
本願の優先権主張の日前に日本国内において頒布された刊行物である特開2000-277734号公報には、図1ないし5とともに、以下の事項が記載されている。
「【0018】以下、図1?図5を参照して本発明の実施例を説明する。
実施例1
図1に本発明の実施の一形態としてのNチャンネルパワーMOSFETの断面構造図を示す。
【0019】NチャンネルパワーMOSFET20は、半導体基板1と、低濃度第1導電型半導体基体である第1エピタキシャル成長層2と、第1エピタキシャル成長層2の主表面に低濃度の第1導電型半導体を積層して形成されたドレイン領域としての第2エピタキシャル成長層3と、第2エピタキシャル成長層3の一部に第2導電型半導体で形成されたPドット拡散領域4(高濃度第2導電型半導体領域)及びPウェル5(低濃度第2導電型半導体領域)と、Pウェル5の一部に第1導電型半導体で拡散により形成されたソース6と、ソ-ス6とドレイン領域との間の低濃度第2導電型半導体領域上に絶縁膜15を介して形成された多結晶半導体層からなるゲート電極16aと、補償拡散領域7と、ソース電極10とから主に構成される。NチャンネルパワーMOSFET20は、ゲート電極16aに電圧を印加し、Pウェル5によって形成されるチャンネル領域、すなわちソース6とドレイン領域との間の電流を制御することができる。
【0020】図2?図4によりNチャンネルパワーMOSFET20の製造方法の一例を説明する。まず、0.018Ω・cmのN型半導体基板1に比抵抗17Ω・cmの第1エピタキシャル成長層2を42μmの厚みで積層させる(図2〔a〕)。次に、このウェハにフォトエッチングを行い、レジストカバーを施した後、Pドット拡散領域4を形成するためにボロンを濃度4×10^(14)cm^(-2)でイオン注入する(図2〔b〕)。第1エピタキシャル成長層2にPドット拡散領域4を埋め込み拡散で形成し、アニールを行った後、15Ω・cmの第2エピタキシャル成長層3を4μmの厚みで積層し、1100℃で100?400分間の熱処理を行った後、酸化する(図2〔c〕)。
【0021】次に半導体素子を形成する部分のSiO^(2)膜(絶縁膜)15をエッチングした後、850℃で85分間酸化し、ゲート酸化膜9を形成する。ゲート酸化膜9の形成後、LPCVD装置でポリシリコン16をデポジットする(図2〔d〕)。ポリシリコン16の酸化後、フォトエッチングで酸化膜9及びポリシリコン16をエッチングし、Pウェルを形成するためにボロンを濃度5×10^(13)cm^(-2)でイオン注入する(図3〔e〕)。
【0022】さらに、第2エピタキシャル成長層3に周辺部のP^(+)拡散領域12とその内側の補償拡散領域7を形成するため、レジストRによりカバーを施した後、ボロンを濃度7×10^(14)cm^(-2)でイオン注入する(図3〔f〕)。その後、1100℃で100?400分間の熱処理を行い、第2エピタキシャル成長層3にその表面よりP^(+)ドット拡散領域12と補償拡散領域7を形成しPウェル5を拡散する(図3〔g〕)。なお、補償拡散領域7は、ソース電極10とPウェル5とのオーミックコンタクトが得られるようにPウェル5と同一導電型の高濃度拡散で濃度を補償するものである。
【0023】次に、P^(+)拡散領域12と補償拡散領域7をレジストRでカバーし、ソース6となる砒素を濃度5×10^(15)cm^(-2)でイオン注入する(図3〔h〕)。ソース6が形成されると、1000℃で90分間の砒素ドライブを行った後、NSG、PSGなどの常圧CVD膜17を1μmの厚みでデポジットする(図4〔i〕)。これにより、Pウェル5の内部にソース6が拡散される。次いで、AlSi等でソース電極10を形成(図4〔j〕)した後、裏面にハンダ用の裏面電極11を蒸着する(図4〔k〕)。
【0024】上記したように、NチャンネルパワーMOSFET20は、第1エピタキシャル成長層2にPドット拡散領域4を埋め込み拡散で形成し、第2エピタキシャル成長層3にその表面よりPウェル5及び補償拡散領域7を形成し、Pウェル5の内部にソース6を拡散することで、ソース6がPドット拡散領域4に完全に覆われた構造を得ることができる。
【0025】また、図2〔c〕で示した、第2エピタキシャル成長層3を形成する工程で、第2エピタキシャル成長層3の濃度を第1エピタキシャル成長層2の濃度よりも高くすることで、リアクタンス負荷におけるアバランシェ電圧を印加した時に、ブレークダウンが半導体素子部より先に周辺部で起こるようにすることができるため、半導体素子部の寄生トランジスタのターンオンを防ぎ、さらに高アバランシェ耐量の半導体素子を形成できる。第1エピタキシャル成長層2の不純物濃度が2.5×10^(14)cm^(-2)の場合、第2エピタキシャル成長層3の不純物濃度は3×10^(14)?5×10^(14)cm^(-2)、すなわち、第1エピタキシャル成長層に拡散された不純物の濃度の1.2?2倍であるのが好ましい。不純物濃度が上記範囲より低いと十分な効果が得られないし、不純物濃度が上記範囲より高いと周辺部での耐圧が急激に低下する。
【0026】このように、NチャンネルパワーMOSFET20は、ソース6の下部がPドット拡散領域4で完全に覆われているため、寄生トランジスタの増幅率h_(FE)の大きな部分が形成されにくく、またソース6とソース6との間にソース電極10とPウェル5のオーミックコンタクトをとるための補償拡散領域7を有し、これがPドット拡散領域4と接する構造であるので、前述した図6の寄生トランジスタ150に相当する寄生トランジスタのベース抵抗を小さくすることができ、リアクタンス負荷時のアバランシェ耐量を向上させることができる。」

(周知例2)
本願の優先権主張の日前に日本国内において頒布された刊行物である特開平5-259443号公報には、図1及び2とともに、以下の事項が記載されている。
「【0028】〔実施例1〕図1に本実施例に係る絶縁ゲート型半導体装置の構造を示してある。本装置はシリコンカーバイトを主たる半導体材料として構成されており、先ず、ドレイン電極12が裏面に接続されるn^(+ )型の半導体基板5の表面にエピタキシャル成長させたn- 型の第1のドレイン層4が形成されている。そして、この第1のドレイン層4上にエピタキシャル成長によりn^(- )型の第2のドレイン層3が形成されている。この第2のドレイン層3のドナー濃度は、第1のドレイン層4より低くなるように調整されており、さらに、第2のドレイン層の厚さも1μm前後とできるだけ薄く形成されている。また、第1のドレイン層4上には、高濃度であるp^(+ )型の埋め込み層9が形成されている。そして、この埋め込み層9の上部に、第2のドレイン層3を用いて形成されたp型のベース層8が構成されている。このp型のベース層8内の表面部分には、n^(+ )型のソース層6が、また、ベース層8の中心部分にはp^(+ )型のウェル7が形成されている。そして、ソース層6からウェル7にかけてソース電極10が接続されており、さらに、ソース層6の端部からベース層8の表面、第2のドレイン層3の表面に亘って、ゲート酸化膜2を介してゲート電極が設置されている。なお、本例のMOSFETの導通状態は、先に説明した従来のMOSFETと同様につき説明を省略する。
【0029】このような構成の本装置において、ターンオフ時にソース電極10とドレイン電極12に電位差が生ずると、ベース層8と第2のドレイン層3とのpn接合部および埋め込み層9と第1のドレイン層4とのpn接合部に空乏層が形成される。そして、主に埋め込み層9と第1のドレイン層4とのpn接合部から充電電流がソース電極10に向かって流れる。これは、流れる電流の総量が空乏層中のイオン化したドナーまたはアクセプタの総量に等しいためである。電圧Vが印加されているときの空乏層中のイオンの総量は以下の式により近似される。
【0030】
【数3】 (省略)
【0031】ここで、ρはイオン密度であり、Nはイオンの総量である。つまり、イオン密度が小さいほどイオンの総量も少なく、充電電流も少なくなるのである。本装置においては、ベース層8のアクセプタ濃度は、埋め込み層9に比べて低く、さらに、第2のドレイン層3のドナー濃度は、第1のドレイン層4のドナー濃度に比べて低い。従って、ベース層8と第2のドレイン層3とのpn接合部に広がる空乏層からの充電電流は、埋め込み層9と第1のドレイン層4とのpn接合部に空乏層からの充電電流に比べて非常に小さくなる。
【0032】このように、本装置においては、埋め込み層9と第1のドレイン層4とのpn接合部から主に充電電流が流れ、その充電電流の多くが流れる埋め込み層9は高濃度の拡散層であるため、抵抗値は低くなっている。さらに、本装置においては、ベース層8の内部にアクセプタ濃度の高いウェル7が形成されているので、埋め込み層9からの充電電流がソース電極10に流れる経路全体において抵抗値が低くなるように設計されている。従って、充電電流がベース層を流れることに起因する電圧降下を低減することが可能となり、ソース層10、ベース層8およびドレイン層3、4により構成される寄生トランジスタを導通状態とするような不具合を避けることができる。従って、本装置においては、ターンオフ時に寄生トランジスタがオンとなり、過剰の電流が流れることによる素子破壊発生を防止することができる。」
「【0035】図2に、本例の装置を製造する工程の一例を示してある。先ず、図2(a)に示すように、n^(+ )型の半導体基板5上にエビタキシャル成長させたn^(- )型の第1のドレイン層4に高濃度で低抵抗のp^(+ )型層9を部分的に拡散などの方法で形成する。次に、図2(b)に示すように、この第1のドレイン層4上にn^(- )型の第2のドレイン層3をエピタキシャル成長により形成する。このように、ドレイン層を2層に分けて形成することにより、深い高濃度の埋め込み層を容易に形成することができる。なお、第2のドレイン層3は、上述したように、なるべく薄い方が良く、本例においては、約1μm程度としてある。これは、この層厚が後述するp型ベース層8から空乏層が広がる範囲となるため、層厚が少ない程、空乏層領域を限定することが可能であり、充電電流の減少を図ることができるからである。
【0036】次に、図2(c)に示すように、上記にて形成したシリコンカーバイト製の半導体基板上にゲート絶縁膜2およびゲート電極1を形成する。そして、図2(d)に示すように、このゲート電極1をマスクとしてp型のベース層8およびn^(+ )型のソース層6を形成する。さらに、ソース層6およびベース層8に接続されるソース電極10と、埋め込み層9との間の抵抗を下げるために、ベース層8内部にp^(+ )型のウェル領域7を形成する。また、ベース層8と第2のドレイン層3との間に広がる空乏層からの充電電流を低減するために、第2のドレイン層3の不純物濃度を第1のドレイン層4より低下させた方が良いことは、上記にて説明した通りである。」

(4-6)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(5)補正の却下についてのむすび
本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成25年5月20日になされた手続補正は上記のとおり却下されたので、本願の請求項23に係る発明(以下「本願発明」という。)は、平成24年6月5日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項23に記載されている事項により特定される上記2.(1)の補正前の請求項23として記載したとおりのものである。

4.刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された刊行物には、上記2.(4-3-1)及び(4-3-2)に記載したとおりの事項及び発明が記載されているものと認められる。

5.判断
上記2.(3)において検討したとおり、補正後の請求項23に係る発明は、補正前の請求項23に係る発明の発明特定事項である「ハイブリッドp型炭化ケイ素井戸領域」について、「エピタキシャル形成領域と注入された領域の両方を含み、さらに、」「p型エピタキシャル形成領域と、前記p型エピタキシャル形成領域よりも高いキャリア濃度を有す第1のp型の注入された領域、前記第1のp型の注入された領域よりも高いキャリア濃度を有す第2のp型の注入された領域からなる少なくとも3領域を含む」と限定的に減縮する補正である。逆に言えば本件補正前の請求項23に係る発明(本願発明)は,補正後の発明から上記の限定をなくしたものである。
そうすると、上記2.(4)において検討したように、補正後の発明が,引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2014-06-18 
結審通知日 2014-06-20 
審決日 2014-06-27 
出願番号 特願2007-518033(P2007-518033)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 松嶋 秀忠  
特許庁審判長 鈴木 匡明
特許庁審判官 西脇 博志
小野田 誠
発明の名称 炭化ケイ素デバイスおよびその作製方法  
代理人 特許業務法人浅村特許事務所  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ