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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1294066
審判番号 不服2013-19994  
総通号数 181 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-01-30 
種別 拒絶査定不服の審決 
審判請求日 2013-10-15 
確定日 2014-11-11 
事件の表示 特願2011-550388「マスタデバイスを含む積み重ね半導体デバイス」拒絶査定不服審判事件〔平成22年 9月 2日国際公開,WO2010/096901,平成24年 8月16日国内公表,特表2012-518859〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯
本願は,2010年2月12日(パリ条約による優先権主張外国庁受理2009年2月24日,アメリカ合衆国,2009年4月24日,アメリカ合衆国)を国際出願日とする出願であって,平成25年2月21日付けで拒絶理由が通知され,同年5月24日に意見書,手続補正書が提出され,同年6月11日付けで拒絶査定がされ,これに対して同年10月15日に拒絶査定に対する審判請求がされ,平成26年3月11日付けで当審において拒絶理由が通知され,これに対して,同年5月21日に意見書,手続補正書が提出されたものである。

2 本願発明
本願の請求項1?18に係る発明は,平成26年5月21日の手続補正により補正された明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲1?18に記載された事項により特定されるとおりのものであり,そのうちの請求項1に係る発明(以下「本願発明」という。)は,請求項1に記載されている事項により特定される以下のとおりのものである。

「第1のメモリチップ,および
第2のメモリチップ
を含むスタック
を備えるシステムであって,前記第2のメモリチップが,チップサイズ低減を容易にするように少なくともいくつかの非コア回路が欠如しており,さらに
前記第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビアを備え,前記シリコン貫通ビアにより,前記第1のメモリチップが前記第2のメモリチップに,デバイス動作のために必要な信号および電圧を供給することが容易になり,
前記複数のシリコン貫通ビアは,前記第1のメモリチップのコア回路の領域の縁部に沿って配置されており,
前記複数のシリコン貫通ビアは,前記第2のメモリチップのコア回路の領域の縁部に沿って配置されており,さらに,
前記複数のシリコン貫通ビアは,前記第2のメモリチップの縁部に沿って配置されている,システム。」

3 引用例の記載及び引用例に記載された発明
(1) 本願の優先権主張の日前に国内において頒布された特開2008-300469号公報(以下「引用例」という。)には,「不揮発性半導体記憶装置」(発明の名称)について,図7,8とともに以下の記載がある(なお,下線は当合議体にて付加したものである。以下同様。)。

ア 「【0005】
このように,複数のチップを積層するスタックドパッケージにおいて,従来のワイヤボンドによるチップ間接続技術に代わる技術として,下記の特許文献1に開示されているようなシリコン貫通技術がある。この従来技術では,シリコン基板に貫通孔を形成し,その貫通孔内壁に絶縁膜を形成した後,シリコン基板裏面まで突出する電極を埋め込む。その裏面側に突出した電極を裏面側に隣接するチップとの間の電気的接続を行うための電極として用いる。この結果,積層チップ数が増加してもシリコン貫通孔を介してチップ間での入出力信号の授受が可能となり,ワイヤボンドを用いてチップ積層を行う場合の課題から解放され,より多段のチップ積層が可能となる。
【0006】
上述の如く,シリコン貫通技術等を用いて積層することで大容量化を図る不揮発性半導体記憶装置としては,チップ単体での大容量化の進んでいるフラッシュメモリが一般的に多く採用されるが,次に,このフラッシュメモリの回路構成について簡単に説明する。」

イ 「【0024】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は,1または複数のメモリアレイチップと,前記メモリアレイチップに対する制御を行う制御チップを備えてなる不揮発性半導体記憶装置であって,
前記メモリアレイチップが,少なくとも,不揮発性のメモリセルを行及び列方向に複数配列してなるメモリアレイと,前記メモリアレイ内から所定のメモリ動作の対象となる1または複数のメモリセルを行方向及び列方向に沿って各別に選択し,選択されたメモリセルに対して前記所定のメモリ動作に必要な電圧を印加する行選択回路と列選択回路と,前記列選択回路と接続し,選択された前記メモリセルの記憶情報を読み出す読み出し回路と,前記行選択回路と前記列選択回路,または,前記行選択回路と前記列選択回路と前記メモリアレイに所定のメモリ動作をさせるために必要な電圧源を供給するための第1電圧供給線と,前記行選択回路と前記列選択回路に内部アドレス信号を供給するための第1アドレス信号線と,書き込みデータに応じた書き込みデータ信号を前記列選択回路に供給するための第1書き込みデータ信号線と,選択された前記メモリセルの記憶情報に応じた読み出しデータ信号を前記読み出し回路から出力するための第1読み出しデータ信号線と,前記メモリアレイチップを表裏貫通する電極であって,前記第1電圧供給線,前記第1アドレス信号線,前記第1書き込みデータ信号線,及び,前記第1読み出しデータ信号線に各別に接続する複数の第1貫通電極を備え,
前記制御チップが,少なくとも,前記メモリアレイチップに対する読み出し動作と書き込み動作を含むメモリ動作を,外部入力に基づいて選択して,選択されたメモリ動作に応じた所定の動作手順に従って制御する制御回路と,前記制御回路からの制御によって,前記メモリアレイチップに所定のメモリ動作をさせるために必要な電圧源を前記メモリアレイチップに供給する電圧供給回路と,前記外部入力を受け付けて前記制御回路及び前記メモリアレイチップに供給する内部信号を生成する入力インターフェース回路と,前記メモリアレイチップから出力される前記読み出しデータ信号を外部出力として外部に出力するための出力インターフェース回路と,前記電圧供給回路から出力される前記電圧源を前記メモリアレイチップに供給するための第2電圧供給線と,前記入力インターフェース回路から出力される前記内部信号の内の前記内部アドレス信号を前記メモリアレイチップに供給するための第2アドレス信号線と,前記制御回路から出力される前記書き込みデータ信号を前記メモリアレイチップに供給するための第2書き込みデータ信号線と,前記メモリアレイチップから受け付けた前記読み出しデータ信号を前記出力インターフェース回路または前記制御回路に供給するための第2読み出しデータ信号線と,前記制御チップを表裏貫通する電極であって,前記第2電圧供給線,前記第2アドレス信号線,前記第2書き込みデータ信号線,及び,前記第2読み出しデータ信号線に各別に接続する複数の第2貫通電極を備え,
前記メモリアレイチップ上の前記第1貫通電極と前記制御チップ上の前記第2貫通電極が,前記メモリアレイチップと前記制御チップを積層した場合に対応する貫通電極同士が同位置に整合するように配置され,前記1または複数のメモリアレイチップと前記制御チップが積層し,前記メモリアレイチップ個々の前記複数の第1貫通電極と前記制御チップの前記複数の第2貫通電極の対応する貫通電極同士が積層方向に積み重なって相互に電気的に接続していることを第1の特徴とする。
【0025】
上記第1の特徴の不揮発性半導体記憶装置によれば,メモリアレイチップ上の第1貫通電極と制御チップ上の第2貫通電極が,各チップの積層方向に積み重なって相互に電気的に接続しているため,メモリアレイチップ上の第1電圧供給線,第1アドレス信号線,第1書き込みデータ信号線,及び,第1読み出しデータ信号線と,制御チップ上の第2電圧供給線,第2アドレス信号線,第2書き込みデータ信号線,及び,第2読み出しデータ信号線の対応するもの同士が相互に電気的に接続される。この結果,メモリアレイチップは,制御チップ上の入力インターフェース回路から内部アドレス信号を受け取り行選択回路と列選択回路に供給でき,制御チップ上の制御回路から書き込みデータ信号を受け取り列選択回路に供給でき,制御チップ上の電圧供給回路からメモリ動作に必要な電圧源を受け取り行選択回路と列選択回路,または,行選択回路と列選択回路とメモリアレイに供給でき,読み出し回路から読み出しデータ信号を制御チップ上の出力インターフェース回路または制御回路に供給でき,制御チップ上の制御回路からの制御によって所定のメモリ動作が可能となる。つまり,第1貫通電極と第2貫通電極の電気的接続によって1または複数のメモリアレイチップの任意の1つと制御チップの組み合わせが実現でき,独立してメモリ動作可能な不揮発性半導体記憶装置が構成できる。
【0026】
更に,制御チップをメモリアレイチップとは別に設けているので,メモリアレイチップ内に,制御チップ上に設けられた独立してメモリ動作可能な不揮発性半導体記憶装置として必要な制御回路等の周辺回路を設ける必要がなくなり,その分,メモリアレイチップ面積を縮小できるため,不揮発性半導体記憶装置全体としてのチップ面積を大幅に縮小できる。このチップ面積の縮小効果は,メモリアレイチップの積層数が多いほど顕著となり,大容量の不揮発性半導体記憶装置の製造コストの低減に大きく貢献する。しかも,メモリアレイチップの積層数を増減することで,記憶容量を自在に変更できる。」

ウ 「【0045】
本発明に係る不揮発性半導体記憶装置は,上記第1乃至第8の何れかの特徴に加えて,更に,前記制御チップが,前記メモリアレイチップが備える前記メモリアレイ,前記行選択回路,前記列選択回路,及び,前記読み出し回路を備えていることを第9の特徴とする。
【0046】
上記第9の特徴の不揮発性半導体記憶装置によれば,従来の1チップで独立してメモリ動作可能な完結した不揮発性半導体記憶装置に,第2貫通電極を設けるだけで,制御チップを提供できるようになるとともに,制御チップ単体でも完結した不揮発性半導体記憶装置として提供できるので,別途制御チップを開発する必要がない。」

エ 「【0050】
〈第1実施形態〉
図1に,本発明装置1の概略のブロック構成を示す。また,図2に,スタックドパッケージに実装された本発明装置1の概略の断面構造を模式的に示す。図1及び図2に示すように,本発明装置1は,実装基板4上に,下から順に,1または複数のメモリアレイチップ10を積層し,更に,最上位のメモリアレイチップ10の上に1つの制御チップ20を積層して構成される。メモリアレイチップ10が1つの場合には,制御チップ20とメモリアレイチップ10に分割する利点がないようにも見えるが,メモリアレイチップ10の積層数を加減することで,記憶容量の調整が可能となることから,最小記憶容量で十分な用途には,1つの制御チップ20と1つのメモリアレイチップ10を積層した本発明装置1を提供することができる。
【0051】
また,図3に,本発明装置1の一実施例として,記憶容量256Mbitのメモリアレイ11を有するメモリアレイチップ10を4個と,1つの制御チップ20を,図2に示すように積層して1Gbitの記憶容量を実現した場合における,各チップ間の信号接続関係を示す。尚,図3に示す実施例では,データ幅は16ビットであるので,外部から入力されるアドレス信号はA0?A25の26本であるが,各メモリアレイチップ10でアドレス選択に使用されるのは,A0?A23の24本で,残りのA24とA25は4つのメモリアレイチップ10の選択に使用される。尚,図中のVcc,Vpp,GNDは夫々主電源端子,書き込み消去用の副電源端子,接地端子である。
【0052】
図2に示すように,メモリアレイチップ10には,チップを表裏貫通する第1貫通電極T1が複数設けられ,制御チップ20には,チップを表裏貫通する第2貫通電極T2が複数設けられている。複数の第1貫通電極T1は,複数のメモリアレイチップ10の夫々において同位置に設けられている。本実施形態では,複数のメモリアレイチップ10は全て同一チップで構成されている。また,複数の第2貫通電極T2は,制御チップ20をメモリアレイチップ10上に積層した場合に,複数の第1貫通電極T1と対応する貫通電極同士が同位置に整合するように配置されている。従って,図2に示す積層状態では,4つのメモリアレイチップ10の各層の第1貫通電極T1は,対応する貫通電極同士が上下に重なって互いに電気的に接続し,最上位のメモリアレイチップ10の第1貫通電極T1と制御チップ20の第2貫通電極T2は,対応する貫通電極同士が上下に重なって互いに電気的に接続する。この結果,制御チップ20の第2貫通電極T2は,各層のメモリアレイチップ10の対応する第1貫通電極T1の夫々と電気的に接続している。」

オ 「【0055】
図1に示すように,メモリアレイチップ10は,不揮発性のフラッシュメモリセルを行及び列方向に複数配列してなるメモリアレイ11,メモリアレイ11内から所定のメモリ動作(書き込み動作,消去動作,読み出し動作等)の対象となる1または複数のメモリセルを行方向及び列方向に沿って各別に選択し,選択されたメモリセルに対して所定のメモリ動作に必要な電圧を印加する行選択回路12と列選択回路13,14,列選択回路の一部を構成する列選択ゲート14と接続し,選択されたメモリセルの記憶情報を読み出す読み出し回路15,読み出し回路15の読み出しデータと制御チップ20側のデータレジスタ28内に格納されている書き込みデータを比較するデータコンパレータ16,及び,メモリアレイチップ10の選択・非選択を判定するチップ選択判定回路17を備えて構成される。列選択回路13,14は列アドレスデコーダ13と列アドレスデコーダ13のデコード信号で活性化される列選択ゲート14で構成される。列選択ゲート14は,メモリアレイ11の各ビット線(図示せず)に接続し,行選択回路12を構成する行アドレスデコーダの出力は,メモリアレイ11の各ワード線(図示せず)に接続している。更に,メモリアレイチップ10上には,行選択回路12と列選択回路13,14とメモリアレイ11に所定のメモリ動作をさせるために必要な電圧源を供給するための第1電圧供給線S11と,行選択回路12と列選択回路13,14とチップ選択判定回路17に内部アドレス信号を供給するための第1アドレス信号線S12と,書き込みデータに応じた書き込みデータ信号を列選択回路13,14に供給するための第1書き込みデータ信号線S13と,選択されたメモリセルの記憶情報に応じた読み出しデータ信号を読み出し回路15から出力するための第1読み出しデータ信号線S14と,データコンパレータ16の比較結果を制御チップ側に出力するための第1比較結果信号線S15が設けられ,夫々が対応する第1貫通電極T1の上面側と電気的に接続している。」

カ 「【0061】
更に,制御チップ20上には,高電圧供給回路29から出力される電圧源をメモリアレイチップ10に供給するための第2電圧供給線S21と,アドレス入力バッファ21から出力される内部アドレス信号をメモリアレイチップ10に供給するための第2アドレス信号線S22と,データレジスタ28から出力される書き込みデータ信号をメモリアレイチップ10に供給するための第2書き込みデータ信号線S23と,メモリアレイチップ10から受け付けた読み出しデータ信号をデータ入力バッファ23に供給するための第2読み出しデータ信号線S24,メモリアレイチップ10のデータコンパレータ16から出力される比較結果をWSM27に供給するための第2比較結果信号線S25が設けられ,夫々が対応する第2貫通電極T2の上面側と電気的に接続している。」

キ 「【0067】
〈第3実施形態〉
次に,本発明装置の第3実施形態について説明する。上記第1及び第2実施形態では,制御チップ20は,機能ブロックとして,制御回路25?28,高電圧供給回路29,アドレス入力バッファ21とデータ入力バッファ23と制御入力バッファ22等の入力インターフェース回路,及び,データ出力バッファ24を備え,メモリアレイチップ10,10aが備えるメモリアレイ11,行選択回路12と列選択回路13,14,読み出し回路15,データコンパレータ16,及び,チップ選択判定回路17を備えない構成であった。しかし,第3実施形態に係る本発明装置3では,図7に示すように,制御チップ20aが,メモリアレイチップ10が備えるメモリアレイ11,行選択回路12と列選択回路13,14,読み出し回路15,データコンパレータ16,及び,チップ選択判定回路17を備える構成とする。つまり,第3実施形態における制御チップ20aは,従来のフラッシュメモリに第2貫通電極T2を設けた構成となっている。本第3実施形態では,制御チップ20aのチップサイズがメモリアレイチップ10より大きいため,図8に示すように,実装基板4上に,下から順に,制御チップ20aと1または複数のメモリアレイチップ10を積層する。」

ク 「【0072】
〈3〉上記第1実施形態において,図4及び図5に,メモリアレイチップ10と制御チップ20のチップレイアウトの一例を夫々模式的に示したが,当該チップレイアウトは一例であり,第1貫通電極T1及び第2貫通電極T2の配置場所はチップ中央に限定されるものではなく,また,制御チップ20上の外部接続用パッドT3の配置場所は,チップ周辺部に限定されるものではない。
【産業上の利用可能性】
【0073】
本発明は,不揮発性半導体記憶装置に利用可能であり,特に,1または複数のメモリアレイチップと制御チップの複数チップを備えて構成される不揮発性半導体記憶装置に有用である。」

(2) 以上を総合すると,引用例の第1実施形態を参酌しつつ,第3実施例に係るものを発明として認定すると,引用例には,以下の発明(以下「引用発明」という。)が記載されているものと認められる。

「複数のメモリアレイチップ10と制御チップ20aの複数チップが積層されたスタックドパッケージを備えて構成される不揮発性半導体記憶装置において,
メモリアレイチップ10は,メモリアレイ11と,行選択回路12と列選択回路13,14と,読み出し回路15と,第1電圧供給線S11と,第1アドレス信号線S12と,第1書き込みデータ信号線S13と,第1読み出しデータ信号線S14と,複数の第1貫通電極T1を備え,制御回路等の周辺回路がなく,メモリアレイチップ面積を縮小されているものであり,
制御チップ20aは,機能ブロックとして,制御回路25?28,高電圧供給回路29,アドレス入力バッファ21とデータ入力バッファ23と制御入力バッファ22等の入力インターフェース回路,及び,データ出力バッファ24を備え,メモリアレイ11,行選択回路12と列選択回路13,14,読み出し回路15,データコンパレータ16,及び,チップ選択判定回路17,第2貫通電極T2を備え,
メモリアレイチップ10上には,行選択回路12と列選択回路13,14とメモリアレイ11に所定のメモリ動作をさせるために必要な電圧源を供給するための第1電圧供給線S11と,行選択回路12と列選択回路13,14とチップ選択判定回路17に内部アドレス信号を供給するための第1アドレス信号線S12と,書き込みデータに応じた書き込みデータ信号を列選択回路13,14に供給するための第1書き込みデータ信号線S13と,選択されたメモリセルの記憶情報に応じた読み出しデータ信号を読み出し回路15から出力するための第1読み出しデータ信号線S14と,データコンパレータ16の比較結果を制御チップ側に出力するための第1比較結果信号線S15が設けられ,夫々が対応する第1貫通電極T1の上面側と電気的に接続され,
制御チップ20a上には,高電圧供給回路29から出力される電圧源をメモリアレイチップ10に供給するための第2電圧供給線S21と,アドレス入力バッファ21から出力される内部アドレス信号をメモリアレイチップ10に供給するための第2アドレス信号線S22と,データレジスタ28から出力される書き込みデータ信号をメモリアレイチップ10に供給するための第2書き込みデータ信号線S23と,メモリアレイチップ10から受け付けた読み出しデータ信号をデータ入力バッファ23に供給するための第2読み出しデータ信号線S24,メモリアレイチップ10のデータコンパレータ16から出力される比較結果をWSM27に供給するための第2比較結果信号線S25が設けられ,夫々が対応する第2貫通電極T2の上面側と電気的に接続され,
メモリアレイチップ10の第1貫通電極T1と制御チップ20aの第2貫通電極T2は,対応する貫通電極同士が上下に重なって,シリコン貫通孔を介して互いに電気的に接続されている不揮発性半導体記憶装置。」

4 対比・判断
(1) 対比
本願発明と引用発明とを対比する。

ア 引用発明の「メモリアレイチップ10」は,「高電圧供給回路」や,「入力インターフェース回路」などの「制御回路等の周辺回路がな」いことから,本願発明の「非コア回路が欠如して」いる「第2のメモリチップ」に相当し,そして,引用発明の「メモリアレイチップ10」は,「メモリアレイチップ面積を縮小でき」るという効果を有しており,本願発明の「第2のメモリチップ」も「チップサイズ低減を容易にする」もので,その目的も一致する。

イ したがって,引用発明の「メモリアレイチップ10」が「メモリアレイ11と,行選択回路12と列選択回路13,14と,読み出し回路15と,第1電圧供給線S11と,第1アドレス信号線S12と,第1書き込みデータ信号線S13と,第1読み出しデータ信号線S14と,複数の第1貫通電極T1を備え,制御回路等の周辺回路がなく,メモリアレイチップ面積を縮小されてい」ることは,本願発明の「第2のメモリチップが,チップサイズ低減を容易にするように少なくともいくつかの非コア回路が欠如して」いることに相当する。

ウ 引用発明の「制御チップ20a」は,本願発明の「第1のメモリチップ」に相当し,引用発明の「複数のメモリアレイチップ10と制御チップ20aの複数チップが積層されたスタックドパッケージを備えて構成される不揮発性半導体記憶装置」は,記憶装置全体として一つのシステムであることは明らかであるから,本願発明の「第1のメモリチップ,及び第2のメモリチップを含むスタックを備えるシステム」に相当する。

エ 本願発明の「第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビア」の解釈について,検討する。

オ 「間に延びる」という語は,本願明細書の段落【0007】に「複数の電気経路が,第1の不揮発性メモリチップと第2の不揮発性メモリチップの間に延びる。これらの電気経路により,第1の不揮発性メモリチップが第2の不揮発性メモリチップに,デバイス動作のために必要な信号および電圧を供給することが容易になる。」なる記載から,電気経路が延びているのである。

カ また,本願明細書の段落【0025】には,「シリコン貫通ビア(Through-Silicon Via)(TSV)と記載されている。

キ そうすると,本願発明の「第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビア」は,「第1のメモリチップと前記第2のメモリチップ」の電気経路が,各チップのシリコンを貫通するビア「の間で延びる」,すなわち電気的に接続がなされていると解するのが適当である。

ク 以上から,引用発明の「メモリアレイチップ10の第1貫通電極T1と制御チップ20aの第2貫通電極T2は,対応する貫通電極同士が上下に重なって,シリコン貫通孔を介して互いに電気的に接続されている」ことは,本願発明の「第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビア」があることに相当する。

ケ 引用発明は,「制御チップ20a上」の「高電圧供給回路29から出力される電圧源をメモリアレイチップ10に供給するための第2電圧供給線S21」及び「アドレス入力バッファ21から出力される内部アドレス信号をメモリアレイチップ10に供給するための第2アドレス信号線S22と,データレジスタ28から出力される書き込みデータ信号をメモリアレイチップ10に供給するための第2書き込みデータ信号線S23」が「夫々が対応する第2貫通電極T2の上面側と電気的に接続され」,「メモリアレイチップ10上」の「電圧源を供給するための第1電圧供給線S11」及び「行選択回路12と列選択回路13,14とチップ選択判定回路17に内部アドレス信号を供給するための第1アドレス信号線S12と,書き込みデータに応じた書き込みデータ信号を列選択回路13,14に供給するための第1書き込みデータ信号線S13」を,「夫々が対応する第1貫通電極T1の上面側と電気的に接続」し,「対応する」「メモリアレイチップ10の第1貫通電極T1と制御チップ20aの第2貫通電極T2」「同士が上下に重なって互いに電気的に接続」することにより,「電圧源」及び「信号」を「供給」しているものである。

コ そうすると,引用発明の「メモリアレイチップ10上には,行選択回路12と列選択回路13,14とメモリアレイ11に所定のメモリ動作をさせるために必要な電圧源を供給するための第1電圧供給線S11と,行選択回路12と列選択回路13,14とチップ選択判定回路17に内部アドレス信号を供給するための第1アドレス信号線S12と,書き込みデータに応じた書き込みデータ信号を列選択回路13,14に供給するための第1書き込みデータ信号線S13と,選択されたメモリセルの記憶情報に応じた読み出しデータ信号を読み出し回路15から出力するための第1読み出しデータ信号線S14と,データコンパレータ16の比較結果を制御チップ側に出力するための第1比較結果信号線S15が設けられ,夫々が対応する第1貫通電極T1の上面側と電気的に接続され, 制御チップ20a上には,高電圧供給回路29から出力される電圧源をメモリアレイチップ10に供給するための第2電圧供給線S21と,アドレス入力バッファ21から出力される内部アドレス信号をメモリアレイチップ10に供給するための第2アドレス信号線S22と,データレジスタ28から出力される書き込みデータ信号をメモリアレイチップ10に供給するための第2書き込みデータ信号線S23と,メモリアレイチップ10から受け付けた読み出しデータ信号をデータ入力バッファ23に供給するための第2読み出しデータ信号線S24,メモリアレイチップ10のデータコンパレータ16から出力される比較結果をWSM27に供給するための第2比較結果信号線S25が設けられ,夫々が対応する第2貫通電極T2の上面側と電気的に接続され, メモリアレイチップ10の第1貫通電極T1と制御チップ20aの第2貫通電極T2は,対応する貫通電極同士が上下に重なって互いに電気的に接続されている」ことは,本願発明の「前記第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビアを備え,前記シリコン貫通ビアにより,前記第1のメモリチップが前記第2のメモリチップに,デバイス動作のために必要な信号および電圧を供給すること」に相当する。

したがって,本願発明と引用発明とは,

(一致点)
「第1のメモリチップ,および
第2のメモリチップ
を含むスタック
を備えるシステムであって,前記第2のメモリチップが,チップサイズ低減を容易にするように少なくともいくつかの非コア回路が欠如しており,さらに
前記第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビアを備え,前記シリコン貫通ビアにより,前記第1のメモリチップが前記第2のメモリチップに,デバイス動作のために必要な信号および電圧を供給することが容易になるシステム。」
である点で一致し,以下の点で相違する。

(相違点)
本願発明は,「前記複数のシリコン貫通ビアは,前記第1のメモリチップのコア回路の領域の縁部に沿って配置されており, 前記複数のシリコン貫通ビアは,前記第2のメモリチップのコア回路の領域の縁部に沿って配置されており,さらに, 前記複数のシリコン貫通ビアは,前記第2のメモリチップの縁部に沿って配置されている」のに対して,引用発明は「シリコン貫通ビア」の形成場所について特定されていない点。

(2) 判断
ア 相違点について
(ア) 3(1)クによれば,引用例には,「第1貫通電極T1及び第2貫通電極T2の配置場所はチップ中央に限定されるものではな」い旨の記載があり,引用発明において,第1,第2の貫通電極がチップ中央でない箇所(チップの周縁部も含まれる)に形成しても良いことが示唆されている。

(イ) また,半導体チップ間を接続する貫通ビアをチップの周縁部に形成することは,以下の周知例1,2にも記載されているように当該技術分野において周知技術である。

(ウ) 以上から,貫通ビアの形成箇所についてチップ中央に限定されない引用発明において,貫通ビアをチップの周縁部に形成するという上記周知技術を勘案し,シリコン貫通ビアを第2のメモリチップの縁部であり,第1,第2のメモリチップのコア回路の領域の縁部に配置することは,当業者が容易になし得たことである。

a 周知例1:特開2004-327474号公報
本願の優先権主張の日前に国内において頒布された特開2004-327474号公報の図2には,以下の記載があると認められる。

(a)図2から,貫通電極がDRAMチップ(201a?201c)の縁部に設けられていることが看取できる。

b 周知例2:2005-210106号公報
本願の優先権主張の日前に国内において頒布された2005-210106号公報には,図1とともに,以下の記載がある。

(a)「【0020】
以下,図面を参照し,本発明の実施形態例に基づいて,本発明を更に詳細に説明する。図1は,本発明の半導体装置を斜視図で示している。この半導体装置100は,IFチップ101と,その上に積層された3つの半導体チップ110(0)?110(3)とを有し,各チップ間は,電源線を構成する電源貫通電極121と,グランド線を構成するグランド貫通電極122と,チップ外信号線を構成する信号貫通電極123とによって接続されている。電源貫通電極121,グランド貫通電極122,及び,信号貫通電極123は,それぞれ半導体チップ110の周縁部に形成される。」

(b) 図1には,複数のDRAMが形成された半導体チップ110が複数の電源貫通電極121,グランド貫通電極122,信号貫通電極123で接続されており,それら貫通電極が半導体チップ110の縁部に形成されていることが看取できる。

(3) 判断についてのまとめ
以上検討したとおり,本願発明は,周知の技術を勘案し,引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって,本願発明は特許法第29条第2項の規定により特許を受けることができない。

第5 むすび
以上のとおり,本願の請求項1に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから,他の請求項に係る発明について検討するまでもなく,本願は拒絶をすべきものである。

よって,結論のとおり審決する。
 
審理終結日 2014-06-10 
結審通知日 2014-06-16 
審決日 2014-06-26 
出願番号 特願2011-550388(P2011-550388)
審決分類 P 1 8・ 121- WZ (G11C)
最終処分 不成立  
前審関与審査官 小林 紀和  
特許庁審判長 鈴木 匡明
特許庁審判官 加藤 浩一
西脇 博志
発明の名称 マスタデバイスを含む積み重ね半導体デバイス  
代理人 村山 靖彦  
代理人 渡邊 隆  
代理人 木内 敬二  
代理人 志賀 正武  
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