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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1294329
審判番号 不服2013-18350  
総通号数 181 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-01-30 
種別 拒絶査定不服の審決 
審判請求日 2013-09-24 
確定日 2014-11-28 
事件の表示 特願2007-507219「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成18年 9月14日国際公開、WO2006/095890〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2006年3月7日(優先権主張2005年3月7日、日本国)を国際出願日とする出願であって、平成24年4月12日付けの拒絶理由通知に対して、同年6月18日に意見書及び手続補正書が提出され、同年12月26日付けの最後の拒絶理由通知に対して、平成25年3月8日に意見書及び手続補正書が提出されたが、同年8月28日付けで前記平成25年3月8日に提出された手続補正書でした手続補正が却下されるとともに、同日付けで拒絶査定がなされ、これに対し、同年9月24日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出されたものである。


第2.補正却下の決定
[補正却下の決定の結論]
平成25年9月24日に提出された手続補正書によりなされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1.本件補正の内容
本件補正は、平成24年6月18日に提出された手続補正書で補正された特許請求の範囲及び明細書を補正するものであり、このうち、独立請求項である請求項1についてする補正の内容は以下のとおりである。

〈補正事項1〉
本件補正前の請求項1の「基板上にゲート絶縁膜を介して形成された第1のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備える」との記載を、本件補正後の請求項1にあっては「基板上にゲート絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備え」と補正する。

〈補正事項2〉
本件補正前の請求項1の「前記ゲート絶縁膜には、トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層が含まれ」、「前記ゲート絶縁膜は、一部分又は全体にシリコン酸化膜を有し」との記載を、本件補正後の請求項1にあっては「前記ゲート絶縁膜は、トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」と補正する。

〈補正事項3〉
本件補正前の請求項1の「前記第1のゲート電極が、前記トラップサイト含有層を有するゲート絶縁膜上に、前記トラップサイト含有層の少なくとも大部分を覆うように形成されている」との記載を、本件補正後の請求項1にあっては「前記第1のゲート電極は前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され」と補正する。

〈補正事項4〉
本件補正後の請求項1に、「前記第2のゲート電極は前記第1のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」という事項を追加する。

2.新規事項の追加の有無及び本件補正の目的
(1)補正事項1及び補正事項4について
ア.補正事項1及び補正事項4の補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面(以下、これらを「当初明細書等」という。また、前記明細書を「当初明細書」という。)の、「図5を参照すると、本発明の第5の実施例によるメモリセル25においては、第1のゲート電極6は、トラップサイト5を内部に有するシリコン酸化膜3上に形成され、第2のゲート電極8は、トラップサイトが意図的には導入されてはいないゲート絶縁膜7上形成されている。
この第5の実施例による構造の一変形例として、第1のゲート電極6と第2のゲート電極8との間の基板表面にソース・ドレイン領域となるn型拡散層を形成するようにしてもよい。
図6を参照すると、本発明の第6の実施例によるメモリセル25においては、第1のゲート電極6は、トラップサイト5を内部に有するシリコン酸化膜3上に形成され、第2のゲート電極8は、トラップサイトが意図的には導入されてはいないゲート絶縁膜7上形成されている。そして、第2のゲート電極8は、その一部が第1のゲート電極6上に載り上げるように形成されている。
図7を参照すると、本発明の第7の実施例によるメモリセル26においては、第2のゲート電極8は、トラップサイトが意図的には導入されてはいないゲート絶縁膜7上形成されている。第1のゲート電極8の両サイドに、第1のゲート電極6がトラップサイト5を内部に有するシリコン酸化膜3上に側壁膜形状に形成されている。
第1のゲート電極6と第2のゲート電極8との間の絶縁膜もトラップサイトを内部に有するシリコン酸化膜であってもよい。また、第1のゲート電極6下の基板表面領域内に低不純物濃度領域が形成されていてもよい。」という記載、図5、図6及び図7に基づくと認められる。
したがって、補正事項1及び補正事項4の補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、当初明細書等に記載した事項の範囲内においてなされたものである。
よって、補正事項1及び補正事項4の補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)の規定に適合する。

イ.補正事項1及び補正事項4の補正は、「不揮発性のメモリセル」が、補正後の請求項1にあっては、「第1のゲート電極」に加えて「第2のゲート電極」を「有する」こと、さらに、前記「第2のゲート電極」は「前記第1のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」ことを限定するものである。
そして、前記ア.で示した当初明細書の記載から明らかなとおり、本願明細書には、「第1のゲート電極」に加えて「前記第1のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆う」ように形成されている「第2のゲート電極」を「有する」ことで、特別の課題を解決しようとすることは、記載されていない。したがって、発明の産業上の利用分野及び解決しようとする課題は、補正前の請求項1に係る発明と補正後の請求項1に係る発明とで、同一であると認められる。
よって、補正事項1及び補正事項4の補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる「特許請求の範囲の減縮」を目的とするものに該当する。

(2)補正事項2について
ア.補正事項2の補正は、「含まれ」という受動的な記載を「含む」という能動的な記載に改めるとともに、これに伴い、冗長な語句を省略したものであるから、実質的な内容の変更を伴わない補正である。
したがって、補正事項2の補正が、当初明細書等に記載した事項の範囲内においてなされたものであることは、明らかである。
よって、補正事項2の補正は、特許法第17条の2第3項の規定に適合する。

イ.上記と同じ理由から、補正事項2の補正は、特許法第17条の2第4項第4号に掲げる「明りようでない記載の釈明」を目的とするものに該当する。
よって、補正事項2の補正は、特許法第17条の2第4項の規定に適合する。

(3)補正事項3について
ア.補正事項3の補正は、「前記第1のゲート電極が」という記載を「前記第1のゲート電極は」という記載に改めるとともに、これに伴い、2箇所の「、」を削除しただけのものであるから、実質的な内容の変更を伴わない補正である。
したがって、補正事項3の補正が、当初明細書等に記載した事項の範囲内においてなされたものであることは、明らかである。
よって、補正事項3の補正は、特許法第17条の2第3項の規定に適合する。

イ.上記と同じ理由から、補正事項3の補正は、特許法第17条の2第4項第4号に掲げる「明りようでない記載の釈明」を目的とするものに該当する。
よって、補正事項3の補正は、特許法第17条の2第4項の規定に適合する。

3.独立特許要件
以上のとおり、本件補正は、特許法第17条の2第4項第2号に掲げる「特許請求の範囲の減縮」を目的とする補正を含んでいる。
そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項1に係る発明について検討する。

(1)補正発明
本件補正後の請求項1に係る発明(以下「補正発明」という。)は、平成25年9月24日に提出された手続補正書により補正された特許請求の範囲の請求項1に記載される次のとおりのものである。

「基板上にゲート絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備え、
前記ゲート絶縁膜は、トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し、
前記トラップサイト含有層は前記シリコン酸化膜内部、外部、または境界領域に形成され、前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種であり、
前記第1のゲート電極は前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され、
前記第2のゲート電極は前記第1のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されていることを特徴とする半導体装置。」

(2)原査定の拒絶の理由
ア.これに対して、原査定の根拠となった平成24年12月26日付けの最後の拒絶理由通知の概要は、以下のとおりである。

「A.この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・請求項1?34
・引用文献等 1、2、3、4、5、6、7
・備考
……(中略)……
したがって、引用文献1、2に記載の金属を含む不純物が添加されたトラップサイト含有層、引用文献3?7に記載のトラップサイト含有層に適用しようとすることは、当業者にとって格別なこととは云えない。
引 用 文 献 等 一 覧
1.D.R.Young et al.,Electrontrapping characteristics of W in SiO2,J.Appl.Phys.,米国,American Institute of Physics,1977年 8月 1日,Vol.48, Issue 8,pp.3425-3427
2.特開昭55-142488号公報
3.国際公開第2004/095526号
4.特開2004-104124号公報
5.特開2003-68891号公報
6.特開2004-40064号公報
7.特開2004-47936号公報」

イ.そこで、補正発明が特許出願の際独立して特許を受けることができるものかどうかを、本件補正によって、上記の拒絶の理由が解消したか解消していないかを検討することで、検討する。

(3)引用例の記載と引用発明
(3-1)引用例1
ア.原査定の根拠となった最後の拒絶理由通知において「引用文献6」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開2004-40064号公報(以下「引用例1」という。)には、「不揮発性メモリとその製造方法」(発明の名称)に関して、図1(a)?図9とともに、次の記載がある(下線は、参考のため、当審において付したものである。以下同様である。)。

a.「【0005】
16年後に、MONOSメモリのキャリア捕獲準位へチャネルホット電子注入により電子を蓄積し、その電子電荷をホットホールで中和した具体例がC.Hu等により開示されている(文献3:T.Y.Chan、K.K.Young、Chenming Hu 著、“A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device(真の単一トランジスタ酸化膜-窒化膜-酸化膜EEPROM装置)”、IEEE Electron Device Letters、Vol.EDL-8、No.3、1987、p.93-95を参照)。このC.Huによる試行は、電子電荷保持時間を改善する為にMONOSの半導体側酸化膜(底部酸化膜)を厚くした結果、トンネルではキャリア捕獲準位への電子注入およびキャリア捕獲準位からの電子放出が非常に遅くなった為に林等が浮遊ゲートで試行した方法をMONOSに適用したものである。
……(中略)……
【0007】
【発明が解決しようとする課題】
前記C.Hu等によって試行されたホットホールによるMONOSの蓄積電子の中和は次のような問題点があった。すなわち、
1.ホットホールが注入されるキャリア捕獲準位の位置とチャネルホット電子が注入されているキャリア捕獲準位の位置が必ずしも一致しないので、蓄積された電子と同量のホールを注入しても電子電荷はミクロな位置関係では中和されず、電子とホールがダイポールとしてお互いに残ってしまう。これは続く電子、ホールの注入の再現性を悪くする。
2.ホットホール注入のためのゲート及びドレイン等のバイアス電位を最適に選ばないと、注入されるホールの量が蓄積電子の量に対して容易に過不足を生ずる。
3.既に捕獲準位に蓄積されている電子の量によって上記最適バイアス電位が異なる。
4.注入されたホットホールは注入バイアス電位によっては不安定(注入後、分、時間レベルでゲート閾値電圧が経時変化する)となる。」

b.「【0012】
【課題を解決する為の手段】
以下本発明の適用される不揮発性メモリは、少なくとも、
第1の導電形の第1の半導体領域と、
該第1の半導体領域上に順次形成された底部絶縁膜と中間膜と頂部絶縁膜とからなる第1のゲート絶縁膜と、
該ゲート絶縁膜上に設けられた第1の導電ゲートと、
から構成され、更に該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所に、離散化したキャリア捕獲サイトを設けた構成からなる。
【0013】
前記離散化した捕獲サイトは前記中間膜内及び前記界面のうち少なくとも一箇所に存在する電子的な捕獲準位で電子的に…電子、正孔を捕獲するエネルギー準位として…構成することも出来るが、互いに絶縁された微小粒子で物質として構成することも出来る。前記電子的な捕獲準位は前記中間膜を含む3層構造を積層する成膜過程で形成される。前記微小粒子は中間膜よりは導電性が高い物質で構成される。
【0014】
前記MONOS構造は文字通りに解釈すれば、第1の導電ゲートが金属電極、底部絶縁膜が酸化膜、中間膜が窒化膜、頂部絶縁膜が酸化膜に該当するが、一般には浮遊ゲートに対する記憶手段の分類の為の代名詞に使われている場合が多い。本発明でもMONOSの“M”は金属には限らず、不純物を添加した導電性の多結晶シリコン、窒化チタンTiN、タングステンW等の金属以外の導電膜で構成したものも含む。“ONO”は3層ゲート絶縁膜の代名詞として使用する。
【0015】
本発明では、捕獲電子または捕獲正孔の放出の容易な電子構造を底部絶縁膜に作り込むことで前記課題を解決する。即ち、前記底部絶縁膜はその電子親和力(electron affinity)において該中間膜に接する側を該第1の半導体領域に接する側より大きく構成することにより、読み出し時における該第1の半導体領域からの電子の注入の増加を抑えた状態で、底部絶縁膜を通した該電子の捕獲サイトからの電子の放出を容易とする。」

c.「【0018】
図1ではバンド構造を判り易くする為に、半導体表面がフラットバンドとなる様、導電ゲートへわずかな電位を与えている。図1(a)は底部絶縁膜の電子親和力χbが半導体側χbsも中間膜側χbmも大きい場合、図1(b)は底部絶縁膜の電子親和力χbが半導体側χbsも中間膜側χbmも小さい場合、図1(c)は底部絶縁膜の電子親和力χbが半導体側χbsは(a)と同様に大きく、中間膜側χbmは(b)と同様に小さい場合を示す。本発明では図1(c)の電子構造をとる。図1(c)では底部絶縁膜の伝導帯が中間膜側と半導体側との間で直線で変化しているが、曲線でも本発明の効果は実現される。
【0019】
図2は導電ゲートにキャリア捕獲準位から電子を放出する極性の電位を与えた時(消去バイアス状態)のエネルギーバンドダイアグラムを示す。図2(a)、図2(b)、図2(c)の底部絶縁膜の電子親和力χbs、χbmの大小関係はそれぞれ図1(a)、図1(b)、図1(c)と同じである。
【0020】
図3は導電ゲートに読み出し電位を与えた時(読み出しバイアス状態)のエネルギーバンドダイアグラムを示す。読み出し時には半導体表面にチャネルが誘起される極性の電位を与える。図3(a)、図3(b)、図3(c)の底部絶縁膜の電子親和力χbs、χbmの大小関係は図1(a)、図1(b)、図1(c)と同じである。
【0021】
図2を参照すると、キャリア捕獲準位から放出される電子が底部酸化膜をFNトンネルまたは直接トンネルにより半導体へ輸送され易い電子構造は放出される電子に対する中間膜側からみたエネルギーバリアEBmerの低い図2(b)、図2(c)である。
【0022】
一方、図3を参照すると、読み出し時に半導体から電子が注入されて、キャリア捕獲準位
に蓄積されてしまう虞の大きい(読み出しディスターブの大きい)電子構造は、半導体側からみた電子に対するエネルギーバリアEB1rの小さい図3(b)である。したがって、読み出しディスターブの少ない、電子放出の相対的に容易な電子構造は図1(c)の構造である。
【0023】
さらに図1を参照すると、図1は導電ゲートへ電位が半導体に対してほぼゼロ電位即ち記憶保持の状態を示し、キャリア捕獲準位に捕獲された電子が半導体へトンネル輸送される確率に対する障壁EBmrtが高いのは図1(a)と図1(c)である。
【0024】
したがって、底部絶縁膜の電子親和力が半導体側は(a)と同様に大きく、中間膜側は(b)と同様に小さい本発明の電子構造(c)がキャリア捕獲準位からの電子放出が比較的速いまたは低ゲート電圧で可能で、読み出しディスターブが比較的少なく、記憶保持も比較的良い。」

d.「【0026】
【発明の実施の形態】
前記電子構造を実施する材料構造例として、MONOS構造を例に取ると、前記底部絶縁膜がシリコン酸化膜、前記中間膜がシリコン窒化膜、前記頂部絶縁膜がシリコン酸化膜で構成され、該底部シリコン酸化膜は窒化され、その中間膜側における窒化率を前記第1の半導体領域側より大きくすることで前記電子構造を具現化することが出来る。この例の場合は、電子親和力において該中間膜に接する側を該第1の半導体領域に接する側より大きくする事ができるのと、前記底部絶縁膜をその価電子帯頂部に関して該中間膜に接する側の電子エネルギーを該第1の半導体領域に接する側より大きく構成することが出来るのとの両方が実現できる。」

e.「【0039】
【実施例】
本発明を実施した簡単なメモリ構造を図5に示す。第1の半導体領域100は基板10の表面部分に設けられている。基板はSOI(silicon on insulator)基板の様に絶縁性の支持基板でもよいし、半導体基板でもよい。半導体基板の場合は第1の半導体領域と同一導電形の半導体基板でもよいし、第1の半導体領域と逆導電形の半導体基板でもよい。後者の場合は第1の半導体領域は通常ウエル(well)と呼ばれる領域として半導体基板表面に形成される。
【0040】
第1の半導体領域100上に底部絶縁膜211、中間膜212、頂部絶縁膜213が順次積層され、第1のゲート絶縁膜210を形成する。更にその上に第1の導電ゲート310が設けられる。底部絶縁膜211は中間膜側の電子親和力が第1の半導体側に較べて大きい。これで本発明の基本的な構造は完成される。これを第1の実施例とする。
【0041】
必要に応じて、図6のように第2の半導体領域120が第1導電ゲートの一方の側に第1の半導体に接して設けられる。これを第2の実施例とする。更に必要に応じて図7のように第3の半導体領域130が第1導電ゲートの他方の側に第1の半導体に接して設けられる。これを第3の実施例とする。
これら第2、3の半導体領域120、130の位置は第1の半導体表面上でも表面内でもよい。第2および第3の半導体領域は不純物原子のイオン注入、不純物を添加したエピタキシアル成長などで形成される。
【0042】
第2および第3の半導体領域は基板10が半導体である場合は第1の半導体領域100と逆導電形に設計される。しかし、基板が絶縁性のSOI基板のような場合は、第1の半導体領域100を高抵抗率とすることが出来、第1の半導体領域との間のリーク電流を小さ
く押さえることが可能であるので、pチャネルまたはnチャネル用のドレイン・ソースなど、用いる目的に応じてp形またはn形半導体のいずれとする事も出来る。
……(中略)……
【0049】
このようなバイアス条件を整える事で、チャネルのキャリアをエネルギーバリアEB1rを越えて、キャリアトラップ準位などのキャリア捕獲サイトへ注入する事が出来る。これがチャネルホットキャリア注入(CHE)注入である。他の原理で発生したホットキャリアも含めて、ホットキャリアの場合は、底部絶縁膜中をキャリアがトンネル輸送される必要が無いので、低部絶縁膜は厚く設計しても書き込み速度の低下は少ない。
これを第5の実施例とする。第5の実施例は図7および後述の図8、図9、図10の断面構造で実施可能である。」

f.「【0051】
図8は本発明の第6の実施例の断面構造例で、
前記第1の半導体領域100上に第1のゲート絶縁膜210と隣接して設けられた第3のゲート絶縁膜230と、前記第1の導電ゲート310と電気的に絶縁されかつ並置された状態で該第3のゲート絶縁膜上に設けられた第3の導電ゲート330と、更に要すれば前記第1の導電ゲートから絶縁されてかつ一部重畳した位置関係で第1の半導体領域へ接触した第2の半導体領域120と、前記第3の導電ゲートから絶縁されてかつ一部重畳した位置関係で第1の半導体領域へ接触した第3の半導体領域130と、をさらに設け、該第2の半導体領域と第3の半導体領域は前記第1導電ゲートと前記第3導電ゲートとを間に挟んで離間している。」

g.「【0104】
本発明によれば、読み出しディスターブを大幅に悪化させず、捕獲準位からキャリアの排出を速くすることが出来るので、NANDストリングのように当該ストリング内のセルを読み出すときに読み出さないセルまで導電ゲートに読み出しバイアスを印加するアレイまたはストリング構成の場合は、厚膜化した底部絶縁膜に本発明の電子構造を適用したセルを用いる事によって、読み出しディスターブをおさえてかつ消去速度を落とさないアレイまたはストリングの実現が可能である。
本発明の電子構造を有する底部絶縁膜を用いることにより、消去時間、電圧が同じでも、
底部絶縁膜厚を増加することができるので、記憶保持特性は改善することができる。」

h.図1(a)?図1(c)には、
・電子親和力は、真空準位(Vacuum level)と伝導帯との間のエネルギー差であること、
・図1(a)及び図1(b)の電子構造においては、底部絶縁膜の半導体側の電子親和力「χbs」は底部絶縁膜の中間膜側の電子親和力「χbm」と等しいものの、電子親和力「χbs」及び「χbm」の大きさは、図1(b)のほうが図1(a)より大きいこと、
・図1(c)の電子構造においては、底部絶縁膜の中間膜側の電子親和力「χbm」は、底部絶縁膜の半導体側の電子親和力「χbs」より大きいこと、
・底部絶縁膜の半導体側の伝導帯CBbsと、中間膜中ないし中間膜と頂部絶縁膜界面に形成されたキャリア捕獲準位TLmないしTLtとの間のエネルギー差である障壁EBmrtは、図1(b)が最も小さく、図1(a)と図1(c)はそれより大きい、同程度の大きさであること、
が図示されている。

i.図2(a)?図2(c)には、
・底部絶縁膜の中間膜側の伝導帯CBbmと中間膜と頂部絶縁膜界面に形成されたキャリア捕獲準位TLtとの間のエネルギー差であるエネルギーバリアEBmerは、図2(a)が最も大きく、図2(b)と図2(c)はそれより小さい、同程度の大きさであること、
が図示されている。

j.図3(a)?図3(c)には、
・底部絶縁膜の半導体側の伝導帯CBbsと、半導体と底部絶縁膜との界面における半導体の伝導帯CBsとの間のエネルギー差であるエネルギーバリアEBlrは、図3(b)が最も小さく、図3(a)と図3(c)はそれより大きい、同程度の大きさであること、
が図示されている。

k.図8には、
・第1のゲート絶縁膜210と第3のゲート絶縁膜230は第1の半導体領域100上に互いに隣接して設けられていること、
・前記第1のゲート絶縁膜210は、底部絶縁膜211と中間膜212と頂部絶縁膜213とがこの順で積層された3層構造の膜であること、
・第1の導電ゲート310と第3の導電ゲート330の間には層231が介在していること、
・前記第1の導電ゲート310は、前記底部絶縁膜211と中間膜212と頂部絶縁膜213からなる前記第1のゲート絶縁膜210の全体を覆っていること、
・前記第3の導電ゲート330は、その一部が前記第1の導電ゲート310に載り上げるように形成されていること、
が図示されている。

イ.前記ア.のc.で摘記した記載事項からは、「底部絶縁膜の電子親和力」は、「半導体側」が「大きく」、「中間膜側」は「小さい」との事項が導かれる。
これは、引用例1の段落【0015】の「前記底部絶縁膜はその電子親和力(electron affinity)において該中間膜に接する側を該第1の半導体領域に接する側より大きく構成する」及び段落【0026】の「電子親和力において該中間膜に接する側を該第1の半導体領域に接する側より大きくする」という記載と矛盾する。さらに、「本発明の電子構造」(引用例1の「図面の簡単な説明」の記載)を図示する図1(c)に、h.で指摘したように、底部絶縁膜の中間膜側の電子親和力「χbm」は、底部絶縁膜の半導体側の電子親和力「χbs」より大きいことが図示されていることとも、矛盾している。
また、前記ア.のc.で摘記した記載事項のうち、段落【0021】の「エネルギーバリアEBmer」に関する記載は、同i.で指摘した図2(a)?図2(c)の図示内容と一致し、段落【0022】の「エネルギーバリアEBlr」に関する記載は、同j.で指摘した図3(a)?図3(c)の図示内容と一致し、段落【0023】の「障壁EBmrt」に関する記載は、同h.で指摘した図1(a)?図1(c)の図示内容と一致している。
すなわち、前記ア.のc.で摘記した記載事項のうち、「底部絶縁膜の電子親和力」に関する記載だけが、引用例1における他の開示内容と整合していない。
したがって、前記ア.のc.で摘記した、たとえば段落【0024】の「底部絶縁膜の電子親和力が半導体側は(a)と同様に大きく、中間膜側は(b)と同様に小さい本発明の電子構造(c)」という記載は、前記段落【0015】及び段落【0026】に記載されるように、“底部絶縁膜の電子親和力が半導体側は(a)と同様に小さく、中間膜側は(b)と同様に大きい本発明の電子構造(c)”の誤記であると認められる。

ウ.したがって、前記ア.のa.?k.から、引用例1には、次の発明(以下「引用発明1」という。)が記載されているといえる。

「SOI基板の表面部分に設けられた第1の半導体領域100上に互いに隣接して設けられた、第1のゲート絶縁膜210と第3のゲート絶縁膜230と、
前記第1のゲート絶縁膜210は、前記第1の半導体領域100上に順次形成された底部絶縁膜211と中間膜212と頂部絶縁膜213とからなり、
前記底部絶縁膜211はシリコン酸化膜で構成されて、その電子親和力は前記第1の半導体領域100側に較べて前記中間膜212側が大きく、
前記中間膜212はシリコン窒化膜で構成され、
前記中間膜212内、前記中間膜212と前記底部絶縁膜211の界面、前記中間膜212と前記頂部絶縁膜213の界面のうちの少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ、
前記第1のゲート絶縁膜210の上に形成された第1の導電ゲート310と、
前記第1の導電ゲート310と電気的に絶縁されかつ並置された状態で、前記第3のゲート絶縁膜230上に設けられるとともに、その一部が前記第1の導電ゲート310に載り上げるように形成された第3の導電ゲート330と、
を備え、さらに、
前記第1の導電ゲート310から絶縁されてかつ一部重畳した位置関係で前記第1の半導体領域100へ接触した第2の半導体領域120と、
前記第3の導電ゲート330から絶縁されてかつ一部重畳した位置関係で前記第1の半導体領域100へ接触した第3の半導体領域130とを設け、
前記第2の半導体領域120および第3の半導体領域130は、前記第1導電ゲート310と前記第3導電ゲート330とを間に挟んで離間しており、ドレイン・ソースとして用いることを特徴とする不揮発性メモリ。」

(3-2)引用例2
ア.原査定の根拠となった最後の拒絶理由通知において「引用文献5」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開2003-68891号公報(以下「引用例2」という。)には、「半導体記憶素子、半導体装置及びその制御方法」(発明の名称)に関して、図1?図13とともに、次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は、半導体記憶素子及び半導体装置に関する。
……(中略)……
【0003】
【発明が解決しようとする課題】信頼性確保のため、フラッシュメモリでは、膜厚方向にスケーリングを行うことができない。したがって、使用電圧の低電圧化がおこなえない。また同様に信頼性確保のため、電荷のリークが起こりにくいシリコン基板を直接熱酸化して作成する酸化膜を通して電子の移動を行わねばならず、正負の大電圧の使用が避けられない。このため、周辺回路、特に電源部分の面積が増大し、結果として、メモリセルの面積の占有率が低下し、微細化してもチップ面積が縮小できないという問題が残る。メモリセル面積の占有率低下によるコスト上昇は、比較的容量の小さい、機器組み込み用途向けのフラッシュ混載ロジック回路などでは大きな問題となる。
【0004】本発明の目的とするところは、信頼性を確保しつつ、必要とする電圧の種類が少なく、かつその電圧が低い記憶素子構造を提供することである。この記憶素子をもちいることで、半導体記憶装置の周辺回路の構成を単純化し、チップ面積を縮小することが可能となる。すなわち、低コストな半導体記憶装置を実現する方法を提供することが可能となる。」

b.「【0008】
【発明の実施の形態】(実施例1)以下には、本発明の具体的な実施例による半導体素子及び半導体装置を説明する。
【0009】図1には、本実施例による記憶素子の断面構造を示す。
【0010】P型シリコン基板(A1)に、n型のウェル領域(A2)が設けられており、さらにその中にp型のウェル領域(A3)が設けられる3重ウェル構造を持つ。p型ウエル(A3)内にn型のソース領域(A4)、ドレイン領域(A5)があり、チャネル(A6)上にSiO_(2)からなる厚さ6nmの絶縁膜(A7)を介して電荷蓄積領域となるシリコンの平均径10nmの微少結晶粒(A8)が複数ならべられている。チャネルと電荷蓄積領域の電位を制御するn型多結晶シリコンのゲート電極(A9)が設けられており、シリコン微少結晶粒(A8)とゲート電極(A9)の間は下から順に厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のいわゆるONO構造の絶縁膜(A10)からなる。シリコン微小結晶粒(A8)とゲート電極(A9)の間は、ONO構造ではなく、9nmのSiO_(2)からなる絶縁膜にすることも可能である。
……(中略)……
【0017】多数回の情報の書き換えは、多数回の電圧ストレスを印加することである。この電圧ストレスの累積によって、SiO_(2)からなる絶縁膜に劣化がおこり、低電界でも電子がリークしやすくなる。この劣化の度合いは、基板を酸化して作られるSiO_(2)よりも、CVDで形成されるSiO_(2)の方が激しい。したがって、通常のフラッシュメモリでは、安定して電荷を蓄積するため、情報の書き換えには基板を酸化して作られるSiO_(2)からなる絶縁膜にしか電圧ストレスを印加することができない。すなわち、信頼性を確保するためには、電子の移動は、基板と電荷蓄積領域の間に限定しなければならない。
【0018】これに対して本実施例では、電荷蓄積領域が複数のシリコン微小結晶粒から成る。電圧ストレスによって絶縁膜が劣化し、低電界でリークが生じるようになった後でも、リークするのは、このリークパス上に存在するシリコン微小結晶粒にたくわえられている電荷のみである。その他の大部分のシリコン微小結晶粒では、安定して電荷を保持しつづけることが可能であるため、素子全体として良好な電荷保持特性を持つことになる。したがって、電圧ストレスに弱いCVDで形成されたSiO_(2)に電圧ストレスをかけても、本実施例では、通常フラッシュメモリと同程度の電荷保持特性を確保することができる。すなわち、基板と電荷蓄積領域の間だけではなく、電荷蓄積領域からゲート電極の間でも電子の移動は可能である。」

c.「(実施例2)図3は本発明における第2の実施例による記憶素子の断面構造図を示す。
【0023】p型のウェル(A11)に設けられたn型のソース領域(A12)およびドレイン領域(A13)があり、チャネル(A14),(A15)上に厚さ5nmの絶縁膜(A16)を介して、電荷蓄積領域であるシリコンの平均径10nmの微少結晶粒(A17)が複数ならべられている。チャネルの一部(A15)とシリコン微少結晶粒(A17)の電位を制御するn型多結晶シリコンの第1のゲート(A18)が設けられており、シリコン微少結晶粒(A17)と第1のゲート電極(A18)の間は下から順に厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のいわゆるONO構造の絶縁膜(A19)からなる。また、チャネル領域の一部(A14)の電位を制御する第2のゲート(A20)がある。
【0024】図3に対応した回路図における表現を図4に示す。第1のゲート(A18)、第2のゲート(A20)、ソース領域(A12)、ドレイン(A13)、シリコン微少結晶粒からなる電荷記憶領域(A17)に各々対応する番号をつけている。」

d.「【0025】次に本実施例の動作を説明する。本実施例では第2のゲート電極(A20)を補助電極として用いることで電荷蓄積領域(A17)へのホットエレクトロン注入を高効率で行う。
【0026】まず、書き込み動作を説明する。書き込みたい情報に応じてドレイン領域(A13)に印加する電圧を設定する。ここでは電荷を多く注入する条件を情報“1”に対応させ、注入電荷のより少ない状態を情報“0”に対応させることとする。情報“1”書き込みではホットエレクトロン発生に十分な電界が出来るようにドレイン電圧を設定する(例えば5Vとする)。ソース領域(A12)には0Vを印加する。第2のゲート電極(A20)を所定の電圧(例えば2V)に設定する。第1のゲート電極(A18)に第2のゲート電極(A20)よりも高い高電圧(例えば7V)の書き込みパルスを印加する。この時第2のゲート電極(A20)下の基板表面(A14)の抵抗は、第1のゲート電極(A18)下の基板表面(A15)の抵抗よりも大きい。従ってソース、ドレイン間電圧はほとんどが第2のゲート電極(A20)下(A14)に印加される。また、第2のゲート電極(A20)下(A14)においてもドレイン(A13)に近い側の方が電位が高く、実効的なゲート電圧が低くなるために高抵抗となる。このためホットエレクトロンは第2のゲート電極(A20)下(A14)のドレイン(A13)に近い端でより多く発生する。発生したホットエレクトロンは第1のゲート電極(A18)による電界で電荷蓄積領域(A17)方向に加速され、注入が起きる。注入場所は第1のゲート電極(A18)下で第2のゲート電極(A20)に近い場所(A21)に集中する。このときソース、ドレイン間を流れる電流は、第2のゲート電極(A20)下(A14)の抵抗が高いために補助ゲートを持たない構造と比べて小さいため、高効率の注入が可能となって電流が少なくて良い。したがって、周辺回路、特に電源発生回路の構造を簡単にすることが可能である。
【0027】情報“0”の書き込みは、第1のゲート電極(A18)に正の電圧を印加して、高電界を発生させ、電荷蓄積領域(A17)に蓄積されていた電子を第1のゲート電極(A18)に引き抜くことで行う。例えば、第1のゲート電極(A18)を12V、ソース(A12)、ドレイン(A13)、第2のゲート電極(A20)を0Vとする。
【0028】情報“0”の書き込みは、第2のゲート電極(A20)に正の電圧を印加して、高電界を発生させ、電荷蓄積領域(A17)に蓄積されていた電子を第2のゲート電極(A20)に引き抜くことでも可能である。例えば、第2のゲート電極(A20)を12V、ソース(A12)、ドレイン(A13)、第1のゲート電極(A18)を0Vとする。なお、本実施例では、情報“0”の書き込みと情報の消去とは実質的に同じである。
【0029】次に読出し動作を説明する。例えばドレイン電圧を2V、ソース電圧を0V、第2のゲート電極(A20)の電圧を3.5Vに設定し、第1のゲート電極(A18)に2Vの読出しパルスを加える。電荷蓄積領域(A17)に注入された電荷量の大小に従ってしきい電圧が異なるため、“0”記憶のドレイン電流が“1”記憶のドレイン電流よりも大きいことから読出しが行える。読出しは、ドレイン領域に0V、ソース領域に2V、第1のゲート電極に2V、第2のゲート電極に3.5Vと、ソース領域とドレイン領域の電圧関係をいれかえても良い。
【0030】上述した情報“1”書き込み、情報“0”書き込み、および読み出し時の電圧の例を表2にまとめる。これらの動作では各端子に与えられる電位はすべて、0Vか極性が等しいものとなっている。
……(中略)……
【0032】本実施例では、情報“1”、情報“0”いずれの書き込みおよび読み出しでも、同じ極性の同程度の大きさの電位を与えるだけで行うことができるため、電源発生回路が単純となり、周辺回路の面積を大幅に縮小することが可能となる。」

e.「【0062】
【発明の効果】本発明によれば、信頼性を確保しつつ、必要とする電圧の種類が少なく、かつその電圧が低い記憶素子構造を提供することが可能である。この記憶素子をもちいることで、半導体記憶装置の周辺回路の構成を単純化し、チップ面積を縮小することができ、低コストな半導体記憶装置を実現することができる。」

f.図3には、
・ソース領域(A12)とドレイン領域(A13)との間の領域は、チャネル(A14)、(A15)になっていること、
・チャネル(A14)、(A15)の上には絶縁膜(A16)が形成されていること、
・微小結晶粒(A17)の層は、絶縁膜(A16)を介して、チャネルの一部(A15)上に設けられていること、
・第1のゲート(A18)は、ONO構造の絶縁膜(A19)を介して、微小結晶粒(A17)の層と対向する部分を有していること、
・第2のゲート(A20)は、絶縁膜(A16)を介して、チャネルの一部(A14)に設けられていること、
・第1のゲート電極(A18)は、第2のゲート(A20)を覆う部分も有しており、第1のゲート電極(A18)と第2のゲート(A20)との間には介在物が存在すること、
が図示されている。

イ.引用例2に記載された「半導体記憶素子」は、「電荷蓄積領域」を有しているから、不揮発性である。
また、段落【0026】の「第2のゲート電極(A20)を所定の電圧(例えば2V)に設定する。第1のゲート電極(A18)に第2のゲート電極(A20)よりも高い高電圧(例えば7V)の書き込みパルスを印加する。」という記載のように、「第1のゲート電極(A18)」と「第2のゲート電極(A20)」には、それぞれ異なる電圧を印加できるものである。そうすると、前記ア.のf.で指摘した、第1のゲート電極(A18)と第2のゲート(A20)との間に存在する介在物は、絶縁膜であることは自明である。
したがって、前記ア.のa.?f.から、引用例2には、次の発明(以下「引用発明2」という。)が記載されているといえる。

「P型シリコン基板に設けられたn型のウェル領域の中に設けられ、さらにn型のソース領域(A12)及びドレイン領域(A13)が設けられたp型のウェル(A11)と、
前記ソース領域(A12)と前記ドレイン領域(A13)との間のチャネル(A14)、(A15)と、
前記チャネル(A14)、(A15)上に形成された厚さ5nmの絶縁膜(A16)と、
チャネルの一部(A15)上に前記絶縁膜(A16)を介して複数ならべられている、電荷蓄積領域である平均径10nmのシリコン微少結晶粒(A17)と、
前記絶縁膜(A16)と、厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のONO構造の絶縁膜(A19)とを介して、チャネルの一部(A15)とシリコン微少結晶粒(A17)の電位を制御するn型多結晶シリコンの第1のゲート(A18)と、
前記絶縁膜(A16)を介して、チャネルの一部(A14)の電位を制御する第2のゲート(A20)と、
を備え、
前記第1のゲート(A18)は、前記ONO構造の絶縁膜(A19)を介して前記シリコン微少結晶粒(A17)と対向する部分と、絶縁膜を介して前記第2のゲート(A20)を覆う部分とからなることを特徴とする不揮発性半導体記憶素子。」

(3-3)引用例3
ア.原査定の根拠となった最後の拒絶理由通知において「引用文献1」として引用され、本願の優先権主張の日前に外国で頒布された刊行物である、D.R.Young et al.,“Electron-trapping characteristics of W in SiO_(2)”,Journal of Applied Physics,1997年8月1日,Vol.48,No.8,pp.3425-3427(以下「引用例3」という。)には、次の記載がある。

a.“ The electron-trapping characteristics of W in SiO_(2), have been studied using evaporated and ion-implanted W. The evaporated W results indicate a trapping cross section varying from 1.56×lO^(-14) to 4.62×IO^(-14) cm^(2) depending on the evaporation time. The cross section of the implanted W is 1.06×10^(-15) cm^(2). Thermal-detrapping measurements indicate an activation energy of 0.9 eV, whereas optical detrapping is not observed for light energies up to 6 eV. It is not understood why there is this large discrepancy of results. It is also interesting to note that Powell and Beairsto measured a barrier height of 3.6 eV for the W-SiO_(2) interface. ”(アブストラクト、訳:SiO_(2)中でのWの電子のトラッピング性が、蒸着やイオン注入されたWを用いて研究されてきた。蒸着されたWは、蒸着時間に依存して、1.56×lO^(-14 )?4.62×IO^(-14 )cm^(2 )の間で変化するトラッピング断面積をもたらす。注入されたWの断面積は、1.06×10^(-15 )cm^(-3 )である。熱的なデトラッピングの測定では0.9eVの励起エネルギーを示したのに対して、光学的なデトラッピングは6eVのエネルギーの光に対しては観測されなかった。この結果の大きな相違は何故であるのか理解できない。PowellとBeairstoが、W-SiO_(2)界面の3.6eVの障壁高さを測定したことに留意することも興味深い。)

b.“ Kahng, Sundburg, Boulin, and Ligenza published a paper^(1) describing the use of evaporated tungsten as a dopant in Si0_(2) to trap electrons in a Si-Si0_(2) -Si_(3)N_(4) structure to make a device with memory characteristics.We have used electron avalanche injection^(2,3) to study the trapping characteristics of W in Si0_(2). To be certain that the trapping occurs in the W, we have used CVD Si0_(2), since Si_(3)N_(4) readily traps electrons. ”(第3425頁左欄第1?8行、訳:Kahng、Sundburg、Boulin と Ligenza は、メモリ特性を有するデバイスを製造する目的で、Si-SiO_(2)-Si_(3)N_(4)構造において電子をトラップさせるため、SiO_(2)におけるドーパントとして蒸着したタングステンを使用することを記述した論文^(1)を発表した。我々は、SiO_(2)におけるWのトラッピング特性を研究するために、電子アバランシェ注入を用いてきた^(2,3)。Wにより生じるトラッピングを確かめるためには、Si_(3)N_(4)は容易に電子をトラップするので、我々はCVDで形成したSiO_(2)を使った。)

c.“ One sample was made by growing 500Å of SiO_(2) on Si wafers using dry oxygen at 1000℃. The W was then implanted into the SiO_(2) at 60keV. This sample was heated to 1050℃ to anneal out the implantation damage and enabled us to compare implanted and evaporated W. ”(第3425頁左欄第39?33行、訳;一つのサンプルが、1000℃の乾燥酸素を用いてSiウェハ上に厚さ500ÅのSiO_(2)層を成長させて形成された。Wは、60keVでSiO_(2)層に注入された。このサンプルは、注入時のダメージをアニールするため1050℃に加熱されたものであり、注入されたWと蒸着されたWの比較を可能にした。)

d.“ Trapping measurements have been made on similar structures without the evporated W that show more trapping for the CVD oxides than for thermal SiO_(2). However, this trapping is smaller than with the W present by a factor of at least 10^(3).”(第3425頁右欄第3?7行、訳:蒸着されたWを有するのと同様の構造に基づいてなされたトラッピングの測定は、CVD酸化物のほうが熱的なSiO_(2)より大きなトラッピングを示すものであった。しかしながら、このトラッピングは、少なくとも10^(3)倍は存在していたWを有するものよりも小さい。)

e.“ It is interesting to note that an increase in evaporation time increases the trapping cross section and not the trap density as would be expected. This probably due to clustering of the W on the thin SiO_(2) , and we suggest that the cross sections measured are equal to the area of the clusters.”(第3425頁右欄第8?13行、訳:蒸着時間の増加が、期待されるようなトラップ密度でなく、トラッピングの断面積を増やすことが興味深い。これは、おそらく、WがSiO_(2)薄膜上で凝集することによるものであり、測定された断面積がかたまりの面積と等しいことを示唆している。)

f.“^(1) D. Kahng, W.J. Sundbury, D.M. Boulin, and J.R. Ligenza,Bell Syst.Tech. J. 53, 1723 (1974)”(第3427頁右欄第12?13行)

イ.前記ア.のa.?f.から、引用例3には、以下の事項が記載されている。
・Si-SiO_(2)-Si_(3)N_(4)構造を有するメモリにおいて、電子をトラップさせるため、SiO_(2)においてドーパントとして蒸着したタングステンを使用することが、論文1に記載されている。
・SiO_(2)へ蒸着されトラッピングサイトとなるタングステンは、SiO_(2)薄膜上で、蒸着時間に依存して所定の断面積を持つ凝集物となる。
・SiO_(2)膜上にタングステンが存在するときのほうが、タングステンが存在しないときと比べて、トラッピングの量は少なくとも3桁大きい。

(3-4)引用例4
ア.原査定の根拠となった最後の拒絶理由通知において「引用文献2」として引用され、本願の優先権主張の日前に外国で頒布された刊行物である、特開昭55-142488号公報(以下「引用例4」という。)には、「半導体不揮発性記憶装置」(発明の名称)に関して、第1図?第2図とともに、次の記載がある。

a.「二重誘電体層MOSFET不揮発性記憶装置においては、第1の誘電体層を電子あるいは正孔が通り抜けるには2種類のモードがある。1つは第1の誘電体層の厚さが20Å程度の場合で電子あるいは正孔は直接トンネル効果によって通り抜ける。今1つは、第1の誘電体層の厚さが50?70Å程度の場合で、電子あるいは正孔はFowler-Nordheimトンネル効果によって通り抜ける。直接トンネル効果を用いる場合(即ち、第1の誘電体層の厚さが20Å程度の場合)MOSFETの閾電圧を充分上昇させるにたるだけの電子あるいは正孔を第2の誘電体層に注入すると、第1の誘電体層には直接トンネル効果が生じるに充分な電界が発生し、したがって第2の誘電体層中に注入された電子あるいは正孔は再び半導体中に放出されてしまう。即ち、記憶保持特性が良くない。…(中略)…一方、Fowler-Nordheimトンネル効果モードを用いる場合(即ち、第1の誘電体層の厚さが50?70Å程度の場合)第2の誘電体層中に注入された電子あるいは正孔自体による電界は、第1の誘電体層を電子あるいは正孔が通り抜けることができるほど高くならない。したがってNチャネルMOSFETに適用することが可能である。しかしながら…(中略)…捕獲された電子あるいは正孔の密度分布の最大値が第1の誘電体層と第2の誘電体層との界面にある場合に比較するとゲート電極に印加すべき消去パルスの電圧を高くするかあるいは幅を広くしなければならない。換言すれば、Fowler-Nordheimトンネル効果モードを用いた場合、消去特性が悪化する。さらに、第2の誘電体層中に捕獲された電子あるいは正孔自体による電界は第2の誘電体層中にも形成されるから、捕獲された電子あるいは正孔はこと電界によって第2の誘電体層中の空の捕獲中心間でホッピング伝導を行いゲート電極に流出してしまう。」(第2頁上右欄第11行?同頁下右欄第16行)

b.「本発明の目的は、前記、従来の二重誘電体層MOSFET不揮発性記憶装置の難点を排し、金属極微粒子分散型Fowler-Nordheimトンネル効果モード動作二重誘電体層MOSFET不揮発性記憶装置のNチャンネルMOSFETへの適用可能性および良好な消去動作を維持し、記憶保持特性が改善された半導体不揮発性記憶装置を提供することにある。」(第3頁上左欄第17行?同頁上右欄第4行)

c.「以下、本発明に関し図面を用いて詳述する。第1図は本発明の半導体不揮発性記憶装置のゲート部分の断面図であって、P型Si基板1表面に熱酸化法により形成された厚さ50?70ÅのSiO_(2)層2があり、SiO_(2)層2表面にはWの極微粒子群3が真空蒸着法により分散され、さらにSiO_(2)層2表面およびWの極微粒子群3を覆うように形成された塩素4を不純物として添加した400?500Åの厚さのSi_(3)N_(4)層5があり、さらにSi_(3)N_(4)層5表面にゲート電極6が形成されている。
本発明の構造によれば、Si_(3)N_(4)層5中に存在する電子に対する捕獲中心がCl^(-)イオンによって補償されてしまい実効的な捕獲中心密度が塩素4を不純物として添加していない場合に比較して10^(-6)以下に減少していることから、P型Si基板1に対し正の電圧のパルスをゲート電極6に印加した時、Fowler-Nordheimトンネル効果によってSiO_(2)層2を通過した電子はそのほとんどがWの極微粒子群3によって形成されている捕獲中心にのみ捕獲される。この捕獲された電子によってSi_(3)N_(4)層5中に形成された電界に従う、捕獲電子のホッピング伝導はSi_(3)N_(4)層5中の実効的捕獲中心密度が極めて小さく従って空の電子捕獲中心がほとんど存在しない状態では、起る確率が極めて小さいから、一旦Wの極微粒子群3に捕獲された電子の時間に関する減少率も極めて小さいものとなる。即ち、記憶保持特性は塩素を添加しないSi_(3)N_(4)層を利用したものに比較して大きく改善されたものとなる。」(第3頁上右欄第16行?同頁下右欄第4行)

d.「本発明の今一つの効果として、捕獲された電子の密度はSiO_(2)-Si_(3)N_(4)界面に限定される結果、消去特性も改善されこととが挙げられる。
以上説明したように、本発明にしたがえぱ高速動作が可能な二重誘電体層NチャンネルMOSFET不揮発性記憶保持特性を大きく改善することが可能となり、さらに消去特性をも改善することが可能である。」(第3頁下右欄第12?19行)

イ.前記ア.のa.?d.から、引用例4には、以下の事項が記載されている。
・P型Si基板1表面に形成された厚さ50?70ÅのSiO_(2)層2があり、SiO_(2)層2表面にはWの極微粒子群3が真空蒸着法により分散され、さらにSiO_(2)層2表面およびWの極微粒子群3を覆うように形成された塩素4を不純物として添加した400?500Åの厚さのSi_(3)N_(4)層5があり、さらにSi_(3)N_(4)層5表面にゲート電極6が形成された構造を有する半導体不揮発性記憶装置においては、Si_(3)N_(4)層5中に存在する電子に対する捕獲中心が、Cl^(-)イオンによって補償されて減少するため、Fowler-Nordheimトンネル効果によってSiO_(2)層2を通過した電子はそのほとんどがWの極微粒子群3によって形成されている捕獲中心にのみ捕獲されることから、消去特性が改善されるとともに、一旦Wの極微粒子群3に捕獲された電子の時間に関する減少率も極めて小さいから、記憶保持特性が改善される。

(4)対比・判断
(4-1)引用発明1との対比・判断
(4-1-1)補正発明と引用発明1との対比
補正発明と引用発明1とを対比する。

ア.引用発明1の「SOI基板」及び「第1のゲート絶縁膜210と第3のゲート絶縁膜230」は、それぞれ、補正発明の「基板」及び「ゲート絶縁膜」に相当する。したがって、引用発明1の「前記第1のゲート絶縁膜210の上に形成された第1の導電ゲート310」と「前記第3のゲート絶縁膜230上に」設けられる「第3の導電ゲート330」は、補正発明の「基板上にゲート絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極」に相当する。
また、引用発明1の「前記第1の導電ゲート310」ないし「前記第3の導電ゲート330」から「絶縁されてかつ一部重畳した位置関係」で「SOI基板ないし半導体基板の表面部分に設けられた第1の半導体領域100」に「接触」するとともに「ドレイン・ソースとして用い」られる「第2の半導体領域120」ないし「第3の半導体領域130」は、補正発明の「基板表面領域に形成されたソース・ドレイン領域」に相当する。
そして、引用発明1の「不揮発性メモリ」は、補正発明の「不揮発性のメモリセル」に相当する。
以上から、引用発明1において、「SOI基板」の「表面部分に設けられた第1の半導体領域100上に互いに隣接して設けられた、第1のゲート絶縁膜210と第3のゲート絶縁膜230」と「前記第1のゲート絶縁膜210の上に形成された第1の導電ゲート310」と「前記第3のゲート絶縁膜230上に」設けられる「第3の導電ゲート330」とを「備え」、さらに、「前記第1の導電ゲート310から絶縁されてかつ一部重畳した位置関係で前記第1の半導体領域100へ接触した第2の半導体領域120」と「前記第3の導電ゲート330から絶縁されてかつ一部重畳した位置関係で前記第1の半導体領域100へ接触した第3の半導体領域130」とを設け、「前記第2の半導体領域120および第3の半導体領域130は、前記第1導電ゲート310と前記第3導電ゲート330とを間に挟んで離間しており、ドレイン・ソースとして用いることを特徴とする不揮発性メモリ」は、補正発明の「基板上にゲート絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセル」に相当する。

イ.引用発明1の前記「第1のゲート絶縁膜210と第3のゲート絶縁膜230」のうちの「第1のゲート絶縁膜210」は、「シリコン窒化膜で構成され」て「底部絶縁膜211の界面」あるいは「頂部絶縁膜213の界面」のうちの「少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」た「中間膜212」と、「シリコン酸化膜で構成され」た「底部絶縁膜211」とを有している。
したがって、引用発明1の「シリコン窒化膜で構成され」て「底部絶縁膜211の界面」あるいは「頂部絶縁膜213の界面」のうちの「少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」た「中間膜212」と、「シリコン酸化膜で構成され」た「底部絶縁膜211」とを有している「第1のゲート絶縁膜210」と備えた、前記「第1のゲート絶縁膜210と第3のゲート絶縁膜230」と、補正発明の「トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」ている「前記ゲート絶縁膜」とは、「トラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」ている「前記ゲート絶縁膜」である点で共通する。
また、引用発明1の、前記「シリコン窒化膜で構成され」て「底部絶縁膜211の界面」あるいは「頂部絶縁膜213の界面」のうちの「少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」た「中間膜212」と、補正発明の「前記シリコン酸化膜内部、外部、または境界領域に形成され、前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種であ」る「前記トラップサイト含有層」とは、「前記シリコン酸化膜内部、外部、または境界領域に形成され」た「前記トラップサイト含有層」である点で共通する。

ウ.引用発明1の前記「シリコン窒化膜で構成され」て「底部絶縁膜211の界面」あるいは「頂部絶縁膜213の界面」のうちの「少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」た「中間膜212」を覆っている「頂部絶縁膜213」の「上に形成された第1の導電ゲート310」は、補正発明の「前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され」た「前記第1のゲート電極」に相当する。

エ.引用発明1の「前記第1の導電ゲート310と電気的に絶縁されかつ並置された状態で、前記第3のゲート絶縁膜230上に設けられるとともに、その一部が前記第1の導電ゲート310に載り上げるように形成された第3の導電ゲート330」は、補正発明の「前記第1のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されて」いる「前記第2のゲート電極」に相当する。

オ.さらに、引用発明1の「不揮発性メモリ」は、補正発明の「半導体装置」に相当する。

カ.そうすると、補正発明と引用発明1の一致点と相違点は次のとおりとなる。

《一致点》
「基板上にゲート絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備え、
前記ゲート絶縁膜は、トラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し、
前記トラップサイト含有層は前記シリコン酸化膜内部、外部、または境界領域に形成され、
前記第1のゲート電極は前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され、
前記第2のゲート電極は前記第1のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されていることを特徴とする半導体装置。」

《相違点1》
補正発明の「ゲート絶縁膜」は「トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含む」のに対して、引用発明1の「第1のゲート絶縁膜210と第3のゲート絶縁膜230」のうち「前記第1のゲート絶縁膜210」は「前記中間膜212内、前記中間膜212と前記底部絶縁膜211の界面、前記中間膜212と前記頂部絶縁膜213の界面のうちの少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」ている点。

《相違点2》
補正発明の「トラップサイト含有層」は「前記シリコン酸化膜内部、外部、または境界領域に形成され」、「前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種」であるのに対して、引用発明1の「中間層」は「前記中間膜212内、前記中間膜212と前記底部絶縁膜211の界面、前記中間膜212と前記頂部絶縁膜213の界面のうちの少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」ている点。

(4-1-2)引用発明1に対しての判断
ア.引用発明1は、「前記底部絶縁膜211」は「その電子親和力は前記第1の半導体領域100側に較べて前記中間膜212側が大き」いという特徴を有している。
そして、この特徴により、引用発明は、引用例1の段落【0019】、【0021】及び【0022】に記載されるように「消去バイアス状態」での「電子に対する中間膜側からみたエネルギーバリアEBmer」が低くなるため「キャリア捕獲準位」からの「電子放出」が容易になり「消去」速度が速くなり、同段落【0020】及び【0022】に記載されるように「読み出しバイアス状態」での「半導体側からみた電子に対するエネルギーバリアEB1r」が大きいため「読み出しディスターブ」が「少な」くなり、同段落【0023】及び【0024】に記載されるように「記憶保持の状態」での「キャリア捕獲準位に捕獲された電子が半導体へトンネル輸送される確率に対する障壁EBmrt」が「高い」ため「記憶保持も比較的良い」、という作用効果を奏するものと認められる。
ここで、「消去」速度を早くするため「キャリア捕獲準位」からの「電子放出」を容易にするという課題と、「記憶保持」特性を良くするため「キャリア捕獲準位に捕獲された電子」が外部へ「トンネル輸送」されにくくするという課題は、相反するものである。そして、引用例1には、上記のように「記憶保持も比較的良い」と記載されて、「消去」速度を早くするほうを重視することが記載されている。
しかしながら、どちらの課題も引用例1に記載された課題であり、さらに、「記憶保持」特性を良くするという課題は、引用例1に記載されるような「不揮発性メモリ」においては本来的な技術課題である。
したがって、逆に、「記憶保持」特性を良くすることを重視して、「消去」速度が「比較的」良好である範囲内で、「記憶保持」特性を向上させようとすることは、引用例1に接した当業者であれば、当然に想起したと認められる。
ところで、引用例1には、「不揮発性メモリ」で用いる「捕獲サイト」として、段落【0012】?【0013】に「該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所」に設けた「離散化したキャリア捕獲サイト」は、「中間膜よりは導電性が高い物質で構成され」、「互いに絶縁された微小粒子で物質として構成する」することができる、と記載されている。

イ.さて、引用例3には、第2.3.(3)(3-3)イ.で指摘したように、メモリにおいて電子をトラップさせるために使用する、SiO_(2)に対するドーパントとして蒸着した金属であるタングステンは、SiO_(2)薄膜上で所定の断面積の凝集物となること、SiO_(2)膜上にタングステンが存在することでトラッピングの量は増加すること、が記載されている。
一方、第2.3.(3)(3-3)のb.及びf.で摘記したように、引用例3において「論文1」として引用された“ D. Kahng, W.J. Sundbury, D.M. Boulin, and J.R. Ligenza,Bell Syst.Tech. J. 53, 1723 (1974)”には、以下のカ.で指摘するように、Si_(3)N_(4)層とSiO_(2)層の界面にタングステンをドーパントとして良好な密度範囲で設けると、前記Si_(3)N_(4)層とSiO_(2)層とからなる二重の誘電体の電荷蓄積セルの書き込み・消去特性が著しく向上し、たとえば、50Åを超える厚さのSiO_(2)層を使用して、100℃で20年を超える長期のメモリ保持時間を実現し得ること、が記載されている。してみれば、引用例3に接した当業者であれば、メモリにおいて電子をトラップさせるために、トラップサイトとして、SiO_(2)薄膜上に所定の断面積で凝集させたタングステンの凝集物を使用すると、メモリ保持時間の向上が期待できることは、自明な事項であったものと認められる。

ウ.さらに、第2.3.(3)(3-4)イ.で指摘したように、引用例4には、P型Si基板1上に、SiO_(2)層2があり、SiO_(2)層2表面に分散させたタングステンの極微粒子群3、塩素4を不純物として添加したSi_(3)N_(4)層5、ゲート電極6の順で形成した構造を有する半導体不揮発性記憶装置においては、一旦タングステンの極微粒子群3に捕獲された電子の時間に関する減少率が極めて小さいため、記憶保持特性が改善されることが記載されている。

エ.以上のイ.及びウ.から、不揮発性メモリの技術分野において、SiO_(2)層上に「凝集物」や「極微粒子群」として離散化させた金属であるタングステンのトラップサイトを形成すると、記憶保持特性が改善されることは、本願の優先権主張の日において既に周知慣用の事項であったものと認められる。

オ.ここで、引用例1には、段落【0005】に「電子電荷保持時間を改善する為にMONOSの半導体側酸化膜(底部酸化膜)を厚くした結果、トンネルではキャリア捕獲準位への電子注入およびキャリア捕獲準位からの電子放出が非常に遅くなった」と記載されている。
そうすると、引用発明1の「第1のゲート絶縁膜210」において、「シリコン酸化膜で構成され」た「底部絶縁膜211」の厚さは変更せずに、前記「底部絶縁膜211」と「中間膜212」との「界面」に設けた「少なくとも一箇所に離散化したキャリア捕獲サイト」として、前記「シリコン酸化膜で構成され」た「底部絶縁膜211」上に、多少「消去」速度が遅くなるとしても、記憶保持特性が優れていることが上記のように周知である、添加した離散化させた金属であるタングステンを用いることで、相違点1及び相違点2に係る構成とすることは、「記憶保持」特性を良くすることと「消去」速度を早くすることという相反する課題のどちらを重視するかに応じて、当業者が容易に想到し得たものと認められる。

カ.周知例:D. Kahng, W.J. Sundbury, D.M. Boulin, and J.R. Ligenza,“Interfacial Dopants for Dual-Dielectric,Charge-Storage Cells”,Bell System Technical Journal,1974.11,Vol.53,No.9,pp.1723?1739
引用例3において、“paper^(1 )”及び“^(1) D. Kahng, W.J. Sundbury, D.M. Boulin, and J.R. Ligenza,Bell Syst.Tech. J. 53, 1723 (1974).”(第2.3.(3)(3-3)ア.のb.及びd.で摘記した記載)として引用された上記周知例には、以下の事項が記載されている。

a.“ The second uses the naturally occurring interfacial states existing at the dual-dielectric interface as the charge storage sites, as in metal-nitride-oxide-semiconductor (MNOS) memory transistors.^(2) ”(第1723頁下から第5?2行、訳:電荷蓄積サイトである2層の誘電体インターフェイスに存在する界面状態の2番目の用途は、金属-窒化物-酸化物-半導体(MNOS)構造のメモリトランジスタである。)

b.“ It is desirable that the dopants selected be physically confined at the dual-dielectric-layer interface. This means that both during dopant deposition and during subsequent outer-layer deposition, any migration of the dopant is undesirable. The preferred method for depositing the dopant on the surface of the Si0_(2) layer is thermal evaporation.”(第1729頁第7?11行、訳:2層の誘電体層インターフェイスに物理的に適合するようにドーパントが選択されることが望ましい。これはドーパントの堆積と引き続く外側層の堆積の間、ドーパントの移動が望ましくないことを意味する。SiO_(2)層の表面上にドーパントを堆積させる望ましい方法は、熱蒸着である。)

c.“ Figure 9 shows write-erase characteristics of MNOS cells with a 500-Å-thick Si_(3)N_(4) layer and a 100-Å-thick Si0_(2) layer. Not only does this cell function well with 1.5 × 10^(15)/cm^(2) of W interfacial dopant but it also shows negative charging. It is virtually impossible to charge MNOS cells negative with any SiO_(2) layer thickness when no interfacial dopants are present.”(第1736頁第5?10行、訳:図9は、500Åの厚さのSi_(3)N_(4)層と100Åの厚さのSiO_(2)層を持つMNOSセルの書き込み-消去特性を示す。このセルは、1.5×10^(15)/cm^(2)のW界面ドーパントによりうまく機能するだけでなく、負の電荷を示す。界面ドーパントが存在していないなら、どんな厚さのSiO_(2)層によってもMNOSセルが負に充電されることは事実上不可能である。)

d.“ It is shown in this paper that when suitable interfacial dopants such as W are introduced in a well-defined concentration range, the write-erase characteristics of dual-dielectric charge-storage cells are enormously improved. …………
The improvement in write-erase characteristics of these cells is of such a magnitude as to allow using relatively thick Si0_(2) layers (greater than 50 Å) in these cells, which is mandatory for long memory-retention time ( longer than 20 years at 100 ℃). (Detailed studies of retention time will be published separately.^(18)) This study indicates that cells with thinner outer layers (approximately 300 A of outer layer and approximately 60 Å of Si0_(2) ) that would operate at gate-pulse voltages in the 25-V, 1-μs range, should be feasible.”(第1738頁第4?20行、訳:この論文においては、Wのような適当な界面ドーパントが良好な密度範囲で採用されると、二重の誘電体の電荷蓄積セルの書き込み・消去特性が著しく向上することを明らかにした。……(中略)……
これらのセルの書き込み-消去特性の進歩は、これらのセルにおいて比較的に厚いSiO_(2)層(50Åを超える)を使用することを許容することと、長期のメモリ保持時間(100℃で20年を超える)による。この研究は、電圧25Vで、1μsの幅のゲートパルスで動作可能な、薄い外側層(約300Åの外側層と約60ÅのSiO2層)を有するセルが、実現可能であることを示している。)

キ.以上から、相違点1及び相違点2は、周知慣用の事項を勘案すれば、引用発明1から当業者が容易に想到し得た範囲に含まれる程度のものである。

(4-2)引用発明2との対比・判断
(4-2-1)補正発明と引用発明2との対比
補正発明と引用発明2とを対比する。

ア.引用発明2の「P型シリコン基板」は、補正発明の「基板」に相当する。
また、引用発明2の「前記チャネル」「(A15)上に形成された厚さ5nmの絶縁膜(A16)」と「電荷蓄積領域である平均径10nmのシリコン微少結晶粒(A17)」と「厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のONO構造の絶縁膜(A19)」、及び、「前記チャネル(A14)」上に「形成された厚さ5nmの絶縁膜(A16)」を併せたものは、補正発明の「ゲート絶縁膜」に相当する。
したがって、引用発明2の「前記絶縁膜(A16)と、厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のONO構造の絶縁膜(A19)とを介して、チャネルの一部(A15)とシリコン微少結晶粒(A17)の電位を制御するn型多結晶シリコンの第1のゲート(A18)」と「前記絶縁膜(A16)を介して、チャネルの一部(A14)の電位を制御する第2のゲート(A20)」は、それぞれ、補正発明の「第1のゲート電極」と「第2のゲート電極」に相当する。
一方、引用発明2の「p型のウェル(A11)」、及び、前記「p型のウェル(A11)」に設けられた「n型のソース領域(A12)及びドレイン領域(A13)」は、補正発明の「基板表面領域」、及び、前記「基板表面領域に形成されたソース・ドレイン領域」に相当する。
そして、引用発明2の「不揮発性半導体記憶素子」は、補正発明の「不揮発性のメモリセル」に相当する。
以上から、引用発明2において、「P型シリコン基板に設けられたn型のウェル領域の中に設けられ」た「p型のウェル(A11)」にさらに設けられた「n型のソース領域(A12)及びドレイン領域(A13)」の間の「チャネル(A14)、(A15)」上に「形成された厚さ5nmの絶縁膜(A16)前記絶縁膜(A16)と、厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のONO構造の絶縁膜(A19)とを介して、チャネルの一部(A15)とシリコン微少結晶粒(A17)の電位を制御するn型多結晶シリコンの第1のゲート(A18)」と、「前記絶縁膜(A16)を介して、チャネルの一部(A14)の電位を制御する第2のゲート(A20)」を有する「不揮発性半導体記憶素子」は、補正発明の「基板上にゲート絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセル」に相当する。

イ.引用発明2の「厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のONO構造の絶縁膜(A19)」は、その全体に「SiO_(2)」膜を有している。
また、引用発明2の前記「前記チャネル(A14)、(A15)上に形成された厚さ5nmの絶縁膜(A16)」に関して、引用例2には、段落【0010】に「チャネル(A6)上にSiO_(2)からなる厚さ6nmの絶縁膜(A7)を介して電荷蓄積領域となるシリコンの平均径10nmの微少結晶粒(A8)が複数ならべられている。チャネルと電荷蓄積領域の電位を制御するn型多結晶シリコンのゲート電極(A9)が設けられ」と記載されている。この記載は、引用発明2の根拠とした「実施例2」(引用例2の段落【0022】の記載)とは異なる実施例1におけるものである。しかしながら、引用発明2の「絶縁膜(A16)」も同様に「チャネル」上に形成されるゲート絶縁膜であるから、前記実施例1と同様、前記「絶縁膜(A16)」は「SiO_(2)」膜である蓋然性が高いと認められる。
したがって、引用発明2の「前記チャネル」「(A15)上に形成された厚さ5nmの絶縁膜(A16)」と「電荷蓄積領域である平均径10nmのシリコン微少結晶粒(A17)」と「厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のONO構造の絶縁膜(A19)」、及び、「前記チャネル(A14)」上に「形成された厚さ5nmの絶縁膜(A16)」を併せたものと、補正発明の「トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」ている「前記ゲート絶縁膜」とは、「トラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」ている「前記ゲート絶縁膜」である点で共通する。
また、引用発明2の「前記絶縁膜(A16)と、厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のONO構造の絶縁膜(A19)」の間に「複数ならべられている、電荷蓄積領域である平均径10nmのシリコン微少結晶粒(A17)」と、補正発明の「前記シリコン酸化膜内部、外部、または境界領域に形成され、前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種であ」る「前記トラップサイト含有層」とは、「前記シリコン酸化膜内部、外部、または境界領域に形成され」た「前記トラップサイト含有層」である点で共通する。

ウ.引用発明2の「前記絶縁膜(A16)と、厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のONO構造の絶縁膜(A19)とを介して、チャネルの一部(A15)とシリコン微少結晶粒(A17)の電位を制御するn型多結晶シリコンの第1のゲート(A18)」は、補正発明の「前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され」た「前記第1のゲート電極」に相当する。

エ.引用発明2において「前記第1のゲート(A18)」は「絶縁膜を介して前記第2のゲート(A20)を覆う」ことは、補正発明において「前記第1のゲート電極」と「前記第2のゲート電極」は「絶縁膜を介して形成される」ことに相当する。
また、引用発明2の「第2のゲート(A20)」は、「前記絶縁膜(A16)」を介して「チャネルの一部(A14)」と対向することで、「前記絶縁膜(A16)を介して、チャネルの一部(A14)の電位を制御」していると解される。したがって、引用発明2の「第2のゲート(A20)」が「前記絶縁膜(A16)を介して、チャネルの一部(A14)の電位を制御する」ことは、補正発明の「前記第2のゲート電極」は「前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」ことに相当する。
よって、引用発明2の「前記第1のゲート(A18)」は「絶縁膜」を介して「前記絶縁膜(A16)を介して、チャネルの一部(A14)の電位を制御する第2のゲート(A20)」を「覆う部分とからなる」ことは、補正発明の「前記第2のゲート電極は前記第1のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」ことに相当する。

オ.さらに、引用発明2の「不揮発性半導体記憶素子」は、補正発明の「半導体装置」に相当する。

カ.そうすると、補正発明と引用発明2の一致点と相違点は次のとおりとなる。

《一致点》
「基板上にゲート絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備え、
前記ゲート絶縁膜は、トラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し、
前記トラップサイト含有層は前記シリコン酸化膜内部、外部、または境界領域に形成され、
前記第1のゲート電極は前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され、
前記第2のゲート電極は前記第1のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されていることを特徴とする半導体装置。」

《相違点3》
補正発明の「ゲート絶縁膜」は「トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含む」のに対して、引用発明の「前記チャネル」「(A15)上に形成された厚さ5nmの絶縁膜(A16)」と「電荷蓄積領域である平均径10nmのシリコン微少結晶粒(A17)」と「厚さ3nmのSiO_(2)、厚さ6nmのSi_(3)N_(4)、厚さ3nmのSiO_(2)のONO構造の絶縁膜(A19)」、及び、「前記チャネル(A14)」上に「形成された厚さ5nmの絶縁膜(A16)」を併せたもののうち「電荷蓄積領域である平均径10nmのシリコン微少結晶粒(A17)」はそのようなトラップサイト含有層ではない点。

《相違点4》
補正発明の「トラップサイト含有層」は「前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種」であるのに対して、引用発明の「平均径10nmのシリコン微少結晶粒(A17)」が「複数ならべられている、電荷蓄積領域」は「前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種」である「トラップサイト含有層」ではない点。

(4-2-2)引用発明2に対しての判断
ア.引用例2には、段落【0003】に、「【発明が解決しようとする課題】」として「信頼性確保のため、電荷のリークが起こりにくいシリコン基板を直接熱酸化して作成する酸化膜を通して電子の移動を行わねばならず、正負の大電圧の使用が避けられない。」と記載されている。
したがって、引用例2には、「不揮発性半導体記憶素子」の「信頼性確保のため」、「電荷のリーク」がないことが望ましいことが記載されている。

イ.さて、第2.3.(4)(4-1)(4-1-2)イ.?エ.で指摘したように、不揮発性メモリの技術分野において、SiO_(2)層上に離散化させた金属であるタングステンのトラップサイトを形成すると、記憶保持特性が改善されることは、本願の優先権主張の日において既に周知慣用の事項であったものと認められる。

ウ.ここで、記憶保持特性の改善は不揮発性メモリ一般に共通する技術課題であり、前記ア.で指摘したように、引用例2にも、「不揮発性半導体記憶素子」の「信頼性確保のため」には「電荷のリーク」がないことが望ましいことが記載され、引用発明2の「電荷蓄積領域」からの「電荷のリーク」がないことが望ましいことが示唆されている。

エ.そうすると、引用発明2において、「前記チャネル(A14)、(A15)上に形成された厚さ5nmの絶縁膜(A16)」として、ゲート酸化膜として周知慣用の二酸化シリコン膜を用いること、「チャネルの一部(A15)上に前記絶縁膜(A16)を介して」形成する「電荷蓄積領域」として、「平均径10nmのシリコン微少結晶粒(A17)」を「複数」ならべることに代えて、記憶保持特性が優れていることが第2.3.(4)(4-1)(4-1-2)エ.で指摘したように周知である、前記二酸化シリコン膜上に離散化させた金属であるタングステンのトラップサイトを形成することで、相違点3及び相違点4に係る構成とすることは、当業者が容易に想到し得たものと認められる。

オ.以上から、相違点3及び相違点4は、周知慣用の事項を勘案すれば、当業者が容易に想到し得た範囲に含まれる程度のものである。

(5)独立特許要件の検討のまとめ
以上のとおり、引用発明1ないし引用発明2を、それぞれ、相違点1及び相違点2ないし相違点3及び相違点4に係る構成とすることは、引用例3及び引用例4に記載の公知技術と周知慣用の事項を勘案すれば、当業者が容易に想到し得たものと認められる。
すなわち、原査定の根拠となった最後の拒絶理由通知において指摘したとおり、引用文献1、2(すなわち、引用例3、4)に記載の金属であるタングステンを含む不純物が添加されたトラップサイト含有層を、引用文献6ないし5(すなわち、引用例1ないし2)に記載のトラップサイト含有層に適用しようとすることは、当業者にとって格別なこととは云えない。
したがって、補正発明は、引用例1、引用例3及び引用例4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとともに、引用例2、引用例3及び引用例4に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

4.小括
以上のとおりであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について
1.本願発明
以上のとおり、本件補正(平成25年9月24日に提出された手続補正書による手続補正)は却下された。
したがって、本願の請求項1?34に係る発明は、平成24年6月18日に提出された手続補正書によって補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項1?34に記載されたとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は次のとおりである。

「基板上にゲート絶縁膜を介して形成された第1のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備える半導体装置において、前記ゲート絶縁膜には、トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層が含まれ、
前記ゲート絶縁膜は、一部分又は全体にシリコン酸化膜を有し、
前記トラップサイト含有層は前記シリコン酸化膜内部、外部、または境界領域に形成され、
前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種であり、
前記第1のゲート電極が、前記トラップサイト含有層を有するゲート絶縁膜上に、前記トラップサイト含有層の少なくとも大部分を覆うように形成されていることを特徴とする半導体装置。」

2.引用例の記載と引用発明
引用例1?引用例4の記載については、第2.3.(3)の(3-1)ア.、(3-2)ア.、(3-3)ア.、及び、(3-4)ア.において、それぞれ、摘記したとおりである。
そして、引用発明1については第2.3.(3)(3-1)ウ.において認定したとおりであり、引用発明2については第2.3.(3)(3-2)イ.において認定したとおりである。

3.対比・判断
ア.本件補正後の請求項1に係る発明(すなわち、補正発明)は、補正事項1及び補正事項4の補正により、本件補正前の請求項1に係る発明(すなわち、本願発明)に対して、第2.2.(1)イ.で指摘したように、本件補正後は、「不揮発性のメモリセル」が「第1のゲート電極」に加えて「第2のゲート電極」を「有する」ことを限定するとともに、当該「第2のゲート電極」は「前記第1のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」ことを限定するものである。
逆に言えば、本願発明は、補正発明からこれらの限定をなくしたものである。
また、第2.2.の(2)及び(3)で指摘したように、補正事項2及び補正事項3の補正は、「明りようでない記載の釈明」を目的とするものに該当するとともに、本件補正前の請求項1の技術的範囲を実質的に変更するものではない。

イ.そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第2.3.において検討したとおり、引用例1、引用例3及び引用例4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとともに、引用例2、引用例3及び引用例4に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用例1、引用例3及び引用例4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとともに、引用例2、引用例3及び引用例4に記載された発明に基づいて当業者が容易に発明をすることができたものである。


第4.結言
以上のとおり、本願発明は、引用例1、引用例3及び引用例4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとともに、引用例2、引用例3及び引用例4に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2014-09-24 
結審通知日 2014-10-01 
審決日 2014-10-16 
出願番号 特願2007-507219(P2007-507219)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 正山 旭  
特許庁審判長 飯田 清司
特許庁審判官 鈴木 匡明
恩田 春香
発明の名称 半導体装置およびその製造方法  
代理人 池田 憲保  
代理人 福田 修一  
代理人 佐々木 敬  
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