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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1295503 |
| 審判番号 | 不服2013-10571 |
| 総通号数 | 182 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2015-02-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2013-06-05 |
| 確定日 | 2014-12-10 |
| 事件の表示 | 特願2007-339977「フラッシュメモリ装置のECC制御器及びそれを含むメモリシステム」拒絶査定不服審判事件〔平成20年 7月17日出願公開、特開2008-165805〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続きの経緯・本願発明 本願は、平成19年12月28日(パリ条約による優先権主張、2007年1月3日、韓国)の出願であり、平成25年1月30日付けで拒絶査定がなされ、それに対して同年6月5日に拒絶査定不服の審判請求がされ、同時に手続補正がされたものであって、その請求項1に係る発明は、平成25年6月5日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりのものと認める。(以下、「本願発明」という。) 「【請求項1】 Mビットのデータ(Mは2以上の正数)を格納するフラッシュメモリ装置のECC制御器に於いて、 第1エラー訂正方式によって前記フラッシュメモリ装置に格納されるプログラムのデータから第1ECCデータを生成する第1ECCブロックと、第2エラー訂正方式によって前記第1ECCブロックから出力される第1ECCデータ及び前記プログラムのデータから第2ECCデータを生成する第2ECCブロックを含み、 前記プログラムのデータと、前記第1ECCデータと、前記第2ECCデータは前記フラッシュメモリ装置に格納され、 前記ECC制御器は、ホストの要求によってフラッシュメモリ装置を制御するメモリ制御器内に設けられるとともに、ホストインタフェース及びフラッシュインタフェースとは別異に設けられ、 前記第2ECCブロックは、前記フラッシュメモリ装置から読み出された読み出しデータに含まれた第2ECCデータを利用して前記読み出しデータをデコードし、前記第1ECCブロックは前記第2ECCブロックから出力される前記読み出しデータに含まれた第1ECCデータを利用して前記読み出しデータのエラーを訂正する様に構成される ことを特徴とするECC制御器。」 第2 引用文献 原査定の拒絶の理由に引用された特開平11-143787号公報(以下、「引用文献」という。)には、図面とともに次の記載がある。 (ア)「【発明が解決しようとする課題】従来のフラッシュメモリではメモリ1素子に対し、1ビットを対応させていた。このため読み出しの際にドレイン電流から区別すべきVthは1素子あたり2つであり、Vth間の間隔を充分にとることが出来た。しかし近年、フラッシュメモリを用いたファイルシステムに対する大容量化、低コスト化の要求から、1素子に対して2ビット以上を対応させる必要性が出てきた。このことは読み出しの際にドレイン電流から区別すべきVthが1素子あたり4つ以上になることを示す。このため各Vth間の間隔は狭くなり、メモリ素子からのデータ読み出しエラーは必然的に増加する。 【0011】この場合に、必要とされるビット誤り訂正不能率をメモリチップ単体で満たすためにメモリチップ内部の符号/復号回路に、より強力なECCを用いる事が要求される。 【0012】しかし、このようにすると、符号/復号回路がより複雑になり、復号時間が長くなる。またメモリチップの符号/復号回路規模が大きくなることにより、メモリチップにおける符号/復号回路の占める割合が増加し、メモリ実装面積が減少することにより、多値記録化によるメモリ容量増加のメリットが生かせない。 【0013】また、ファイルシステムとして使用するときに要求されるビット誤り訂正不能率は、メモリチップ単体に必要とされるビット誤り訂正不能率よりも一般に低い。 【0014】そこで、従来のメモリチップ内の、符号/復号回路の外側に更に符号/復号回路を設け、ファイルシステムとしての誤り訂正不能率を低くすることも考えられる。 【0015】しかし、メモリチップ内の符号/復号回路の他に、これと独立して符号/復号を行う符号/復号回路を外側に設けると、ECCに必要な冗長データが増加し、メモリチップにおける情報データの格納効率はきわめて低くなる。 【0016】そこで、本発明は、メモリチップ内の符号/復号回路を大規模化することなく、ファイルシステムなどとして使用される記録再生装置に用いる場合にも、記録再生装置として要求される誤り訂正不能率を満足することのできるメモリチップ及び記録再生装置を提供することを課題とする。」(段落【0010】?【0016】) (イ)「【課題を解決するための手段】前記目的達成のために、本発明は、メモリを内蔵したメモリチップを用いた記録再生装置であって、前記記憶再生装置は、前記メモリチップの外部に、記憶対象の情報データを誤り訂正符号化し第1の誤り訂正符号を生成する外符号/復号回路を備え、前記メモリチップは、外符号/復号回路が生成した第1の誤り訂正符号を、さらに、誤り訂正符号化し第2の誤り訂正符号を生成し、前記メモリに記憶する内符号/復号回路を内蔵し、前記内符号/復号回路は、前記メモリより読み出した第2の誤り訂正符号を用いて誤り訂正を行い、前記第1の誤り訂正符号を復号し、前記外符号/復号回路は、前記内符号/復号回路が復号した第1の誤り訂正符号を用いて誤り訂正を行い、前記情報データ復号することを特徴とする記憶再生装置を提供する。 【0018】本記憶装再生置によれば、メモリチップ内部の内符号/復号回路と、メモリチップ外部の内符号/復号回路が各々誤り訂正符号、復号を行う。すなわち、2重に誤り訂正処理が施されるので、メモリチップから読み出したデータの強力な誤り訂正能力を発揮できる。また、この際、メモリチップ内部の内符号/復号回路は、単独で、本記憶再生装置の誤り不能率を達成する場合に比べ小規模化できる。」(段落【0017】?【0018】) (ウ)「【0023】図1においてメモリ103はデータの記録あるいは再生を行う記録媒体、メモリチップ102は、メモリ103と内符号/復号回路104とを含むチップである。外符号/復号回路105はインターフェースLSI106内にあって、外符号生成や外符号検出及びデータの訂正を行う回路である。インターフェースLSI106はフラッシュメモリ103を使用したファイルシステム101におけるシステムバス109とのインターフェース制御を行うLSIである。 【0024】より具体的には、本実施形態に係るファイルシステムは、たとえば、図2に示すように構成することができる。 【0025】図2において、フラッシュメモリ502は、図1のメモリチップ102に相当し、図1のメモリ103に相当する記録媒体と、図1の内符号/復号回路104に相当するECC回路を備えている。インターフェースLSI503はフラッシュメモリ502を使用したファイルシステム501におけるシステムバス506とのインターフェース制御を行うLSIであり、図1のインタフェースLSI106に相当する。インターフェースLSI503内のECC回路5031は図1の外符号/復号回路105に相当する。 【0026】マイコン504はシステムバスを通じて送られてきた命令を解釈し、解釈結果に応じてフラッシュメモリ502へのデータ読み込み及び書込み(Read/Write 、以下R/W)、及びDRAM505へのデータR/Wを制御する中央処理装置(CPU5041)をやROM5042やRAM5043を備えており、ファイルシステム501のコントローラの役割を担っている。DRAM505はフラッシュメモリ502のデータを、インターフェースLSI503内のECC回路5031に渡す際、データのバッファの役目を担う補助メモリである。 【0027】これらの各部は、制御信号線、アドレスバス、データバスによって接続されている。 【0028】ここで、図2のインターフェースLSI503は、たとえば、図3に示すように構成される。 【0029】図3において、システムインターフェース部601はシステムバスを通じて送受する命令及びデータの制御を行う。マイコンインターフェース部602はマイコン504との間で送受する命令及びデータの制御を行う。DRAM制御部603は、DRAM505との間で送受するデータの制御を行う。フラッシュメモリ制御部604は、フラッシュメモリ502へ送られる命令、及びフラッシュメモリ502との間で送受するデータの制御を行う。ECC制御部605はマイコン504の命令により、システムバス506を通して入力するデータや、フラッシュメモリ502からのデータをECC回路5031に渡し、ECC生成や、ECC検出及びデータの訂正といったECC訂正手段の制御を行う。」(段落【0023】?【0029】) (エ)「【0041】以下、このような積符号を生成しメモリ105に記録する具体的動作について説明する。 【0042】図5に、メモリ105への記録処理の手順を示す。 【0043】情報データは、システムバスを109を介して1記録再生データ領域、つまり512バイトごとに、図4の行順に入力される。 【0044】インターフェースLSI106内の外符号/復号回路105は情報データを16バイト×32バイトのマトリクスデータに変換する。しかし、実際にメモリ103に記録される時は、情報データは512バイトの列データとして記録されるため、マトリクスデータへの変換は必ずしも必要ではなく、1次元配列データのままで扱ってもよい。この場合、メモリへの記録処理はステップ701からはじめてもよい。以下の説明では、情報データは1次元配列データとして扱い、ステップ701から処理を行う場合を例にとる。 【0045】 外符号/復号回路105は、マトリクスデータあるいは1次元配列データをステップ701に示すように情報データを外符号C1に符号化する。更に、ステップ702に示すように、外符号化された1次元配列データの構成を変換し内符号回路104に入力する。ステップ701において512バイトの1次元配列データを外符号C1に変換する処理、及びステップ702において、外符号化された1次元配列データの構成を変換する処理の様子を図6に示す。 【0046】 最初に、512バイトの1次元配列データを外符号C1に変換する処理では、インターフェースLSI106内の外符号/復号回路105は512バイトの情報データを一旦、内部のメモリに順番に格納した後、内部のメモリの最初のアドレスからデータアドレスを15バイトずつスキップしながら情報データを1バイトずつ読み取る。これを32回繰り返し、32バイトの列データを生成する(a)。この操作を、最初に情報データを読み取るアドレスを1増加させながら、16回すなわち16バイト行データの各列について行い、列データ16個を生成する。 【0047】 この列データを各々リードソロモン符号化して、情報データ部を外符号C1に符号化する。外符号/復号回路105の訂正能力は2シンボルだから必要な冗長シンボル長は4シンボルとなる。冗長バイト数は、4×8÷8=4バイトになる。このため外符号C1の冗長データ部R1は、4×16=64バイトの情報量となる。 【0048】 次に外符号化された1次元配列データの構成を変換する処理について説明する。内符号/復号回路104はデータを図4の行方向に符号化するため、あらかじめ外符号/復号回路105において、4バイト(1行4列)×16個からなる外符号の冗長部R1を16バイト(16行1列)×4行のデータに変換しておく。 【0049】 この変換は、各列について生成した外符号C1の冗長部R1を順番に内部のメモリに格納した後、この内部のメモリの、冗長データ部R1を格納した最初のアドレスから冗長データ部R1を、データアドレスを3バイトずつスキップしながら1バイトずつ16回繰り返して読み出し、16バイトの行データを生成する(b)。この操作を最初の冗長バイトを読み出すアドレスを1増加させながら、4回繰り返して得られた4つの行データを、図6の情報データ部の後ろに順番に付加する。このようにして生成した32行の情報データ部と、その後ろの4行の冗長データ部R1の1次元配列を、内符号/復号回路104に外符号C1として出力する。 【0050】 図5に戻り、次のステップ703では、メモリチップ102内の内符号/復号回路104が、入力された外符号C1を内符号C2に変換する。更に、ステップ704に示すように、内符号化された1次元配列データの構成を変換しメモリ103に記録する。 【0051】 ステップ703において外符号C1を内符号C2に変換する処理、及びステップ704において、内符号化された1次元配列データの構成を変換する処理の様子を図7に示す。 【0052】 最初に外符号C1を内符号C2に変換する処理では、内符号/復号回路104は図7に示すように、512バイトの情報データ部+64バイトの外符号C1の冗長データ部R1、つまり(32+4)個×16バイトの1次元配列データを内符号/復号回路104内部のメモリに一旦記録した後、内符号C2に変換する。 【0053】 1次元配列データは情報データ部、冗長データ部R1の順に図4の行順に入力される(a)。内符号/復号回路104は、最初に情報データ部を16バイトごとにリードソロモン符号化し、内符号C2に符号化する。次に外符号C1の冗長データ部R1を16バイトごとにリードソロモン符号化し、内符号C2に符号化する。 【0054】 ここで、内符号/復号回路104の訂正能力は1シンボルだから、必要な冗長シンボル長は2シンボルである。冗長バイト数は2×8÷8=2バイトになる。従って内符号C2の冗長データ部R2は、2×(32+4)=72バイトの情報量となる。 【0055】 こうして積符号化された情報データを、図5のステップ704において、1次元配列データとしてメモリ103に記録する。 【0056】 メモリ103に記録される積符号のデータ格納フォーマットを図8に示す。 【0057】 メモリ103の1行は、512バイトの情報データ部と、64バイトの外符号C1の冗長データ部R1+72バイトの内符号C2の冗長データ部R2+R/Wに関するアクセスデータが記録された管理データ部から構成されている。」(段落【0041】?【0057】) (オ)「【0060】 次に、このようにしてメモリ105に記録された積符号を復号する処理について説明する。 【0061】 図9にこの処理の処理手順を示す。 【0062】 ステップ801に示すようにメモリ103から読み出された積符号は、図10(a)に示すように、内符号/復号回路104に、外符号C1(512バイトの情報データ部+64バイトの外符号C1の冗長データ部R1)+72バイトの内符号C2の冗長データ部R2からなる1次元配列データとして入力される。 【0063】 内符号回路/復号回路104は、ステップ802に示すようにこの1次元配列データを順番に一旦内部のメモリに記憶した後、18バイトの内符号C2を36行生成する。これは内部のメモリから2バイトを読み、情報データまたは冗長データ部R1に付加する(図10(b))事で生成する処理を、36回繰り返す事により行う。 【0064】 次に内符号C2を生成したら、ステップ803からステップ806において内符号C2を用いて復号処理をおこなう。図8では点線で囲まれたステップ群が2つあるが、上の方が内符号C2の復号処理に対応する。 【0065】 内符号C2の復号処理においては、最初にステップ803に示すように、各行、すなわち18バイトの内符号C2 36個についてシンドロームS(ｘ)を計算し、これから図4の行データのエラー訂正及び検出を行う。 【0066】 シンドロームS(ｘ)とは符号語に発生した誤りの状態を示すパターンである。このパターンは記録符号語に関係なく符号語内に発生した誤りのみで決定される。シンドロームの定義を式2に示す。読取り符号語をR(ｘ)とすると、誤り系列E(ｘ)=0の時は読み込んだデータに誤りがない事を示す。このときR(ｘ)=C(ｘ)となるから、式2の定義から、S(ｘ)=0となる。誤り系列E(ｘ)が非零の場合、読み込んだデータに誤りが発生した事を示す。このときS(ｘ)は非零となり、式2で定義するような連立方程式になる。 ・・・中略・・・ 【0070】 Nデータ内のエラー数が訂正能力ｔ以内なら、式3に示すS(ｘ)から誤り位置と誤りの大きさを見つける事で、符号誤りを訂正することができる。エラー数が訂正能力を超える場合は、式3の連立方程式の解が範囲外となるか不定となり、誤り訂正はできない。この場合、誤りパターンによっては誤り検出が可能な時がある。しかし誤り方によっては、誤った符号語を推定してしまう(誤訂正)ことがある。本実施形態の内符号C2の場合、誤り訂正能力ｔは1である。 【0071】 シンドロームS(ｘ)の計算が終了したならば、次にステップ804に示すようにS(ｘ)の値によって誤り訂正/検出を行うかどうかを判定する。 【0072】 そしてS(ｘ)=0の場合は、その内符号C2の行に誤りがない事を示すので、内符号/復号回路104は、その内符号の行から、内符号C2の2バイトの冗長データ部R2を除去し16バイトの内符号C2を訂正せずに外符号/復号回路105に出力する。 【0073】 一方、S(ｘ)が非零の場合は、その内符号C2に誤りが発生した事を示すので、次にステップ805において、符号語が訂正可能かどうかをシンドロームを用いて計算する。そして、内符号C2から計算されたシンドロームパターンがある特定の符号語のシンドロームパターン群に一致した場合はステップ806で誤り訂正を行い、その内符号C2の行から内符号C2の2バイトの冗長データ部R2を除去し、訂正した16バイトの内符号C2を外符号/復号回路105に出力する。一致しない場合は、内符号C2の訂正能力を超えるエラーが発生したとみなし、誤り検出処理のみを行い、その内符号の行から、内符号C2の2バイトの冗長データ部R2を除去し16バイトの内符号C2を訂正せずに外符号/復号回路105に出力する。 【0074】 このとき、外符号C1による誤り訂正時において内符号C2に誤訂正に起因する外符号C1の誤訂正を少なくするため、内符号C2の復号時において最大訂正能力以上の誤りが発生した場合、つまり本実施例の場合S(ｘ)が非零の場合は、内符号/復号回路104はステップ807において、誤り訂正/検出もしくは誤り検出のみを行った行の全てのシンボルにイレージャフラグ情報を付加し、外符号/復号回路105に出力する。 【0075】 いま、図11に示す積符号の構成図の右横の網掛け三角形で示されている行が、内符号C2の訂正能力を超える誤りが発生した行を示すものとする。1、2、6行目はランダムエラーが発生していることを示す。4行目はバーストエラーが発生していることを示す。この場合、1、2、4、6行目にあたる16バイトのデータ全てにイレージャフラグ情報を付加する。イレージャフラグ情報は内符号-復号データとは別に、付加の対象となったバイトを識別可能なように外符号/復号回路105に出力する。 【0076】 次に、ステップ808では、外符号/復号回路105において内符号C2によって復号された外符号C1を、36バイトごとの列に構成し、ステップ809からステップ814において外符号C1を用いて復号処理をおこなう。図8では点線で囲まれたステップ群が2つあるが、下の方が外符号C1の復号処理に対応する。 【0077】 最初にステップ808について説明する。 【0078】 外符号/復号回路105には、外符号C1が図12aに示すように、情報データ部の後に冗長データ部R1が付加された形態の1次元配列データとして入力される。 【0079】 外符号/復号回路105は、この1次元配列データを一旦内部のメモリに格納した後、データアドレスを15バイトずつスキップしながら1バイト読み取る処理を36回繰り返し36バイトの外符号C1の列データを生成する処理を、読み出しを開始する先頭のアドレスを順次1バイトずつ進めながら16回繰り返し、16列の外符号C1を生成する。 【0080】 次に外符号/復号回路105は、外符号C1の各列について、ステップ810に置いてシンドロームS(ｘ)を求める。そしてS(ｘ)=0の場合は、読み出された1次元配列データに誤りがないことを示すので、外符号/復号回路105は、その外符号の列から、冗長データ部R1を除去し、32バイトの情報データ部を訂正せず出力する。 【0081】 一方S(ｘ)=0でない場合は、次に、情報データ部+外符号C1の冗長データ部R1からなる1列36バイト中のイレージャフラグが付加されたバイトの総数をEｒ(ｘ)として、ステップ811においてEｒ(ｘ)の値を判定する。 【0082】 そして、Eｒ(ｘ)=0の場合は、ステップ813においてイレージャフラグを用いた訂正を行わず、外符号C1のみによる通常の復号を行う。 【0083】 一方Eｒ(ｘ)が非零の場合は、ステップ812において、Eｒ(ｘ)の数に応じて、誤り訂正/検出を行う。すなわち、Eｒ(ｘ)＞4の場合、外符号C1の訂正能力を超える誤りが生じたことを示すので、ステップ814に示すように誤り訂正不能とする。ただし、イレージャフラグから計算されたシンドロームS(ｘ)の連立方程式が全て0である場合は、例外的に誤りなしとして、その外符号の列から冗長データ部R1を除去し、32バイトの情報データを訂正せず出力する。 【0084】 Eｒ(ｘ)≦4である場合、誤り訂正が可能となる。 【0085】 Eｒ(ｘ)≦4である場合のイレージャ訂正における誤り訂正は次のように行う。例えば図10の7列目、すなわち下部において白抜き三角形で示されている列は、イレージャフラグが列データ内に2つ以下である。この場合はイレージャ訂正を用いても誤り訂正能力は2しかない。従って通常どおり外符号C2を用いてリードソロモン復号による誤り訂正を行い、その外符号の列から冗長データ部R1を除去し、訂正した32バイトの情報データを出力する。 【0086】 次に、例えば、8列目、すなわち下部において灰三角形で示されている列は、イレージャフラグが列データ内に3つある。ｔ2が2の場合、得られるシンドロームS(ｘ)の連立方程式は式2の条件から4つである。従ってシンドロームから誤りの大きさに関する式が3つ、イレージャフラグから得られた誤り位置以外の誤りの有無についての判別式が1つ得られる。そこで、イレージャフラグから得られた誤り位置以外に誤りがない場合は誤り訂正を行い、その外符号の列から冗長データ部R1を除去し、訂正した32バイトの情報データを出力し、イレージャフラグから得られた誤り位置以外に誤りがある場合は、誤り検出のみを行い、その外符号の列から冗長データ部R1を除去し、32バイトの情報データを訂正せず出力する。 【0087】 ついで6列目、すなわち黒三角形で示されている列はイレージャフラグが列データ内に4つある場合を示す。シンドロームからは誤りの大きさに関する式が4つ得られる。外符号/復号回路105では、その外符号の列から冗長データ部R1を除去し、訂正した32バイトの情報データを出力する。」(段落【0060】?【0087】) 以上の記載によれば、引用文献には、以下のような発明(以下、「引用発明」という。)が開示されていると認められる。 「メモリ1素子に対して2ビット以上を対応させたフラシュメモリでは、読み出しの際にドレイン電流から区別すべきVthが1素子あたり4つ以上になり、各Vth間の間隔は狭くなり、メモリ素子からのデータ読み出しエラーは必然的に増加し、この場合に、必要とされるビット誤り訂正不能率をメモリチップ単体で満たすためにメモリチップ内部の符号/復号回路に、より強力なECCを用いる事が要求されるところ、 メモリチップ内の符号/復号回路を大規模化することなく、ファイルシステムなどとして使用される記録再生装置に用いる場合にも、記録再生装置として要求される誤り訂正不能率を満足することのできる記録再生装置であって、 フラッシュメモリ502(メモリチップ102)、インターフェースLSI503、マイコン504を備え、これらの各部は、制御信号線、アドレスバス、データバスによって接続され、 フラッシュメモリ502(メモリチップ102)は、メモリ103と内符号/復号回路104に相当するECC回路を備え、 インターフェースLSI503は、システムバス506とのインターフェース制御を行うLSIであり、マイコン504はシステムバスを通じて送られてきた命令を解釈し、解釈結果に応じてフラッシュメモリ502へのデータ読み込み及び書込み(Read/Write 、以下R/W)、及びDRAM505へのデータR/Wを制御する中央処理装置(CPU5041)やROM5042やRAM5043を備えており、ファイルシステム501のコントローラの役割を担っており、 インターフェースLSI503において、システムインターフェース部601はシステムバスを通じて送受する命令及びデータの制御を行い、マイコンインターフェース部602はマイコン504との間で送受する命令及びデータの制御を行い、フラッシュメモリ制御部604は、フラッシュメモリ502へ送られる命令、及びフラッシュメモリ502との間で送受するデータの制御を行い、ECC制御部605はマイコン504の命令により、システムバス506を通して入力するデータや、フラッシュメモリ502からのデータを外符号/復号回路105に相当するECC回路5031に渡し、ECC生成や、ECC検出及びデータの訂正といったECC訂正手段の制御を行い、 情報データは、システムバス109を介して1記録再生データ領域、つまり512バイトごとに入力され、 インターフェースLSI503内の外符号/復号回路105は、情報データを外符号C1に符号化し、生成した32行の情報データ部と、その後ろの4行の冗長データ部R1の1次元配列を、内符号/復号回路104に外符号C1として出力し、 内符号/復号回路104は、情報データ部と外符号C1の冗長データ部R1をリードソロモン符号化し、内符号C2に符号化し、積符号化された情報データは、1次元配列データとして、512バイトの情報データ部と、64バイトの外符号C1の冗長データ部R1+72バイトの内符号C2の冗長データ部R2としてメモリ103に記憶され、 メモリ103から読み出された積符号は、内符号/復号回路104に、外符号C1(512バイトの情報データ部+64バイトの外符号C1の冗長データ部R1)+72バイトの内符号C2の冗長データ部R2からなる1次元配列データとして入力され、 内符号回路/復号回路104は、内符号C2を用いて復号処理をおこない、内符号C2の復号処理においては、内符号C2についてシンドロームS(ｘ)を計算し、S(ｘ)=0の場合は、その内符号C2の行に誤りがない事を示すので、内符号/復号回路104は、その内符号の行から、内符号C2の2バイトの冗長データ部R2を除去し16バイトの内符号C2を訂正せずに外符号/復号回路105に出力し、S(ｘ)が非零の場合は、その内符号C2に誤りが発生した事を示すので、符号語が訂正可能かどうかをシンドロームを用いて計算し、内符号C2から計算されたシンドロームパターンがある特定の符号語のシンドロームパターン群に一致した場合は誤り訂正を行い、その内符号C2の行から内符号C2の2バイトの冗長データ部R2を除去し、訂正した16バイトの内符号C2を外符号/復号回路105に出力し、一致しない場合は、内符号C2の訂正能力を超えるエラーが発生したとみなし、誤り検出処理のみを行い、その内符号の行から、内符号C2の2バイトの冗長データ部R2を除去し16バイトの内符号C2を訂正せずに外符号/復号回路105に出力し、 外符号/復号回路105には、外符号C1が、情報データ部の後に冗長データ部R1が付加された形態の1次元配列データとして入力され、外符号/復号回路105において内符号C2によって復号された外符号C1を、36バイトごとの列に構成し、外符号C1を用いて復号処理をおこない、外符号/復号回路105は、外符号C1の各列について、シンドロームS(ｘ)を求め、情報データ部+外符号C1の冗長データ部R1からなる1列36バイト中のイレージャフラグが付加されたバイトの総数をEｒ(ｘ)として、Eｒ(ｘ)≦4である場合、通常どおり外符号C1を用いてリードソロモン復号による誤り訂正を行い、その外符号の列から冗長データ部R1を除去し、訂正した32バイトの情報データを出力する ことを特徴とする記録再生装置」 第3 対比 本願発明と引用発明とを対比する。 (ア)引用発明は、「メモリ1素子に対して2ビット以上を対応させたフラシュメモリでは、読み出しの際にドレイン電流から区別すべきVthが1素子あたり4つ以上になり、各Vth間の間隔は狭くなり、メモリ素子からのデータ読み出しエラーは必然的に増加し、この場合に、必要とされるビット誤り訂正不能率をメモリチップ単体で満たすためにメモリチップ内部の符号/復号回路に、より強力なECCを用いる事が要求されるところ、 メモリチップ内の符号/復号回路を大規模化することなく、ファイルシステムなどとして使用される記録再生装置に用いる場合にも、記録再生装置として要求される誤り訂正不能率を満足することのできる記録再生装置」とするから、引用発明の「フラッシュメモリ502(メモリチップ102)」は、本願発明の「Mビットのデータ(Mは2以上の整数)を格納するフラッシュメモリ装置」に相当する。 (イ)引用発明の「情報データ」は、フラッシュメモリ502(メモリチップ102)のメモリ103に記憶されるものであり、本願発明の「プログラムのデータ」は、メモリに書き込むデータであることは明らかであるから、本願発明の「フラッシュメモリ装置に格納されるプログラムのデータ」に相当する。 引用発明の「外符号C1の冗長データ部R1」は、本願発明の「第1ECCデータ」に相当する。 したがって、引用発明の「外符号/復号回路105」は、「情報データを外符号C1に符号化し、生成した32行の情報データ部と、その後ろの4行の冗長データ部R1の1次元配列を、内符号/復号回路104に外符号C1として出力」するから、本願発明の「第1エラー訂正方式によって前記フラッシュメモリ装置に格納されるプログラムのデータから第1ECCデータを生成する第1ECCブロック」に相当する。 (ウ)引用発明の「内符号C2の冗長データ部R2」は、本願発明の「第2ECCデータ」に相当する。 引用発明の「内符号/復号回路104」は、「外符号/復号回路105」から出力された「情報データ部と外符号C1の冗長データ部R1をリードソロモン符号化し、内符号C2に符号化」し、「512バイトの情報データ部と、64バイトの外符号C1の冗長データ部R1+72バイトの内符号C2の冗長データ部R2」として出力するから、本願発明の「第2エラー訂正方式によって前記第1ECCブロックから出力される第1ECCデータ及び前記プログラムのデータから第2ECCデータを生成する第2ECCブロック」に相当する。 (エ)引用発明の「ECC制御部605」、「外符号/復号回路105」及び「内符号/復号回路104」は、本願発明の「ECC制御器」に相当する。 引用発明の「積符号化された情報データは、1次元配列データとして、512バイトの情報データ部と、64バイトの外符号C1の冗長データ部R1+72バイトの内符号C2の冗長データ部R2としてメモリ103に記憶」される構成は、本願発明の「前記プログラムのデータと、前記第1ECCデータと、前記第2ECCデータは前記フラッシュメモリ装置に格納」される構成に相当する。 (オ)引用発明の「内符号回路/復号回路104」の「内符号C2を用いて復号処理」を行う構成は、「内符号C2の冗長データ部R2」を利用して復号処理を行っているといえるから、本願発明の「前記第2ECCブロックは、前記フラッシュメモリ装置から読み出された読み出しデータに含まれた第2ECCデータを利用して前記読み出しデータをデコード」する構成に相当する。 (カ)引用発明の「外符号/復号回路105には、外符号C1が、情報データ部の後に冗長データ部R1が付加された形態の1次元配列データとして入力され、外符号/復号回路105において内符号C2によって復号された外符号C1を、36バイトごとの列に構成し、外符号C1を用いて復号処理をおこない、外符号/復号回路105は、外符号C1の各列について、シンドロームS(ｘ)を求め、情報データ部+外符号C1の冗長データ部R1からなる1列36バイト中のイレージャフラグが付加されたバイトの総数をEｒ(ｘ)として、Eｒ(ｘ)≦4である場合、通常どおり外符号C2を用いてリードソロモン復号による誤り訂正を行い、その外符号の列から冗長データ部R1を除去し、訂正した32バイトの情報データを出力」する構成は、本願発明の「前記第1ECCブロックは前記第2ECCブロックから出力される前記読み出しデータに含まれた第1ECCデータを利用して前記読み出しデータのエラーを訂正」する構成に相当する。 (キ)引用発明のインターフェースLSI503内の「システムインターフェース部601」は、「システムバスを通じて送受する命令及びデータの制御を行」うから、本願発明の「ホストインタフェース」に相当し、引用発明のインターフェースLSI503内の「フラッシュメモリ制御部604」は、「フラッシュメモリ502へ送られる命令、及びフラッシュメモリ502との間で送受するデータの制御」を行うから、本願発明の「フラッシュインタフェース」に相当する。 引用発明のインターフェースLSI503内の「ECC制御部605」及び「外符号/復号回路105」は、「システムインターフェース部601」及び「フラッシュメモリ制御部604」とは別異に設けられていから、本願発明の「前記ECC制御器は、ホストの要求によってフラッシュメモリ装置を制御するメモリ制御器内に設けられるとともに、ホストインタフェース及びフラッシュインタフェースとは別異に設けられ」る構成と「第1ECCブロックを含むECC制御器は、ホストの要求によってフラッシュメモリ装置を制御するメモリ制御器内に設けられるとともに、ホストインタフェース及びフラッシュインタフェースとは別異に設けられ」る構成である点では一致している。 ただし、引用発明では、本願発明の「ECC制御器」に含まれる「第2ECCブロック」に相当する「内符号/復号回路104に相当するECC回路」は、フラッシュメモリ502(メモリチップ102)に設けられており、メモリ制御器内に設けられる構成ではない。 したがって、両者は、 「Mビットのデータ(Mは2以上の正数)を格納するフラッシュメモリ装置のECC制御器に於いて、 第1エラー訂正方式によって前記フラッシュメモリ装置に格納されるプログラムのデータから第1ECCデータを生成する第1ECCブロックと、第2エラー訂正方式によって前記第1ECCブロックから出力される第1ECCデータ及び前記プログラムのデータから第2ECCデータを生成する第2ECCブロックを含み、 前記プログラムのデータと、前記第1ECCデータと、前記第2ECCデータは前記フラッシュメモリ装置に格納され、 第1ECCブロックを含むECC制御器は、ホストの要求によってフラッシュメモリ装置を制御するメモリ制御器内に設けられるとともに、ホストインタフェース及びフラッシュインタフェースとは別異に設けられ 前記第2ECCブロックは、前記フラッシュメモリ装置から読み出された読み出しデータに含まれた第2ECCデータを利用して前記読み出しデータをデコードし、前記第1ECCブロックは前記第2ECCブロックから出力される前記読み出しデータに含まれた第1ECCデータを利用して前記読み出しデータのエラーを訂正する様に構成される ことを特徴とするECC制御器。」 で一致するものであり、次の点で相違している。 ＜相違点＞ 本願発明では、「第1ECCブロック」と「第2ECCブロック」を含む「ECC制御器は、ホストの要求によってフラッシュメモリ装置を制御するメモリ制御器内に設けられ」る構成であるのに対して、引用発明では、本願発明の「第2ECCブロック」に相当する「内符号/復号回路104に相当するECC回路」は、「フラッシュメモリ502(メモリチップ102)」に設けられていて、メモリ制御器内に設けられていない点。 第4 当審の判断 上記相違点について検討する。 第1ECCブロックと第2ECCブロックを含むECC制御器を、ホストの要求によって記憶装置を制御する制御器内に設けることは、本願の優先権主張の日前に周知の技術である。 これには、例えば、特開2004-164684号公報、図3、段落【0061】「コントローラ13は上位のホストコンピュータに接続され、C1符号によるセクタとこれら複数のセクタを対象として構成される積符号形式のC2符号とを順次生成して磁気ディスク18に対し記録動作を実行するようになされる。コントローラ13はホストインタフェース15、C1符号処理回路21、C2符号処理回路22、バッファコントローラ31、ディスクコントローラ32及びシーケンサ33を有している。」の記載、特開2000-293944号公報、図6における積符号形式の誤り訂正符号を付加し、誤りを検出し、誤り訂正処理を行うC2符号処理回路51及びC1符号処理回路52がハードディスクコントローラ30内に設けられ、ホストインターフェース32及びディスクインターフェース43と別異に設けられている記載、特開2004-288283号公報、図1、図2、図4、段落【0026】「この図1示す記録再生信号処理回路1は、一般に大規模半導体集積回路の形態で実現され、その基本的機能は、記録符号情報101を記録信号電流105に変換処理してヘッド・記録媒体系200に供給する記録処理系100と、該ヘッド・記録媒体系200からの再生信号305を再生符号情報301に再生変換するための再生処理系300との2つの処理過程から構成される。」、段落【0037】?【0038】「図2は、本発明の符号器(記録時の符号化回路)102の構成例を示す図である。本符号器102は、情報符号系列101を入力情報として、これにリードソロモン符号化などによる代数的誤り訂正符号化(第一の誤り訂正符号化)を施すための誤り訂正符号器(符号誤り訂正符号化回路)10を具備して、これから誤り訂正符号化系列11が出力される。・・・中略・・・【0038】さらに、この記録符号変調器12から出力された記録変調符号系列13は、連接符号器(第二の符号誤り訂正符号化を施す符号化回路)14に入力される。連接符号器14は、ターボ符号化の原理に基づく第二の誤り訂正符号化を記録変調符号系列13に施す。この連接符号器14では、入力された符号系列に対して所定の冗長符号を生成するとともに、この入力された符号系列を並べ替えて形成される新たな符号列に対して、同様の冗長符号の生成が並列に実施される。」、段落【0049】?【0051】「図4は、本発明における誤り訂正復号器(復号時の符号誤り訂正符号化回路)302の構成例を示している。図2の実施例2に対応しながら、図4の実施例4、復号器302では、再生信号処理回路304からの出力である復号信号系列303を入力して、再生符号情報301へのデータ復調処理を実現する。この復号器302において、尤度検出器31は、再生信号処理回路304からの再生信号情報(一般にデジタル信号値の系列)を入力して符号ビットの判定を行う。一般にPRML(パーシャルレスポンス・マキシマムライクリーフッド)方式を用いた記録再生処理系では、デジタルフィルタによるパーシャルレスポンス波形等化処理後のデジタル信号系列が、最尤復号器(マキシマムライクリーフッドディテクタ)により、硬判定の再生符号ビット情報{a_(k)}へと変換される。【0050】しかし、本発明では、後段の反復復号器33においてターボ復号に基づく誤り訂正処理を行うため、このパーシャルレスポンス冗長系に対する符号検出に整合した最大事後確率判定(MAP復号:Maximum A Posterior)を最尤復号器に代えて実施し、各符号ビット情報を、確率信頼度で示した多値情報である軟判定符号情報{b_(k)}として判定出力する。・・・中略・・・本発明では、このMAP復号の構成がいずれの方法によるかを問わない。【0051】このMAP復号による尤度検出器31から出力された軟判定符号情報系列32は、反復復号器33(ターボ誤り訂正器)に入力されて、詳述するような誤り訂正処理がなされ、硬判定ビット情報である誤り訂正復号系列34が変換出力される。また、記録符号復調器35は、図2の記録符号変調器12に対応した逆変換の符号化復調処理を行い、記録復調符号系列36を復元出力する回路である。さらに、誤り訂正復調器(回路)37は、この記録復調符号系列36上の符号誤りを、前述のリードソロモン符号化による第一の誤り訂正符号化(冗長符号部23)を用いて訂正処理し、硬判定の誤り訂正復号処理を実施する回路である。以上により、再生符号系列301が生成される。」の記載等が参照される。 そして、メモリチップ内部にECC機能を備えない(メモリコントローラ側にのみECC機能を備える)フラシュメモリ装置は、文献を示すまでもなく本願の優先権主張の日前に周知であるし、引用発明において、メモリチップにおける「内符号回路/復号回路104」の占める割合が大きくなると、メモリ実装面積が減少し、多値記録化によるメモリ容量増加のメリットが生かせなくなることは明らかであることからみても、引用発明において上記周知技術を適用する動機付けはあると認められる。 そうすると、引用発明において、上記周知技術を適用し、「外符号/復号回路105に相当するECC回路5031」と「内符号回路/復号回路104に相当するECC回路」を含むECC制御器を、ホストの要求によってフラッシュメモリ装置を制御するメモリ制御器内に設ける構成にすることは、当業者が容易になし得ることである。 そして、本願発明により奏される効果についてみても、引用発明の「内符号回路/復号回路104に相当するECC回路」を「ホストの要求によってフラッシュメモリ装置を制御するメモリ制御器内に設ける構成にする」ことに伴って予測し得ない格別顕著なものがあるともいえない。 したがって、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。 第5 むすび 以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2014-07-14 |
| 結審通知日 | 2014-07-15 |
| 審決日 | 2014-07-28 |
| 出願番号 | 特願2007-339977(P2007-339977) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 野田 佳邦 |
| 特許庁審判長 |
乾 雅浩 |
| 特許庁審判官 |
和田 志郎 山田 正文 |
| 発明の名称 | フラッシュメモリ装置のECC制御器及びそれを含むメモリシステム |
| 代理人 | 渡邊 隆 |
| 代理人 | 実広 信哉 |