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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない。 G06F
審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1295508
審判番号 不服2013-11744  
総通号数 182 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-02-27 
種別 拒絶査定不服の審決 
審判請求日 2013-06-20 
確定日 2014-12-09 
事件の表示 特願2009-524852「メモリ用モジュールコマンド構造およびメモリシステム」拒絶査定不服審判事件〔平成20年 2月28日国際公開、WO2008/022434、平成22年 1月21日国内公表、特表2010-501915〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 【第1】経緯

[1]手続
本願は、平成19年8月20日(パリ条約による優先権主張平成18年8月22日他、米国)を国際出願日とする出願であって、手続の概要は以下のとおりである。

手続補正 :平成22年 8月 4日
拒絶理由通知 :平成24年 8月30日(起案日)
意見書 :平成25年 2月 5日
手続補正 :平成25年 2月 5日
拒絶査定 :平成25年 3月 1日(起案日)
拒絶査定不服審判請求 :平成25年 6月20日

[2]査定
原審での査定の理由は、以下のとおりである。

〈査定の理由〉
《理由1》
本願の各請求項係る発明は、下記の刊行物1、2に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。
《理由2》
本願の各請求項に係る発明は、下記の刊行物1、2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。

記(刊行物)
刊行物1:特開2005-353060号公報
刊行物2:特開2001-222472号公報

【第2】本願発明

本願の請求項1?30までに係る発明は、本願特許請求の範囲(平成22年8月4日付けの手続補正書、平成25年2月5日付けの手続補正書による補正を含む),明細書及び図面の記載からみて、それぞれ、その特許請求の範囲の請求項1?30までに記載した事項により特定されるとおりのものであるところ、そのうち、請求項1に係る発明(以下「本願発明1」という。)、及び請求項18に係る発明(以下「本願発明2」という。)は、下記のとおりのものである(なお、下線部は、平成25年2月5日付けの手続補正書で手続補正された部分を示す。)。
記(本願発明1(請求項1))
複数のメモリ装置の少なくとも1つへのアクセスを求める要求を表す複数の分離可能なコマンドを含むモジュールコマンド構造であって、前記複数の別個のコマンドが、
前記複数のメモリ装置の前記少なくとも1つに対する装置アドレスと、前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレスとを含むアドレス識別子と、
前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含む、モジュールコマンド構造。

記(本願発明2(請求項18))
データを格納する複数のメモリ装置を含むメモリシステムと、
前記メモリシステムへのアクセスを求める要求を管理するプロセッサと、
前記プロセッサからの前記要求を、前記複数のメモリ装置の少なくとも1つによって解釈可能であるモジュール構造の複数の分離可能なコマンドに変換するコントローラであって、前記複数の分離可能なコマンドが、前記複数のメモリ装置の前記少なくとも1つに対するアドレス識別子と、前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含むを含むコントローラとを含むシステムであって、前記複数のメモリ装置および前記コントローラが通信用に直列接続されている、システム。

【第3】当審の判断

[1]引用刊行物の記載
刊行物1:特開2005-353060号公報
原査定の拒絶理由に引用された上記刊行物1には、以下の記載(下線は、注目箇所を示すために当審で施したものである。)が認められる。

【技術分野】
【0001】
本発明は、ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法に関する。
【背景技術】
【0002】
図1は、特許文献1及び特許文献2によるメモリモジュールを例示したものであって、SIMM(single in-line memory modules)及びDIMM(dual in-line memory modules)も共に例示している。SIMMは、メモリモジュールの一側面にのみメモリチップが配置されている形態であり、一方、DIMMは、メモリモジュールの両側面にメモリチップが配置されている。ここで、DIMMは、registered DIMM(略語でR-DIMM)及びfull buffered DIMM(略語でFBDIMM)に分けられる。
【0003】
前記R-DIMMでは、データ信号を除いた信号は、メモリコントローラからメモリチップに一つ又はそれ以上のレジスタを通じて伝送される。前記FBDIMMでは、メモリコントローラからの全ての信号がハブ又はアドバーンストメモリバッファー(advanced memory buffer、AMB)を通じてメモリチップに伝達される。図1に示すように、高速及び高容量応用製品ではFBDIMMがより有利である。
【0004】
図2は、ハブ及び複数のメモリチップを含む特許文献2のFBDIMMを例示している。前記ハブは、メモリコントローラ又は隣接するFBDIMMからサウスバンド(southbound、SB)パケットを受信端Rで受信することができ、前記サウスバンドパケット(SB PACKET)をメモリコントローラ又は隣接するFBDIMMに送信端Tを通じて送信することができる。また、前記ハブは、隣接するFBDIMMからノースバンド(northbound、NB)パケットを他の受信端Rで受信することができ、これを前記メモリコントローラ又は他の隣接するFBDIMMに他の送信端Tを通じて送信することができる。ハブは、クロック信号CLK、制御信号CON、アドレスADDRをそれぞれ、又は全部、前記複数のメモリチップに提供することができる。ハブは、前記複数のメモリチップ間にデータDATAを互いに交換する役割を果たす。
【0005】
図3は、特許文献2のメモリシステムを例示したものであって、ホスト(例えば、メモリコントローラ)及び複数のメモリモジュールを含むことができる。本図において、クロック信号CLK、サウスバンド信号STx、及びノースバンド信号NRxが図2に相応するように例示されている。図3に示すような従来のメモリシステムにはFBDIMMも含まれることができる。
【0006】
図4は、図3に示すような特許文献2によるメモリシステムを他の角度から見た例示図である。図4に示される8個のメモリモジュール(例えば、FBDIMM)は、「デイジーチェーン(daisy chain)」連結方式で連結されているが、これは、前記多数のメモリモジュールがデイジーチェーンバスによって直列で連結されることを言う。このような連結方式では、前記メモリコントローラからの入力及び出力信号は順に隣接するメモリモジュールに伝達される。

【0007】
図5は、前記特許文献2によるメモリシステムをより詳細に例示した図である。図5に示すように、前記ホスト(例えば、メモリコントローラ)は、サウスバンドパケット(例えば、高速サウスバンドパケット)を第1FBDIMM(図中のMM1)に伝送する送信端STx、及び前記第1FBDIMMでノースバンドパケットを受信する受信端NRxを含む。前記サウスバンドパケットは、FBDIMM選択ビット(FBDIMM selection bits)、ランク選択ビット(rank selection bits)、制御ビット(control bits)、アドレスビット(address bits)、又は記録されるデータ(data)をそれぞれ、又は全部含む。前記ノースバンドパケットは、前記複数のFBDIMM(MM1?MMn)のうち、いずれか一つから読み込んだデータを含むことができる。前記それぞれの複数のFBDIMM(MM1?MMn)は、図2?図4に示すように、ハブを含むことができる。また、前記ハブ以外にも、前記それぞれの複数のFBDIMM(MM1?MMn)はメモリ情報を受信し、前記メモリ情報によって読み込み動作又は書き込み動作を行う複数のメモリ装置(M1?Mn)を含むことができる。
【0008】
図5に示すように、前記ハブは、サウスバンド受信端(SRx)、サウスバンド送信端(STx)、ノースバンド受信端(NRx)、ノースバンド送信端(NTx)、及び制御部を更に含むことができる。前記サウスバンド受信端SRxは、第1FBDIMM(又は、前記メモリコントローラ)又はそれと隣接するFBDIMMから前記サウスバンドパケットを受信する。前記サウスバンド送信端STxは、隣接するFBDIMMに前記サウスバンドパケットを送信する(但し、前記デイジーチェーンの最後のハブは除外)。
【0009】
前記制御部は、前記サウスバンドパケットをメモリ情報にデコーディングする。ここで、前記メモリ情報は、例えば、FBDIMM選択ビット、ランク選択ビット、制御信号、アドレス信号、データ信号をそれぞれ又は全部含むことができる。前記制御信号は、例えば、/CS、/RAS、/CAS、及び/WE信号を含むことができる。
【0010】
前記メモリチップ(M1?Mn)がDRAMである場合、前記制御部は、前記メモリ情報を、DRAMインタフェース(図5のDRAM IF)のような、メモリインタフェース(memory interface)、又はメモリレジスタ(memory register)、又はメモリインタフェースレジスタ(memory interface register)に供給することができる。前記DRAMインタフェースDRAM IFのような前記メモリインタフェース、又はメモリレジスタ、又はメモリインタフェースレジスタは、前記メモリ情報を前記複数のメモリ装置(M1?Mn)に送信するか、又は前記複数のメモリ装置(M1?Mn)で受信することができる。
【0011】
又、前記制御部は、前記メモリインタフェース、又はメモリレジスタ、又はメモリインタフェースレジスタを通じて前記メモリ装置(M1?Mn)から読み込んだデータをパケット形態でエンコーディングすることができる。
【0012】
各ハブ(前記デイジーチェーンの最後のハブは除外)にある前記ノースバンド受信端NRxは、隣接するFBDIMMで前記ノースバンドパケットを受信することができ、前記ノースバンド送信端NTxは、受信されたノースバンドパケットを、前記ホスト(又は、メモリコントローラ)又は隣接するFBDIMMに伝送することができる。
【0013】
図6は、従来技術のサウスバンドパケットフォーマットを例示している。図5に示すように、前記サウスバンドパケットは、ホストから離れる方向(downstream、即ち、下方向)に伝送される。図6に示すように、前記サウスバンドパケットは、一回のメモリクロックの間に、10個のビットずつ、12回入力されるビット列で構成されることができる。図6に「A」で表示された最初4列のビット列はCRC(cyclic redundancy check)コード及びコマンド/アドレス(CMD/ADDR)コードを含むことができる。前記CRCコードは、伝送される信号にエラーがあるかの可否を確認するのに用いられる信号を言う。図6に「B」で表示された残り8列のビット列は記録されるデータ又は他のコマンドCMDを含むことができる。
【0014】
図7は、従来技術のノースバンドパケットフォーマットを例示している。図5に示すように、前記ノースバンドパケットは、前記ホストに向かう方向(upstream、即ち、上方向)に伝送される。図7を参照すると、前記ノースバンドパケットは、一回のメモリクロックの間に、14個のビットずつ、12回入力されるビット列で構成されることができる。前記ノースバンドパケットは、一つ以上のリードフレーム(read frame)に、例えば、図7に示すように、リードフレーム1(RDF1)及びリードフレーム2(RDF2)に分けられる。
【0015】
図8は、基準クロックCLK_REF、メモリクロックCLK_MEM、及びパケットの伝送との間の関係を例示している。図8の例では、前記メモリクロックCLK_MEMは、前記基準クロックCLK_REFの2倍に該当する周波数を有しており、1回のメモリクロックCLK_MEMの間に、12回のパケット伝送が行われる。
【0016】
図9は、FBDIMMサウスバンドコマンドデコーディングシステムの例であって、DRAMを制御するのに用いられることができるいくつかのコマンドを含む。図9に示すように、サウスバンドパケットは、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、及びアドレス情報を含むことができる。
【0017】
図9の例に示すように、ビット23?21は、前記複数のFBDIMMのうち、一つのFBDIMMを選択するために用いられることができ、これらをモジュール選択ビットと定義することができる。前述したように、従来のメモリシステムは、通常8個のFBDIMMを含む。従って、3個のビット(即ち、ビット23?21)がFBDIMMを特定するのに必要である。
【0018】
図9の例で、ビット20?18は、所望するコマンドCMDを特定するのに用いられることができ、前記FBDIMMを制御するのに用いられることができる。
【0019】
又、一つのビット(ビット17)は、選択されたFBDIMMのランクを選択するのに用いられる。前記ランクとは、前記所望するFBDIMMのいずれか一面として定義される。
【0020】
残りのビット列(ビット16?0)は、バンク及び所望するメモリのアドレスを指定するのに用いられることができる。
【0021】
図10は、図5に示される従来のシステムでサウスバンドパケットの書き込み及び読み込み動作を例示するタイミング図である。図10には、前記基準クロックCLK_REF、前記メモリクロックCLK_MEM、サウスバンドパケットSB PACKET、前記各メモリモジュールのコマンド(MM1 COMMAND、MM2 COMMAND、...、MM N COMMAND)、前記各メモリモジュールのデータ(MM1 DATA、MM2 DATA、...、MM N DATA)、及び前記ノースバンドパケットが例示されている。
【0022】
前記図10のタイミング図を参照すると、書き込み動作時には、前記基準クロックがク
ロック伝送線(clock transfer line)から前記ハブに伝送される。図8を共に参照すると、前記メモリクロックCLK_MEMは、前記基準クロックCLK_REFの周波数より2倍の周波数を有することができ、前記ハブ内にある位相同期ループ(phase locked loop、PLL)によって生成される。
【0023】
書き込まれる前記サウスバンドパケットは、前記メモリクロックCLK_MEMの一周期内に前記サウスバンド送信端STx及び前記サウスバンド受信端RTxを通じて全てのFBDIMMに伝達されることができる。伝送された前記書き込みサウスバンドパケットは、各ハブでメモリ情報にデコーディングされることができる。図9に示すように、前記メモリ情報は、ある特定なメモリモジュール(例えば、メモリモジュールMM1)が選択されたかを分かるように、ハブによってデコーディングされるモジュール選択ビットを含むことができる。前記メモリモジュールMM1上の前記メモリ装置は、前記メモリ情報に従って書き込み動作を行う。残りメモリモジュール(MM2?MMn)は、前記メモリ選択ビットに従って特定されなかったため、前記書き込み動作は行われない。
【0024】
読み込み動作時には、図10に示すように、読み込まれたサウスバンドパケットは、前記メモリクロックCLK_MEMの一周期内に前記サウスバンド送信端STx及び前記サウスバンド受信端SRxを通じて全てのFBDIMMに伝達されることができる。受信された前記読み込まれたサウスバンドパケットは、同様に各ハブによってメモリ情報にデコーディングされることができる。図9に示すように、前記メモリ情報は、ある特定なメモリモジュール(例えば、メモリモジュールMM1)が選択されたかを示す、ハブによってデコーディングされるモジュール選択ビットを含むことができる。前記メモリモジュールMM1上の前記メモリ装置は、前記メモリ情報に従って書き込み動作を行う。特に、読み込まれたデータは、前記メモリモジュールMM1の前記メモリ装置から前記メモリモジュールMM1のハブに伝達される。この際、前記メモリモジュールMM1のハブは、前記読み込まれたデータをノースバンドパケットにエンコーディングすることができ、前記ノースバンドパケットを前記ノースバンド送信端NTx及び前記ノースバンド受信端NRxを経由して、前記ホスト又はメモリコントローラに伝達することができる。

【0025】
上述の、図1?図10を共に参照して説明したような従来のメモリシステムでは、各メモリモジュール(MM1?MMn)(例えば、各FBDIMM)が正常に動作するかを判断することができるのが有利である。前述した8個のFBDIMMを含む前記従来のメモリシステムでは、各FBDIMMをテストするためには、システムが8回の書き込み動作と8回の読み込み動作を行う必要がある。又、メモリが高集積になるほど、より多くのFBDIMMが含むことができるので、書き込み動作及び読み込み動作がより多く必要になってくる。
【特許文献1】米国特許第5513135号明細書
【特許文献2】米国特許第6317352号明細書

【発明の開示】
【発明が解決しようとする課題】
【0026】
本発明の目的は、メモリテスト時に複数個のメモリモジュールの読み込み及び書き込み動作を同時に行ってテスト時間を減少させることができるハブ、メモリモジュール、メモリシステム、及びこれを通じた読み込み方法及び書き込み方法を提供することにある。
【0027】
・・・前記サウスバンドパケットは、アクティブ動作、書き込み動作、及び読み込み動作のうち、いずれか一つの動作に対するものである。・・・(以下略)

【0048】
前記パケット処理部PTPは、前記サウスバンドパケットをパケットの形態からメモリ情報の形態にデコーディングすることができる。前記メモリ情報は、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、コマンド情報、アドレス情報をそれぞれ、又は全部含むことができる。
【0049】
正常モードであれば、パケット処理部PTPは、前記モジュール選択ビットがその前記パケット処理部PTPを含んでいるFBDIMMを示すか否かを判断する。仮に、前記モジュール選択ビットが前記パケット処理部PTPを含むFBDIMMを示す場合には、前記パケット処理部PTPは、前記メモリインタフェース30にコマンドとアドレス情報を送信する。そうでなければ、前記パケット処理部PTPは、前記メモリ情報を無視する。仮に、前記コマンドが書き込み動作であれば、書き込みデータもメモリインタフェース30に共に伝達される。

【0053】
図13は、本発明の一実施形態によるテストモードにおいて、書き込み動作時のタイミング図を例示している。まず、第1書き込み区間1で、前記モードレジスタRG1が前記SMBusによって設定される。テストモードであれば、前記モジュール選択ビット、前記ランク選択ビット、及び前記メモリ情報等は無視される。第2書き込み区間2において、メモリコントローラ600が第1メモリモジュール500にサウスバンドパケットを伝送すると、前記第1メモリモジュール500は、次のメモリモジュールに前記サウスバンドパケットを伝送する。このような方式で、全てのメモリモジュール500が前記メモリクロックCLK_MEMの一つのクロック区間内に前記サウスバンドパケットを受信することができる。
【0054】
第3書き込み区間3において、活性化サウスバンドパケット(active SB packet)は、各メモリモジュール500内にある前記パケット処理部PTPでメモリ情報にデコーディングされる。第4書き込み区間4において、前記メモリ情報は、各ハブ510内にある前記メモリインタフェース30に伝達される。第5書き込み区間5において、各メモリモジュール500内の前記メモリ装置520は、同時に前記メモリ情報に従って活性化動作を行う。第6書き込み区間6において、書き込みサウスバンドパケット(write SB packet)は、同じ方式を通じて前記メモリコントローラから前記全てのメモリモジュール500に伝達される。
【0055】
この際、前記書き込みサウスバンドパケットは、各メモリモジュール500の前記パケット処理部PTPで、モジュール選択ビット、ランク選択ビット、コマンドビット、アドレスビット、及びデータを含むメモリ情報にデコーディングされる。テストモードである場合には、各メモリモジュール500内の各パケット処理部PTPは、前記モジュール選択ビット及び前記ランク選択ビットを無視する。前記モジュール選択ビット及び前記ランク選択ビットを除いた前記メモリ情報は、各ハブ510内の前記各メモリインタフェース30に伝達される。第7書き込み区間7で、全てのメモリモジュール500は書き込み動作を行う。
【0056】
図14は、本発明の一実施形態によるテストモード時の書き込み動作を示すフローチャートである。図14のフローチャートでは、活性化動作は書き込みサウスバンドパケットが書かれる前に予め行われるものと仮定する。

【0058】
図15は、本発明の一実施形態によるテストモードでの読み込み動作を示すタイミング図である。第1読み込み区間(1’)で、前記モードレジスタは前記SMBusによって
設定される。テストモードで設定されることにより、前記モジュール選択ビット及び前記メモリ情報は無視されても良い。第2読み込み区間(2’)で、活性化サウスバンドパケットが伝達されると、全てのメモリモジュールが活性化動作を行う。第3読み込み区間(3’)では、前記複数のメモリモジュール500内の前記メモリ装置520の読み込み動作のために、読み込みサウスバンドパケットが全てのメモリモジュール500に伝達される。前記読み込みサウスバンドパケットは、各メモリモジュール500内の各ハブ510内にある前記各パケット処理部500でメモリ情報にデコーディングされる。メモリ情報内に含まれているモジュール選択ビットは、テストモードでは無視される。メモリ情報の残り部分は、各ハブ510内の前記メモリインタフェース30に伝達される。全てのメモリモジュール500内のメモリ装置520は、残りのメモリ情報に基づいて、同時に読み込み動作を行う。第4読み込み区間(4’)内では、前記メモリ装置520で読まれたデータが各ハブ510内の前記各パケット処理部PTPで受信され、パケットデータにエンコーディングされる。
【0059】
第5読み込み区間(5’)内では、最終メモリモジュールMMnが上方向に隣接するメモリモジュールMMn-1の前記ノースバンド受信端NRxに向かって前記パケットデータを伝達する。このような方式で、最終メモリモジュールMMnの前記メモリクロックCLK_MEMの一クロック周期間に前記メモリコントローラ600まで前記パケットデータを伝送することができる。
【0060】
第6読み込み区間(6’)内では、前記最終メモリモジュールMMnを除いた前記各メモリモジュール(MM1?MMn-1)内の前記各ハブ510は、メモリモジュールMMn-1からパケットデータを受信する。前記最終メモリモジュールMMnを除いた前記各メモリモジュール(MM1?MMn-1)内の比較部COMは、受信したパケットデータと自身のメモリモジュールから読み込んだパケットデータを互いに比較する。第7読み込み区間(7’)では、前記比較の結果として、パケットデータが同じ場合に前記比較部COMは、合格信号を前記エラー検出レジスタRG2に出力する。前記パケットデータが互いに異なると、前記比較部COMはエラーフラグを前記エラー検出レジスタRG2に出力する。
【0061】
第8読み込み区間(8’)では、前記メモリコントローラ600は、全てのエラー検出レジスタRG2を読み込んで、前記各メモリモジュール500が正常に動作しているかを判断する。
【0062】
図16は、本発明の一実施形態によるテストモードの読み込み動作を示すフローチャートである。
【0063】
全ての前記モードレジスタに、例えば、テストモードに設定される(1100)。そして、読み込みサウスバンドパケットが全てのメモリモジュール500に供給される(1102)。次に、前記読み込みサウスバンドパケットは、各メモリモジュール500内の各ハブ510においてメモリ情報にデコーディングされる(1104)。そして、前記モジュール選択ビット又はランク選択ビットは、それぞれ又は全部無視され、コマンド情報及びアドレス情報は、各メモリ装置520に伝達される(1106)。その後、各メモリモジュール500内の各メモリ装置520では読み込み動作が行われる(1108)。
【0064】
最終メモリモジュールMMnでは、上方向に隣接するメモリモジュールMMn-1にノースバンドパケットデータを伝送する(1110)。前記ノースバンドパケットは、前記メモリクロックCLK_MEMの一つのクロック周期内に前記メモリコントローラ600まで伝達される。前記最終メモリモジュールMMnを除いた残り各メモリモジュールMMn-1の各ハブ510内にある各比較部COMは、受信したノースバンドパケットと各メ
モリモジュールで作り出されたパケットを互いに比較する(1112)。比較の結果は、前記エラー検出レジスタRG2に貯蔵される。前記メモリコントローラ600は、前記エラー検出レジスタRG2を読み込んで、各メモリモジュール500が正常に動作するかを判断する(1114)。

【産業上の利用可能性】
【0077】
上述において、本発明の実施形態をホストやメモリコントローラと関連させて説明したが、本発明の思想は他の形態のコントローラにも適用することができる。又、本発明の実施形態をモジュール選択ビット又はランク選択ビットを関連させて説明したが、メモリモジュール、メモリ装置、又はメモリユニットを特定するどのような形態のメモリ情報でも用いられることができる。
【0078】
また、上述において、本発明の実施形態をFBDIMMと関連させて説明したが、本発明の思想は、R-DIMM又はSIMMのような他のメモリモジュールにも適用されることができる。又、本発明の実施形態をDRAMと関連させて説明したが、本発明の思想は他のメモリタイプにも適用されることができる。

【図面の簡単な説明】
【0080】
【図1】多様な種類の従来技術によるメモリモジュールを示す図である。
【図2】ハブ及び複数のメモリチップを含む従来技術によるFBDIMMを示す図である。
【図3】従来技術によるメモリシステムを示す図である。
【図4】図3の従来技術によるメモリシステムを他の角度から見た図である。
【図5】従来技術によるメモリシステムを詳細に示す図である。
【図6】従来技術によるサウスバンドパケットフォーマットを示す図である。
【図7】従来技術によるノースバンドパケットフォーマットを示す図である。
【図8】基準クロック、メモリクロック、及びパケット伝送間の関係を示す図である。
【図9】FBDIMMのサウスバンドコマンド解釈システムを示す図である。
【図10】図5に示される従来技術によるシステムでサウスバンドパケットの書き込み及び読み込み動作を示すタイミング図である。

[2]刊行物1に記載された発明(以下、「引用発明」という。)

ア 引用発明認定の基礎
刊行物1には、「ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法に関する」(【0001】)ものが記載されており、
その「従来技術」{段落【0002】?【0025】,図1?10、「図1?図10を共に参照して説明したような従来のメモリシステム」(【0025】)}をベースに、正常モード(従来技術の通常の書き込み動作、読み出し動作と同じ)とは別の「テストモード」時には、サウスバンドパケット内の「モジュール選択ビット及び前記ランク選択ビットを無視する」(段落【0055】【0063】)ようにして「メモリテスト時に複数個のメモリモジュールの読み込み及び書き込み動作を同時に行ってテスト時間を減少させることができるハブ、メモリモジュール、メモリシステム、及びこれを通じた読み込み方法及び書き込み方法を提供」するものが図11?図17,段落【0026】以降に記載されているところ、
上記「従来技術」(又は、上記「正常モード」時)のメモリシステムに着目し、主にこれを基礎に刊行物1記載の発明(以下、「引用発明」という。)を認定する。上記「従来技術」を直接記載する段落【0002】?【0025】のほか、段落【0026】以降の記載事項についても、テストモードに特有の「モジュール選択ビット及び前記ランク選択ビットを無視する」ための構成以外は「従来技術」と同様といえ、適宜参照する。

イ 概要
メモリシステムの「ホスト」は、例えば「メモリコントローラ」である(【0005】【0007】等)とされ、図1?図4、段落【0002】?【0006】によれば、
メモリコントローラと複数個(8個)のメモリモジュール(例えば、FBDIMM)がデイジーチェーン連結方式で直列に連結され、
メモリモジュール(例えば、FBDIMM)に含まれるハブは、メモリコントローラ又は隣接するメモリモジュールからサウスバンド(SB)パケットを受信端Rで受信することができるようにされ、サウスバンドパケットをメモリコントローラ又は隣接するFBDIMMに送信端Tを通じて送信することができるようにされる。

ウ サウスバンドパケットフォーマット、サウスバンドパケット
サウスバンドパケットについての、
段落【0007】「サウスバンドパケットは、FBDIMM選択ビット(FBDIMM selection bits)、ランク選択ビット(rank selection bits)、制御ビット(control bits)、アドレスビット(address bits)、又は記録されるデータ(data)をそれぞれ、又は全部含む。」、
段落【0009】「前記制御部は、前記サウスバンドパケットをメモリ情報にデコーディングする。ここで、前記メモリ情報は、例えば、FBDIMM選択ビット、ランク選択ビット、制御信号、アドレス信号、データ信号をそれぞれ又は全部含むことができる。前記制御信号は、例えば、/CS、/RAS、/CAS、及び/WE信号を含むことができる。」、
段落【0016】「図9は、FBDIMMサウスバンドコマンドデコーディングシステムの例であって、DRAMを制御するのに用いられることができるいくつかのコマンドを含む。図9に示すように、サウスバンドパケットは、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、及びアドレス情報を含むことができる。」、
サウスバンドパケットフォーマットについての、
段落【0013】「図6は、従来技術のサウスバンドパケットフォーマットを例示している。図5に示すように、前記サウスバンドパケットは、ホストから離れる方向(downstream、即ち、下方向)に伝送される。図6に示すように、前記サウスバンドパケットは、一回のメモリクロックの間に、10個のビットずつ、12回入力されるビット列で構成されることができる。図6に「A」で表示された最初4列のビット列はCRC(cyclic redundancy check)コード及びコマンド/アドレス(CMD/ADDR)コードを含むことができる。前記CRCコードは、伝送される信号にエラーがあるかの可否を確認するのに用いられる信号を言う。図6に「B」で表示された残り8列のビット列は記録されるデータ又は他のコマンドCMDを含むことができる。」、及び、
デコードについての上記【0009】【0016】、段落【0048】「前記パケット処理部PTPは、前記サウスバンドパケットをパケットの形態からメモリ情報の形態にデコーディングすることができる。前記メモリ情報は、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、コマンド情報、アドレス情報をそれぞれ、又は全部含むことができる。」を併せてみれば、
サウスバンドパケット(図6)の破線で示される最初4列の伝送エラーの可否確認用CRCコードの右に示される6×4=24ビットの「コマンド/アドレス(CMD/ADDR)コード」の部分には、パケット化されてはいるものの、図9の各行に示される24ビットの種々の「DRAM CMD」(例えば[ACTIVATE],[WRITE],[READ]等)が存在していることは明らかであり{このことは(CMD/ADDR)「コード」としていることからも、コマンドパケットの周知技術(例えば、特表2002-530742号公報の段落【0054】表3等)からみても明らかである。}、
その「DRAM CMD」が、サウスバンドパケットをパケットの形態からデコードしたメモリ情報(の一部)でもあることも明らかである。
すなわち、サウスバンドパケットの上記24ビットの「コマンド/アドレス(CMD/ADDR)コード」の部分は、
・図9の各行に示される24ビットの種々の「DRAM CMD」(例えば[ACTIVATE],[WRITE],[READ]等)のセット1つに相当するものであり、 ・当該サウスバンドパケットをパケットの形態からデコードしたメモリ情報(の一部)とも同じものである。
以下、図9の各行のコマンドを示す「DRAM CMD」を、[ ]を付けた半角文字を用いて[DRAM CMD]、[ACTIVATE],[WRITE],[READ]等と表記することとする。

そして、その図9に示される24ビットの[DRAM CMD](メモリ情報)は、
段落【0017】「図9の例に示すように、ビット23?21は、前記複数のFBDIMMのうち、一つのFBDIMMを選択するために用いられることができ、これらをモジュール選択ビットと定義することができる。前述したように、従来のメモリシステムは、通常8個のFBDIMMを含む。従って、3個のビット(即ち、ビット23?21)がFBDIMMを特定するのに必要である。」、
段落【0018】「図9の例で、ビット20?18は、所望するコマンドCMDを特定するのに用いられることができ、前記FBDIMMを制御するのに用いられることができる。」、
段落【0019】「又、一つのビット(ビット17)は、選択されたFBDIMMのランクを選択するのに用いられる。前記ランクとは、前記所望するFBDIMMのいずれか一面として定義される。」、
段落【0020】「残りのビット列(ビット16?0)は、バンク及び所望するメモリのアドレスを指定するのに用いられることができる。」、及び、
図9によれば、
ビット23?21:複数個のメモリモジュールから一つを選択するためのモジュール選択ビット、
ビット17:選択されたモジュールのいずれか一面を示すランク選択ビット、
ビット20?18:所望するコマンドCMDを特定するのに用いられるCMDビット、
ビット16?13:メモリのバンクを指定するBANKビット、
ビット12?0:所望するメモリのアドレスを指定するADDRビット、
からなる。

以上を総合すれば、
サウスバンドパケットは、図6に示すように、10個のビット(1列)が12回入力されるビット列で構成されるパケット形態であって、
図6の破線で示される最初4列の伝送エラーの可否確認用CRCコードと、その右に示される24ビットのコマンド/アドレス(CMD/ADDR)コードと、残り8列の記録されるデータ又は他のコマンドCMD(図6のB)とからなり、
その24ビットのコマンド/アドレス(CMD/ADDR)コード部分は、
図9に示される24ビットの[DRAM CMD](例えば[ACTIVATE],[WRITE],[READ]等)のセットのうちの1つに相当するものであると共に、当該サウスバンドパケットをパケットの形態からデコードしたメモリ情報の一部と同じであって、
ビット23?21:複数個のメモリモジュールから一つを選択するためのモジュール選択ビット、
ビット17:選択されたモジュールのいずれか一面を示すランク選択ビット、
ビット20?18:所望するコマンドCMDを特定するのに用いられるCMDビット
ビット16?13:メモリのバンクを指定するBANKビット、
ビット12?0:所望するメモリのアドレスを指定するADDRビット、
からなっている。

エ 書き込み、読み込み動作例
サウスバンドパケットを用いた書き込み、読み込み動作の例が段落【0021】?【0024】、図10に示されており、
「前述した8個のFBDIMMを含む前記従来のメモリシステムでは、各FBDIMMをテストするためには、システムが8回の書き込み動作と8回の読み込み動作を行う必要がある。」(段落【0025】)との記載と図10,及び、これに対応する改良されたテストモード時の図13?図16及びこれらについての記載を考慮すれば、
図10に示される上記動作は、特定のメモリモジュールMM1の特定アドレスにWDATA,WDATAを書き込み、特定のメモリモジュールMMNの特定アドレスにWDATA,WDATAを書き込み、(テストするために)書き込んだそれらのデータを読み込む動作と理解され、
そのような動作をさせるために、
サウスバンドパケットとして、ACT1・NOP・NOP→ACTN・NOP・NOP→WR1・WDATA・WDATA→WR2・WDATA・WDATA→RD1・NOP・NOP→RDN・NOP・NOPが、メモリコントローラから順次各メモリモジュールに送受信することが示される。
ここに、ACT1・ACTN、WR1・WR2、RD1・RDNが、それぞれ、図9の[DRAM CMD]セット中の24ビットの[ACTIVATE]、[WRITE],[READ]を、CRCコードの右に含むサウスバンドパケットであることは明らかである。
そして、テストモード時の「アクティブ動作」,「活性化」についての
【0027】「前記サウスバンドパケットは、アクティブ動作、書き込み動作、及び読み込み動作のうち、いずれか一つの動作に対するものである。」、
【0054】「第3書き込み区間3において、活性化サウスバンドパケット(active SB packet)は、各メモリモジュール500内にある前記パケット処理部PTPでメモリ情報にデコーディングされる。第4書き込み区間4において、前記メモリ情報は、各ハブ510内にある前記メモリインタフェース30に伝達される。第5書き込み区間5において、各メモリモジュール500内の前記メモリ装置520は、同時に前記メモリ情報に従って活性化動作を行う。」(書き込み動作例、図13、)
【0058】「第2読み込み区間(2’)で、活性化サウスバンドパケットが伝達されると、全てのメモリモジュールが活性化動作を行う。」(読み込み動作例、図15)なる記載も考慮して、以上のことを総合すれば、
書き込み、読み込み動作は、例えば、図10に示されるようになされるものであって、
特定のメモリモジュールMM1の特定アドレスにWDATA,WDATAを書き込み、特定のメモリモジュールMMNの特定アドレスにWDATA,WDATAを書き込み、書き込んだそれらのデータを読み込むために、
メモリコントローラから直列に連結した複数のメモリモジュール(FBDIMM)に対して送信し、そのうちの1つのメモリモジュールに受信させるサウスバンドパケットとして、
MM1を活性化する(図9の[DRAM CMD]である)[ACTIVATE]を含む「ACT1・NOP・NOP」、MMNを活性化する([DRAM CMD]である)[ACTIVATE]を含む「ACT2・NOP・NOP」を送信し、それぞれ、MM1、MM2が受信し、
MM1が活性化した後、MM1にWDATA・WDATAを書き込む([DRAM CMD]である)[WRITE]を含む「WR1・WDATA・WDATA」を送信し、MM1はこれを受信し、
MMNが活性化した後、MMNにWDATA・WDATAを書き込む([DRAM CMD]である)[WRITE]を含む「WRN・WDATA・WDATA」を送信し、MMNはこれを受信し、
MM1にWDATA・WDATAが書き込み動作がなされた後、MM1からRDATA・RDATAを読み込む([DRAM CMD]である)[READ]を含む「RD1」を送信し、MMNはこれを受信し、
MMNにWDATA・WDATAが書き込み動作がなされた後、MMNからRDATA・RDATAを読み込む([DRAM CMD]である)[READ]を含む「RDN」を送信し、MMNはこれを受信し、
これによって、MM1及びMMNからのノースバンドによって、MM1からのRDATA・RDATA、MMNからのRDATA・RDATAを読み出す、
ようにされる。

オ 引用発明
以上によれば、引用発明として、下記の発明を認定することができる(便宜上、p?sに分説しておく)。

記(引用発明)
p :メモリコントローラと複数個(8個)のメモリモジュール(例えば、FBDIMM)がデイジーチェーン連結方式で直列に連結されるメモリシステムであって、
q :メモリモジュール(例えば、FBDIMM)に含まれるハブは、メモリコントローラ又は隣接するメモリモジュールからサウスバンド(SB)パケットを受信端Rで受信することができるようにされ、サウスバンドパケットをメモリコントローラ又は隣接するFBDIMMに送信端Tを通じて送信することができるようにされ、
r :サウスバンドパケットは、図6に示すように、10個のビット(1列)が12回入力されるビット列で構成されるパケット形態であって、
図6の破線で示される最初4列の伝送エラーの可否確認用CRCコードと、その右に示される24ビットのコマンド/アドレス(CMD/ADDR)コードと、残り8列の記録されるデータ又は他のコマンドCMD(図6のB)とからなり、
その24ビットのコマンド/アドレス(CMD/ADDR)部分は、
図9に示される24ビットの[DRAM CMD](例えば[ACTIVATE],[WRITE],[READ]等)のセットのうちの1つに相当するものであると共に、当該サウスバンドパケットをパケットの形態からデコードしたメモリ情報の一部と同じであって、
r1:ビット23?21:複数個のメモリモジュールから一つを選択するためのモジュール選択ビット、
ビット17:選択されたモジュールのいずれか一面を示すランク選択ビット、
ビット20?18:所望するコマンドCMDを特定するのに用いられるCMDビット、
ビット16?13:メモリのバンクを指定するBANKビット、
ビット12?0:所望するメモリのアドレスを指定するADDRビット、
からなり、
s :書き込み、読み込み動作は、例えば、図10に示されるようになされるものであって、
特定のメモリモジュールMM1の特定アドレスにWDATA,WDATAを書き込み、特定のメモリモジュールMMNの特定アドレスにWDATA,WDATAを書き込み、書き込んだそれらのデータを読み込むために、
メモリコントローラから直列に連結した複数のメモリモジュール(FBDIMM)に対して送信し、そのうちの1つのメモリモジュールに受信させるサウスバンドパケットとして、
MM1を活性化する(図9の[DRAM CMD]である)[ACTIVATE]を含む「ACT1・NOP・NOP」、MMNを活性化する([DRAM CMD]である)[ACTIVATE]を含む「ACT2・NOP・NOP」を送信し、それぞれ、MM1、MM2が受信し、
MM1が活性化した後、MM1にWDATA・WDATAを書き込む([DRAM CMD]である)[WRITE]を含む「WR1・WDATA・WDATA」を送信し、MM1はこれを受信し、
MMNが活性化した後、MMNにWDATA・WDATAを書き込む([DRAM CMD]である)[WRITE]を含む「WRN・WDATA・WDATA」を送信し、MMNはこれを受信し、
MM1にWDATA・WDATAが書き込み動作がなされた後、MM1からRDATA・RDATAを読み込む([DRAM CMD]である)[READ]を含む「RD1」を送信し、MMNはこれを受信し、
MMNにWDATA・WDATAが書き込み動作がなされた後、MMNからRDATA・RDATAを読み込む([DRAM CMD]である)[READ]を含む「RDN」を送信し、MMNはこれを受信し、
これによって、MM1及びMMNからのノースバンドによって、MM1からのRDATA・RDATA、MMNからのRDATA・RDATAを読み出す、
ようにされる、
p :メモリシステム。

[3]本願発明1と引用発明との対比・判断

(1)本願発明1(構成要件の分説等)
本願発明1は、以下のように要件A?B2に分説することができる。

本願発明1(分説)
A :複数のメモリ装置の少なくとも1つへのアクセスを求める要求を表す複数の分離可能なコマンドを含むモジュールコマンド構造であって、
B :前記複数の別個のコマンドが、
B1:前記複数のメモリ装置の前記少なくとも1つに対する装置アドレスと、前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレスとを含むアドレス識別子と、
B2:前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含む、
A :モジュールコマンド構造。

(2)要件A、B、B1,B2の「複数のメモリ装置」について
引用発明のpの「複数個(8個)のメモリモジュール(例えば、FBDIMM)」は、「複数のメモリ装置」といい得るものである。

(3)要件Aについて
〈解釈〉
要件Aは、
A1:複数の分離可能なコマンドを含むモジュールコマンド構造であって、
A2:その複数の分離可能なコマンドは、複数のメモリ装置の少なくとも1つへのアクセスを求める要求を表すものであること
を要求している。

ア 上記A1,A2の「分離可能なコマンド」について
「複数の分離可能なコマンド」の「分離可能な」の意味について、明細書中には、これを具体的に明確に説明する記載は見当たらず、その意味は、必ずしも明確ではないが、
・「複数のメモリ装置の1つにアクセスするための、プロセッサからの要求を表す複数の分離可能なコマンドを含むモジュールコマンドセットであって、複数の別個のコマンドのそれぞれが、複数のメモリ装置の1つに対するアドレスと、複数のメモリ装置の1つにある複数のメモリバンクの1つに対するバンクアドレスとを含む装置識別子と、複数のメモリ装置の1つによって実行される操作を表す操作コードを含むコマンド識別子とを含むモジュールコマンドセットが提供される。」(段落【0007】)、
・要件Bの「前記複数の別個のコマンド」なる記載、明細書の「ホストシステム102からの要求を、フラッシュメモリ装置によって解釈可能である複数の分離可能なコマンドに解釈する。」(段落【0052】)、
・「コマンド識別機構566は、要求の実行に使用される複数のコマンドを決定する。各コマンドは分離可能であり、組み合わされてホストシステム102からの要求を満たす。」(段落【0053】)
との記載に照らせば、
上記「分離可能な」とは、「他のコマンドとは区別し得る別個の」の意とと合理的に理解され、したがって、
上記A1,A2の「複数の分離可能なコマンド」は、「他のコマンドとは区別し得る別個の複数のコマンド」と解される。

イ A1「複数の分離可能なコマンドを含むモジュールコマンド構造であって、」について
そして、上記アを踏まえて、A1「・・・モジュールコマンド構造」についてみるに、
明細書の「たとえば、図5Aから図5Cに示すモジュールコマンド構造」(段落【0053】)「モジュールコマンド構造500、520、および540は任意のNANDフラッシュメモリ装置で使用可能だが、・・・を使用するモジュールコマンド構造500、520、および540・・・」(【0045】)、上記段落【0007】、
上記A1で「複数の分離可能なコマンド」(上記のとおり「他のコマンドとは区別し得る別個の複数のコマンド」と解される)を含むとすること、
「モジュール」は構成単位、機能単位、セットの1パーツを意味する用語であること等を考慮すれば、
上記A1「複数の分離可能なコマンドを含むモジュールコマンド構造であって、」とは、
「他のコマンドとは区別し得る別個の複数のコマンドのモジュールコマンド(個々のコマンド)の構造であって、」と合理的に理解される。

ウ 上記A2の「要求」について
上記A2において、「複数の分離可能なコマンド」、すなわち、「他のコマンドとは区別し得る別個の複数のコマンド」が表すとする「複数のメモリ装置の少なくとも1つへのアクセスを求める要求」についてみるに、
当該「要求」とは、
・明細書には「ホストシステム102のプロセッサ103からの要求を受け取る目的でホストシステム102と通信することが可能となる。」(段落【0052】)、「ホストシステム102からの要求を分析して、その要求からメモリ装置アドレスおよび/またはバンクアドレスならびにコマンドをそれぞれ抽出する。コマンド識別機構566は、要求の実行に使用される複数のコマンドを決定する。」(段落【0053】)との記載があるものの、
請求項1では、何からの要求であるかを特定していないこと、
・明細書には、「ホストシステム102からの要求を分析して、その要求からメモリ装置アドレスおよび/またはバンクアドレスならびにコマンドをそれぞれ抽出する。コマンド識別機構566は、要求の実行に使用される複数のコマンドを決定する。各コマンドは分離可能であり、組み合わされてホストシステム102からの要求を満たす。」(段落【0053】)との記載はあるものの、
如何なる、いくつの具体的「要求」が、いかなる具体的な複数のコマンドに対応するのか、記載されていないし、請求項1にもそれらについての特定記載はないこと、
からすれば、何からの「要求」であるか、1つの要求であるか又は複数の「要求」であるかを問わない「要求」と理解される。

〈引用発明との対比〉
エ 上記要件A1は、上記のとおり、「他のコマンドとは区別し得る別個の複数のコマンドのモジュールコマンド(個々のコマンド)の構造であって、」と解される。
引用発明のsにおける「メモリコントローラから直列に連結した複数のメモリモジュール(FBDIMM)に対して送信し、そのうちの1つのメモリモジュールに受信させるサウスバンドパケット」である、
MM1のメモリモジュールに対する、
・「MM1を活性化する(図9の[DRAM CMD]である)[ACTIVATE]を含む「ACT1・NOP・NOP」」、
・「MM1が活性化した後、MM1にWDATA・WDATAを書き込む([DRAM CMD]である)[WRITE]を含む「WR1・WDATA・WDATA」」、
・「MM1にWDATA・WDATAが書き込み動作がなされた後、MM1からRDATA・RDATAを読み込む([DRAM CMD]である)[READ]を含む「RD1」」
は、いずれも、
(引用発明:rで)「図6の破線で示される最初4列の伝送エラーの可否確認用CRCコード」の「右に示される24ビットのコマンド/アドレス(CMD/ADDR)コード」部分を含み、
「その24ビットのコマンド/アドレス(CMD/ADDR)部分は、
図9に示される24ビットの[DRAM CMD](例えば[ACTIVATE],[WRITE],[READ]等)のセットのうちの1つに相当するものであると共に、当該サウスバンドパケットをパケットの形態からデコードしたメモリ情報の一部と同じで」あって、
いずれも、引用発明:r1の構造をもつ「コマンドモジュール」ということができるものである。
つまり、引用発明のサウスバンドパケットである「ACT1・NOP・NOP」、「WR1・WDATA・WDATA」、「RD1」の「24ビットのコマンド/アドレス(CMD/ADDR)部分」である[ACTIVATE],「WRITE」,「READ」は、
「他のコマンドとは区別し得る別個の複数のコマンド」といえると共に、それらは、「モジュールコマンド(個々のコマンド)」ともいえ、r1で特定される構造をもっているものであるから、上記要件A1を満たしている。

オ 上記要件A2は、上記のとおり、A2「その、他のコマンドとは区別し得る別個の複数のコマンドは、複数のメモリ装置の少なくとも1つへのアクセスを求める要求を表すものであること」と解される。
エで上記した、引用発明の3つの「サウスバンドパケット」、「ACT1・NOP・NOP」「WR1・WDATA・WDATA」「RD1」それぞれが含む「24ビットのコマンド/アドレス(CMD/ADDR)部分」である[ACTIVATE],「WRITE」,「READ」は、
「複数のメモリ装置の少なくとも1つ」である「特定のメモリモジュールMM1の特定アドレスにWDATA,WDATAを書き込み、特定のメモリモジュールMMNの特定アドレスにWDATA,WDATAを書き込み、書き込んだそれらのデータを読み込む」という、「アクセスを求める要求を表すもの」ということができ、上記要件A2を満たしている。
また、その[ACTIVATE],「WRITE」のセットも、「複数のメモリ装置の少なくとも1つ」の特定のアドレスにデータを書き込むという「アクセスを求める要求」を表しているといえ、上記要件A2も満たしている。
また、当然に想定される[ACTIVATE],「READ」のセットも、「複数のメモリ装置の少なくとも1つ」の特定のアドレスからデータを読み込むという「アクセスを求める要求」を表しているといえ、上記要件A2を満たしている。

カ まとめ
以上のとおりであるから、本願発明1と引用発明のサウスバンドパケットとは要件Aにおいて相違しない。

(4)要件B、B1,B2について
B「前記複数の別個のコマンドが、」
B1「前記複数のメモリ装置の前記少なくとも1つに対する装置アドレスと、前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレスとを含むアドレス識別子と、」(を含む)
B2「前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含む、」

上記B?B2の要件は、前記複数の別個のコマンドが、
アドレス識別子とコマンド識別子とを含み、かつ、
アドレス識別子が、装置アドレスとバンクアドレスとを含むことを要求するものである。

上記(3)エでみた、引用発明の3つの「サウスバンドパケット」、「ACT1・NOP・NOP」「WR1・WDATA・WDATA」「RD1」それぞれが含む「24ビットのコマンド/アドレス(CMD/ADDR)部分」である[ACTIVATE],「WRITE」,「READ」が、B「前記複数の別個のコマンド」といい得ることは前記のとおりであるところ、
それらは、いずれも、上記r1の構造をもっていて、
その「ビット20?18:所望するコマンドCMDを特定するのに用いられるCMDビット」は、B2「前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子」ということができるから、
引用発明のサウスバンドパケットも、「前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含」んでいるといえ、要件B1を満たす。
そして、その「ビット23?21:複数個のメモリモジュールから一つを選択するためのモジュール選択ビット」は、B1の「前記複数のメモリ装置の前記少なくとも1つに対する装置アドレス」といえ、
その「ビット16?13:メモリのバンクを指定するBANKビット」は、B1の「前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレス」ということができるところ、
かかる「モジュール選択ビット」と「BANKビット」と合わせたビット(セット)、
または、これらと「ビット12?0:所望するメモリのアドレスを指定するADDRビット」を合わせたビット(セット)は、
いずれも、セットでメモリのアドレスを識別する機能を有することは明らかであるから、「アドレス識別子」と言っても差し支えないものであり、
そうすると、「前記複数の別個のコマンド」といい得る上記[ACTIVATE],「WRITE」,「READ」は、「前記複数のメモリ装置の前記少なくとも1つに対する装置アドレスと、前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレスとを含むアドレス識別子」を含んでいるといえ、要件B2を満たす。

以上によれば、引用発明のサウスバンドパケットは、要件B、B1,B2も満たし、本願発明1と引用発明のサウスバンドパケットとは、要件B、B1、B2のいずれにおいても相違しない。

(5)まとめ(対比・判断)
以上によれば、引用発明のサウスバンドパケットは、本願発明1の要件A,B,B1,B2の全ての要件を備えており、要件A,B,B1,B2の全てにおいて本願発明と相違はなく一致する。
したがって、本願発明は、刊行物1に記載された発明ということができる。

(6)予備的検討
ア 上記(3)において、引用発明のサウスバンドパケットである「ACT1・NOP・NOP」、「WR1・WDATA・WDATA」、「RD1」の「24ビットのコマンド/アドレス(CMD/ADDR)部分」である[ACTIVATE],「WRITE」,「READ」は、要件Aを満たしている、としたが、
仮に、それらサウスバンドパケットは、デコードされたものではなく伝送エラーの可否確認用CRCコード(図6の破線)が付されパケット化されているから、その「24ビットのコマンド/アドレス(CMD/ADDR)部分」である[ACTIVATE],「WRITE」,「READ」には、要件B1のアドレス識別子とB2のコマンド識別子とを含む本願発明1のモジュールコマンド構造の存在はない、といえたとした場合についても検討しておく。
この場合、本願発明1と引用発明のサウスバンドパケットとは、モジュールコマンドの構造が、引用発明では、デコードすることで取得されるものであるのに対して、本願発明1ではそうではない点で相違があると想定される。

ア-1 確かに、サウスバンドパケットである「ACT1・NOP・NOP」、「WR1・WDATA・WDATA」、「RD1」は、伝送エラーの可否確認用CRCコード(図6の破線)が付されパケット化されているものであり、これをデコードすることで、図9に示される24ビットのみで構成される[DRAM CMD]である[ACTIVATE],[WRITE],[READ]が抽出されるものであるが、
そうである以上、伝送エラーの可否確認用CRCコードが付されパケット化される前、エンコード対象となる[DRAM CMD]である[ACTIVATE],[WRITE],[READ]が、「メモリコントローラ」内に(又はそれより上流側で)当然存在しているはずであり、
刊行物1に接した当業者であれば、当該当然に存在していると想定される、エンコード対象となる、CRCの付与・パケット化前の[DRAM CMD]である[ACTIVATE],[WRITE],[READ]をごく普通に想定するというべきである。
すなわち、仮に、引用発明のサウスバンドパケットに含まれる[DRAM CMD]である[ACTIVATE],「WRITE」,「READ」には、要件B1のアドレス識別子とB2のコマンド識別子とを含む本願発明1のモジュールコマンド構造の存在はない、といえたとしても、
そこから、エンコード対象となる、CRCの付与・パケット化前の[DRAM CMD]である[ACTIVATE],[WRITE],[READ]を想定し、本願発明1に至ることは当業者が容易に想到し得ることであり、
したがって、本願発明は、刊行物1に基づいて当業者が容易に想到し得た発明ということができる。

ア-2 また、上述の考察とは別の観点からも、本願発明1は当業者の容易想到であるということができる。
すなわち、CRCコードを付加するのは、伝送エラーの可否確認ができるようにして信頼性を向上するためであることは明らかであるところ、そのような信頼性を向上する機能を求めずCRCコードを付加しないコマンドパケットを用いることもごく普通のことにすぎないことからすれば、引用発明のサウスバンドパケットを、CRCコードを含まないパケットとすることは、当業者が容易に想到し得ることである。
そして、そのようにした場合、サウスバンドパケットは、[DRAM CMD]である[ACTIVATE],[WRITE],[READ]等を単にパケット化したものとなり、パケット化されていることを除けば、そこには、[DRAM CMD]である[ACTIVATE],[WRITE],[READ]がそのまま存在していることになる。
一方、本願発明1は、「モジュールコマンド構造」とするに止まるものであって、パケット化されているものまで排除するものではない。
そうすると、仮に、上記のことがいえたとしても、引用発明のサウスバンドパケットを、CRCコードを含まないパケットとすることで容易に本願発明1に至るのであり、本願発明1は、刊行物1に基づいて当業者が容易に想到し得た発明ということができる。

イ 上記(4)において、
仮に、引用発明の「モジュール選択ビット」と「BANKビット」と合わせたビット(セット)、
または、これらと「ビット12?0:所望するメモリのアドレスを指定するADDRビット」を合わせたビット(セット)の、
いずれも、セットとして「アドレス識別子」とまではいえないとした場合、引用発明は、要件B1を満たさなくなり、この点で本願発明と相違することとなる。

しかし、引用発明の「モジュール選択ビット」と「BANKビット」と合わせたビット(セット)、
または、これらと「ビット12?0:所望するメモリのアドレスを指定するADDRビット」を合わせたビット(セット)は、
セットでメモリのアドレスを識別する機能を有することは明らかであるから、これらを合わせたビット(セット)を「アドレス識別子」とすること、「アドレス識別子」として扱うことは、当業者が容易に想到し得ることである。
したがって、この場合、本願発明は、刊行物1に基づいて当業者が容易に想到し得た発明ということができる。

[4]本願発明2について

(1)刊行物記載の発明(その2)
刊行物1には、前記のとおりの引用発明(刊行物1記載発明)が認定し得、p「メモリコントローラと複数個(8個)のメモリモジュール(例えば、FBDIMM)がデイジーチェーン連結方式で直列に連結される」ものであって、メモリコントローラを用いて複数個(8個)のメモリモジュールにアクセスするタイプのものであるところ、
かかるタイプのものでは、明記はなくとも、「メモリコントローラ」の上流側に「メモリコントローラ」に対して「メモリモジュール」へのアクセスを要求するプロセッサの存在が予定されていて、プロセッサから「メモリコントローラ」を介して「メモリモジュール」にアクセスするようになっていることは、前提技術として当業者に明らかである。
したがって、刊行物1に記載されている発明として、そのようなプロセッサを備えたシステムを認定することができる。
すなわち、前記[2]で認定したメモリシステムの引用発明に、そのようなプロセッサを追加したシステムも、「刊行物記載発明」として認定することができ、これを「引用発明’」とする。
「引用発明’」は、前記[2]で認定した引用発明の構成p?sに、
t:「前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求するプロセッサと、
を含むシステム。」を追加した以下のとおりのものとすることができる。(引用発明と異なる箇所にを下線を付した。)。

記(引用発明’)
p :メモリコントローラと複数個(8個)のメモリモジュール(例えば、FBDIMM)がデイジーチェーン連結方式で直列に連結されるメモリシステムであって、
q :メモリモジュール(例えば、FBDIMM)に含まれるハブは、メモリコントローラ又は隣接するメモリモジュールからサウスバンド(SB)パケットを受信端Rで受信することができるようにされ、サウスバンドパケットをメモリコントローラ又は隣接するFBDIMMに送信端Tを通じて送信することができるようにされ、
r :サウスバンドパケットは、図6に示すように、10個のビット(1列)が12回入力されるビット列で構成されるパケット形態であって、
図6の破線で示される最初4列の伝送エラーの可否確認用CRCコードと、その右に示される24ビットのコマンド/アドレス(CMD/ADDR)コードと、残り8列の記録されるデータ又は他のコマンドCMD(図6のB)とからなり、
その24ビットのコマンド/アドレス(CMD/ADDR)部分は、
図9に示される24ビットの[DRAM CMD](例えば[ACTIVATE],[WRITE],[READ]等)のセットのうちの1つに相当するものであると共に、当該サウスバンドパケットをパケットの形態からデコードしたメモリ情報の一部と同じであって、
r1:ビット23?21:複数個のメモリモジュールから一つを選択するためのモジュール選択ビット、
ビット17:選択されたモジュールのいずれか一面を示すランク選択ビット、
ビット20?18:所望するコマンドCMDを特定するのに用いられるCMDビット、
ビット16?13:メモリのバンクを指定するBANKビット、
ビット12?0:所望するメモリのアドレスを指定するADDRビット、
からなり、
s :書き込み、読み込み動作は、例えば、図10に示されるようになされるものであって、
特定のメモリモジュールMM1の特定アドレスにWDATA,WDATAを書き込み、特定のメモリモジュールMMNの特定アドレスにWDATA,WDATAを書き込み、書き込んだそれらのデータを読み込むために、
メモリコントローラから直列に連結した複数のメモリモジュール(FBDIMM)に対して送信し、そのうちの1つのメモリモジュールに受信させるサウスバンドパケットとして、
MM1を活性化する(図9の[DRAM CMD]である)[ACTIVATE]を含む「ACT1・NOP・NOP」、MMNを活性化する([DRAM CMD]である)[ACTIVATE]を含む「ACT2・NOP・NOP」を送信し、それぞれ、MM1、MM2が受信し、
MM1が活性化した後、MM1にWDATA・WDATAを書き込む([DRAM CMD]である)[WRITE]を含む「WR1・WDATA・WDATA」を送信し、MM1はこれを受信し、
MMNが活性化した後、MMNにWDATA・WDATAを書き込む([DRAM CMD]である)[WRITE]を含む「WRN・WDATA・WDATA」を送信し、MMNはこれを受信し、
MM1にWDATA・WDATAが書き込み動作がなされた後、MM1からRDATA・RDATAを読み込む([DRAM CMD]である)[READ]を含む「RD1」を送信し、MMNはこれを受信し、
MMNにWDATA・WDATAが書き込み動作がなされた後、MMNからRDATA・RDATAを読み込む([DRAM CMD]である)[READ]を含む「RDN」を送信し、MMNはこれを受信し、
これによって、MM1及びMMNからのノースバンドによって、MM1からのRDATA・RDATA、MMNからのRDATA・RDATAを読み出す、
ようにされる、
p :メモリシステムと、
t :前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求するプロセッサと、
を含むシステム。

〈本願発明2と引用発明’との対比・判断〉
前記[3]でした本願発明1と引用発明との対比・判断を踏まえ、以下、検討する。

(2)本願発明2(構成要件の分説等)
本願発明2は、以下のように要件C?Gに分説することができる。

本願発明2(分説)
C :データを格納する複数のメモリ装置を含むメモリシステムと、
D :前記メモリシステムへのアクセスを求める要求を管理するプロセッサと、
E :前記プロセッサからの前記要求を、前記複数のメモリ装置の少なくとも1つによって解釈可能であるモジュール構造の複数の分離可能なコマンドに変換するコントローラであって、
E1:前記複数の分離可能なコマンドが、前記複数のメモリ装置の前記少なくとも1つに対するアドレス識別子と、
E2:前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含むを含む
E :コントローラとを含む
F :システムであって、
G :前記複数のメモリ装置および前記コントローラが通信用に直列接続されている、
F :システム。

(3)要件Cについて
引用発明’のpの「複数個(8個)のメモリモジュール(例えば、FBDIMM)」は、本願発明2でいう「データを格納する複数のメモリ装置を含むメモリシステム」ということができ、引用発明’のシステムもこれを含んでいる。本願発明2と引用発明’は要件Cにおいて相違しない。

(4)要件Dについて
引用発明’のt「前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求するプロセッサ」は、「前記メモリシステム(複数個(8個)のメモリモジュール)へのアクセスを求める要求を管理するプロセッサ」といえ、引用発明もこれを含んでいる。本願発明2と引用発明’は要件Dにおいて相違しない。
なお、本願発明2の「要求」について検討するに、「プロセッサからの要求」であることは特定されている(要件E)点では本願発明1と異なるものの、如何なる、いくつの要求(1つの要求であるか又は複数の要求であるか)であるかを問わない「要求」と理解される点においては本願発明1と変わりは無い。

(5)要件G,Fについて
引用発明’でもp「メモリコントローラと複数個(8個)のメモリモジュール(例えば、FBDIMM)がデイジーチェーン連結方式で直列に連結され」ており、「前記複数のメモリ装置および前記コントローラが通信用に直列接続されている」ということができるから、引用発明’は、要件Gを満たし、要件Gにおいて本願発明2と相違しない。
また、引用発明’も、全体を「システム」とするから、要件Fにおいても、本願発明2と相違しない。

(6)要件E、E1、E2について

ア 要件Eについて
E「前記プロセッサからの前記要求を、前記複数のメモリ装置の少なくとも1つによって解釈可能であるモジュール構造の複数の分離可能なコマンドに変換するコントローラであって、」
E「コントローラとを含む」

前記[3](3)での検討を踏まえれば、
・要件E、E1の「モジュール構造の複数の分離可能なコマンド」は、「モジュール構造の、他のコマンドとは区別し得る別個の複数のコマンド」と解され、
・また、引用発明’のサウスバンドパケットである「ACT1・NOP・NOP」、 「WR1・WDATA・WDATA」、「RD1」の「24ビットのコマンド/アドレス(CMD/ADDR)部分」である[ACTIVATE],「WRITE」,「READ」は、「他のコマンドとは区別し得る別個の複数のコマンド」といえると共に、r1で特定される構造をもっているものであるから、「モジュール構造の」ともいうことができる。
そして、引用発明’p、sから、それらのサウスバンドパケットが、メモリコントローラから発信し、複数のメモリ装置(複数のメモリモジュール)に対して送信するものであることは明らかであり、
それらサウスバンドパケットも、サウスバンドパケットに含まれる上記[ACTIVATE],「WRITE」,「READ」も、複数のメモリ装置の少なくとも1つによって解釈可能であることも明らかであるところ、
引用発明’の「プロセッサ」はt「前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求する」ものである。
そうすると、引用発明’におけるサウスバンドパケットも、「メモリコントローラ」が「プロセッサ」からのメモリ装置(メモリモジュール)へのアクセスの要求を受け、その要求に基づいて、複数のメモリ装置(複数のメモリモジュール)に対して発信するようになっていることも明らかである。
そして、そもそも、プロセッサとメモリ装置間に介在する「メモリコントローラ」の存在意義は、プロセッサが、個々に異なり得るメモリ装置の物理アドレス体系やメモリ装置の種類に依存するコマンド体系・タイミング等まで管理作成する必要性をなくし、これらを吸収することにあるのであるから、そこで、プロセッサからのメモリアクセス要求を変換してメモリ装置に発信するようになっていることは技術常識である。
{このことは、例えば、以下の周知例1,周知例2からみても明らかである。
・周知例1:特開2002-259322号公報(例えば、段落【0006】【0012】【0013】【0026】【0030】【0053】?【0059】、図2,図6、等)、
・周知例2:特表2002-530742号公報(例えば、「ユニバーサルコントローラ104」、段落【0018】?【0024】、【0032】、【0050】?【0074】、図1B-1D、図2A-図4、図13A-13C、等)}

すなわち、上記「サウスバンドパケット」は、引用発明でも、その「メモリコントローラ」が、プロセッサからのメモリシステムへのアクセスを求める要求を「変換して」送信していることは明らかである。

以上によれば、引用発明’も、「前記プロセッサからの前記要求を、前記複数のメモリ装置の少なくとも1つによって解釈可能であるモジュール構造の複数の分離可能なコマンドに変換するコントローラ」を備えているといえ、要件Eにおいて、本願発明2と相違しない。

イ 要件E1,E2について
要件E1,E2は、実質上、本願発明1の要件B,B1,B2から、アドレス識別子が「前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレスとを含む」とする限定を除いた要件であり、
前記[3](4)で既に検討したことから、引用発明’も要件E1,E2を満たしているといえ、要件要件E1,E2において、本願発明2と相違しない。

(7)まとめ(本願発明2について、対比・判断)
以上によれば、引用発明’は、本願発明2の要件C,D,E,E1、E2、F、Gの全ての要件を備えている発明であり、引用発明’は、要件C,D,E,E1、E2、F、Gの全てにおいて本願発明2と相違はなく一致する。
したがって、本願発明2は、刊行物1に記載された発明ということができる。

(8)予備的検討
ア 仮に、上記(6)において、引用発明’のサウスバンドパケットは、デコードされたものではなく伝送エラーの可否確認用CRCコード(図6の破線)が付されパケット化されているから、その「24ビットのコマンド/アドレス(CMD/ADDR)部分」である[ACTIVATE],「WRITE」,「READ」には、要件E1のアドレス識別子とE2のコマンド識別子とを含む本願発明2のモジュール構造の複数の分離可能なコマンドの存在はない、といえたとした場合についても検討しておく。

ア-1 仮に、そうであったとしても、当業者であれば、「メモリコントローラ」内で、プロセッサからの要求が、まず、伝送エラーの可否確認用CRCコードが付されパケット化される前の、エンコード対象となる[DRAM CMD]である[ACTIVATE],[WRITE],[READ]に変換され、その後、エンコード(CRCコードが付されパケット化)していると、容易に想定するのであり、
そのエンコード対象となる[DRAM CMD]である[ACTIVATE],[WRITE],[READ]は、要件E,E1,E2を満たす以上、
本願発明2は、刊行物1に基づいて当業者が容易に想到し得た発明ということができる。

ア-2 仮にそうであったとしても、前記[3](6)ア-2と同様の理由により、本願発明2は、刊行物1に基づいて当業者が容易に想到し得た発明ということができる。

イ 上記(1)においては、引用発明’としてt「前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求するプロセッサと、
を含むシステム。」を追加した発明を認定したが、
仮に、刊行物1には「プロセッサ」が記載されていないのであるからそこまでは認定できないといえた場合、引用発明’(この場合、引用発明と同じになる)は、要件D,Fを満たさず、この点、本願発明2と相違することとなる。
また、その場合、引用発明’は、当然、「前記プロセッサからの前記要求を、前記複数のメモリ装置の少なくとも1つによって解釈可能であるモジュール構造の複数の分離可能なコマンドに変換するコントローラであって、」とする要件Eを満たさず、この点でも本願発明2と相違することになる。

一般に、メモリコントローラの上流側にメモリコントローラに対してメモリモジュールへのアクセスを要求するプロセッサが存在するシステムであって、プロセッサからメモリコントローラを介してメモリモジュールにアクセスするようにするシステムとすること、
そのような、プロセッサとメモリモジュール間にメモリコントローラを介在させたとき、メモリコントローラがプロセッサからのメモリアクセス要求を変換してメモリモジュールに発信するようにすることは、当業者に周知のの技術常識である。(これには、例えば、上記周知例1、周知例2等が参照される。)
そうすると、引用発明(引用発明’ではなく)に、かかる周知の技術常識を適用して本願発明2に至ることは当業者が容易に想到し得る、と言うべきである。
したがって、仮に、そのような場合であっても、本願発明2は、刊行物1及び周知技術に基づいて当業者が容易に想到し得た発明ということができる。

[5]まとめ(当審の判断)
以上のとおりであるから、
本願発明1、本願発明2は、いずれも上記刊行物1に記載された発明である。
また、本願発明1,本願発明2は、いずれも、上記刊行物1に記載された発明及び周知事項に基づいて、当業者が容易に発明をすることができたものである。

【第4】むすび
以上、本願の請求項1及び請求項18に係る発明は、いずれも、上記刊行物1に記載された発明であるから、特許法第29条第1項第3号の規定により特許を受けることができない。
また、本願の請求項1及び請求項18に係る発明は、いずれも上記刊行物1に記載された発明及び周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

したがって、本願の他の請求項について特に検討するまでもなく、本願は拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2014-07-07 
結審通知日 2014-07-14 
審決日 2014-07-28 
出願番号 特願2009-524852(P2009-524852)
審決分類 P 1 8・ 113- Z (G06F)
P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 渡部 博樹  
特許庁審判長 小曳 満昭
特許庁審判官 乾 雅浩
千葉 輝久
発明の名称 メモリ用モジュールコマンド構造およびメモリシステム  
代理人 木内 敬二  
代理人 渡邊 隆  
代理人 志賀 正武  
代理人 村山 靖彦  
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