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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
管理番号 1298599
審判番号 不服2013-24912  
総通号数 185 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-05-29 
種別 拒絶査定不服の審決 
審判請求日 2013-12-18 
確定日 2015-03-11 
事件の表示 特願2009-535691「半導体デバイス層からの不純物の除去」拒絶査定不服審判事件〔平成20年 5月 8日国際公開,WO2008/053042,平成22年 3月18日国内公表,特表2010-508676〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,2007年11月2日(パリ条約による優先権主張外国庁受理2006年11月2日,アメリカ合衆国)を国際出願日とする出願であって,平成25年1月29日付けで拒絶の理由が通知され,同年7月2日に意見書と手続補正書が提出され,同年8月16日付けで拒絶査定がされたものである。
その後,同年12月18日に,前記拒絶査定に対する不服審判が請求されるとともに手続補正書が提出され,平成26年6月2日に上申書が提出されたものである。

第2 平成25年12月18日に提出された手続補正書による手続補正の却下の決定

[補正の却下の決定の結論]
平成25年12月18日に提出された手続補正書による手続補正を却下する。

[理 由]
1 本件手続補正の内容
平成25年12月18日に提出された手続補正書による補正(以下「本件補正」という。)は,特許請求の範囲についてするものであって,補正前後の請求項の記載は,各々次のとおりである。

(補正前)
「【請求項1】
半導体デバイス層(4)を備える半導体デバイス(1)の製造の間に少なくとも一つの半導体デバイス層(4)から不純物を除去する方法であって,上記少なくとも一つの半導体デバイス層(4)は,化合物半導体材料及び/又はゲルマニウムを備え,上記少なくとも一つの半導体デバイス層(4)を設けた後,半導体デバイス(1)の製造中に実行される各加熱工程は,900°C以下の温度,及び5分以下の時間により決定される低いサーマルバジェットを有し,ここで上記方法は,
半導体デバイス層(4)よりも不純物に関して高い溶解度を有するゲルマニウム・ゲッタリング層(3)を設けることを備え,該ゲルマニウム・ゲッタリング層(3)は,少なくとも一つの半導体デバイス層(4)と直接に又は間接に接触して少なくとも部分的に設けられ,不純物は少なくとも一つの半導体デバイス層(4)からゲルマニウム・ゲッタリング層(3)へ拡散可能であり,
ゲルマニウム・ゲッタリング層(3)のゲッタリング効率を調節することをさらに備え,この調節は,ゲルマニウム・ゲッタリング層(3)をドープすることにより行なわれる,
不純物除去方法。
【請求項2】
ゲルマニウム・ゲッタリング層(3)をドープすることは,ゲルマニウム・ゲッタリング層(3)が1e17cm^(-3)よりも高いドーパント濃度を有するように実行される,請求項1記載の不純物除去方法。
【請求項3】
ゲルマニウム・ゲッタリング層(3)をドープすることは,ｐ型ドーパント,n型ドーパント,又は中性の不純物を組み込むことにより実行される,請求項1又は2に記載の不純物除去方法。
【請求項4】
ゲルマニウム・ゲッタリング層(3)のゲッタリング効率の調節は,ゲルマニウム・ゲッタリング層(3)に歪みを生成することにより実行される,請求項1記載の不純物除去方法。
【請求項5】
ゲルマニウム・ゲッタリング層(3)のゲッタリング効率の調節は,ゲルマニウム・ゲッタリング層(3)に格子欠陥を生成することにより実行される,請求項1記載の不純物除去方法。
【請求項6】
ゲルマニウム・ゲッタリング層(3)を設けることは,ゲルマニウム・ゲッタリング層(3)が半導体デバイス層(4)と間接に接触するように行われ,
当該方法は,さらに,ゲルマニウム・ゲッタリング層(3)と半導体デバイス層(4)との間に少なくとも一つの中間層を設けることを備え,該少なくとも一つの中間層は,不純物が半導体デバイス層(4)から少なくとも一つの中間層を通してゲルマニウム・ゲッタリング層(3)へ拡散可能なような状態である,請求項1から5のいずれかに記載の不純物除去方法。
【請求項7】
ゲルマニウム・ゲッタリング層(3)を設けることは,完成した基板(2)上にゲルマニウム・ゲッタリング層(3)を設けることにより行われる,請求項1から6のいずれかに記載の不純物除去方法。
【請求項8】
ゲルマニウム・ゲッタリング層(3)を設けることは,基板(2)の選択された領域にのみゲルマニウム・ゲッタリング層(3)を設けることにより行われる,請求項1から6のいずれかに記載の不純物除去方法。
【請求項9】
基板(2)の選択された領域にのみゲルマニウム・ゲッタリング層(3)を設けることは,完成した基板(2)を覆うゲルマニウム・ゲッタリング層(3)をパターン化することにより行われる,請求項8に記載の不純物除去方法。
【請求項10】
ゲルマニウム・ゲッタリング層(3)の厚さは,10nmと2μmとの間にある,請求項1から9のいずれかに記載の不純物除去方法。
【請求項11】
ゲルマニウム・ゲッタリング層(3)の厚さは,100nm未満である,請求項10に記載の不純物除去方法。
【請求項12】
不純物がゲルマニウム・ゲッタリング層(3)へ拡散された後にゲルマニウム・ゲッタリング層(3)を除去することを更に備える,請求項1から11のいずれかに記載の不純物除去方法。
【請求項13】
ゲルマニウム・ゲッタリング層(3)の除去は,半導体デバイス(1)の製造中に行われる,請求項12に記載の不純物除去方法。
【請求項14】
ゲルマニウム・ゲッタリング層(3)の除去は,半導体デバイス(1)の製造後に行われる,請求項12に記載の不純物除去方法。
【請求項15】
化合物半導体材料は,III-V族化合物半導体材料,II-VI族化合物半導体材料,又は半導体材料を備えたシリコンである,請求項1から14のいずれかに記載の不純物除去方法。
【請求項16】
半導体デバイス(1)を形成する方法であって,該方法は,
化合物半導体材料及び/又はゲルマニウムを備えた少なくとも一つの半導体デバイス層(4)を設けること,及び
請求項1から15のいずれかに記載の除去方法を用いて,少なくとも一つの半導体デバイス層(4)から不純物を除去すること,
を備えた形成方法。
【請求項17】
半導体デバイス(1)はトランジスタであり,当該方法は,さらに
半導体デバイス層(4)に第1及び第2の主電極(10)を形成すること,及び
誘電体(8)及び制御電極(7)を備えた制御電極構造を設けることを備える,請求項16に記載の形成方法。
【請求項18】
化合物半導体材料及び/又はゲルマニウムを備えた少なくとも一つの半導体デバイス層(4)と,
少なくとも一つの半導体デバイス層(4)と少なくとも部分的に直接に又は間接に接触するゲルマニウム・ゲッタリング層(3)であって,不純物が少なくとも一つの半導体デバイス層(4)から拡散可能なゲルマニウム・ゲッタリング層(3)と,
を備えた半導体デバイス。
【請求項19】
化合物半導体材料は,半導体を含むIII-V族化合物半導体材料,II-VI族化合物半導体材料,又は半導体材料を備えたシリコンである,請求項18に記載の半導体デバイス。
【請求項20】
当該半導体デバイス(1)はトランジスタであり,さらに,
半導体デバイス層(4)に第1及び第2の主電極と,
誘電体(8)及び制御電極(7)を備えた制御電極構造とを備える,請求項18又は19に記載の半導体デバイス。
【請求項21】
トランジスタは,第1及び第2の主電極(10)としてのソース及びドレインと,制御電極(7)としてのゲート電極とを備えたMOSFETトランジスタである,請求項20に記載の方法。」

(補正後)
「【請求項1】
半導体デバイス層(4)を備えゲッタリング材料を用いる半導体デバイス(1)の製造の間に少なくとも一つの半導体デバイス層(4)から不純物を除去する方法であって,上記少なくとも一つの半導体デバイス層(4)は,シリコンであり,ゲッタリング材料はゲルマニウムであり,上記少なくとも一つの半導体デバイス層(4)を設けた後,半導体デバイス(1)の製造中に実行される各加熱工程は,900°C以下の温度,及び5分以下の時間により決定される低いサーマルバジェットを有し,ここで上記方法は,
半導体デバイス層(4)よりも不純物に関して高い溶解度を有するゲルマニウム・ゲッタリング層(3)を設けることを備え,該ゲルマニウム・ゲッタリング層(3)は,少なくとも一つの半導体デバイス層(4)と直接に又は間接に接触して少なくとも部分的に設けられ,不純物は少なくとも一つの半導体デバイス層(4)からゲルマニウム・ゲッタリング層(3)へ拡散可能であり,
ゲルマニウム・ゲッタリング層(3)のゲッタリング効率を調節することをさらに備え,この調節は,ゲルマニウム・ゲッタリング層(3)をドープすることにより行なわれる,
不純物除去方法。
【請求項2】
ゲルマニウム・ゲッタリング層(3)をドープすることは,ゲルマニウム・ゲッタリング層(3)が1e17cm^(-3)よりも高いドーパント濃度を有するように実行される,請求項1記載の不純物除去方法。
【請求項3】
ゲルマニウム・ゲッタリング層(3)をドープすることは,ｐ型ドーパント,n型ドーパント,又は中性の不純物を組み込むことにより実行される,請求項1又は2に記載の不純物除去方法。
【請求項4】
ゲルマニウム・ゲッタリング層(3)のゲッタリング効率の調節は,ゲルマニウム・ゲッタリング層(3)に歪みを生成することにより実行される,請求項1記載の不純物除去方法。
【請求項5】
ゲルマニウム・ゲッタリング層(3)のゲッタリング効率の調節は,ゲルマニウム・ゲッタリング層(3)に格子欠陥を生成することにより実行される,請求項1記載の不純物除去方法。
【請求項6】
ゲルマニウム・ゲッタリング層(3)を設けることは,ゲルマニウム・ゲッタリング層(3)が半導体デバイス層(4)と間接に接触するように行われ,
当該方法は,さらに,ゲルマニウム・ゲッタリング層(3)と半導体デバイス層(4)との間に少なくとも一つの中間層を設けることを備え,該少なくとも一つの中間層は,不純物が半導体デバイス層(4)から少なくとも一つの中間層を通してゲルマニウム・ゲッタリング層(3)へ拡散可能なような状態である,請求項1から5のいずれかに記載の不純物除去方法。
【請求項7】
ゲルマニウム・ゲッタリング層(3)を設けることは,完成した基板(2)上にゲルマニウム・ゲッタリング層(3)を設けることにより行われる,請求項1から6のいずれかに記載の不純物除去方法。
【請求項8】
ゲルマニウム・ゲッタリング層(3)を設けることは,基板(2)の選択された領域にのみゲルマニウム・ゲッタリング層(3)を設けることにより行われる,請求項1から6のいずれかに記載の不純物除去方法。
【請求項9】
基板(2)の選択された領域にのみゲルマニウム・ゲッタリング層(3)を設けることは,完成した基板(2)を覆うゲルマニウム・ゲッタリング層(3)をパターン化することにより行われる,請求項8に記載の不純物除去方法。
【請求項10】
ゲルマニウム・ゲッタリング層(3)の厚さは,10nmと2μmとの間にある,請求項1から9のいずれかに記載の不純物除去方法。
【請求項11】
ゲルマニウム・ゲッタリング層(3)の厚さは,100nm未満である,請求項10に記載の不純物除去方法。
【請求項12】
不純物がゲルマニウム・ゲッタリング層(3)へ拡散された後にゲルマニウム・ゲッタリング層(3)を除去することを更に備える,請求項1から11のいずれかに記載の不純物除去方法。
【請求項13】
ゲルマニウム・ゲッタリング層(3)の除去は,半導体デバイス(1)の製造中に行われる,請求項12に記載の不純物除去方法。
【請求項14】
ゲルマニウム・ゲッタリング層(3)の除去は,半導体デバイス(1)の製造後に行われる,請求項12に記載の不純物除去方法。
【請求項15】
半導体デバイス(1)を形成する方法であって,該方法は,
シリコンである少なくとも一つの半導体デバイス層(4)を設けること,及び
請求項1から14のいずれかに記載の除去方法を用いて,少なくとも一つの半導体デバイス層(4)から不純物を除去すること,
を備えた形成方法。
【請求項16】
半導体デバイス(1)はトランジスタであり,当該方法は,さらに
半導体デバイス層(4)に第1及び第2の主電極(10)を形成すること,及び
誘電体(8)及び制御電極(7)を備えた制御電極構造を設けることを備える,請求項15に記載の形成方法。
【請求項17】
シリコンである少なくとも一つの半導体デバイス層(4)と,
少なくとも一つの半導体デバイス層(4)と少なくとも部分的に直接に又は間接に接触しゲッタリング材料としてのゲルマニウムを有するゲルマニウム・ゲッタリング層(3)であって,不純物が少なくとも一つの半導体デバイス層(4)から拡散可能なゲルマニウム・ゲッタリング層(3)と,
を備えた半導体デバイス。
【請求項18】
当該半導体デバイス(1)はトランジスタであり,さらに,
半導体デバイス層(4)に第1及び第2の主電極と,
誘電体(8)及び制御電極(7)を備えた制御電極構造とを備える,請求項17に記載の半導体デバイス。
【請求項19】
トランジスタは,第1及び第2の主電極(10)としてのソース及びドレインと,制御電極(7)としてのゲート電極とを備えたMOSFETトランジスタである,請求項18に記載の半導体デバイス。」

2 補正事項の整理
本件補正の補正事項を整理すると次のとおりである。

(1)補正事項1
補正前の請求項1の「半導体デバイス層(4)を備える半導体デバイス(1)の製造の間に少なくとも一つの半導体デバイス層(4)から不純物を除去する方法であって」を補正して,補正後の請求項1の「半導体デバイス層(4)を備えゲッタリング材料を用いる半導体デバイス(1)の製造の間に少なくとも一つの半導体デバイス層(4)から不純物を除去する方法であって」にすること。

(2)補正事項2
補正前の請求項1の「上記少なくとも一つの半導体デバイス層(4)は,化合物半導体材料及び/又はゲルマニウムを備え」を補正して,補正後の「上記少なくとも一つの半導体デバイス層(4)は,シリコンであり,ゲッタリング材料はゲルマニウムであり」にすること。

(3)補正事項3
補正前の請求項15,及び,請求項19の削除。

(4)補正事項4
補正前の請求項15,及び,請求項19の削除に伴う,請求項の項番号の繰り上げ,及び,引用する請求項の項番号の整理。

(5)補正事項5
補正前の請求項16の「化合物半導体材料及び/又はゲルマニウムを備えた少なくとも一つの半導体デバイス層(4)」を補正して,補正後の請求項15の「シリコンである少なくとも一つの半導体デバイス層(4)」にすること。

(6)補正事項6
補正前の請求項18の「化合物半導体材料及び/又はゲルマニウムを備えた少なくとも一つの半導体デバイス層(4)」を補正して,補正後の請求項17の「シリコンである少なくとも一つの半導体デバイス層(4)」にすること。

(7)補正事項7
補正前の請求項18の「接触するゲルマニウム・ゲッタリング層(3)」を補正して,補正後の請求項17の「接触しゲッタリング材料としてのゲルマニウムを有するゲルマニウム・ゲッタリング層(3)」にすること。

3 新規事項の追加の有無についての検討
(1)補正事項6について
ア 特許法第17条の2第3項は,拒絶査定不服審判を請求する場合において,その審判の請求と同時にする補正の要件を定めるものであり,明細書,特許請求の範囲又は図面について補正をするときは,誤訳訂正書を提出してする場合を除き,願書に最初に添付した明細書,特許請求の範囲又は図面(以下,願書に最初に添付した明細書を「当初明細書」と,また,願書に最初に添付した明細書,特許請求の範囲又は図面を合わせて「当初明細書等」という。)に記載した事項の範囲内においてしなければならないことを規定する。
本件補正は,誤訳訂正書を提出してする場合には該当しないので,事案にかんがみ,最初に,上記補正事項6が,当初明細書等に記載した事項の範囲内においてしたものであるかについて検討する。

イ 上記補正事項6は,補正前の発明の「化合物半導体材料及び/又はゲルマニウムを備えた少なくとも一つの半導体デバイス層(4)」という発明特定事項を,「シリコンである少なくとも一つの半導体デバイス層(4)」とするもの,すなわち,「少なくとも一つの半導体デバイス層(4)」が,「シリコン」という一種類の材料からなるものであることを特定するように補正するものである。

ウ そこで,当初明細書等に,「シリコンである少なくとも一つの半導体デバイス層(4)」という技術的事項,すなわち,「少なくとも一つの半導体デバイス層(4)」が,「シリコン」という一種類の材料からなることが記載されていたかを検討する。

エ 審判請求書において,審判請求人が補正の根拠として主張する,当初明細書の【0016】,【0017】,【0021】,【0058】及び【0066】には,以下の記載がある。(なお,下線は,当合議体において付したものである。以下同じ。)
(当a)「【0016】
第1の態様において,本発明は,半導体デバイス層を備える半導体デバイスの製造中に半導体デバイスの少なくとも一つの層から不純物,例えば金属不純物を除去する方法を提供し,半導体デバイスの少なくとも一つの層は,化合物半導体材料,及び/又はゲルマニウムを備え,少なくとも一つの半導体層を設けた後,半導体デバイスの製造中に実行される各加熱工程は,900℃以下の温度,及び5分以下の時間により決定される低サーマルバジェットを有し,加熱工程のサーマルバジェットは,加熱工程時間にわたる温度の積算により規定される。ゲルマニウム・ゲッタリング層は,ゲッタリングされる不純物,例えば金属不純物に関して,半導体デバイス層よりも高い拡散率を有することができる。」

(当b)「【0017】
上記方法は,不純物例えば金属不純物に関して半導体デバイス層よりも高い溶解度を有するゲルマニウム・ゲッタリング層を設けることを備える。ゲルマニウム・ゲッタリング層は,少なくとも一つの半導体デバイス層と直接又は間接に接触し少なくとも部分的に設けられ,それにより不純物例えば金属不純物は,少なくとも一つの半導体デバイス層からゲルマニウム・ゲッタリング層に拡散可能である。」

(当c)「【0021】
化合物半導体材料は,例えば,III-V族化合物半導体材料,II-VI族化合物半導体材料,あるいは半導体材料を備えるシリコンであってもよい。」

(当d)「【0058】
以下の詳細な説明及び特許請求の範囲において,「化合物半導体材料」は,化学の周期表の2つ以上の異なるグループからの元素を組み合わせた半導体材料を意味する。例えば(1)III族(B,Al,Ga,In)と,V族(N,P,Aｓ,Sb,Bi)とからの元素の組み合わせで形成された化合物,例えばAlN,AlP,AlAｓ,GaN,GaP,GaAｓ,InP,InAｓ,InSb,AlInGaP,AlGaAｓなど,又は(2)II族(Zn,Cd,Hg)と,VI族(O,S,Se,Te)とからの元素の組み合わせで形成された化合物,例えばZnS,ZnSe,ZnTe,CdTe,HgTe,CdHgTeなどである。SiとGeは,元素状態で存在する(又は元素)半導体であるが,同じ族からの2つの元素により形成された幾つかのSi系の半導体(例えばSiC,SiGe,つまり一般的には半導体材料を備えるシリコン)もまた,文字通り化合物半導体材料と呼ばれ,また本発明の観点から化合物半導体材料と見なされるということに注意しなければならない。」

(当e)「【0066】
縮小されたサーマルバジェット,つまり加熱工程の減じられた温度及び/又は減じられた時間でさえ,ゲルマニウムは,化合物半導体材料に比較して,例えばFe,Cｕ,Ni,Cｏ,Mnのような金属のより高い溶解度及び拡散率を提示する。よって,ゲルマニウムは,より低い温度でさえ化合物半導体材料から不純物例えば金属不純物をゲッタリングするために用いることができる(さらに参照)。これらの温度で,これらの化合物半導体材料へのゲルマニウムの拡散,これは化合物半導体材料の望まないドーピングに帰着する,もまた減じることができ,即ちそのようなより低い温度でさえ回避することができる。一旦,不純物,例えば金属不純物がゲルマニウム・ゲッタリング層へ拡散したならば,基板が冷却されたとき,それらはゲッタリング層にとどまっている。なぜならば,不純物の溶解度が温度とともに減少するからである(「Brother Silicon, Sister Germanium」, Jan Vanhellemont, Eddy Simoen, Electrochemical Society conference (ECS), Cancun 2006年10月2日,及び in Journal of Electrochemical. Society. 154 (2007) H572 を参照)。このことは,ゲルマニウム層を有用でないようにするが,困難な汚染コントロールを犠牲にしなければ,デバイス層としてそのような操作されたゲルマニウム層は,半導体プロセスの製造においてゲッタリング層として用いることができる。上述の文献「Brother Silicon, Sister Germanium」に示されるように,低温度では,一方のゲルマニウムと,他方のシリコン又は化合物半導体材料とのゲッタリング効率の差は,より著しくなる。」

オ 上記摘記(当a)-(当e)に,「シリコンである少なくとも一つの半導体デバイス層(4)」が,記載されていないことは明らかである。

カ そして,上記摘記(当c)の「化合物半導体材料は,例えば,III-V族化合物半導体材料,II-VI族化合物半導体材料,あるいは半導体材料を備えるシリコンであってもよい。」と,
上記摘記(当d)の「以下の詳細な説明及び特許請求の範囲において,「化合物半導体材料」は,化学の周期表の2つ以上の異なるグループからの元素を組み合わせた半導体材料を意味する。例えば(1)III族(B,Al,Ga,In)と,V族(N,P,Aｓ,Sb,Bi)とからの元素の組み合わせで形成された化合物,例えばAlN,AlP,AlAｓ,GaN,GaP,GaAｓ,InP,InAｓ,InSb,AlInGaP,AlGaAｓなど,又は(2)II族(Zn,Cd,Hg)と,VI族(O,S,Se,Te)とからの元素の組み合わせで形成された化合物,例えばZnS,ZnSe,ZnTe,CdTe,HgTe,CdHgTeなどである。SiとGeは,元素状態で存在する(又は元素)半導体であるが,同じ族からの2つの元素により形成された幾つかのSi系の半導体(例えばSiC,SiGe,つまり一般的には半導体材料を備えるシリコン)もまた,文字通り化合物半導体材料と呼ばれ,また本発明の観点から化合物半導体材料と見なされるということに注意しなければならない。」との記載が,互いに対応する記載であることは,当業者にとって明らかといえる。
すなわち,上記摘記(当d)の「例えば(1)III族(B,Al,Ga,In)と,V族(N,P,Aｓ,Sb,Bi)とからの元素の組み合わせで形成された化合物,例えばAlN,AlP,AlAｓ,GaN,GaP,GaAｓ,InP,InAｓ,InSb,AlInGaP,AlGaAｓなど」と,上記摘記(当c)の「例えば,III-V族化合物半導体材料」とが,対応し,
上記摘記(当d)の「(2)II族(Zn,Cd,Hg)と,VI族(O,S,Se,Te)とからの元素の組み合わせで形成された化合物,例えばZnS,ZnSe,ZnTe,CdTe,HgTe,CdHgTeなどである」と,上記摘記(当c)の「II-VI族化合物半導体材料」とが,対応し
上記摘記(当d)の「同じ族からの2つの元素により形成された幾つかのSi系の半導体(例えばSiC,SiGe,つまり一般的には半導体材料を備えるシリコン)もまた,文字通り化合物半導体材料と呼ばれ,また本発明の観点から化合物半導体材料と見なされるということに注意しなければならない」と,上記摘記(当c)の「半導体材料を備えるシリコン」とが,対応するものと理解することは自然であるといえる。

キ そうすると,上記摘記(当c)の「半導体材料を備えるシリコン」が,上記摘記(当d)の「同じ族からの2つの元素により形成された幾つかのSi系の半導体」を意味していること,すなわち,SiC,SiGe等の「シリコンと,シリコン以外の他の半導体材料とからの,2つの元素の組み合せで形成された化合物」を意味していることは,明らかといえる。

ク したがって,審判請求書において,審判請求人が補正の根拠として主張する,当初明細書の【0016】,【0017】,【0021】,【0058】及び【0066】には,「シリコンである少なくとも一つの半導体デバイス層(4)」という技術的事項の記載,若しくは,前記技術的事項に相当する記載は認めることはできない。

ケ また,当初明細書等の他の箇所にも,「シリコンである少なくとも一つの半導体デバイス層(4)」という技術的事項の記載,若しくは,前記技術的事項に相当する記載は認めることはできず,しかも,前記技術的事項が,当初明細書等に記載された事項から自明であるとも認めることはできない。

コ したがって,補正事項6は,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入しないものということはできない。

サ 以上検討したように,補正事項6が,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入しないものということはできないから,他の補正事項については検討するまでもなく,本件補正は,当初明細書等に記載された事項の範囲内においてしたものということはできない。

4 補正の目的の適否についての検討
特許法第17条の2第5項第2号は,拒絶査定不服審判を請求する場合において,特許請求の範囲についてする補正が,「特許請求の範囲の減縮(第三十6条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて,その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)」という事項を目的とするものであるときに,補正をすることができることを規定する。
そこで,補正事項6について検討すると,「化合物半導体材料及び/又はゲルマニウムを備えた少なくとも一つの半導体デバイス層(4)」を,「シリコンである少なくとも一つの半導体デバイス層(4)」にする補正は,「化合物半導体材料及び/又はゲルマニウム」が「シリコン」を含む上位の概念であるということができないことから,前記補正は,補正前の請求項に記載した発明を特定するために必要な事項を限定するものであると認めることはできない。
すなわち,補正事項6は,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。そして,補正事項6が,特許法第17条の2第5項に掲げる他のいずれの事項を目的とするものにも該当しないことは明らかである。
したがって,補正事項6を含む本件補正は,特許法第17条の2第5項の規定に違反する。

5 補正の適否についての小活
したがって,本件補正は,特許法第17条の2第3項及び5項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
平成25年12月18日に提出された手続補正書でした補正は上記のとおり却下されたので,本願の請求項1-21に係る発明は,平成25年7月2日に提出された手続補正書により補正された明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲の請求項1-21に記載されている事項により特定されるとおりのものであるところ,そのうち請求項18に係る発明(以下「本願発明18」という。)は,次のとおりである。

「【請求項18】
化合物半導体材料及び/又はゲルマニウムを備えた少なくとも一つの半導体デバイス層(4)と,
少なくとも一つの半導体デバイス層(4)と少なくとも部分的に直接に又は間接に接触するゲルマニウム・ゲッタリング層(3)であって,不純物が少なくとも一つの半導体デバイス層(4)から拡散可能なゲルマニウム・ゲッタリング層(3)と,
を備えた半導体デバイス。」

2 新規性・進歩性についての検討
(1)引用例とその記載事項,及び,引用発明
拒絶査定の理由で引用した,本願の優先権の主張の日前に日本国内又は外国において頒布された刊行物である下記の引用例1には,図面とともに次の事項が記載されている。

ア 引用例1:特開2000-260777号公報(拒絶理由で引用した引用文献2)
(1a)「【請求項1】 単結晶半導体材料を有するウエハを用いて,半導体デバイス及び集積回路用の結合半導体-オン-絶縁体基板の形成方法であって,前記ウエハの選択された深さへ単結晶半導体ウエハの表面を介して半導体材料のイオンを注入し,前記表面に隣接した位置に,前記選択された深さに実質的に位置する実質的に平面であるゾーンへ伸長し,格子欠陥により損傷を受けた単結晶半導体材料からなるアモルファス半導体層と,単結晶半導体材料の第一の層からなる前記選択された深さの下にある未損傷の単結晶半導体材料とを形成させ,前記アモルファス半導体層を単結晶半導体材料の第二の層へ変換するのに効果的な条件下で加熱し,格子欠陥により損傷を受けた単結晶半導体材料の前記ゾーンを合体させるのに効果的な条件下でウエハを加熱し,よって実質的に純度の高い半導体材料からなり,活性ゲッタリングサイトを含み,前記選択された深さに実質的に位置する実質的に平面であるイントリンシックゲッタリングゾーンが形成されて,ある表面に絶縁結合層を含み,前記ウエハの前記表面と前記絶縁結合層とが結合したハンドルウエハが生じ,もってハンドルウエハと,絶縁結合層と,単結晶半導体デバイスウエハからなる結合半導体-オン-絶縁体基板が形成されることからなり,前記デバイスウエハは実質的に純度の高い半導体材料からなり,活性ゲッタリングサイトを含み,実質的に平面であるイントリンシックゲッタリングゾーンを含む方法。
【請求項2】 前記単結晶半導体材料はシリコンからなり,前記注入イオンはシリコンイオンからなり,前記ハンドルウエハはシリコンからなり,前記絶縁結合層は二酸化ケイ素からなる請求項1記載の方法。」

(1b)「【請求項10】 単結晶半導体材料からなり,第一の表面及び第二の表面を有し,前記第一の表面に隣接した単結晶半導体材料の第一の層と,前記第二の表面に隣接した単結晶半導体材料の第二の層と,単結晶半導体材料の前記第一及び前記第二の層の間に介在させた層とを有するウエハにおいて,実質的に平面であるゲッタリングゾーンは実質的に純度の高い半導体材料からなり,活性ゲッタリングサイトを含み,絶縁結合層は前記ウエハの前記第二の表面に位置し,ハンドルウエハは前記絶縁結合層に結合し,エピタキシャル単結晶半導体材料の層が単結晶半導体材料の前記第二の層に位置する半導体デバイス及び集積回路用の結合半導体-オン-絶縁体基板であって,前記単結晶半導体材料はシリコンからなり,注入イオンはシリコンイオンからなり,前記ハンドルウエハはシリコンからなり,前記絶縁結合層は二酸化ケイ素からなり,単結晶半導体材料の前記第一の層は約0.1μmから約0.8μmの厚さを有し,好ましくは単結晶半導体材料の前記第二の層は約0.2μmから約20μmの厚さを有する基板。」

(1c)「【請求項11】 前記ゲッタリングゾーンは約0.05μmから約0.2μmの厚さを有し,請求項10記載の基板の単結晶半導体材料の第二の層,若しくは前記第二の層に堆積されたエピタキシャル単結晶半導体材料の層に,二つ以上のデバイスと,他のデバイスから周辺デバイスを横に分離させる少なくとも一つの前記デバイスを囲繞する一つ以上の溝とを具備する基板であって,前記デバイスはバイポーラ接合型トランシスタ,電界効果トランジスタ,コンデンサ,抵抗器,サイリスタ及び集積回路からなるそれらの組合わせからなる群から選択される請求項10記載の基板。」

(1d)「【0001】
【発明の属する技術分野】本発明は,半導体デバイスでのゲッタリングに係り,より詳細には,平面である(プラナー:planar)イントリンシックゲッタリングゾーンを含む結合半導体-オン-絶縁体基板(bonded semiconductor-on-insulator substrate)の形成方法と,その結合基板に形成された半導体デバイス及び集積回路とに関する。」

(1e)「【0018】本発明の結合基板は,狭く限定され,デバイス領域の近位に位置するゲッタリングゾーンを有し,上記領域から汚染物除去の効率を向上させて,小型形態の製品の製造を容易にする。ゲッタリングゾーンは実質的に純度の高い半導体材料からなるので,その形成はウエハの構造的特性だけに影響を及ぼし,電気的特性には影響を与えない。本発明の結合基板は,信頼できる形で製造され,処理温度及び条件の幅広い範囲にわたり,結合基板に形成されたデバイスに優れた構造的安定性を付与する。」

(1f)「【0020】
【発明の実施の形態】図1を参照するに,本発明の結合基板10は一つの表面12を有するハンドルウエハ11と,絶縁結合層13と,絶縁層13に結合した半導体デバイスウエハ14とを有する。半導体デバイスウエハ14は絶縁層13に隣接した単結晶半導体材料の第一の層15と,その第一の層15の上に位置する単結晶半導体材料の第二の層16とを有する。第二の単結晶半導体層16は,単結晶半導体材料中のゲッタリングサイトからなり,実質的に平面であるイントリンシックゲッタリングゾーン17を介在させて,第一の単結晶半導体層15から分離される。任意のエピタキシャル単結晶半導体層18を層16の表面19に堆積させることもできる。
【0021】図2(A)から図2(F)は,図1に示すデバイスウエハ14を形成する本発明の方法を示す。図2(A)に示すように,約1nmから約50nmの好ましい厚さを有する酸化物層21は,単結晶半導体材料のウエハ22に選択的に形成される。層21の酸化物は天然酸化物,化学的に成長させた酸化物,熱的に成長させた酸化物,若しくは堆積酸化物である。約10^(14)から10^(18)イオン/cm^(2)の線量で半導体材料のイオン23が,存在するならば酸化物層21を介して,図2(B)に示すように,ウエハ22の選択された深さ24へ注入される。イオン注入の深さ24は利用したエネルギーにより制御され,例えば,約185keVでは約0.4μmの深さ24にシリコンイオンが注入されるのに対し,約90keVの低エネルギーでは,約0.2μmの深さ24にイオンが注入される。本発明によれば,単結晶半導体ウエハでのイオン注入の深さは,約0.1μmから2.0μmであり,好ましくは約0.2μmから0.6μmであり,イオン注入エネルギーは約50keVから250keVが好ましい。イオン注入は,1988年,McGraw-Hill, Inc.,からのSze編集による「VLSI Technology」第二版のGilesによる第8章「Ion Implantation」に詳細に説明されており,その開示内容は本願に参考文献として引用される。
【0022】図2(C)から分かるように,イオン注入の結果として,アモルファス半導体層25が形成される。酸化物層21が存在するならば,アモルファス層25は層21に由来する酸素原子を含有する。未損傷の単結晶半導体材料の層26は,格子欠陥を含む単結晶半導体材料の実質的に平面である潜在的ゲッタゾーン27,つまり,注入損傷範囲の端部により,アモルファス層25から分離している。アモルファス層25は固相エキタキシャルアニーリングにより,図2(D)に示す単結晶半導体材料の層28へ変換させるのに効果的に条件下で加熱される。単結晶半導体層28を形成させるアモルファス層25のアニーリングは,約450℃から1200℃の温度で,約15分から8時間,好ましくは約550℃から620°で,約2時間から6時間,窒素,アルゴン若しくは水素のような非酸化雰囲気下で加熱することにより達成される。アニーリングにより欠陥サイトの形成を排除するのに十分な酸素が層28から除去される。
【0023】約800℃から1200℃で約1時間から6時間,好ましくは約1000℃から1150℃で約2時間から4時間,更に加熱することにより,格子欠陥により損傷した単結晶半導体材料のゾーン27を合体させて,活性ゲッタリングサイト含むゲッタリングゾーン17が形成する。前述した米国特許第5,229,305号で説明したのとは異なり,ゲッタリングゾーン17は,活性ゲッタリングサイトが生じる転位を含む実質的に純度の高い半導体材料からなることを強調しておく。イオン注入は半導体材料のイオン23,例えば,シリコンイオンで行われるので,半導体ウエハ14の電気的特性に影響を及ぼすドーパントや他の汚染物は,イオン注入の間に導入されない。
【0024】層25のアニーリングとゾーン27の合体は,効果的に温度-時間条件下で一段階で行うことが可能であるが,二段階の手順,つまり低温度での第一の段階と,その後の高温度での第二の段階で行うことが好ましい。ゾーン27の合体により,第一の層15と第二の層16とを分離する実質的に平面であるイントリンシックゲッタリングゾーン17が生じ,各層15,16は図2(E)に示すように,単結晶半導体材料からなる。ゾーン27は約0.2μmから0.4μmの初期の厚さを有しており,合体することにより,約0.05μmから約0.2μm,好ましくは約0.1μmの厚さを有するゲッタリングゾーン17が形成される。第一の単結晶半導体層15は約0.1μmから約0.8μmの厚さ,好ましくは約0.2μmから約0.4μmの厚さを有する。第二の単結晶半導体層16は層15よりは厚く,約0.2μmから20μmの所望の最終の厚さに薄くなる前より厚い,100μmの厚さを有する。
【0025】存在するならば,酸化物層21の除去により,図2(F)に示すように,デバイスウエハ14が作製される。なお,図2(F)に示すウエハ14の構造は図1の配向に対して逆になっていることに銘記しておく。
【0026】図3は,図2(F)に示すデバイスウエハ14を反転させて,ハンドルウエハ11の絶縁結合層13と結合させて,本発明の結合半導体-オン-絶縁体基板の形成の略図である。層12へのウエハ14へ結合させた後,厚い第二の単結晶半導体層16は所望の厚さに薄くなる。エピタキシャル単結晶半導体層18は,図1に示す薄くなった層16に堆積可能であり,アクティブデバイスがエピタキシャル層18内で組立てられる。
【0027】平面であるゲッタリングゾーン17はデバイスウエハ14内の深さ24に正確に位置させることが可能である。同様にして,第二の単結晶半導体層16の厚さは,エッチング,ラッピング,グライニング及びポリッシングを含む化学的若しくは機械的材料除去手段により制御可能である。結果として,ゲッタリングゾーン17は,層16の表面19若しくはエピタキシャル層18で形成されたデバイスに対して,正確に位置決めすることも可能である。」

(1g)「【0028】本発明の方法は,半導体-オン-絶縁体構造を有する基板へ応用可能である。しかしながら,デバイスウエハ14からなる半導体材料は単結晶シリコンが好ましく,ゲッタリングゾーン17は二酸化ケイ素の層22を介してシリコンイオン23を注入させることにより生じる。デバイスウエハ14からなる半導体材料は,ゲルマニウムであり,ゲッタリングゾーン17は酸化ゲルマニウムの層22を介してゲルマニウムイオン23を注入させることにより形成される。
【0029】ハンドルウエハ11は金属,絶縁体,シリコンカーバイド,ポリシリコン,又は好ましくは単結晶シリコンから作られる。絶縁結合層は何れかの絶縁材料からなるが,二酸化ケイ素からなることが好ましい。このようにして,本発明の方法は,基板に結合したシリコン-オン-絶縁体(SOI)を形成させるのに,特に有用であり,その基板に半導体デバイス及び集積回路が製造される。」

(1h)「【0030】図4は,本発明によるプラナーイントリンシックゲッタリングゾーン17を含む結合SOI基板10に形成されたエピタキシャル層18に形成されたバイポーラ接合型トランジスタ(BJT)40の断面を模式的に示す。トランジスター40はエミッタ拡散42と,ベース拡散44とコレクタシンカ拡散46とを有する。エミッタ拡散42とシンカ拡散46の極性は同じであり,つまりn型又はｐ型であり,ベース拡散44の極性は反対,つまりｐ型又はn型である。シンカ拡散46は埋め込み層43に接続している。絶縁層48,49,50は,夫々エミッタ,ベース及びシンカ拡散42,44,46の金属接点52,54,56を分離させる。表面絶縁体51は相接続させる金属ライン58を保護し,トランジスタ40の表面を密閉する。酸化物側壁を有し,ポリシリコンで充填された横分離溝60,61はトランジスタ40の表面から埋め込み酸化物絶縁層13へ伸び,隣接デバイスからトランジスタ40を分離させる働きをする。BJTに加えて,デバイスの多くの他のタイプが本発明の結合基板につくることが可能である。例えば,抵抗器,コンデンサ,ダイオード,接合型とMOSFETとを含む電界効果トランジスタ(FET),サイリスタなどがある。」

(1i)図2(F)は,引用例1に記載された,プラナーイントリンシックゲッタリングゾーンを含むデバイスウエハを形成する各段階の略図であって,上記摘記(1f)の記載を参酌すれば,同図から,単結晶半導体材料の第一の層15と,実質的に平面であるイントリンシックゲッタリングゾーン17の一方の面とが,全面的に接触し,かつ,前記実質的に平面であるイントリンシックゲッタリングゾーン17の他方の面と,単結晶半導体材料の第二の層16とが,全面的に接触している構造を備えた,デバイスウエハ14の構造を見て取ることができる。

イ 引用発明
引用例1の上記摘記(1d),(1e),(1f)及び(1i)の記載から,引用例1には,引用例1の特許請求の範囲に記載された発明の【発明の実施の形態】として,以下に示す発明(以下「引用発明」という。)が開示されていることが認められる。
「平面である(プラナー:planar)イントリンシックゲッタリングゾーンを含む結合半導体-オン-絶縁体基板に形成された半導体デバイスであって,
(a-1)前記平面である(プラナー:planar)イントリンシックゲッタリングゾーンを含む結合半導体-オン-絶縁体基板,すなわち,結合基板10は,
一つの表面12を有するハンドルウエハ11と,
絶縁結合層13と,
前記絶縁結合層13に結合した半導体デバイスウエハ14と
を有するものであり,
(a-2)前記半導体デバイスウエハ14は,
前記絶縁結合層13に隣接した単結晶半導体材料の第一の層15と,
実質的に平面であるイントリンシックゲッタリングゾーン17と,
単結晶半導体材料の第二の層16と,
を有し,
前記単結晶半導体材料の第一の層15と,前記実質的に平面であるイントリンシックゲッタリングゾーン17の一方の面とが,全面的に接触し,かつ,
前記実質的に平面であるイントリンシックゲッタリングゾーン17の他方の面と,前記単結晶半導体材料の第二の層16とが,全面的に接触する構造を備え,
前記第二の単結晶半導体層16は,前記実質的に平面であるイントリンシックゲッタリングゾーン17を介在させて,前記第一の単結晶半導体層15から分離され,
前記実質的に平面であるイントリンシックゲッタリングゾーン17は,単結晶半導体材料中のゲッタリングサイトからなるものであり,
(b)前記結合基板は,デバイス領域の近位に位置するゲッタリングゾーンを有し,上記デバイス領域から汚染物除去の効率が向上して,小型形態の製品の製造を容易にするものであり,前記ゲッタリングゾーンは実質的に純度の高い半導体材料からなるので,その形成はウエハの構造的特性だけに影響を及ぼし,電気的特性には影響を与えず,前記結合基板は,信頼できる形で製造され,処理温度及び条件の幅広い範囲にわたり,前記結合基板に形成された半導体デバイスに優れた構造的安定性を付与するものである,半導体デバイス。」

(2)本願発明18の新規性・進歩性についての検討
ア 本願発明18と引用発明との対比
(ア)引用発明の「実質的に平面であるイントリンシックゲッタリングゾーン17」と,本願発明18の「ゲルマニウム・ゲッタリング層(3)」とは,「ゲッタリング層」である点で一致する。

(イ)引用発明の「単結晶半導体材料の第二の層16」と,本願発明18の「化合物半導体材料及び/又はゲルマニウムを備えた少なくとも一つの半導体デバイス層(4)」とは,「一つの半導体層」である点で一致する。

(ウ)そうすると,引用発明の「前記実質的に平面であるイントリンシックゲッタリングゾーン17の他方の面と,前記単結晶半導体材料の第二の層16とが,全面的に接触する構造」と,本願発明18の「少なくとも一つの半導体デバイス層(4)と少なくとも部分的に直接に又は間接に接触するゲルマニウム・ゲッタリング層(3)」とは,「少なくとも一つの半導体層と少なくとも部分的に直接に又は間接に接触するゲッタリング層」である点で一致するといえる。

(エ)したがって,上記(ア)-(ウ)の対応関係から,本願発明18と引用発明との一致点及び相違点は,次のとおりである。

＜一致点＞
「少なくとも一つの半導体層と,
少なくとも一つの半導体層と少なくとも部分的に直接に又は間接に接触するゲッタリング層と,
を備えた半導体デバイス。」

＜相違点＞
・相違点1:「少なくとも一つの半導体層」が,本願発明18では,「半導体デバイス層」,すなわち,半導体デバイスを形成する層であるのに対して,引用発明では,「単結晶半導体材料の第二の層16」に,半導体デバイスを形成することが特定されていない点。

・相違点2:本願発明18では,「少なくとも一つの半導体層」が「化合物半導体材料及び/又はゲルマニウムを備えた」ものであって,「ゲッタリング層」が「ゲルマニウム・ゲッタリング層(3)」であり,不純物が少なくとも一つの半導体デバイス層(4)からゲルマニウム・ゲッタリング層(3)に「拡散可能」であるのに対して,引用発明では,これらの事項が特定されていない点。

イ 本願発明18と引用発明との相違点についての判断
・相違点1について
引用発明は,引用例1の特許請求の範囲に記載された発明の【発明の実施の形態】として開示された発明である。
そうすると,引用発明を理解するにあたって,引用例1の特許請求の範囲の記載を参酌することは当然といえる。
そして,引用文献1の特許請求の範囲の記載である上記摘記(1c)には,「・・・請求項10記載の基板の単結晶半導体材料の第二の層,若しくは前記第二の層に堆積されたエピタキシャル単結晶半導体材料の層に,二つ以上のデバイスと,他のデバイスから周辺デバイスを横に分離させる少なくとも一つの前記デバイスを囲繞する一つ以上の溝とを具備する基板であって,前記デバイスはバイポーラ接合型トランシスタ,電界効果トランジスタ,コンデンサ,抵抗器,サイリスタ及び集積回路からなるそれらの組合わせからなる群から選択される請求項10記載の基板。」と記載されている。
そうすると,引用例1の特許請求の範囲には,バイポーラ接合型トランジスタ,電界効果トランジスタ等からなる群から選択されるデバイスを,単結晶半導体材料の第二の層に備える構造が明記されており,かつ,引用例1の上記摘記(1b)に記載された請求項10の記載を参酌すれば,バイポーラ接合型トランジスタ,電界効果トランジスタ等からなる群から選択されるデバイスを備える前記「単結晶半導体材料の第二の層」が,引用発明の「単結晶半導体材料の第二の層16」に該当することは明らかであるから,引用発明の「単結晶半導体材料の第二の層16」が,「バイポーラ接合型トランジスタ,電界効果トランジスタ等からなる群から選択されるデバイス」すなわち「半導体デバイス」を備える場合があることは,当業者が直ちに理解し得たことといえる。
したがって,相違点1は,実質的なものではない。
また,仮に相違点1が実質的なものであったとしても,引用例1の上記摘記(1c)の上記記載から,引用発明において,相違点1について,本願発明18の特定事項となすことは当業者が容易になし得たことであり,このような特定事項となしたことによる効果は当業者が予測する範囲内のものと認められる。

なお,引用例1の上記摘記(1f)には,「任意のエピタキシャル単結晶半導体層18を層16の表面19に堆積させることもできる。」及び「エピタキシャル単結晶半導体層18は,図1に示す薄くなった層16に堆積可能であり,アクティブデバイスがエピタキシャル層18内で組立てられる。」と記載されている。
そして,当該箇所の「・・・こともできる」及び「・・・可能であり」との記載から,エピタキシャル単結晶半導体層18を堆積し,前記エピタキシャル層18内でアクティブデバイスを組み立てる構造が,選択可能な構造の一つとして示されていることが理解できる。
すなわち,当該記載は,引用例1の上記摘記(1b)における,「若しくは前記第二の層に堆積されたエピタキシャル単結晶半導体材料の層に,二つ以上のデバイスと,他のデバイスから周辺デバイスを横に分離させる少なくとも一つの前記デバイスを囲繞する一つ以上の溝とを具備する」に対応する実施例であると理解できる。
そうすると,引用例1の上記摘記(1f)の前記記載は,エピタキシャル層18内でアクティブデバイスを組み立てる構造以外の構造を選択すること,すなわち,「単結晶半導体材料の第二の層16」内でアクティブデバイスを組み立てる構造を示唆しているものと認められるから,この点からも,相違点1が実質的なものではなく,仮に実質的なものであったとしても当業者が容易に想到し得たものであると認めることができる。

・相違点2について
引用例1の上記摘記(1g)に,
「本発明の方法は,半導体-オン-絶縁体構造を有する基板へ応用可能である。しかしながら,デバイスウエハ14からなる半導体材料は単結晶シリコンが好ましく,ゲッタリングゾーン17は二酸化ケイ素の層22を介してシリコンイオン23を注入させることにより生じる。デバイスウエハ14からなる半導体材料は,ゲルマニウムであり,ゲッタリングゾーン17は酸化ゲルマニウムの層22を介してゲルマニウムイオン23を注入させることにより形成される。」
と記載されている。
すなわち,引用例1には,デバイスウエハ14からなる半導体材料が,ゲルマニウムであり,ゲッタリングゾーン17は酸化ゲルマニウムの層22を介してゲルマニウムイオン23を注入させることにより形成されることが記載されている。
そうすると,引用発明において,
(i)絶縁結合層13に隣接した単結晶半導体材料の第一の層15と,
実質的に平面であるイントリンシックゲッタリングゾーン17と,
単結晶半導体材料の第二の層16と,
を有する半導体デバイスウエハ14が,ゲルマニウムであり,
(ii)ゲッタリングゾーン17が,酸化ゲルマニウムの層22を介してゲルマニウムイオン23を注入させることにより形成されたものであること,すなわち,ゲルマニウム・ゲッタリング層である場合があることは,当業者が直ちに理解し得たことといえる。
しかも,引用発明において,半導体デバイスウエハ14をゲルマニウムとなし,ゲッタリングゾーン17をゲルマニウム・ゲッタリング層とした場合において,不純物が,ゲルマニウムを備えた少なくとも一つの半導体デバイス層から,ゲルマニウム・ゲッタリング層に「拡散可能」であることは,引用発明の「前記結合基板は,デバイス領域の近位に位置するゲッタリングゾーンを有し,上記デバイス領域から汚染物除去の効率が向上」との特性から明らかといえる。
したがって,相違点2は,実質的なものではない。
また,仮に相違点2が実質的なものであったとしても,引用例1の上記摘記(1g)の上記記載から,引用発明において,相違点2について,本願発明18の特定事項となすことは当業者が容易になし得たことであり,このような特定事項となしたことによる効果は当業者が予測する範囲内のものと認められる。

3 新規性・進歩性についての検討の小括
相違点1-2については,以上のとおりであるから,本願発明18は,上記引用例1に記載された発明である。
仮に,本願発明18が,上記引用例1に記載された発明であるとまでは認めることができなかったとしても,本願発明18は,上記引用例1に記載された発明と,上記引用例1に記載された事項に基づいて当業者が容易に発明をすることができたものである。

第4 むすび
以上のとおり,本願の請求項18に係る発明は,引用例1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
仮に,本願の請求項18に係る発明が,引用例1に記載された発明であるとまでは認めることができなかったとしても,引用例1に記載された発明に基いて当業者が容易に発明をすることができたものであるから,同法第29条第2項の規定により特許を受けることができない。
したがって,本願の他の請求項に係る発明については検討するまでもなく,本願は拒絶をすべきものである。

よって,結論のとおり審決する。

〔予備的検討〕
審判請求人は,平成26年6月2日に,補正案(1),(2)を含む上申書を提出したので,予備的に上記補正案について検討する。

上記補正案(1),(2)は,審判請求時の手続補正書によって補正された請求項17の「シリコンである少なくとも一つの半導体デバイス層」を,「(III-V族・II-VI族)化合物半導体材料である少なくとも一つの半導体デバイス層」等とする補正事項を含むものである。
一方,上記で検討したように,引用発明は,「任意のエピタキシャル単結晶半導体層18を,前記単結晶半導体材料の第二の層16の表面19に堆積させることもできるものであり」,また,「半導体デバイスウエハ14」を,ゲルマニウムとなすことは,引用例1の記載から,当業者が直ちに理解するものである。
さらに,ゲルマニウム上に,(III-V族・II-VI族)化合物半導体材料を堆積した構造は,以下の周知例1-2にも記載されているように周知といえる。

・周知例1:特開昭64-30210号公報
(周1a)「シリコン(Si)又はゲルマニウム(Ge)基板上にIII-V族化合物半導体層を2段階成長法を用いてエピタキシャル成長させる方法において,該シリコン又はゲルマニウム基板上に,450℃以下の成長温度で,100Å未満の厚さの第1のIII-V族化合物半導体層を成長させる工程と,該第1のIII-V族化合物半導体層上に通常のIII-V族化合物半導体の成長温度で第2のIII-V族化合物半導体層を成長させる工程とを含むことを特徴とするIII-V族化合物半導体の成長方法。」(特許請求の範囲)

・周知例2:特表2001-510281号公報
(周2a)「【請求項1】 基板(101)上に少なくとも1つのSe及び/又はS含有のII-VI半導体層を有する活性層列(113)を施すことによりII-VI半導体構成素子を製造する方法において,
a)実質的にSe及びS不在の第1のエピタキシー室(211,221)内で基板(101)上にBeTeをベースとするSe不含のII-VI中間層(103)をエピタキシャル成長させる,及び
b)Se不含のII-VI中間層(103)上に活性層列(113)をエピタキシャル成長させる
工程からなることを特徴とする,II-VI半導体構成素子の製造方法。」
(周2b)「【0032】
実施例との関連における本発明による方法の記載は,もちろん本発明をこれらの実施例に制限しようとするものではない。BeTe緩衝体上に施される層列及び構成素子の本発明による変更は,同様に,例えばGaAｓ,InAｓ,AlAｓ,GaN,AlN,InN,GaP,InP,AlP,GaSb,InSb,AlSb及びこれらの二元化合物をベースとする混晶系,並びにZnSe,CdSe,MgSe,BeSe,HgSe,ZnS,CdS,MgS,BeS,HgS,ZnTe,CdTe,MgTe,BeTe,HgTe,及びこれらから形成された混晶系のような別の半導体材料をベースとして形成されていてもよい。基板材料は,例えばドーピングされておらず,補償されたｐ導電形又はn導電形Si,Ge,GaAｓ,InAｓ,InGaAｓ,GaP,InP,Al_(2)O_(3),SiC,CdTe,CdZnTe,ZnO又はZnSeであってもよい。BeTe層の下の記載の緩衝体は,同様にSi,Ge,GaAｓ,InAｓ,InGaAｓ,GaP,InP, Al_(2)O_(3),SiC,CdTe,CdZnTe,ZnO又はZnSeもしくは類似の混晶からなっていてもよい。」

したがって,引用発明において,「半導体デバイスウエハ14」を,ゲルマニウムとなすことで,イントリンシックゲッタリングゾーン17を,ゲルマニウム・ゲッタリング層となし,また,「任意のエピタキシャル単結晶半導体層18」として,(III-V族・II-VI族)化合物半導体材料を用いることは当業者が適宜なし得たことである。
そして,このような構造とした場合に,前記(III-V族・II-VI族)化合物半導体材料からなるエピタキシャル単結晶半導体層18と,前記ゲルマニウム・ゲッタリング層であるイントリンシックゲッタリングゾーン17とが,間接に接触すること,及び,不純物が前記(III-V族・II-VI族)化合物半導体材料からなるエピタキシャル単結晶半導体層18から,前記ゲルマニウム・ゲッタリング層であるイントリンシックゲッタリングゾーン17に,拡散可能であることは明らかといえる。
そうすると,上記補正案(1),(2)の請求項17に係る発明は,引用例1に記載された発明及び周知技術から当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
 
審理終結日 2014-10-09 
結審通知日 2014-10-14 
審決日 2014-10-28 
出願番号 特願2009-535691(P2009-535691)
審決分類 P 1 8・ 572- Z (H01L)
P 1 8・ 113- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 561- Z (H01L)
最終処分 不成立  
前審関与審査官 桑原 清  
特許庁審判長 小野田 誠
特許庁審判官 恩田 春香
加藤 浩一
発明の名称 半導体デバイス層からの不純物の除去  
代理人 山田 卓二  
代理人 田中 光雄  
代理人 竹内 三喜夫  
代理人 田中 光雄  
代理人 竹内 三喜夫  
代理人 山田 卓二  

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