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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1299290
審判番号 不服2013-21822  
総通号数 185 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-05-29 
種別 拒絶査定不服の審決 
審判請求日 2013-11-07 
確定日 2015-04-01 
事件の表示 特願2010-156741「連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイ」拒絶査定不服審判事件〔平成23年11月 4日出願公開、特開2011-222932〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成22年7月9日(パリ条約による優先権主張2010年4月7日、台湾)の出願であって、平成24年10月9日付けの拒絶理由通知に対して、同年12月21日に意見書及び手続補正書が提出されたが、平成25年7月4日付けで拒絶査定がなされ、これに対して、同年11月7日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出されたものである。


第2.補正却下の決定
[補正却下の決定の結論]
平成25年11月7日に提出された手続補正書によりなされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1.本件補正の内容
本件補正は、特許請求の範囲を補正するものであり、補正の内容は以下のとおりである。

〈補正事項1〉
本件補正前の請求項1の「接合は100nmより浅い接合深さを有し」との記載を、本件補正後の請求項1にあっては「接合はチャネル長さより小さく且つ100nmより浅い接合深さを有し」と補正する。

〈補正事項2〉
本件補正前の請求項8の「前記接合は100nmより浅い接合深さを有し」との記載を、本件補正後の請求項8にあっては「前記接合はチャネル長さより小さく且つ100nmより浅い接合深さを有し」と補正する。

〈補正事項3〉
本件補正前の請求項17の「該基板を覆う誘電体スタック層手段と」との記載を、本件補正後の請求項17にあっては「該基板を覆う誘電体スタック層と」と補正する。

〈補正事項4〉
本件補正前の請求項17の「接合は100nmより浅い接合深さを有し」との記載を、本件補正後の請求項17にあっては「接合はチャネル長さより小さく且つ100nmより浅い接合深さを有し」と補正する。

2.新規事項の追加の有無
(1)補正事項1、2及び4について
補正事項1、2及び4の補正は、本願の願書に最初に添付した明細書の段落【0033】における、「通常、浅い接合の深さはチャネル長さより小さい。」という記載に基づくと認められる。
したがって、補正事項1、2及び4の補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面の記載の範囲内でなされたものである。
よって、補正事項1、2及び4の補正は特許法第17条の2第3項の規定に適合する。

(2)補正事項3について
補正事項3の補正が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面の記載の範囲内でなされたことは明らかである。
よって、補正事項3の補正は特許法第17条の2第3項の規定に適合する。

3.本件補正の目的
(1)補正事項1、2及び4について
補正事項1、2及び4の補正は、「接合はチャネル長さより小さ」いとの事項を追加することで、請求項1、8ないし17に係る発明における「接合」を限定したものである。
したがって、補正事項1、2及び4の補正は、特許法第17条の2第5項第2号に掲げる「特許請求の範囲の減縮」を目的とするものに該当する。

(2)補正事項3について
補正事項3の補正は、補正前の記載「誘電体スタック層手段」について「手段」の記載を削除して、本願の願書に最初に添付した明細書の記載に整合させたものである。
したがって、補正事項3の補正は、特許法第17条の2第5項第3号に掲げる「誤記の訂正」を目的とするものに該当する。

4.独立特許要件
以上のとおり、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含んでいる。
そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項1に係る発明について検討する。

(1)補正発明
本件補正後の請求項1に係る発明(以下「補正発明」という。)は、平成25年11月7日に提出された手続補正書において補正された特許請求の範囲の請求項1に記載される次のとおりである。

「不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
該集積回路は
基板と、
該不揮発性メモリセルアレイをアクセスする複数のワード線と、
該不揮発性メモリセルアレイをアクセスする複数のビット線と、
該基板を覆う誘電体スタック層と、
該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されており、
接合はチャネル長さより小さく且つ100nmより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する、
装置。」

(2)引用例の記載と引用発明
(2-1)引用例の記載
原査定の根拠となった拒絶理由通知において引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特表2008-538867号公報(以下「引用例」という。)には、「NANDフラッシュメモリにおけるアレイソース線」(発明の名称)に関して、図1?図7Jとともに、次の記載がある(下線は、参考のため、当審において付したものである。以下、同様である。)。

a.「【0001】
技術分野
この発明は、概して半導体デバイスの加工に関し、より詳細には、NANDフラッシュメモリにワード線、選択ゲートおよびアレイソース線を同時に製造するための改良された方法ならびにシステムに関する。」

b.「【0015】
この発明は、NANDフラッシュメモリおよび他のメモリデバイスのウェハに改良されたアレイソース線構造(ARVSS)を製造するための方法を提供し、アレイソース線構造は共通のソース相互接続部をメモリアレイに与えるために使用される。この発明の方法は、たとえばNAND型メモリアーキテクチャに有用であり得るように、メモリデバイスのコア領域にARVSS構造、ワード線および選択ゲートトランジスタ構造を同時に製造することを提供する。
……(中略)……
【0023】
したがって、この発明は従来の方法の加工ステップよりも少ない加工ステップを必要とする、尺度決めされたメモリデバイスの製造を容易にする。有益なことに、この発明の製造方法は、必要な深さまで除去することが従来から特に困難であったSTIのエッチングを回避する。さらに、この発明の製造方法は、従来のソース線トレンチ開口での不十分なケイ素化に由来するソース線接続の失敗に起因するデバイスの故障を軽減する。加えて、この発明の製造方法は、ウェハのメモリセルゲート、ビット線、ワード線、選択ゲートおよびソース線構造接触部の形成とともにONOスタックの上のポリ層上に同時に形成された平坦な導電性シリサイド層を有利に提供する。したがって、より単純な製造プロセスが実現される。」

c.「【発明を実施するための最良の形態】
……(中略)……
【0026】
最初に図1を参照して、例示的な図は、この発明の1つ以上の局面に従って製造され得るようなNANDアレイ102を備えるNANDフラッシュメモリデバイス100の例示的なコア領域または部分を示す。例示的なNANDアレイ102は1つ以上のセル104を含み、たとえば断面A-A′において導電性(たとえば金属、M1層の)ビット線(たとえばBL_(0)からBL_(3))110の列に沿って活性領域106内でソース-ドレインが直列に相互接続され、各ビット線110のソース端部は、たとえば断面C-C′において選択ソースゲート(トランジスタ)116によって導電性アレイ共通ソース線ARVSS112に結合される。各ビット線110の列のドレイン端部は選択ドレインゲート(トランジスタ)124を介してビット線接触部120に結合される一方で、関連付けられるビット線110内の個々のセル104は、たとえば断面D-D′において、各メモリセル104のゲートに接続されたワード線(たとえばWL_(0)からWL_(N))130の行を介して選択される。NANDアレイビット線BL110はたとえば、ドレイン選択ゲート124とソース選択ゲート(トランジスタ)116との間に32個のマルチビットセル104の一連のストリングを備え得る。
【0027】
たとえばシリサイド層を備える導電性アレイ共通ソース線ARVSS112は、M2金属層上のグローバルVSS相互接続部を介して共通の接地(図示せず)に接続するためのARVSS接触部132を有する。さらに、金属VSS線134はARVSS接触部132を介してアレイソース線ARVSS112に接続する。ARVSS112はたとえば128個のビット線共通ソースセグメント相互接続部を供給する。ビット線BL110の列の間には、ビット線活性エリア106、およびNANDアレイ102のメモリセル104の列に関連付けられるビット線110を隔離および分離するために、断面B-B′においてシャロートレンチアイソレーション(STI)136(たとえば酸化物誘電体材料)の列領域がある。」

d.「【0030】
図2Aは、従来の方法に従って半導体ウェハに形成された図1のフラッシュメモリデバイス100のNANDアレイ102のビット線などの、ビット線の列110に沿って切断された例示的なビット線の断面A-A′200を示す。同様に、図2Bは、図1のフラッシュメモリデバイス100のNANDアレイ102のワード線などの、ワード線の行130に沿って切断された例示的なワード線の断面D-D′250を示す。NANDアレイ102はたとえば関連付けられるメモリセル104の32本のワード線130を備える。断面A-A′200のビット線110に沿ったメモリセル104のワード線130は、選択ソースゲート(select source gate)(SSG)トランジスタ116によって選択されると、アレイソース線構造112を介してVSS共通接地を供給される。断面A-A′200のビット線110の他端では、メモリセル104のワード線130は、ビット線接触領域138、ビット線接触部120およびM1ビット線110を介して選択ドレインゲート(select drain gate)(SDG)トランジスタ124によってアクセスされる。
【0031】
データがワード線130から読取られるとき、選択ドレインゲートトランジスタ124および選択ソースゲートトランジスタ116が選択される。電流は、金属ビット線110からドレイン接触部および選択ドレインゲート124を通ってメモリセルアレイに流れる。選択ソースゲート116を通過した後、電流は最終的にARVSS112に流れる。ARVSS112は、メモリの選択されたブロックにおけるすべてのビット線からの電流を蓄積する。ワード線130に沿ったセルのプログラミングの間、選択ソースゲート116はオフになるのに対して、選択ドレインゲート124はオンになる。ARVSS112は通常このときに接地されるが、選択ソースゲート116にバックバイアスを与えて確実に電流を遮断するために選択ソースゲート116の拡散部206にバイアスを供給するようにARVSSが使用される別の場合または方法が存在する。消去中は、ARVSSは浮遊状態のままである。このように、従来の操作スキームは、この発明に従って形成された構造に関連して使用され得る。
【0032】
図2Aおよび図2BのNANDアレイ102は、ソースおよびドレイン活性領域106が典型的にはn型不純物の第1の注入物206(たとえばリン、n-ドーパント)でドープされ、ビット線接触領域138およびアレイ共通ソース線ARVSS112が典型的には側壁スペーサ209を使用してn型不純物のさらなる第2の注入物208(たとえばリン、n+ドーパント)でドープされ得るP型基板204を備える。NANDアレイ102はさらに、たとえば上部SiO_(2)層と下部SiO_(2)層との間に位置するシリコン窒化物層を備える、典型的なONO層またはスタック210などの電荷トラップ層を備える。ポリシリコンゲート212(たとえば32本のワード線130)は、ONOスタック210の上部酸化物層の上にあり、n型不純物でドープされ得る。
【0033】
図2Bの断面D-D′250に示すように、シャロートレンチアイソレーション(STI)領域136はNANDアレイ102のビット線110および活性領域106を分離ならびに隔離する。」

e.「【0038】
この発明に従って、NANDフラッシュメモリデバイスにアレイソース線を形成する方法を提示する。図4Aおよび図4Bは構造の例示的な実現例を示し、図5Aおよび図5Bはこの発明に従ってそれらの構造を形成する2つの例示的な方法500および550をそれぞれに示す。図4Aおよび図4Bの多くの要素は先行技術の図2Aおよび図3A?図3Cの文脈で以前に記載したものと同様であるが、図1および図2Bを使用することは先行技術およびこの発明の特定の局面の両方の共通の要素を示すのに役立ち得る。
【0039】
たとえば、図4Aおよび図4Bは、この発明の1つ以上の局面に従って半導体ウェハに形成され得るような図1のNANDフラッシュメモリデバイス100のアレイ102などの、ビット線に沿った例示的なアレイの断面A-A′400およびアレイソース線に沿った例示的なアレイの断面C-C′430をそれぞれに示す。
【0040】
図4Aはたとえば、この発明の形成方法ではアレイソース線ARVSS112が基板404の上の選択ソースゲートSSG116、選択ドレインゲートSDG124およびワード線130と同時に形成され得ることを示し、アレイ102は第1のビット線(bitline)(BL)接触領域405と、ARVSS領域406と、第2のBL接触領域408とに分割され得る。
【0041】
図4Bの断面図430はさらに、下にある基板404までSTI409がエッチングされる必要はないが、代わりにアレイソース線112が、ゲートポリ層411内に形成されたシリサイド層410を備えてSTI409および基板404の上に全面的に形成されることを示す。したがって、従来の加工方法と比較して、この発明のアレイソース線112は、アレイ102のSTI409および基板404の上にあるゲートポリ層411内に形成されたシリサイド層410を備える、より導電性のある平坦な構造をARVSS領域406に形成する結果、隣接するビット線110のセグメント間に連続性がある可能性がより高い。
【0042】
図4Aおよび図4BのNANDアレイ102は、たとえば関連付けられるメモリセル104の複数のワード線130(たとえば32本のワード線)を備え得る。断面A-A′400のビット線110に沿ったメモリセル104のワード線130は、選択ソースゲート(SSG)トランジスタ116によって選択されると、アレイソース線構造112を介してVSS共通接地を供給される。断面A-A′400のビット線110の他端では、メモリセル104のワード線130は、ビット線接触領域138、ビット線接触部120およびM1ビット線110を介して選択ドレインゲート(SDG)トランジスタ124によってアクセスされる。
【0043】
図4Aおよび図4BのNANDアレイ102は、ソースおよびドレイン活性領域106が典型的にはn型不純物の第1の注入物412(たとえばリン、n-ドーパント)でドープされ、ビット線接触領域138およびアレイ共通ソース線ARVSS112が典型的には側壁スペーサ418を使用してn型不純物のさらなる第2の注入物416(たとえばリン、n+ドーパント)でドープされ得るP型基板404を備え得る。NANDアレイ102はさらに、たとえば上部SiO_(2)層と下部SiO_(2)層との間に位置するシリコン窒化物層を備える、典型的なONO層またはスタック420などの電荷トラップ層を備える。
【0044】
図4A?図4Bのアレイソース線の加工では、ONOスタック420の上にあるポリシリコンゲートまたはワード線構造(たとえば116、124、130)はさらに、ONOスタック420の上に形成された高誘電体材料層422(たとえばAl_(2)O_(3)アルミナ、酸化ハフニウム)と、n型不純物でドープされ得るポリシリコン層411と、ポリシリコン層411に形成された導電性CoSiまたはシリサイド層410とから成っていてもよい。導電性シリサイド層410は、ワード線のためのメモリセルゲートの間でおよびARVSS領域406のアレイソース線112に沿って電気的に相互接続するために使用される。導電性シリサイド層410は、たとえば下にある注入された領域412または416と図1、図3Cおよび図4BのVSS接触部132との間によりよい電気的接続を与えるためにも使用される。ポリシリコン層411は、ONOAスタックの開口426を通って、nがドープされたARVSS領域416まで延在し、nがドープされたARVSS領域416は、選択ソースゲートSSGトランジスタ116の、nがドープされた活性領域412にアレイソース線112を一体化させることになる。」

f.「【0053】
図6A?図6Jは、図5Aの方法500に従って、図1、図4Aおよび図4Bの102のアレイと同様のNANDフラッシュメモリアレイ602のコア領域におけるポリシリコン層(たとえば411)内に例示的なアレイソース線構造112を製造する、ビット線110に沿った図1のA-A′における断面図を示す。図6A?図6Jの方法は、第1のBL接触領域605、ARVSS領域606および第2のBL接触領域608におけるアレイ602の基板604内での例示的な形成を示す。
【0054】
図6Aはたとえば、標準的なプロセスを使用して、半導体アレイ602における基板604およびSTI(たとえば図1および図2Bの136または図4Bの409)の上に多層ONOスタック620などの多層誘電体-電荷トラップ-誘電体スタックの第1の酸化物層604および窒化物層608を形成することを示す。
【0055】
図6Aでは、例示的な多層ONOスタック620の第1の酸化物層610および窒化物層611は最初に、図5Aの方法のステップ510に従って、アレイ602の基板604およびSTI(たとえば図1および図2Bの136または図4Bの409)の上に形成される。多層ONOスタック620の層はたとえば、基板604およびSTI136の上に形成されたSiO_(2)などの第1の酸化物層610と、第1の酸化物610の上に形成された窒化物層611と、窒化物層611の上に形成された第2の酸化物層612とから成っていてもよい。たとえばこれらの材料は、概して614によって示される個々の堆積および/または酸化ステップによって形成され得る。以前に記載したように、多層スタックは、図1、図4Aおよび図4B中のものなどのSONOS NAND型アレイに好適な層および材料の他の組合せから成っていてもよい。
【0056】
図6Bでは、次いで、たとえばVSS注入マスクおよびVSS注入プロセス616を使用して、As、Pまたは別のn型イオン種などのドーパントを方法ステップ512と同様に注入し、ARVSS領域606における第1の酸化物層610および窒化物層611を通して基板604に注入し、図6Bのアレイ602の基板604にN+注入物領域618を形成する。その後の熱サイクリングのために、注入物領域618aは、ソース選択ゲートトランジスタ116のソース/ドレイン活性領域106(MDD)にアレイソース線ARVSS112を後に一体化させることになる注入物領域618を形成するのに十分に拡散することが可能である。
【0057】
図6Cでは、上部酸化物層(たとえばSiO_(2))612および上にある高誘電体(たとえばAl_(2)O_(3)アルミナ)層622が次いで、図5Aの方法の方法ステップ514と同様に別の酸化および/または堆積プロセス624によって形成される。示さないが、次いでONOAスタック(たとえば620および622)を周辺領域(図示せず)から除去し、ゲート酸化物層(GOX)(図示せず)がその後周辺に形成される。
【0058】
図6Dでは、図5Aのステップ516に関連して記載したように、たとえば局部相互接続マスクを使用して、開口626がARVSS領域606における基板604に至るまでONOAスタック(たとえば620および622)にエッチングされる627。
【0059】
図6Eでは、図5Aのステップ518に記載したように、たとえばHFリンス剤を使用してアレイ602のウェハの表面を洗浄し、ポリシリコン628の層が堆積プロセス630によって施される。ポリシリコン層628は概して基板604に至るまで開口626を充填して、SSGトランジスタ(たとえば116)活性(ソース/ドレイン)領域(たとえば106)にアレイソース線ARVSS(たとえば112)を一体化させる手段を後に与える。洗浄中に、自然酸化物(図示せず)を表面から除去する必要があり、ゲート酸化物(図示せず)が露出されているので、酸化物の厚さを制御するために周辺のゲート酸化物の喪失を考慮に入れるべきである。ポリシリコン層の堆積は、化学気相成長(chemical vapor deposition)(CVD)プロセスまたは公知の他のこのようなプロセス、その後に続くパターニングを使用して達成され得る。図6Fでは、ステップ520に関連して記載したように、エッチングプロセス632においてポリシリコン層628の選択的な部分を次いで除去して、たとえばARVSS領域606にARVSS構造634を形成または規定し、第1のBL接触領域605および第2のBL接触領域608にビット線接触開口636(図示しない開口)を形成または規定する。
【0060】
図6Gでは、ステップ522に記載したように、アルミナ層622の選択的な部分も次いでエッチングプロセス638によってONOスタック620に至るまで除去して、ゲート構造(たとえば116、124、130)およびアレイソース線構造634または112をさらに規定する。次いで、n注入物640が形成され、そこではドーパント(たとえばMDDn型)が注入プロセス642によってONOスタック620を通してソース/ドレイン活性領域106およびビット線接触開口636に注入される。
【0061】
図6Hでは、ステップ524に関連して記載したように、側壁スペーサ646が絶縁堆積プロセス648によって形成されて、後続のアレイの注入を誘導する。
【0062】
図6Iでは、526に記載したように、アレイN+注入物(ANI)650が、アレイN+注入(ANI)プロセス652によって、BL接触領域(たとえば605、608)における露出したBL開口636を通して与えられる。
【0063】
最後に、図6Jでは、ステップ528に関連して記載したように、CoSi層654がケイ素化プロセス656によって形成されて、ポリシリコン628に比較的平坦な、したがってより短く、より導電性のあるアレイソース線ARVSS634を与え、隣接するビット線110の隣接するARVSS領域606を事実上接合する。対照的に、従来の方法では、これらの隣接するビット線ARVSS領域606は、非常に起伏のある、したがってより長い経路を有する局部相互接続部LI140によって接合されるであろう。この局部相互接続部LI140は、深いSTIエッチングを必要とする可能性があり、高い割合の断絶不良を生じやすい可能性がある。なぜなら、CoSiが時として、深いSTIトレンチの側壁上には形成し得ないためである。
【0064】
このように、この発明の方法に従って、選択ゲートおよびワード線と同時に形成されたポリシリコン層に局部相互接続部が形成され、そのポリシリコン層を使用して局部相互接続部が形成される。有利に、ONO層(たとえば620、420)、STI(たとえば409)および基板(たとえば604、404)の上に全面的に形成された、改良された相互接続部の方法が可能になり、それによって深いSTIエッチングおよび充填のプロセスステップを無くす。」

g.「この発明の1つ以上の局面に従って半導体ウェハに形成されたNANDフラッシュメモリデバイスを示す、ワード線に沿った図1のD-D′などの断面の部分側面図」(【図面の簡単な説明】)である図2Bには、STI領域136が形成された基板204の全面がONOスタック210で覆われていること、及び、「この発明の1つ以上の局面に従って半導体ウェハに形成されたNANDフラッシュメモリデバイスのさらなる詳細を示す、ビット線に沿った図1のA-A′などの断面の部分側面図」(【図面の簡単な説明】)である図4Aにも、基板404の全面がONOスタック210で覆われていること、が図示されている。

(2-2)引用発明
第2.4.(2)(2-1)f.で摘記した「【0055】……多層ONOスタック620の層はたとえば、基板604およびSTI136の上に形成されたSiO_(2)などの第1の酸化物層610と、第1の酸化物610の上に形成された窒化物層611と、窒化物層611の上に形成された第2の酸化物層612とから成っていてもよい。」という記載、及び、同g.の図示態様から、「多層ONOスタック620の層」は「基板604」を覆うように形成されているものと認められる。
そして、同d.で摘記した「【0030】……フラッシュメモリデバイス100のNANDアレイ102」という記載から、引用例には、「NANDアレイ102」を有する「フラッシュメモリデバイス100」について記載されている。そうすると、同d.で摘記した、「【0026】……NANDアレイ102は1つ以上のセル104を含み」及び「【0032】……NANDアレイ102はさらに、たとえば上部SiO_(2)層と下部SiO_(2)層との間に位置するシリコン窒化物層を備える、典型的なONO層またはスタック210などの電荷トラップ層を備える。」という記載から、前記「基板604」を覆うように形成された「多層ONOスタック620の層」のうち、前記「1つ以上のセル104」がそれぞれ形成される場所における当該「多層ONOスタック620の層」の「電荷トラップ層」に、それぞれ、データが不揮発で記憶されることは、自明である。

したがって、引用例には、次の発明(以下「引用発明」という。)が記載されているといえる。

「NANDアレイ102を有するフラッシュメモリデバイス100であって、
前記フラッシュメモリデバイス100は、
基板604と、
前記NANDアレイ102が含む1つ以上のセル104の各セル104のゲートに接続されて、個々の前記セル104を選択する、n型不純物でドープされたポリシリコンゲート212からなる複数のワード線130と、
ドレイン選択ゲート124とソース選択ゲート(トランジスタ)116との間の前記1つ以上のセル104の一連のストリングに、ビット線接触部120を介して接続される複数のビット線と、
電荷トラップ層を備え、前記基板604を覆うように形成されている多層ONOスタック620の層と、
前記多層ONOスタック620の層上にゲート構造を規定する前記ワード線130を形成した後に、ドーパントを前記多層ONOスタック620の層を通してソース/ドレイン活性領域106に注入して形成したn注入物640と、を有し、
前記1つ以上のセル104がそれぞれ形成される場所における前記多層ONOスタック620の層の前記電荷トラップ層に、それぞれ、データが不揮発で記憶されることを特徴とするフラッシュメモリデバイス100。」

(3)対比
(3-1)補正発明と引用発明との対比
補正発明と引用発明とを対比する。

ア.引用発明の「データが不揮発で記憶」する「セル104」は、補正発明の「不揮発性メモリセル」に相当する。
したがって、前記「セル104」を「1つ以上」含む「NANDアレイ102」を有する引用発明の「フラッシュメモリデバイス100」は、「基板604」上に形成される回路であるから、補正発明の「不揮発性メモリセルのアレイを含む集積回路」に相当する。

イ.引用発明の「基板604」は、補正発明の「基板」に相当する。

ウ.引用発明の「前記NANDアレイ102が含む1つ以上のセル104の各セル104のゲートに接続されて、個々の前記セル104を選択する」ための「複数のワード線130」は、補正発明の「該不揮発性メモリセルアレイをアクセスする複数のワード線」に相当する。

エ.引用発明は「ドレイン選択ゲート124とソース選択ゲート(トランジスタ)116との間の前記1つ以上のセル104の一連のストリングに、ビット線接触部120を介して接続される複数のビット線」を有する。
そうすると、フラッシュメモリ技術における当業者の技術常識から、引用発明においては、「複数のビット線」のうちの選択された「ビット線」に「接続」される「1つ以上のセル104の一連のストリング」の中であって、前記「複数のワード線」のうちの選択された「ワード線」に「ゲート」が「接続」された「セル104」にアクセスするものと解される。
したがって、引用発明の「ドレイン選択ゲート124とソース選択ゲート(トランジスタ)116との間の前記1つ以上のセル104の一連のストリングに、ビット線接触部120を介して接続される複数のビット線」は、補正発明の「該不揮発性メモリセルアレイをアクセスする複数のビット線」に相当する。

オ.引用発明の「電荷トラップ層を備え、前記基板604を覆うように形成されている多層ONOスタック620の層」は、補正発明の「該基板を覆う誘電体スタック層」に相当する。

カ.引用発明の「ドーパントを前記多層ONOスタック620の層を通してソース/ドレイン活性領域106に注入して形成したn注入物640」は、補正発明の「該誘電体スタック層下の該基板内のイオン注入領域」に相当する。

キ.前記ウ.及びエ.の検討から、引用発明の「1つ以上のセル104」を含む「NANDアレイ102」は、「不揮発で記憶」した「データ」に、「複数のワード線130」と「複数のビット線」を介してアクセスしていると云い得るものである。
また、引用発明は、「電荷トラップ層を備え、前記基板604を覆うように形成されている多層ONOスタック620の層」のうち、「前記1つ以上のセル104がそれぞれ形成される場所における前記多層ONOスタック620の層の前記電荷トラップ層」に「データ」を「不揮発で記憶」しているから、「前記多層ONOスタック620」の複数の「場所」に「データ」を「不揮発で記憶」しているものである。
さらに、引用例には、段落【0058】に「図6Dでは、図5Aのステップ516に関連して記載したように、たとえば局部相互接続マスクを使用して、開口626がARVSS領域606における基板604に至るまでONOAスタック(たとえば620および622)にエッチングされる627。」と、段落【0059】に「ARVSS領域606にARVSS構造634を形成または規定し」と、段落【0060】に「アレイソース線構造634」と記載されるとともに、前記「アレイソース線構造634」を形成するための「ARVSS領域606」以外の場所で「ONOスタック602の層」をエッチング除去することは、記載されていない。したがって、引用発明の「前記基板604を覆うように形成されている多層ONOスタック620の層」は、「データ」を「不揮発で記憶」している「前記多層ONOスタック620」の複数の「場所」を含む領域に亘り連続していると認められる。
以上から、引用発明が、「1つ以上のセル104」を含む「NANDアレイ102」を有するとともに、「電荷トラップ層を備え、前記基板604を覆うように形成されている多層ONOスタック620の層」のうち「前記1つ以上のセル104がそれぞれ形成される場所における前記多層ONOスタック620の層の前記電荷トラップ層」に「データ」を「不揮発で記憶」しており、かつ、「前記基板604を覆うように形成されている多層ONOスタック620の層」を有していることは、補正発明において、「該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し」ていることに相当する。

ク.引用発明において、「前記多層ONOスタック620の層上にゲート構造を規定する前記ワード線130を形成した後に、ドーパントを前記多層ONOスタック620の層を通してソース/ドレイン活性領域106に注入」して「n注入物640」を「形成し」ている。そうすると、前記「n注入物640」が「形成」される「ソース/ドレイン活性領域106」は、当然に、「複数」の「ワード線130」の間にあるものと解される。
そして、前記「ワード線130」は「1つ以上のセル104の各セル104のゲートに接続されて」いる。
したがって、引用発明において、前記「n注入物640」が「形成」される「ソース/ドレイン活性領域106」は、「前記NANDアレイ102」が含む「ドレイン選択ゲート124とソース選択ゲート(トランジスタ)116との間の前記1つ以上のセル104の一連のストリング」において「データが不揮発で記憶」する「場所」である、「1つ以上のセル104の各セル104」がそれぞれ形成される前記「場所」の間の「基板604」上に存在するものと認められる。
そして、引用発明においては、前記「1つ以上のセル104の各セル104」がそれぞれ形成される「場所」にも、また、前記「1つ以上のセル104の各セル104」がそれぞれ形成される「場所」の間にも、「前記基板604を覆うように形成されている多層ONOスタック620の層」が存在する。
よって、引用発明において、前記「n注入物640」が「形成」される「ソース/ドレイン活性領域106」が、「前記基板604を覆うように形成されている多層ONOスタック620の層」のうち、前記「1つ以上のセル104の各セル104」がそれぞれ形成される「場所」の間の部分の前記「多層ONOスタック620の層」に覆われた「基板604」上に存在することは、補正発明の「該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されて」いることに相当する。

(3-2)一致点及び相違点
そうすると、補正発明と引用発明の一致点と相違点は次のとおりとなる。

《一致点》
「不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
該集積回路は
基板と、
該不揮発性メモリセルアレイをアクセスする複数のワード線と、
該不揮発性メモリセルアレイをアクセスする複数のビット線と、
該基板を覆う誘電体スタック層と、
該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されている、
装置。」

《相違点1》
補正発明の「装置」においては「接合はチャネル長さより小さく且つ100nmより浅い接合深さを有し」ているのに対して、引用発明の「フラッシュメモリデバイス100」における「n注入物640」はそのような特定事項を備えていない点。

《相違点2》
補正発明の「装置」においては「該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する」のに対して、引用発明の「フラッシュメモリデバイス100」における「n注入物640」はそのような特定事項を備えていない点。

(4)相違点についての判断
(4-1)「接合」と「接合深さ」について
ア.本願明細書には、「接合」と「接合深さ」の意味について、特に記載されていない。そこで、まず、この点について検討する。
本願明細書及び図面には、前記「接合」ないし「接合深さ」に関して、以下の記載がある。
a.「【0006】
該基板内の該イオン注入領域は該誘電体スタック層の下にある。該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されている。別の実施形態では、該イオン注入領域は該ワード線間に配置されている。
【0007】
幾つかの実施形態では、接合は100nmより浅い接合深さを有する。該接合深さにおいて該接合はバックグラウンド濃度(例えば、基板又はウェルの)に等しい濃度を有する。」
b.「【0022】
エッチング除去された誘電体スタック材料(例えば、ONO)は、残された誘電体スタック材料間へのより容易な接合イオン注入を提供する。例えば、低濃度ドープN+注入を容易にする。」
c.「【0029】
図5は不揮発性メモリの1つのNAND列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を通過する浅い接合イオン注入を示す。
【0030】
典型的な接合イオン注入条件を示す。接合イオン注入エネルギーは、誘電体スタック材料(例えば、ONONO)を貫通するのに十分高く(例えば、>20keV)なければならない。一方、より浅い接合が、短チャネル効果がより良好であるので好ましい。低濃度ドープ接合の場合、ドーズ量は1E14cm^(-2)未満である。
【0031】
この例では、注入不純物はAs、エネルギーは30keV、ドーズ量は3E13cm^(-2)である。
……(中略)……
【0033】
通常、浅い接合の深さはチャネル長さより小さい。例えば、30nmNANDフラッシュ素子の場合、接合深さは30nmより浅い。一方、接合不純物も低濃度でドープされ、短チャネル効果を改善する。(NANDフラッシュの場合、十分なセルフブーストも必要である。)」
d.「【0049】
図11は改善されたNANDアレイのBE‐SONOSセルの簡略化した図である。
【0050】
多層阻止誘電体層とバンドギャップ操作誘電体トンネル層とを使用するNANDアレイの電荷トラップメモリセルを示す。このメモリセルは、半導体内にチャネル10と、チャネル10に隣接するソース11及びドレイン12とを備える。ゲート18は、多層阻止誘電体層と、電荷トラップ層と、トンネル層とを含み誘電体材料でできた電荷蓄積構造体として働く多層スタックの上を覆う。」
e.図11には、「ソース11」及び「ドレイン12」は、多層スタック及びゲートで形成されるNANDアレイの電荷トラップメモリセルの「チャネル10」の左右に形成されて、「半導体」基板において、チャネル10の表面10aから下方に延びる曲線内の領域として図示されている。
f.「【0065】
図12は、低電界時のバンドオフセット技術を含む図11のBE‐SONOSセルのトンネル誘電体層のバンド図である。
【0066】
図11の層13?15のスタックを含む誘電体トンネル構造の伝導帯と価電子帯の低電界時のエネルギーレベル図を示し、U字形の伝導帯と逆U字形の価電子帯を示す。右側から、半導体のバンドギャップが領域30に示され…(中略)…低電界時、電子トンネル現象はまず起らない。同様に、領域30内のチャネルの価電子帯内の正孔は、領域31、32、33の全厚みとチャネル界面での高い正孔トンネル障壁高さとによって、電荷トラップ層(領域34)へのトンネリングを阻止される。……(以下、省略)」
ここで、d.及びe.に記載された「ソース11」及び「ドレイン12」は、「イオン注入」によって形成された領域であることは自明である。

イ.本願明細書の段落【0007】の「バックグラウンド濃度(例えば、基板又はウェルの)」との記載から、本願明細書記載の「基板」は、何の「濃度」であるかは特定されていないが、所定の「バックグラウンド濃度」を有している。しかし、同段落【0066】の「低電界時……領域30内のチャネルの価電子帯内の正孔」という記載から、「図11」の「NANDアレイのBE‐SONOSセル」における「ゲート18」に電圧を印加しない場合は、前記「基板」のうち、少なくとも「誘電体スタック層」の下の「チャネル10」になる領域には、「正孔」が存在していることが記載されている。
してみれば、前記「基板」は、「正孔」を放出するアクセプタを所定の「バックグラウンド濃度」で有するP型の半導体「基板」であると認められる。
一方、本願明細書記載の「イオン注入領域」は、同段落【0022】に「低濃度ドープN+注入」と、同段落【0031】に「注入不純物はAs」と、同段落【0033】の「接合不純物も低濃度でドープされ」と記載されるように、「基板」にN型の「注入不純物」が「イオン注入」されて形成されたN型の「接合不純物」の「領域」である。

ウ.したがって、本願明細書で云う「接合」とは、「基板」に「注入不純物」が「イオン注入」されて形成されたN型の「接合不純物」の「領域」と、P型の半導体「基板」とによるPN「接合」を意味すると認められる。
また、前記「接合」は、「基板」に「注入不純物」を「イオン注入」することに基づき形成されるから、本願明細書で云う「接合深さ」とは、当該「基板」における前記「接合」の接合面の「深さ」を意味すると認められる。そして、これは、本願明細書に限らず、半導体基板に「イオン注入」で形成されるPN「接合」一般について云えることと認められる。

エ.以下の「相違点1」及び「相違点2」の検討においても、「接合」及び「接合深さ」の語は、前記ウ.の意味で用いる。

(4-2)相違点1について
ア.引用例には、第2.4.(2)(2-1)d.で摘記したとおり、段落【0030】に「半導体ウェハに形成された図1のフラッシュメモリデバイス100のNANDアレイ102」と記載されている。したがって、引用発明の「フラッシュメモリデバイス100」は、半導体集積回路として製造されるものである。
そうすると、半導体集積回路の集積度を上げるため微細化を図ることは、半導体集積回路一般が有する技術課題であるから、半導体集積回路を微細化させてゲート長を小さくすると発生する現象である短チャネル効果を抑止しようとすることは、引用例に明示の記載がなくても、引用発明が当然に有する課題であると認められる。

イ.さて、この短チャネル効果を抑止するため、チャネルを形成するソース/ドレイン領域の接合を浅くすることは、常套手段にすぎない。
そして、半導体装置の技術分野において、ソース/ドレイン領域を形成する不純物領域の「接合深さ」を、短チャネル効果を抑止するために、チャネル長より小さく、かつ、100nmより浅くすることは、以下の周知例1?周知例3に記載され、周知技術である。
特に、このうちの周知例1は、不揮発性半導体記憶装置に関するものであり、最小チャネル長が0.13μm程度であるとき、短チャネル効果を抑止するため、ソース/ドレイン領域を形成する低濃度領域の「接合深さ」を50nm以下にするものである。

ウ.ここで、前記周知例1?周知例3は、不純物を、チャネル形成領域に臨む基板表面位置に直接注入するものである。
しかしながら、短チャネル効果の抑止に寄与する「接合深さ」が浅いということは、不純物を注入することに基づいて形成される領域と「基板」との「接合」の接合面の、「基板」における「深さ」が浅いということであるから、当該「基板」の表面からの前記接合面の深さが浅いということである。
そして、引用発明にように、「ドーパントを前記多層ONOスタック620の層を通してソース/ドレイン活性領域106に注入」することで「n注入物640」を「形成」する場合、「基板604」の所望の深さに「n注入物640」と前記「基板604」との「接合」を「形成」するためには、「ドーパント」を「基板604」表面位置に直接注入する場合と比較して、「ドーパント」が「前記多層ONOスタック620の層」を通過するのに必要なエネルギーを考慮して、その分だけより大きなエネルギーで「注入」を行えばよいことは、自明である。

エ.したがって、引用発明において、短チャネル効果を抑止するため、「基板604」の表面から見て50nm以下であって、チャネル長より小さい「接合深さ」が得られるような注入エネルギーで、「ドーパントを前記多層ONOスタック620の層を通して」注入して「n注入物640」を形成することは、当業者が容易に想到し得たものと認められる。
よって、相違点1は、周知技術を参酌すれば引用発明から容易に想起し得た程度のものであると認められる。

オ.周知例1:特開2003-078051号公報
本願の優先権主張の日前に日本国内で頒布された刊行物である、前記周知例1には、「不揮発性半導体記憶装置」(発明の名称)に関して、図1?図21とともに、次の記載がある。
a.「【0020】図4は、本実施形態に係るMONOS型メモリトランジスタの素子構造を示す断面図である。
【0021】図4中、符号1はN型またはP型の導電型を有するシリコンウエハ等の半導体基板またはウエル、1aはチャネル形成領域、2および4は当該メモリトランジスタのソース領域およびドレイン領域を示す。本発明で“チャネル形成領域”とは、表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。本例の“チャネル形成領域”は、半導体基板またはウエル1内でソース領域2およびドレイン領域4に挟まれた部分が該当する。ソース領域2およびドレイン領域4は、チャネル形成領域1aと逆導電型の不純物を高濃度に半導体基板1に導入することにより形成された導電率が高い領域であり、種々の形態がある。通常、ソース領域2及びドレイン領域4のチャネル形成領域1aに臨む基板表面位置に、LDD(Lightly Doped Drain)と称する低濃度領域を具備させることが多い。
【0022】チャネル形成領域1a上には、ゲート絶縁膜6を介してメモリトランジスタのゲート電極8が積層されている。ゲート電極8は、一般に、P型またはN型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si)、又はdoped poly-Siと高融点金属シリサイドとの積層膜からなる。このゲート電極8のチャネル方向の長さ(ゲート長)は、0.13μm以下、たとえば0.1μm程度である。」
b.「【0027】
【数1】
Lmin=0.4×〔rj×d×(Ws+Wd)2〕1/3…(1)
【0028】ここで、rjはソース・ドレイン不純物領域の接合の深さ、dは酸化シリコン膜に換算したゲート絶縁膜厚さ、Wsはソース端から延びる空乏層の長さ、Wdはドレイン端から延びる空乏層の長さを示す。このBrewsの式は短チャネル効果をある程度含んで規定され、その程度は、しきい値の低下(ロールオフ)が長チャネルにおけるしきい値の10%以内である。このロールオフ10%以内という仕様は、しきい値のバラツキを抑えるために、通常のロジック用トランジスタあるいはDRAMメモリトランジスタで用いられているものである。
【0029】この式に従うと、最小チャネル長0.13μm(ゲート長では0.18?0.23μm程度に相当)において、チャネル不純物濃度を1×10^(18)cm^(-3)、ゲート絶縁膜の酸化膜換算値を9.5nmとした場合、短チャネル効果を有効に抑止するためにはLDDの接合深さを50nm以下にする必要があることが分かる。その一方で、LDD接合深さをさらに浅くした場合は、接合耐圧が低下することも分かった。1トランジスタ型のMONOSメモリセルでは、後述するように書き込み時に非選択セルのソース・ドレイン領域にPN接合を逆バイアスする、いわゆる書き込みインヒビット電圧の印加は正常動作のために必須となる。したがって、ソース・ドレイン接合耐圧のこれ以上の低下は、1トランジスタ型のMONOSメモリセルを0.13μm以下の微細ゲート長で実現することを困難なものとする。言い換えると、ロールオフを10%以内に抑えるという通常のCMOSロジックデバイスの設計仕様は、0.13μm以下の微細ゲート長を有する1トランジスタ型のMONOSメモリセルにそのまま適用することは困難であることが判明した。」

カ.周知例2:特開平07-312422号公報
本願の優先権主張の日前に日本国内で頒布された刊行物である、前記周知例2には、「半導体装置及びその製造方法」(発明の名称)に関して、図1?図20とともに、次の記載がある。
a.「【0054】次いで、図2(c)に示すように、基板11の全面にゲート電極及びPSG膜側壁16,17をマスクに不純物としての砒素を、ドーズ量5×10^(15)cm^(-2),加速エネルギー30keVでイオン注入する。さらに、例えば1000℃、10秒のRTA(Rapid Thermal Annealing)処理を行い、不純物の活性化を行う。」

b.「【0070】図9?図12より、ゲート0.1μm以下の微細且つ高駆動力のnチャネルMOSFETを実現するには、固相拡散における熱処理温度が950℃を越え1050℃未満であることが必要であり、特に970℃以上で1020℃以下の範囲であるのが望ましいことが分った。また、上記の温度範囲で固相拡散の熱工程を行う場合に、特に熱工程時間を20秒以下とすると、短チャネル効果の抑制と高駆動力との双方の観点に鑑みて良好なnチャネルMOSFETが得られる。
【0071】図14は、接合深さxj と実効チャネル長Leff との熱工程条件に対する依存性を示す図である。この図に示したxj とLeff との組み合わせと、前記図11,12とを考え合わせて、xj とLeff との組み合わせとトランジスタ動作の可否との関係を調べたところ、以下のようになった。
【0072】動作した組み合わせ
xj =10nm,Leff =25nm
xj =10nm,Leff =85nm
xj =12nm,Leff =23nm
xj =12nm,Leff =83nm
xj =22nm,Leff =69nm
……(以下、省略)」

キ.周知例3:特開平2007-158299号公報
本願の優先権主張の日前に日本国内で頒布された刊行物である、前記周知例3には、「ショットキー障壁トンネルトランジスタ及びその製造方法」(発明の名称)に関して、図1?図20とともに、次の記載がある。
a.「【0005】
一般的に、短チャネル効果を抑制するためには、ソース/ドレインの接合深さがチャネル長さの1/3乃至1/4レベルとなる接合を有さなければならないが、このように浅い接合を製造するために、現在のイオン注入法を使用しつつ加速電圧を下げる方法が試みられている。しかしながら、接合深さを30nm以下に製造する場合には、浅い接合を均一に制御することが容易でなく、特に、リン及びホウ素のように原子番号が比較的小さい元素を利用する場合には、浅い接合を均一に制御することが非常に難しい。また、既存のイオン拡散によるソース/ドレイン領域を含むソース/ドレインの寄生抵抗成分は、接合深さが縮小するほど増加するが、例えば、1×10^(19)cm^(-3)のドーピング濃度と10nmの深さとを仮定する場合には、抵抗値が500ohm/sq.を上回るようになり、信号遅延等の問題を引き起こす。
【0006】
これを改善するために、その代わりに、急速熱処理(RTA)又はレーザ熱処理(Laser annealing)と固体状態拡散(SPD:solid phase diffusion)とを結合した方法が提示されているが、この方法もまた、接合を10nm以下に縮小させることが容易ではない。これにより、ソース/ドレインを金属又はシリサイドに取り替えてショットキーMOSFETのチャネル長さを35nm以下に低減できる方法が提案されており、この方法が具現化される場合、集積度がテラ級に転換されることができる。提案された方法のうち、ショットキーMOSFETを構成するソース/ドレイン領域を金属に取り替える場合には、抵抗値を従来の面抵抗値より少なくとも1/10乃至1/50レベルに低減することができ、素子の動作速度を向上させることができる。」

b.「【0026】
次に、図2及び図3dを参照すると、側壁スペーサ325が形成されたアクティブシリコン層310上にイオンを注入する(ステップS26)。イオン注入法を用いてアクティブシリコン層310にイオンを注入する段階では、N型素子(N型トランジスタ)を製造するか、P型素子(P型トランジスタ)を製造するかによって、異なるイオンを注入する。……(以下、省略)」

(4-3)相違点2について
ア.引用例には、第2.4.(2)(2-1)d.で摘記したように、段落【0032】に「図2Aおよび図2BのNANDアレイ102は、ソースおよびドレイン活性領域106が典型的にはn型不純物の第1の注入物206(たとえばリン、n-ドーパント)でドープされ……るP型基板204を備える。」と記載されている。したがって、「P型基板204」に「n型不純物の第1の注入物206」を注入することで、「n型」の「注入物」の領域と当該「P型基板204」とのPN接合が形成されることが記載されている。
ここで、半導体技術において、基板の所望の深さに注入物を注入するために、通常、所定の注入エネルギーで注入を行うが、その注入深さは、一定の深さに集中するものの、不可避にばらつくことは、当業者の技術常識である。
また、注入した注入物を活性化してキャリアを放出するドナーないしアクセプタとして機能させるためには、一般に熱処理が必要とされているが、このとき、注入した注入物は基板内を熱拡散で少なからず移動することは、当業者の技術常識である。
これらの事項を踏まえれば、引用発明の「n注入物640」の濃度は、P型の「基板604」とのPN接合の接合面の近傍では、当該接合面に向かって減少するものと認められる。

イ.さらに、前記P型の「基板604」には、元々、正孔を放出するアクセプタが存在していると認められる。
そうすると、前記P型の「基板604」における「n注入物640」の濃度が、前記P型の「基板604」に存在するアクセプタの濃度より高い領域はN型の導電型を示し、前記P型の「基板604」に存在するアクセプタの濃度より低い領域はP型の導電型を示すものと認められる。
そして、このN型の導電型を示す領域とP型の導電型を示す領域とが接する位置に、引用発明の「n注入物640」の領域とP型の「基板604」とのPN接合が形成されると認められる。
よって、引用発明において、前記「n注入物640」の領域とP型の「基板604」とで形成されるPN接合の、接合面の位置においては、前記「n注入物640」の濃度は、前記「基板604」に存在するアクセプタの濃度と等しいものと認められる。

ウ.これに対して、第2.4.(4)(4-1)ウ.で検討したように、本願明細書で云う「接合」とは、「基板」に「注入不純物」が「イオン注入」されて形成されたN型の「接合不純物」の「領域」と、P型の半導体「基板」とによるPN「接合」を意味し、「接合深さ」とは、前記「接合」の接合面の当該「基板」における「深さ」を意味すると認められる。
そうすると、本願明細書に記載された実施例においても、「接合」は「基板」に「不純物」を「イオン注入」することに基づいて形成されるから、N型の「イオン注入領域」とP型の「基板」とで形成されるPN「接合」の、「接合深さ」である「接合」面の位置において、N型の「接合不純物」の濃度は、前記「基板」に存在するアクセプタの濃度と等しいものと解される。
よって、上記のように本願明細書の記載によれば、補正発明の「該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する」という発明特定事項は、「接合深さ」の位置である「接合」面の位置において、前記「接合」不純物の「濃度」は、「基板」に存在するアクセプタの「濃度」と等しいということを意味するものと認められる。
そして、「接合深さにおいて」「接合」不純物が「バックグラウンド濃度に等しい濃度を有する」という条件が成り立つには、「接合」が「基板」に「不純物」を「イオン注入」することに基づいて形成されれれば足りるから、このとき、「注入」エネルギーの大きさや「注入不純物」のドーズ量にかかわらず前記条件が成り立つと解される。

エ.第2.4.(4)(4-3)ア.及びイ.の検討から、引用発明においても、前記「n注入物640」の領域とP型の「基板604」とで形成されるPN接合の接合面の位置においては、前記「n注入物640」の濃度は、前記「基板604」に存在するアクセプタの濃度と等しくなる。
したがって、相違点2は実質的な相異点ではない。

(4-4)審判請求書における主張について
ア.審判請求人は、平成25年12月4日に提出された手続補正書(方式)において、
a.「前記したとおり、引用文献2、参考文献1は、前記技術的特徴(ロ)「接合はチャネル長さより小さく且つ100nmより浅い接合深さを有し」を開示しているものの、前記技術的特徴(イ)「基板を覆う誘電体スタック層」を備えるものではなく、引用文献1、参考文献2に、前記技術的特徴(イ)が開示されていたとしても、各文献を組合せするための構造の共通性を欠くものであって、両文献を組み合わせるのに足る動機付けがないものと言える。」
b.「本願発明では、ソース/ドレインは、上部の誘電体層及びONOの両方を通して形成されるため(図5及び明細書の段落0052?0056)、接合深さが非常に浅く、低濃度ドープの接合によってONOの損傷を抑えることができる、という顕著な効果を奏する。」
c.「本願発明における特徴「接合深さにおいて接合はバックグラウンド濃度に等しい濃度を有する」も各文献とは相違する。」、「通常、当業者は接合の注入濃度(DOSAGE CONCENTRATION)はバックグラウンド濃度(ソース/ドレインにおける濃度)よりも高いと考えるが、本願発明における「接合の濃度がバックグラウンド濃度に等しい」ことは、少なくともこの考え方とは相違している(http://zh.wikipedia.org/wiki/MOSFETを参照)。」
と主張している。

しかしながら、
イ.前記a.の主張については、第2.4.(4)(4-2)で指摘したとおりである。

ウ.前記b.の「本願発明では、ソース/ドレインは、上部の誘電体層及びONOの両方を通して形成されるため(図5及び明細書の段落0052?0056)、接合深さが非常に浅」いとの主張については、第2.4.(4)(4-2)エ.で指摘したとおり、引用発明において、短チャネル効果を抑止するための「基板604」の表面から見て50nm以下という非常に浅い「接合深さ」が得られるような注入エネルギーで、「ドーパントを前記多層ONOスタック620の層を通して」注入して「n注入物640」を形成することは、当業者が容易に想到し得たものと認められる。
また、b.の「低濃度ドープの接合によってONOの損傷を抑えることができる」との主張について、本件補正後の特許請求の範囲の請求項1には、「イオン注入領域」における不純物濃度は、何ら記載されていない。さらに、第2.4.(4)(4-3)ウ.で指摘した通り、補正発明の「該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する」との発明特定事項は、「低濃度ドープの接合」を限定するものではない。したがって、前記「低濃度ドープの接合によってONOの損傷を抑えることができる」との主張は、本件補正後の特許請求の範囲の記載に基づくものではなく、当を得ていない。

エ.c.の主張に関して、“http://zh.wikipedia.org/wiki/MOSFET”には、「金屬?化物半導體場效電晶體」(訳:金属酸化物半導体電界効果トランジスタ)についての情報が表示されている。しかし、当該情報の掲載日時の表示がなく、この情報が、本願の優先権主張の日時点における当業者の技術知識を示しているかは、不明である。
仮に本願の優先権主張の日時点における当業者の技術知識を示しているとしても、“http://zh.wikipedia.org/wiki/MOSFET”には「イオン注入領域」の濃度に関しては、「金X半場效電晶體的結構」(訳:金属半導体電界効果トランジスタの構造)の項に、「金X半場效電晶體的核心是位於中央的MOS電容,而左右兩側則是它的源極與汲極。源極與汲極的特性必須同為n-type(即NMOS)或是同為p-type(即PMOS)。左圖NMOS的源極與汲極上標示的「N+」代表著兩個意義:(1)N代表Y雜(doped)在源極與汲極區域的雜質極性為N;(2)「+」代表這個區域為高Y雜濃度區域(heavily doped region),也就是此區的電子濃度遠高於其他區域。在源極與汲極之間被一個極性相反的區域隔開,也就是所謂的基極(或稱基體)區域。如果是NMOS,那麼其基體區的Y雜就是p-type。反之對PMOS而言,基體應該是n-type,而源極與汲極則為p-type(而且是重Y雜的P+)。基體的Y雜濃度不需要如源極或汲極那麼高,故在左圖中沒有「+」,作為通道用。」(審決注:上記摘記した原文において「X」及び「Y」は、対応するフォントが存在しない文字であったため、仮に使用したものである。その意味は訳文のとおりであるが、必要であれば前記URLを参照されたい。訳:コアのMOSFETトランジスタはMOSキャパシタの中心部に位置し、左右は、そのソースおよびドレインである。ソースとドレインの特徴は、n型(すなわち、NMOS)と同じまたはp型(すなわちPMOS)と同じでなければなりません。左図のNMOSのソースおよびドレインに付された「N+」のマークは、2つの意味を表す:(1)Nは、ソースおよびドレイン領域における代表ドーピング(ドープ)不純物の型がNであり、(2)「+」は、高不純物濃度領域(高濃度領域)であるこの領域の電子密度が、他の領域よりもはるかに高い。ソースとドレインとの間は、基極(または基体)領域と呼ばれる、1個の極性反転領域によって分離されている。NMOSの場合には、基体領域はp型にドープされている。逆に、PMOSの場合、基体はn型であり、ソースおよびドレインは、p型(すなわちp+に高濃度にドープされている)である。基体のドーピング濃度は、非常に高いソースまたはドレインとして必要とされないので、このとき、左図で「+」の記号は存在しない。)と表示されている。
すなわち、“http://zh.wikipedia.org/wiki/MOSFET”には、「ソースおよびドレイン」となる「基体領域」は「高濃度にドープされている」が、「基体のドーピング濃度は、非常に高いソースまたはドレインとして必要とされないので、このとき、左図で「+」の記号は存在しない。」ことが開示されているだけである。
審判請求人は、前記のとおり、「通常、当業者は接合の注入濃度(DOSAGE CONCENTRATION)はバックグラウンド濃度(ソース/ドレインにおける濃度)よりも高いと考えるが、本願発明における「接合の濃度がバックグラウンド濃度に等しい」ことは、少なくともこの考え方とは相違している」と主張しているが、引用発明においても、P型の「基板604」に対する「n注入物640」の領域によるPN接合の接合面深さにおいて、前記「n注入物640」の濃度は、バックグラウンドである前記「基板604」の濃度に等しいこと、すなわち、PN「接合深さにおいて該接合はバックグラウンド濃度に等しい」ことは、第2.4.(4)(4-3)で指摘したとおりである。

オ.したがって、審判請求人の主張は、いずれも採用することはできない。

(5)独立特許要件の検討のまとめ
以上のとおり、相違点1は、周知技術を参酌すれば引用発明から容易に想起し得た程度のものであると認められる。
また、相違点2は実質的な相異点ではないか、少なくとも、当業者の技術常識を参酌すれば引用発明から容易に想起し得た程度のものであると認められる。
したがって、補正発明は、引用発明、引用例に記載された事項、周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

5.小括
以上のとおりであるから、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について
1.本願発明
以上のとおり、本件補正(平成25年11月7日に提出された手続補正書による手続補正)は却下された。
したがって、本願の請求項1?17に係る発明は、平成24年12月21日に提出された手続補正書によって補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項1?17に記載されたとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は次のとおりである。

「不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
該集積回路は
基板と、
該不揮発性メモリセルアレイをアクセスする複数のワード線と、
該不揮発性メモリセルアレイをアクセスする複数のビット線と、
該基板を覆う誘電体スタック層と、
該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されており、
接合は100nmより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する、
装置。」

2.引用例の記載と引用発明
引用例及び引用例の記載については、第2.4.(2)(2-1)において摘記したとおりである。
そして、引用発明については、前記第2.4.(2)(2-2)において認定したとおりである。

3.対比・判断
ア.本件補正後の請求項1に係る発明(すなわち、補正発明)は、本件補正前の請求項1に係る発明(すなわち、本願発明)に対して、第2.1.で指摘したように、本件補正前の「接合は100nmより浅い接合深さを有し」との記載を、本件補正後の「接合はチャネル長さより小さく且つ100nmより浅い接合深さを有し」に補正したものである。
そして、この補正は、第2.3.(1)で検討したように、本件補正後は「接合はチャネル長さより小さ」いとの事項を追加して、当該「接合」をより限定したものである。
逆に言えば、本願発明は、補正発明から上記の「接合はチャネル長さより小さ」いという限定をなくしたものである。

イ.そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第2.4.において検討したとおり、引用例に記載された発明、引用例に記載された事項、周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明、引用例に記載された事項、周知技術及び技術常識に基づいて当業者が容易に発明をすることができたものである。


第4.結言
以上のとおりであるから、本願発明は、引用発明、引用例に記載された事項、周知技術及び技術常識に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2014-10-28 
結審通知日 2014-11-04 
審決日 2014-11-18 
出願番号 特願2010-156741(P2010-156741)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 飯田 清司
特許庁審判官 恩田 春香
鈴木 匡明
発明の名称 連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイ  
代理人 山口 朔生  

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