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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H03M
管理番号 1299750
審判番号 不服2013-25792  
総通号数 186 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-06-26 
種別 拒絶査定不服の審決 
審判請求日 2013-12-27 
確定日 2015-04-08 
事件の表示 特願2012-243911「結合されたディジタル対アナログコンバータおよび信号フィルタ」拒絶査定不服審判事件〔平成25年 5月 9日出願公開、特開2013- 85256〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯と本願発明
本願は、2004年4月23日(パリ条約による優先権主張外国庁受理2003年4月24日、米国、2004年2月25日、米国)を国際出願日とした特願2006-513261号(以下、「原出願」という。)の一部を平成23年3月9日に新たな特許出願とした特願2011-51947号の一部を平成24年11月5日に新たな特許出願とした出願であって、原審において平成24年12月20日付けで拒絶理由が通知され、平成25年4月5日付けで手続補正されたが、同年8月23日付けで拒絶査定がなされ、これに対し、同年12月27日に拒絶査定不服の審判が請求されるとともに、同日付けで手続補正されたものである。

平成25年12月27日付け手続補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項2ないし17を削除する補正であるから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項に適合するとともに、同改正前の特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。

したがって、特許請求の範囲の請求項1に係る発明(以下、「本願発明」という。)は、平成25年12月27日付けで手続補正された特許請求の範囲、明細書及び図面の記載からみて、特許請求の範囲の請求項1に記載された以下のとおりのものと認める。

「ディジタル信号を処理する電子回路であって、
各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、
各々が、前記ディジタル信号、または前記遅延回路の1つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、
各々がディジタル対アナログコンバータの1つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、
前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含み、
前記ディジタル遅延回路が並列、または直列と並列の混合で接続される、電子回路。」

第2 引用発明及び周知技術
1 引用例及び引用発明
原審の拒絶理由に引用された、原出願の優先権主張日前に日本国内において頒布された刊行物である特表平3-504788号公報(平成3年10月17日公開、以下「引用例」という。)には図面とともに以下の事項が記載されている。

イ.「本発明は、デジタル-アナログ変換装置およびフィルタ機能を備えたデジタル-アナログ変換装置に関し、特に(それに限定されるものでないがスイッチドキャパシタ技術を使用するその構成に関する。
典型的な通常の装置は第1図に示されている。wビットデジタルワード[b_(0)b_(1)・・・b_(i)・・・b_(w-1)]の連続するサンプル値は、アナログFIR(限定インパルス特性)フィルタ2に後続されるデジタル-アナログ変換装置(DAC)1に供給される。フィルタ2は遅延z^(-1)の通常のタップを有する遅延ライン構造、フィルタ係数乗算器h_(0)・・・h_(N-1)および加算器に基いて構成される(もちろん並列構造も使用できる)。係数は任意の所望なフィルタ特性を与えるために選択される。すなわち、一般的にこれはDCからサンプル周波数F_(S)の半分に対するベースバンド反応であり、後続してF_(S)/2より高い不所望の周波数の除去が行われる。
DACはスイッチドキャパシタ技術[文献(1981年付けの“High Resolution Switched Capasitor D/A Converter”-Microelectronics Journal,Vol.12,No.2 Mackintosh Publ.Ltd.)に記載されている]を用いる。フィルタにおいて、アナログ遅延はまたスイッチドキャパシタ素子によって実行されることができる。しかし、アナログ遅延の実行は理想的ではない。」(2頁左上欄3?24行)

ロ.「第2図に示されたフィルタされたデジタル-アナログ変換装置は、第1図と同様に変換されるべき信号の連続するwビットデジタルサンプルを受信する。デジタルワードはNwビット幅D型2安定フリップフロップD0・・・DN-1の連鎖に供給され、サンプリング速度F_(S)でクロックパルスφによってクロックされる。故に、それぞれの番号のサンプル期間において遅延されたデジタルワードは、各フリップフロップの出力で得られる。この出力はデジタル-アナログ変換装置X0・・・XW-1(当審注。「X0・・・XN-1」の誤記と認める。以下同じ。)によってアナログ形態に変換され、それらの変換装置は供給されたデジタルサンプルに対応する連続するアナログサンプルを出力において生成する。アナログ出力はそれぞれののフィルタ係数h_(0)・・・h_(N-1)によって乗算される。すなわち、乗算器M0・・・MN-1が示され、実際適切な基準電圧を変換装置X0等に供給することによって同じ効果が容易に得られる。加重されたアナログ値は加算器Aにおいて合計される。
第2図の配置は、第1図の配置と同じ変換およびフィルタ機能を行うが、デジタル-アナログ変換装置の数をN(所望のフィルタインパルス反応の長さ)まで増加させるのに簡単な方法で必要な遅延をデジタル的に実現する。」(2頁左下欄20行?同頁右下欄13行)

上記引用例の記載及び図面並びにこの分野における技術常識を考慮すると、上記イ.における「本発明は、デジタル-アナログ変換装置およびフィルタ機能を備えたデジタル-アナログ変換装置に関し」との記載、上記ロ.における「第2図に示されたフィルタされたデジタル-アナログ変換装置は、第1図と同様に変換されるべき信号の連続するwビットデジタルサンプルを受信する。デジタルワードはNwビット幅D型2安定フリップフロップD0・・・DN-1の連鎖に供給され・・・この出力はデジタル-アナログ変換装置X0・・・XW-1によってアナログ形態に変換され、・・・フィルタ係数h_(0)・・・h_(N-1)によって乗算される。すなわち、乗算器M0・・・MN-1が示され、・・・加重されたアナログ値は加算器Aにおいて合計される。」との記載、及び第2図によれば、デジタル-アナログ変換装置は、Nwビット幅D型2安定フリップフロップ(D0・・・DN-1)と、デジタル-アナログ変換装置(X0・・・XN-1)と、乗算器(M0・・・MN-1)と、加算器(A)とを備えている。
また、上記ロ.における「デジタルワードはNwビット幅D型2安定フリップフロップD0・・・DN-1の連鎖に供給され・・・それぞれの番号のサンプル期間において遅延されたデジタルワードは、各フリップフロップの出力で得られる。」との記載、及び第2図によれば、前述のNwビット幅D型2安定フリップフロップ(D0・・・DN-1)は、各々がデジタルワードの遅延されたデジタルワードを生成するように構成されているということができる。
また、上記ロ.における「各フリップフロップの出力で得られる。この出力はデジタル-アナログ変換装置X0・・・XW-1によってアナログ形態に変換され、それらの変換装置は供給されたデジタルサンプルに対応する連続するアナログサンプルを出力において生成する。」との記載、及び第2図によれば、前述のデジタル-アナログ変換装置(X0・・・XN-1)は、各々が、前述のNwビット幅D型2安定フリップフロップ(D0・・・DN-1)の1つからの遅延されたデジタルワードを、アナログサンプルへ変換するように構成されているということができる。
また、上記ロ.における「この出力はデジタル-アナログ変換装置X0・・・XW-1によってアナログ形態に変換され、それらの変換装置は供給されたデジタルサンプルに対応する連続するアナログサンプルを出力において生成する。アナログ出力はそれぞれののフィルタ係数h0・・・hN-1によって乗算される。すなわち、乗算器M0・・・MN-1が示され」との記載、及び第2図によれば、前述の乗算器(M0・・・MN-1)は、デジタル-アナログ変換装置(X0・・・XN-1)の1つからのアナログサンプルをフィルタ係数(h_(0)・・・h_(N-1))によって乗算するように構成されているということができる。
また、上記ロ.における「加重されたアナログ値は加算器Aにおいて合計される。」との記載、及び第2図によれば、前述の加算器(A)は、乗算器(M0・・・MN-1)のアナログ値の合計をとるように構成されているということができる。
また、上記ロ.における「デジタルワードはNwビット幅D型2安定フリップフロップD0・・・DN-1の連鎖に供給され」との記載、及び第2図における、前述のNwビット幅D型2安定フリップフロップ(D0・・・DN-1)の接続態様に着目すれば、前述のNwビット幅D型2安定フリップフロップ(D0・・・DN-1)は、直列に接続されている。
ここで、デジタル-アナログ変換装置は、デジタルワードを遅延させ、アナログサンプルへ変換し、さらに乗算して加算しているから、デジタルワードを処理しているということができる。

したがって、上記引用例には以下の発明(以下、「引用発明」という。)が記載されているものと認められる。

「デジタルワードを処理するデジタル-アナログ変換装置であって、
各々が前記デジタルワードの遅延されたデジタルワードを生成するように構成されている、Nwビット幅D型2安定フリップフロップ(D0・・・DN-1)と、
各々が、前記Nwビット幅D型2安定フリップフロップ(D0・・・DN-1)の1つからの前記遅延されたデジタルワードを、アナログサンプルへ変換するように構成されている、デジタル-アナログ変換装置(X0・・・XN-1)と、
各々がデジタル-アナログ変換装置(X0・・・XN-1)の1つからの前記アナログサンプルをフィルタ係数(h_(0)・・・h_(N-1))によって乗算するように構成されていて、かつ各々がアナログ値をもつ、乗算器(M0・・・MN-1)と、
前記乗算器(M0・・・MN-1)の前記アナログ値の合計をとるように構成されている加算器(A)とを含み、
前記Nwビット幅D型2安定フリップフロップ(D0・・・DN-1)が直列に接続される、デジタル-アナログ変換装置。」

2 周知例及び周知技術
(1)周知例1
原審の拒絶査定において引用された、原出願の優先権主張日前に日本国内において頒布された刊行物である特開昭63-215212号公報(昭和63年9月7日公開、以下「周知例1」という。)には図面とともに以下の事項が記載されている。
イ.「第1図は本発明の一実施例のブロック図である。図において、パルス入力端子1に遅延回路2,3,4および5を直列に接続し、遅延回路2,3,4および5のそれぞれの出力をマルチプレクサ6のそれぞれのデータ入力端子Do、D1,D2およびD3へ接続し、マルチプレクサの出力端子Yを論理回路7の入力端子Bに接続し、パルス入力端子1を論理回路7の入力端子Aに接続し、論理回路7の出力端子Cは出力端子8に接続してある。またセレクト端子9および10は、マルチプレクサ6のセレクト端子S0およびS1に接続してある。
次に、第1図において論理回路7が論理積回路(AND)の場合の動作について説明する。
第2図は入力が負のパルスの場合のタイムチャートを示す、この場合には、パルス入力端子1に負のパルス11が入力すると遅延回路2の出力には遅延回路2の遅延時間に応じた遅延パルス12が出力し、遅延回路3の出力には、遅延回路2および3の遅延時間を加算した遅延パルス13が出力し、遅延回路4の出力には、遅延回路2.3および4の遅延時間も加算した遅延パルス14が出力し、遅延回路5の出力には遅延回路2,3.4および5の遅延時間を加算した遅延パルス15が出力する。各遅延パルスはマルチプレクサ6に入力し、セレクト端子9および10のセレクト信号により、1つの遅延パルスが選択される。マルチプレクサ6により選択された遅延パルスとパルス入力端子1の入力パルスとは、論理回路7の論理積により、入力パルスよりパルス幅の広い負のパルスを出力する。」(2頁左上欄15行?左下欄5行)

ロ.「第8図は本発明の別の実施例のブロック図である、図においては、遅延回路82,83,84および85をパルス入力端子1とマルチプレクサ6のそれぞれのデータ入力端子との間に並列に接続し、マルチプレクサ6の出力端子Yおよびパルス入力端子1は論理回路7のそれぞれの入力端子AおよびBに接続し、論理回路7の出力端子Cは出力端子8に接続されている。セレクト端子7および8はそれぞれマルチプレクサ6のセレクト端子S0およびS1に接続し、遅延回路82,83,84および85の遅延パルスを選択する。本実施例では遅延回路を入力端子とマルチプレクサとの間に並列に接続している他は、第1図の場合と同じである。」(3頁右下欄6?19行)

ハ.「以上説明したように本発明は、入力信号を遅延させる複数個の遅延回路を直列または並列等に接続して遅延時間の異なる複数の遅延出力を作り、遅延出力を選択するマルチプレクサ回路と、入力信号とマルチプレクサ回路の出力との論理積、論理和又は排他論理和を得る論理回路とを有することにより、任意の遅延時間または任意のパルス幅のパルスを容易に得ることができると云う効果がある。」(4頁左上欄5?13行)

(2)周知例2
原審の拒絶査定において引用された、原出願の優先権主張日前に日本国内において頒布された刊行物である特開平11-65699号公報(平成11年3月9日公開、以下「周知例2」という。)には図面とともに以下の事項が記載されている。
「【0020】上記DLL回路5は図2に示すように可変ディレイライン21と、切り替え回路22と、位相比較器24と、アップダウンカウンタ25とを備えている。可変ディレイライン21は基準クロックf0 を受け、この基準クロックf0 と、この基準クロックf0 から遅延素子1個分の遅延、遅延素子2個分の遅延、遅延素子3個分の遅延、…遅延素子n個分の遅延したクロック信号を出力する。この可変ディレイライン21の具体的な構成は、図4(a)に示すように、例えばインバータからなる遅延素子33が、1個直列に接続された第1の直列回路、2個直列に接続された第2の直列回路、3個直列に接続された第3の直列回路等を有している。そして入力端31に基準クロックが入力され、出力端38aからは基準クロックf0 が出力され、第1の直列回路の出力端38bからは遅延素子1個分の遅延量を有するクロック信号が出力され、第2の直列回路の出力端38cからは遅延素子2個分の遅延量を有するクロック信号が出力され、第3の直列回路の出力端38dからは遅延素子3個分の遅延量を有するクロック信号が出力される構成となっている。
【0021】また図4(b)に示すように複数個の遅延素子33を直列に接続し、各段の遅延素子33の出力端からクロック信号を取り出すような構成としても良い。」

(3)したがって、電子回路一般において、遅延時間の異なる複数の遅延出力を作る、複数個の遅延回路を直列に接続した回路を、同様の機能を有する、複数個の遅延回路を並列に接続した回路とすることは、周知例1及び2にみられるように、原出願の優先権主張日前、周知技術といえる。

第3 対比
本願発明と引用発明とを対比する。
引用発明の「デジタル-アナログ変換装置」と、本願発明の「ディジタル信号を処理する電子回路」は、いずれも、「デジタル信号を処理する」ものという点で共通するものである。
a.引用発明の「デジタルワード」は、上記引用例の上記イ.における「wビットデジタルワード[b_(0)b_(1)・・・b_(i)・・・b_(w-1)]の連続するサンプル値」との記載によれば、「ディジタル信号」ということができる。
b.引用発明の「Nwビット幅D型2安定フリップフロップ(D0・・・DN-1)」は、上記引用例の上記ロ.における「それぞれの番号のサンプル期間において遅延されたデジタルワードは、各フリップフロップの出力で得られる。」との記載によれば、「複数のディジタル遅延回路」ということができる。
c.引用発明の「遅延されたデジタルワード」は、Nwビット幅D型2安定フリップフロップ(D0・・・DN-1)の連鎖における順序に着目すれば、前段のフリップフロップのデジタルワードが、後段のフリップフロップに送られて、遅延された当該デジタルワードの写し(英語では、replica(レプリカ))となるから、「遅延されたレプリカ」ということができる。
d.引用発明の「アナログサンプル」は、「アナログ信号」ということができる。
e.引用発明の「デジタル-アナログ変換装置(X0・・・XN-1)」、「フィルタ係数(h_(0)・・・h_(N-1))」、「乗算器(M0・・・MN-1)」及び「加算器(A)」は、本願発明の「複数のディジタル対アナログコンバータ」、「利得係数」、「複数のアナログ利得回路」及び「アナログ加算器」にそれぞれ相当する。
f.引用発明の「乗算する」は、フィルタ係数(h_(0)・・・h_(N-1))(利得係数)によって乗算してアナログサンプル(アナログ信号)を調節するから、「調節する」ということができる。
g.引用発明の「アナログ値」は、乗算器(M0・・・MN-1)から出力されるものであるから、「出力」ということができる。
h.引用発明の「直列」と、本願発明の「並列、または直列と並列の混合」とは、いずれも、「特定の接続形態」という点で一致する。
i.引用発明の「デジタル-アナログ変換装置」は、「電子回路」の一種である。

したがって、本願発明と引用発明は、以下の点で一致ないし相違する。

<一致点>
「ディジタル信号を処理する電子回路であって、
各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、
各々が、前記ディジタル信号、または前記遅延回路の1つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、
各々がディジタル対アナログコンバータの1つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、
前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含み、
前記ディジタル遅延回路が特定の接続形態で接続される、電子回路。」

<相違点>
ディジタル遅延回路の「特定の接続形態」に関し、
本願発明は、「並列、または直列と並列の混合」であるのに対し、引用発明は、「直列」である点。

第4 判断
そこで、上記相違点について検討する。
上記第2の2のとおり、電子回路一般において、遅延時間の異なる複数の遅延出力を作る、複数個の遅延回路を直列に接続した回路を、同様の機能を有する、複数個の遅延回路を並列に接続した回路とすることは、原出願の優先権主張日前、当該技術分野では周知の技術である。
そうすると、上記周知技術に接した当業者であれば、引用発明において、「Nwビット幅D型2安定フリップフロップ(D0・・・DN-1)」を直列に接続することに換え、並列に接続すること、すなわち、相違点に係る構成とすることに格別の困難性はない。

そして、本願発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。

第5 むすび
以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2014-11-07 
結審通知日 2014-11-11 
審決日 2014-11-25 
出願番号 特願2012-243911(P2012-243911)
審決分類 P 1 8・ 121- Z (H03M)
最終処分 不成立  
前審関与審査官 柳下 勝幸  
特許庁審判長 河口 雅英
特許庁審判官 山本 章裕
萩原 義則
発明の名称 結合されたディジタル対アナログコンバータおよび信号フィルタ  
代理人 峰 隆司  
代理人 堀内 美保子  
代理人 蔵田 昌俊  
代理人 井上 正  
代理人 河野 直樹  
代理人 岡田 貴志  
代理人 野河 信久  
代理人 福原 淑弘  
代理人 佐藤 立志  
代理人 井関 守三  
代理人 赤穂 隆雄  
代理人 砂川 克  

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