拒絶査定不服の審決｜不服2014-8607 - 特許審決データベース

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審決分類	審判査定不服 4号2号請求項の限定的減縮特許、登録しない。 G06F 審判査定不服 2項進歩性特許、登録しない。 G06F
管理番号	1302089
審判番号	不服2014-8607
総通号数	188
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2015-08-28
種別	拒絶査定不服の審決
審判請求日	2014-05-09
確定日	2015-06-18
事件の表示	特願2013- 36537「半導体装置」拒絶査定不服審判事件〔平成25年 5月23日出願公開、特開2013-101704〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1 手続の経緯本願は、平成21年8月10日(優先権主張平成20年9月12日)を国際出願日とする特願2010-528693号(以下、「原出願」という。)の一部を、平成25年2月27日に新たに特許出願したものであって、平成25年11月6日付けで拒絶の理由が通知され、平成26年1月10日付けで手続補正されたが、同年2月4日付けで拒絶査定がなされ、それに対して同年5月9日に拒絶査定不服の審判請求がなされ、同時に手続補正がされたものである。第2 平成26年5月9日付けの手続補正の補正却下の決定 [補正却下の決定の結論] 平成26年5月9日付けの手続補正(以下、「本件補正」という。)を却下する。 [理由] (1)補正の内容本件補正は特許請求の範囲についてする補正であり、補正前の「【請求項1】外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第1の半導体装置であって、前記第1の半導体装置には、複数の第2の半導体装置が接続可能であり、前記第1の半導体装置は、前記複数の第2の半導体装置との接続が確認された順番に基づいた接続情報と、前記複数の第2の半導体装置の中で、どの第2の半導体装置が最後に接続確認されたかを示す情報とを有することを特徴とする半導体装置。【請求項2】請求項1において、前記第1の半導体装置は、コネクションレジスタを有し、前記接続情報と、どの第2の半導体装置が最後に接続確認されたかを示す前記情報とは、前記コネクションレジスタに記憶されることを特徴とする半導体装置。」、「【請求項4】請求項1から3のいずれか1つにおいて、前記第1の半導体装置は、情報処理装置であり、前記複数の第2の半導体装置のそれぞれは、メモリ装置であり、前記接続情報は、前記第2の半導体装置が前記第1の半導体装置に接続されたことが確認された場合に更新されることを特徴とする半導体装置。」を、それぞれ、「【請求項1】外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第1の半導体装置であって、前記第1の半導体装置には、複数の第2の半導体装置が接続可能であり、前記第1の半導体装置は、前記複数の第2の半導体装置との接続が確認された順番に基づいた接続情報と、前記複数の第2の半導体装置の中で、どの第2の半導体装置が最後に接続確認されたかを示す情報と、前記第1の半導体装置および前記複数の第2の半導体装置の各々が、マスターあるいはスレーブであることを示すマスターフラグと、前記複数の第2の半導体装置の各々に対して、マスターとなる半導体装置の識別情報と、を有することを特徴とする半導体装置。【請求項2】請求項1において、前記第1の半導体装置は、コネクションレジスタと、レイテンシドメインレジスタと、を有し、前記接続情報と、どの第2の半導体装置が最後に接続確認されたかを示す前記情報とは、前記コネクションレジスタに記憶され、前記マスターフラグと前記識別情報は、前記レイテンシドメインレジスタへ記憶されることを特徴とする半導体装置。」、「【請求項4】請求項1から3のいずれか1つにおいて、前記第1の半導体装置は、情報処理装置であり、前記複数の第2の半導体装置のそれぞれは、メモリ装置であり、前記第1の半導体装置は、前記メモリ装置の各々の最大応答時間を有し、前記最大応答時間は、レイテンシレジスタに記憶され、前記接続情報と、前記マスターフラグと、前記識別情報と、前記最大応答時間は、前記第2の半導体装置が前記第1の半導体装置に接続されたことが確認された場合に更新されることを特徴とする半導体装置。」(下線は補正箇所を示す。以下、同様)とする補正、及び、補正前の「【請求項7】外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第1の半導体装置であって、第2の半導体装置との接続状態を確認するための接続確認信号を有することを特徴とする半導体装置。【請求項8】請求項7において、前記第2の半導体装置は、コントローラ回路チップをさらに有し、前記接続確認信号は、前記コントローラ回路チップと、前記第1の半導体装置とを接続する信号であることを特徴とする半導体装置。」を、「【請求項7】外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第1の半導体装置であって、第2の半導体装置は、着脱可能な半導体装置であって、前記第1の半導体装置は、前記第1の半導体装置および前記第2の半導体装置が、マスターあるいはスレーブであることを示すマスターフラグと、前記第2の半導体装置に対して、マスターとなる半導体装置の識別情報と、を有し、さらに、前記第2の半導体装置との接続確認信号を備え、前記接続確認信号が開放状態の場合、前記第1の半導体装置は、前記第2の半導体装置が取り外されたことを確認でき、前記接続確認信号が接続状態の場合、前記第1の半導体装置は、前記第2の半導体装置が装着されたことを確認できることを特徴とする半導体装置。【請求項8】請求項7において、前記第1の半導体装置は、レイテンシドメインレジスタを有し、前記マスターフラグと前記識別情報は、前記レイテンシドメインレジスタへ記憶され、前記第1の半導体装置は、前記マスターフラグと、前記識別情報を、前記接続確認信号により、前記第2の半導体装置が前記第1の半導体装置に接続されたことを確認した場合に更新することを特徴とする半導体装置。」とする補正を含むものである。 (2)補正の可否の検討上記補正は、請求項7について補正前の請求項7の「第1の半導体装置であって、第2の半導体装置との接続状態を確認するための接続確認信号を有する」を「前記第1の半導体装置は、」「さらに、前記第2の半導体装置との接続確認信号を備え、前記接続確認信号が開放状態の場合、前記第1の半導体装置は、前記第2の半導体装置が取り外されたことを確認でき、前記接続確認信号が接続状態の場合、前記第1の半導体装置は、前記第2の半導体装置が装着されたことを確認できる」とする補正を含んでおり、この補正は、補正前の請求項7に記載されている発明特定事項である「前記第2の半導体装置との接続確認信号」を限定するものといえる。しかしながら、上記補正は、ア.請求項1、請求項7について補正前の請求項1、請求項7に上位概念としての発明特定事項が存在しない、第1の半導体装置は、「前記第1の半導体装置および前記複数の第2の半導体装置の各々が、マスターあるいはスレーブであることを示すマスターフラグと、前記複数の第2の半導体装置の各々に対して、マスターとなる半導体装置の識別情報」を有するという発明特定事項を追加する補正を含み、イ.請求項2、請求項8について補正前の請求項2、請求項8に上位概念としての発明特定事項が存在しない、第1の半導体装置は、「レイテンシドメインレジスタを有し、」「前記マスターフラグと前記識別情報は、前記レイテンシドメインレジスタへ記憶される」という発明特定事項を追加する補正を含み、ウ.請求項4について補正前の請求項4に上位概念としての発明特定事項が存在しない、第1の半導体装置は、「前記メモリ装置の各々の最大応答時間を有し、前記最大応答時間は、レイテンシレジスタに記憶され、前記接続情報と、前記マスターフラグと、前記識別情報と、前記最大応答時間は、前記第2の半導体装置が前記第1の半導体装置に接続されたことが確認された場合に更新される」という発明特定事項を追加する補正を含み、エ.さらに、補正後の請求項8は、補正前の請求項8に存在した「前記第2の半導体装置は、コントローラ回路チップをさらに有し、前記接続確認信号は、前記コントローラ回路チップと、前記第1の半導体装置とを接続する信号である」という発明特定事項を削除する補正事項を含むものである。上記ア.?エ.の補正事項は、いずれも特許法第17条の2第5項第2号に規定する特許請求の範囲の減縮には該当しない。上記補正事項は、同条同項第4号に規定する明りょうでない記載の釈明にも該当しない。さらに、上記補正事項は、同条同項1号、3号のいずれに規定する補正目的にも該当しない。したがって、本件補正は、第17条の2第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3 本願発明本件補正は、上記のとおり却下する。したがって、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成26年1月10日付けの手続補正書により補正された特許請求の範囲の請求項1に記載された事項により特定される、以下のものである。「【請求項1】外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第1の半導体装置であって、前記第1の半導体装置には、複数の第2の半導体装置が接続可能であり、前記第1の半導体装置は、前記複数の第2の半導体装置との接続が確認された順番に基づいた接続情報と、前記複数の第2の半導体装置の中で、どの第2の半導体装置が最後に接続確認されたかを示す情報とを有することを特徴とする半導体装置。」第4 引用例、引用発明 (1)原査定の拒絶の理由に引用された特開2007-310430号公報(以下、「引用例1」という。)には、図面と共に次の記載がある。 (ア)「【0014】そこで本発明の目的の一つは、情報処理装置とメモリ間および、メモリとメモリ間の信号配線数を低下させ、高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報システム装置を提供することである。【課題を解決するための手段】【0015】本発明の代表的な手段を示せば以下の通りである。情報処理装置と、ダイナミックランダムアクセスメモリと、NOR型フラッシュメモリと、NAND型フラッシュメモリと、直列に接続し、一つの封止体に実装し、封止体に半導体チップとの配線を行うための電極と、封止体と封止体外部との接続を行うための電極を設ける。【0016】この際に、情報処理装置から各メモリダイナミックランダムアクセスメモリ、NOR型フラッシュメモリ、NAND型フラッシュメモリへの読み出し要求に要求先の認識情報を含み、さらに、データの読み出しには、転送元の認識情報を含むと良い。【0017】情報処理装置への各メモリ間のデータ読み出し順序は、読み出した回数に応じて動的に決められることが良い。さらに、読み出し回数は、プログラムできることが良い。【0018】電源投入後は、情報処理装置が、直列に接続している各々のメモリへ識別情報を決定する制御を行うと良い。【0019】メモリへ入力した読み出し要求の時間順序には関係なく、遅い読み出しデータを待たずに、早い読み出しデータを送信できる制御にすると良い。【0020】各メモリの読み出し要求を受け付ける回路と、読み出したデータを送信する回路の動作は独立に行える制御にすると良い。【0021】書込み動作と読み出し動作を独立に行える制御にすると良い。・・・中略・・・【発明の効果】【0024】高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報処理システム装置を実現できる。」(段落【0014】?【0024】) (イ)「【0025】以下、本発明の実施の形態例につき添付図面を参照しながら詳細に説明する。実施の形態例において各ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような1個の半導体基板上に形成される。【実施例1】【0026】図1は本発明を適用した第1の実施の形態例である情報処理装置CPU_CHIPとメモリモジュールMEMとから構成される情報処理システムを示したものである。以下におのおのについ説明する。【0027】情報処理装置CPU_CHIPは、情報処理回路CPU0、CPU1、CPU2、CPU3とメモリ制御回路CONから構成されている。メモリ制御回路CONは、リクエストキューRqQ、レスポンスキューRsQ、ブートデバイスIDレジスタBotID、最端デバイスIDレジスタEndIDを含む。CPU0、CPU1、CPU2、CPU3では、メモリ制御回路CONを通じて、メモリモジュールMEM0より、OSやアプリケーションプログラムおよびアプリケーションプログラムにて処理を行うデータを読みだし実行する。【0028】リクエストキューRqQは、メモリモジュールMEM0へ出力するためのCPU0、CPU1、CPU2およびCPU3で実行しているアプリケーションプログラムの結果などを格納する。レスポンスキューRsQは、CPU0、CPU1、CPU2およびCPU3へ出力するためのメモリモジュールMEM0から読み出したアプリケーションプログラムなどを格納する。【0029】メモリモジュールMEM0は、メモリチップM0、M1、M2から構成される。また、情報処理装置CPU_CHIPとメモリチップM0、M1、M2は直列に接続されている。メモリチップM0は揮発性メモリであり、メモリチップM1およびM2は不揮発性メモリである。代表的な揮発性メモリには、メモリアレイにダイナミックランダムアクセスメモリセルを用いたDRAM及び疑似スタティックランダムアクセスメモリPSRAM、スタティックランダムアクセスメモリセルを用いたSRAM等があり、本発明には全ての揮発性メモリセルを利用することができる。本実施例ではメモリアレイにダイナミックランダムアクセスメモリセルを用いた例を説明する。【0030】不揮発性メモリにはROM(リードオンリーメモリ)、EEPROM(エレクトリカリイレーサブルアンドプログラマブルROM)、フラッシュメモリ、相変化メモリ、マグネティック・ランダムアクセスメモリMRAM、抵抗スイッチング型ランダムアクセスメモリReRAM等を用いることができる。本実施の形態例ではフラッシュメモリを例に説明する。【0031】また、代表的なフラッシュメモリには、NOR型フラッシュメモリと、AND型フラッシュメモリと、NAND型フラッシュメモリと、ORNAND型フラッシュメモリがあり、本発明には全てのフラッシュメモリを利用することができる。本実施例では、NOR型フラッシュメモリとNAND型フラッシュメモリを例に説明する。【0032】特に限定しないが、メモリチップM0として用いられる典型的な揮発性メモリは、ダイナミックメモリセルを利用したダイナミックランダムアクセスメモリであり、読み出し時間が15ns程度で、約1Gbitの記憶容量を持っている。特に限定しないがメモリチップM0は情報処理装置CPU_CHIPにてアプリケーションプログラムを実行するための一時的なワークメモリとして利用される。【0033】特に限定しないが、メモリチップM1として用いられる典型的なフラッシュメモリは、NOR型フラッシュメモリセルを利用し、読み出し時間が80ns程度であり、約1Gbitの大きな記憶容量を持っている。特に限定しないが、メモリチップM1には情報処理装置CPU_CHIPにて実行するOS、ブートコード、ブートデバイスID値、最端デバイスID値およびアプリケーションプログラムなどが格納される。【0034】特に限定しないが、メモリチップM2として用いられる典型的なフラッシュメモリはNAND型フラッシュメモリセルを利用し、読み出し時間が25μｓ程度であり、約4Gbit記憶容量を持っている。特に限定しないが、メモリチップM1には主に情報処理装置CPU_CHIPにて再生、録音および録画処理を行うために必要な音声データ、静止画像データや動画像データなどが格納される。」(段落【0025】?【0034】) (ウ)「【0054】次に、各メモリチップの信号接続の確認後に行われるブートデータの読み出し方法について説明する。【0055】情報処理装置CPU_CHIPは、ブートデバイスIDレジスタBotIDの値1を読み出し、リクエスト信号RqMux0を通じて、メモリチップM1のID値1、読みだし命令、転送データサイズおよびアドレスを多重化したリクエストReqBRD1をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。メモリチップM0のID有効ビットがLowのため、メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqBRD1はメモリチップM0へのリクエストではないと判断し、リクエスト信号RqMux1を通じて、リクエストReqBRD1をクロック信号RqCK1に同期させメモリチップM1へ転送する。【0056】メモリチップM1は、メモリチップM0からのリクエストReqBRD1を、自身のリクエストキュー制御回路RqCTへ格納する。その後、リクエストキュー制御回路RqCTはリクエストに含まれるID値1と自身のIDレジスタの値1を比較する。双方は一致しており、ID有効ビットがHighのため、メモリチップM1は、メモリチップM0からのリクエストを自身へのリクエストであると判断する。【0057】その後、リクエストReqBRD1に含まれる読み出し命令、転送データサイズおよびアドレスによって、メモリ回路MemNV1からブートデータが、最終端デバイスIDレジスタから番号3が読み出され、レスポンスキュー制御回路RsCTへ転送される。また同時に、リクエストキュー制御回路RqCTが格納しているIDレジスタ値1もレスポンスキュー制御回路RsCTへ転送される。【0058】メモリチップM1のレスポンスキュー制御回路RsCTはレスポンス信号RqMux1を通じて、メモリチップM1のID値1、ブートプログラムおよび最終端デバイスIDを多重化したレスポンスResBRD1をクロック信号RqCK1に同期させ、メモリチップM0へ転送する。【0059】最後に、メモリチップM0のレスポンスキュー制御回路RsCTはレスポンス信号RqMux0を通じて、レスポンスResBRD1をクロック信号RqCK0に同期させ、情報処理装置CPU_CHIPへ転送する。【0060】情報処理装置CPU_CHIPは、レスポンスResBRD1をレスポンスキューRsQへ格納する。レスポンスResBRD1に含まれるID値1により、ブートデータおよび最終端デバイスID値3が、メモリチップM1から送信されたことを知ることができる。最終端デバイスID値3はメモリ制御回路CON内の最終端デバイスIDレジスタへ保存される。【0061】情報処理装置CPU_CHIPは、ブートプログラムによって自らを立ち上げ、次に各メモリチップM0、M1、M2へID番号の割り当てを行う。【0062】次に、各メモリチップへのID番号付けについて説明する。情報処理装置CPU_CHIPはブートコードに従い、先ず、各メモリチップへのID番号付けを行う。情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID番号2とID設定命令をメモリチップM0へ転送する。メモリチップM0では、ID有効ビットがLowのため、まだID番号付けが行われていない。そこで、メモリチップM0は、ID番号2とID設定命令によってIDレジスタへID番号2を設定し、ID有効ビットをHighにする。ID有効ビットがHighとなることで、ID番号付けが完了したことを示す。メモリチップM0のID番号付けが完了すると、メモリチップM0はレスポンス信号RsMux0を通じて、メモリチップM0のID値2およびID番号付け完了情報を出力する。情報処理装置CPU_CHIPは、メモリチップM0のID値2およびID番号付け完了情報を受け取り、メモリチップM0のID番号付けが完了したことを知る。【0063】次に、情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じてID番号3とID設定命令を多重化したリクエストReqID3をメモリチップM0へ転送する。メモリチップM0は自身のID番号2とリクエストReqID3に含まれるID番号3とを比較し、不一致のため、リクエストReqID3をメモリチップM1へ転送する。【0064】メモリチップM1は自身のID番号1とリクエストReqID3に含まれるID番号3とを比較し、不一致のため、リクエストReqID3をメモリチップM2へ転送する。メモリチップM2では、ID有効ビットがLowのため、まだID番号付けが行われていない。そこで、メモリチップM2は、リクエストReqID3に含まれるID番号3とID設定命令によってメモリチップM2のIDレジスタへID番号3を設定し、ID有効ビットをHighにする。最終端のメモリチップM2のID番号付けが完了すると、メモリチップM2はレスポンス信号RqMux2を通じて、メモリチップM2のID値3およびID番号付け完了情報を多重化したレスポンスResID3をメモリチップM1へ出力する。メモリチップM1はレスポンス信号RqMux1を通じてレスポンスResID3をメモリチップM0へ出力する。メモリチップM0はレスポンス信号RqMux0を通じてレスポンスResID3を情報処理装置CPU_CHIPへ転送する。情報処理装置CPU_CHIPは、レスポンスResID3を受け取り、このレスポンスResID3に含まれるメモリチップM2のID値3およびID番号付け完了情報を受け取り、メモリチップM2のID番号付けが完了したことを知る。さらに、情報処理装置CPU_CHIPは、転送されたメモリチップM2のID値3と、メモリ制御回路CON内の最終端デバイスIDレジスタに設定されている最終端デバイスID値3とを比較し、双方が一致したことで、最終端のメモリチップまでID番号付けが行われたことを確認する。この後、メモリモジュールMEM0は情報処理装置CPU_CHIPからのリクエストを待つアイドル状態となる。【0065】このように、電源投入直後に、直列接続の確認動作を行うことで、確実にメモリ同士が接続されていることが確認できる。さらに、ブートデバイスおよび、最端のメモリチップを明示し、自動的に各メモリへのID付けが行われることで、容易に、必要な分だけメモリチップを接続し、メモリ容量を拡張することができる。」(段落【0054】?【0065】) (エ)「【0066】＜通常動作の説明＞電源投入時のパワーオンシーケンスが終了した後のメモリモジュールMEM0と情報処理装置CPU_CHIP間のデータ転送について説明する。【0067】特に限定しないが、メモリチップM0、M1、M2のそれぞれのIDレジスタ値が2、1及び3に設定された場合の、メモリモジュールMEM0と情報処理装置CPU_CHIP間のデータ転送について説明する。特に限定しないが、メモリチップM0、M1、M2のリクエストキュー制御回路RqCTにはリクエストキューは2つ存在し、リクエストがエントリされていない状態であり、レスポンスキュー制御回路RsCTにはレスポンスキューが4つ存在し、レスポンスがエントリされていない空の状態である場合のデータ転送について説明する。特に限定しないが、1つのリクエストキューは1バイトのID値、1バイトの命令、2バイトのアドレス、32バイトの読み出しデータを格納でき、1つのレスポンスキューは1バイトのID値、32バイトの読み出しデータを格納できる。【0068】また、特に限定しないが、メモリチップM0、M1、M2のそれぞれのメモリ回路MemVL、MemNV1、MemNV2は4つのメモリバンクから構成されており、1つのメモリバンクには1つのセンスアンプ回路が装置されている。【0069】メモリチップM0は、自身のリクエストキューに情報処理装置CPU_CHIPからのリクエストがエントリされていないため、リクエストイネーブル信号RqEn0をHighにし、リクエストを受け付けることができることを情報処理装置CPU_CHIPへ知らせる。【0070】情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値2、バンクアクティブ命令BA、バンクアドレスBK0、ロウアドレスRow0を多重化したリクエストReqBAm01をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。」(段落【0066】?【0070】) (オ)「【0080】次に、情報処理装置CPU_CHIPとメモリチップM1とのデータ転送について説明する。情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値1、4バイトデータ読み出し命令NRD4、アドレスAdd31を多重化したリクエストReqNRD4m1をメモリチップM0へ転送する。メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqNRD4m1を自身のリクエストキュー制御回路RqCTへ格納し、リクエストReqNRD4m1に含まれるID値1と自身のIDレジスタの値2を比較する。比較結果は不一致のため、メモリチップM0はリクエストReqNRD4m1を自身へのリクエストではないと判断し、リクエスト信号RqMux1を通じて、メモリチップM1へ転送する。」(段落【0080】) (カ)「【0084】次に、情報処理装置CPU_CHIPとメモリチップM2とのデータ転送について説明する。特に限定しないがメモリチップM2はNAND型のフラッシュメモリセルを利用したNAND型フラッシュメモリである。NAND型フラッシュメモリは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にあるため、512Byte分のデータと、この512Byte分のデータにエラーが発生した際に、そのエラーを訂正するための16Byte分のECCコードが1ページ分のデータとして管理されている。【0085】情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値3、1ページ(512Byte+16Byte)データ読み出し命令NDRDp1、ページアドレスPadd1を多重化したリクエストReqNDRDp1m2をメモリチップM0へ転送する。メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqNDRDp1m2を自身のリクエストキュー制御回路RqCTへ格納し、リクエストReqNRDp1m2に含まれるID値3と自身のIDレジスタの値2を比較する。比較結果は不一致のため、メモリチップM0はリクエスト信号RqMux1からリクエストReqNDRDp1m2をメモリチップM1へ転送する。」(段落【0084】?【0085】) (キ)「【0091】以上説明したように、リクエストへIDを付加することで、情報処理装置CPU_CHIPからメモリチップM0およびM1を介して、メモリチップM2へリクエストが確実に転送される。また、レスポンスへIDを付加することで、メモリチップM2から読み出され、メモリチップM0およびM1を介して情報処理装置CPU_CHIPが受け取ったデータは、メモリチップM2へのリクエストに対応したメモリチップM2から読み出されたデータであることを確認でき、情報処理装置CPU_CHIPおよびメモリチップM0、M1、M2の直列接続によって、接続信号数を減少させながらも、情報処理装置CPU_CHIPは所望の処理を実行することができる。」(段落【0091】) これら記載を技術的常識に照らすと、引用例の第1の実施形態について次のことがいえる。 (1)情報システム装置の情報処理装置CPU_CHIPは、情報処理回路CPU0、CPU1、CPU2、CPU3とメモリ制御回路CONから構成され、メモリ制御回路CONは、リクエストキューRqQ、レスポンスキューRsQ、ブートデバイスIDレジスタBotID、最端デバイスIDレジスタEndIDを含み、CPU0、CPU1、CPU2、CPU3は、メモリ制御回路CONを通じて、メモリモジュールMEM0より、OSやアプリケーションプログラムおよびアプリケーションプログラムにて処理を行うデータを読みだし実行し、リクエストキューRqQは、メモリモジュールMEM0へ出力するためのCPU0、CPU1、CPU2およびCPU3で実行しているアプリケーションプログラムの結果などを格納し、レスポンスキューRsQは、CPU0、CPU1、CPU2およびCPU3へ出力するためのメモリモジュールMEM0から読み出したアプリケーションプログラムなどを格納し、メモリモジュールMEM0は、メモリチップM0、M1、M2から構成され、情報システム装置の情報処理装置CPU_CHIPとメモリチップM0、M1、M2は直列に接続可能である。 (2)情報処理装置CPU_CHIPは、ブートデバイスIDレジスタBotIDの値1を読み出し、リクエスト信号RqMux0を通じて、メモリチップM1のID値1、読みだし命令、転送データサイズおよびアドレスを多重化したリクエストReqBRD1をメモリチップM0へ転送し、メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqBRD1はメモリチップM0へのリクエストではないと判断し、メモリチップM1へ転送し、メモリチップM1は、メモリチップM0からのリクエストを自身へのリクエストであると判断し、リクエストReqBRD1に含まれる読み出し命令、転送データサイズおよびアドレスによって、ブートデータ、最終端デバイスIDレジスタから番号3が読み出され、IDレジスタ値1をメモリチップM0へ転送して情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスResBRD1をレスポンスキューRsQへ格納し、レスポンスResBRD1に含まれるID値1により、ブートデータおよび最終端デバイスID値3が、メモリチップM1から送信されたことを知ることができ、最終端デバイスID値3はメモリ制御回路CON内の最終端デバイスIDレジスタへ保存される。 (3)情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID番号2とID設定命令をメモリチップM0へ転送し、メモリチップM0は、ID番号2とID設定命令によってIDレジスタへID番号2を設定し、メモリチップM0のID番号付けが完了すると、メモリチップM0はレスポンス信号RsMux0を通じて、メモリチップM0のID値2およびID番号付け完了情報を出力し、情報処理装置CPU_CHIPは、メモリチップM0のID値2およびID番号付け完了情報を受け取り、次に、リクエスト信号RqMux0を通じてID番号3とID設定命令を多重化したリクエストReqID3をメモリチップM0へ転送し、メモリチップM0は自身のID番号2とリクエストReqID3に含まれるID番号3とを比較し、不一致のため、リクエストReqID3をメモリチップM1へ転送し、メモリチップM1は自身のID番号1とリクエストReqID3に含まれるID番号3とを比較し、不一致のため、リクエストReqID3をメモリチップM2へ転送し、メモリチップM2は、リクエストReqID3に含まれるID番号3とID設定命令によってメモリチップM2のIDレジスタへID番号3を設定し、最終端のメモリチップM2のID番号付けが完了し、メモリチップM2はレスポンス信号RqMux2を通じて、メモリチップM2のID値3およびID番号付け完了情報を多重化したレスポンスResID3をメモリチップM1へ出力し、メモリチップM1はレスポンス信号RqMux1を通じてレスポンスResID3をメモリチップM0へ出力し、メモリチップM0はレスポンス信号RqMux0を通じてレスポンスResID3を情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスResID3を受け取り、このレスポンスResID3に含まれるメモリチップM2のID値3およびID番号付け完了情報を受け取り、メモリチップM2のID番号付けが完了したことを知り、情報処理装置CPU_CHIPは、転送されたメモリチップM2のID値3と、メモリ制御回路CON内の最終端デバイスIDレジスタに設定されている最終端デバイスID値3とを比較し、双方が一致したことで、最終端のメモリチップまでID番号付けが行われたことを確認する。 (4)メモリモジュールMEM0と情報処理装置CPU_CHIP間の通常動作時のデータ転送では、情報処理装置CPU_CHIPが、リクエストへIDを付加することで情報処理装置CPU_CHIPからメモリチップへリクエストが確実に転送され、メモリチップでレスポンスへIDを付加することで、メモリチップから読み出され情報処理装置CPU_CHIPが受け取ったデータは、メモリチップへのリクエストに対応したメモリチップから読み出されたデータであることを確認できる。したがって、引用例1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。「情報処理装置CPU_CHIPは、情報処理回路CPU0、CPU1、CPU2、CPU3とメモリ制御回路CONから構成され、メモリ制御回路CONは、リクエストキューRqQ、レスポンスキューRsQ、ブートデバイスIDレジスタBotID、最端デバイスIDレジスタEndIDを含み、CPU0、CPU1、CPU2、CPU3は、メモリ制御回路CONを通じて、メモリモジュールMEM0より、OSやアプリケーションプログラムおよびアプリケーションプログラムにて処理を行うデータを読みだし実行し、リクエストキューRqQは、メモリモジュールMEM0へ出力するためのCPU0、CPU1、CPU2およびCPU3で実行しているアプリケーションプログラムの結果などを格納し、レスポンスキューRsQは、CPU0、CPU1、CPU2およびCPU3へ出力するためのメモリモジュールMEM0から読み出したアプリケーションプログラムなどを格納し、メモリモジュールMEM0は、メモリチップM0、M1、M2から構成され、情報処理装置CPU_CHIPとメモリチップM0、M1、M2は直列に接続可能であり、情報処理装置CPU_CHIPは、ブートデバイスIDレジスタBotIDの値1を読み出し、リクエスト信号を通じて、メモリチップM1のID値1、読みだし命令、転送データサイズおよびアドレスを多重化したリクエストをメモリチップM0へ転送し、メモリチップM0は、当該リクエストはメモリチップM0へのリクエストではないと判断し、メモリチップM1へ転送し、メモリチップM1は、メモリチップM0からのリクエストを自身へのリクエストであると判断し、リクエストに含まれる読み出し命令、転送データサイズおよびアドレスによって、ブートデータ、最終端デバイスIDレジスタから番号3が読み出し、IDレジスタ値1をレスポンスとしてメモリチップM0を介して情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスをレスポンスキューRsQへ格納し、レスポンスに含まれるID値1により、ブートデータおよび最終端デバイスID値3が、メモリチップM1から送信されたことを知ることができ、最終端デバイスID値3はメモリ制御回路CON内の最終端デバイスIDレジスタへ保存され、情報処理装置CPU_CHIPは、リクエスト信号を通じて、ID番号2とID設定命令をメモリチップM0へ転送し、メモリチップM0は、ID番号2とID設定命令によってIDレジスタへID番号2を設定し、メモリチップM0のID番号付けが完了すると、メモリチップM0のID値2およびID番号付け完了情報を出力し、情報処理装置CPU_CHIPは、メモリチップM0のID値2およびID番号付け完了情報を受け取り、次に、ID番号3とID設定命令を多重化したリクエストをメモリチップM0へ転送し、メモリチップM0は自身のID番号2と当該リクエストに含まれるID番号3とを比較し、不一致のため、リクエストをメモリチップM1へ転送し、メモリチップM1は自身のID番号1とリクエストReqID3に含まれるID番号3とを比較し、不一致のため、リクエストをメモリチップM2へ転送し、メモリチップM2は、リクエストに含まれるID番号3とID設定命令によってメモリチップM2のIDレジスタへID番号3を設定し、最終端のメモリチップM2のID番号付けが完了し、メモリチップM2はレスポンス信号を通じて、メモリチップM2のID値3およびID番号付け完了情報を多重化したレスポンスをメモリチップM1、メモリチップM0を介して情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスを受け取り、このレスポンスに含まれるメモリチップM2のID値3およびID番号付け完了情報を受け取り、メモリチップM2のID番号付けが完了したことを知り、情報処理装置CPU_CHIPは、転送されたメモリチップM2のID値3と、メモリ制御回路CON内の最終端デバイスIDレジスタに設定されている最終端デバイスID値3とを比較し、双方が一致したことで、最終端のメモリチップまでID番号付けが行われたことを確認し、メモリモジュールMEM0と情報処理装置CPU_CHIP間の通常動作時のデータ転送では、情報処理装置CPU_CHIPが、リクエストへIDを付加することで情報処理装置CPU_CHIPからメモリチップへリクエストが確実に転送され、メモリチップでレスポンスへIDを付加することで、メモリチップから読み出され情報処理装置CPU_CHIPが受け取ったデータは、メモリチップへのリクエストに対応したメモリチップから読み出されたデータであることを確認できる情報システム装置。」 (2)原査定の拒絶の理由に引用された特開平8-153169号公報(以下、「引用例2」という。)には、図面と共に次の事項が記載されている。 (ア)「【0007】本発明の目的は、各メモリカードの識別子とその配列順序番号との対応テーブルを用意して必要な時にこれを更新して維持管理することにより、1つのメモリカードコネクタを介して配列自在に外部接続される複数のメモリカードにより構成される記憶装置にアクセスできる容積の小なる情報処理装置を提供することにある。」(段落【0007】) (イ)「【0010】【実施例】次に、本発明の実施例について図面を参照して説明する。【0011】図1は本発明の情報処理装置の一実施例を示すブロック図である。【0012】本実施例の情報処理装置は、図1に示すように、処理装置1と複数のメモリカード2-1?2-nから構成されており、処理装置1と複数のメモリカードとは両端にメモリカードコネクタを有する接続線3-1?3-nで相互に図のように配列順序に拘泥することなく自在に接続されている。【0013】処理装置1は演算等により情報処理を行なう処理部100と、外部に接続される複数のメモリカードの配列状態を保守管理し処理部100の要求に応じてこれらにアクセスしてデータの書き込み読み出しを行なうメモリカード管理部200と、接続線3-1を接続する1つのメモリカードコネクタ11とを有している。【0014】メモリカード管理部200は、外部に接続されるメモリカードの配列順番を示す配列番号とその配列番号に接続されているメモリカードの識別子(識別子を以下IDと略称する)との対応を格納記憶している対応テーブル5と、この対応テーブル5を要求によりメモリカードの接続状態に対応して更新しまた要求されたメモリカードのIDに対応する配列番号を読み出す識別子参照更新部8と、配列番号等の供給に応答してその配列番号に相当する位置に接続されているメモリカードを選択しデータの書き込み読み出しを行なうカード選択書込読出部7と、処理部100の要求に応じて識別子参照更新部8やカード選択書込読出部7を介してデータの書込み読出しを行なうカードアクセス部6とを含んでいる。【0015】図2にはメモリカードの構成を示すブロック図が示してある。【0016】複数のメモリカード2-1?2-nはすべて同一構成であり、処理装置1から選択されたときに、バスに接続するメモリ接続部9と、記憶素子等を収容しているメモリ部10と、相互接続用のメモリカードコネクタ14および15とを有している。」(段落【0010】?【0016】)(下線は当審で付与した。以下、同様。) 「【0022】識別子参照更新部8は定期的に対応テーブル5のメンテナンスを行なう。【0023】すなわち、処理部100は定期的に識別子参照更新部8に更新指示を出し、識別子参照更新部8はこれを受けて(ステップ81のY枝)、配列番号1をカード選択書込読出部7に送出しカード選択を依頼する(ステップ82、83)。【0024】カード選択書込読出部7は配列番号1の供給をうけて(ステップ71、N=1)、先ずリセット信号をリセット信号線18を介して供給して各メモリカードの選択信号受信部91をリセット後(ステップ72)、セット信号を送出し1回クロック信号をクロック信号線17を介して送出して配列番号1のメモリカードを選択し(ステップ73)、そのIDを取得する(ステップ74のY枝)。【0025】識別子参照更新部8は取得されたIDと対応テーブル5にある配列番号1に対応するIDとを比較し(ステップ85)、一致しているときには(ステップ85のY枝)配列番号2の更新動作に移行し(ステップ87)、一致していないときには(ステップ85のN枝)対応テーブル5の配列番号1のIDを取得したIDに書き換えて(ステップ86)、配列番号2の更新動作に移行する(ステップ87)。このようにして、更新動作を継続して配列番号に相当する位置にメモリカードが接続されていないときには(ステップ74のN枝および78、ステップ84のN枝)対応テーブル5のその配列番号以降のIDを削除して(ステップ88)更新動作を終了する。【0026】次に、処理部100からのメモリカードへのアクセス要求があった場合の動作について説明する。【0027】カードアクセス部6は処理部100からアクセス対象カードのIDとカード内アドレスおよび処理命令等の供給を受け(ステップ60)、識別子参照更新部8を起動して参照要求を出しアクセス対象カードのIDによりその配列番号を取得させる(ステップ61)。」(段落【0022】?【0027】) 第5 対比本願発明と引用発明とを対比する。 (ア)本願発明の「外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第1の半導体装置」について引用発明の「情報処理装置CPU_CHIP」は、「情報処理回路CPU0、CPU1、CPU2、CPU3とメモリ制御回路CONから構成され」、リクエストを外部であるメモリチップに転送し、メモリチップからリクエストに対するレスポンスを受け取っているから、リクエストを外部であるメモリチップに転送する機能を司る部分、メモリチップからリクエストに対するレスポンスを受け取る機能を司る部分は、それぞれ、本願発明の「外部に対してアクセス要求を発行するリクエスト送信回路」、「前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路」に相当し、引用発明の「情報処理装置CPU_CHIP」は、本願発明の「第1の半導体装置」に相当するといえる。 (イ)本願発明の「前記第1の半導体装置には、複数の第2の半導体装置が接続可能」について引用発明の「メモリチップM0、M1、M2」は、本願発明の「複数の第2の半導体装置」に相当し、引用発明の「情報処理装置CPU_CHIPとメモリチップM0、M1、M2は直列に接続可能」である構成は、本願発明の「前記第1の半導体装置には、複数の第2の半導体装置が接続可能」である構成に相当する。 (ウ)本願発明の「前記第1の半導体装置は、前記複数の第2の半導体装置との接続が確認された順番に基づいた接続情報と、前記複数の第2の半導体装置の中で、どの第2の半導体装置が最後に接続確認されたかを示す情報とを有する」について引用発明では、「情報処理装置CPU_CHIPは、ID番号2とID設定命令をメモリチップM0へ転送し、メモリチップM0は、ID番号2とID設定命令によってIDレジスタへID番号2を設定し、メモリチップM0のID番号付けが完了すると、メモリチップM0のID値2およびID番号付け完了情報を出力し、情報処理装置CPU_CHIPは、メモリチップM0のID値2およびID番号付け完了情報を受け取り、次に、ID番号3とID設定命令を多重化したリクエストを」「メモリチップM2へ転送し、メモリチップM2は、」「メモリチップM2のIDレジスタへID番号3を設定し、最終端のメモリチップM2のID番号付けが完了し、」「メモリチップM2のID値3およびID番号付け完了情報を多重化したレスポンスをメモリチップM1、メモリチップM0を介して情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスを受け取り、このレスポンスに含まれるメモリチップM2のID値3およびID番号付け完了情報を受け取り、メモリチップM2のID番号付けが完了したこと知り」、「メモリモジュールMEM0と情報処理装置CPU_CHIP間の通常動作時のデータ転送では、情報処理装置CPU_CHIPが、リクエストへIDを付加することで情報処理装置CPU_CHIPからメモリチップへリクエストが確実に転送」されるから、引用発明の「情報処理装置CPU_CHIP」は、接続が確認された各メモリチップのID番号の情報を有していることは明らかであり、この構成は、本願発明の「前記第1の半導体装置は、前記複数の第2の半導体装置との接続が確認された順番に基づいた接続情報」を有する構成と、「前記第1の半導体装置は、前記複数の第2の半導体装置との接続が確認された接続情報」を有する構成である点で一致するといえる。引用発明の情報処理装置CPU_CHIPのメモリ制御回路CON内の最終端デバイスIDレジスタへ保存された「最終端デバイスID値3」は、最終端のメモリチップM2のIDレジスタへ設定されたID番号であって、情報処理装置CPU_CHIPが最終端のメモリチップまでID番号付けが行われたことを確認するものであるから、該「最終端デバイスID値3」を保存している構成は、本願発明の前記第1の半導体装置は、「前記複数の第2の半導体装置の中で、どの第2の半導体装置が最後に接続確認されたかを示す情報」を有する構成に相当するといえる。したがって、両者は次の点で一致する。「外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第1の半導体装置であって、前記第1の半導体装置には、複数の第2の半導体装置が接続可能であり、前記第1の半導体装置は、前記複数の第2の半導体装置との接続が確認された接続情報と、前記複数の第2の半導体装置の中で、どの第2の半導体装置が最後に接続確認されたかを示す情報とを有することを特徴とする半導体装置。」そして、両者は次の点で相違する。＜相違点＞本願発明は、前記第1の半導体装置は、「前記複数の第2の半導体装置との接続が確認された順番に基づいた接続情報」を有するのに対し、引用発明は、情報処理装置CPU_CHIPは、接続が確認された各メモリチップのID値(「接続情報」に相当する。)を有するが、そのID値は、接続が確認された順番に基づいた接続情報ではない点。第6 判断引用例2には、処理装置1と複数のメモリカード2-1?2-nから構成されており、処理装置1と複数のメモリカードとは両端にメモリカードコネクタを有する接続線3-1?3-nで直列に接続されている情報処理装置において、処理装置1は、メモリカード管理部200は、外部に接続されるメモリカードの配列順番を示す配列番号とその配列番号に接続されているメモリカードの識別子(ID)との対応を格納記憶している対応テーブル5を有し、定期的に処理装置1の識別子参照更新部8は、配列番号順にメモリカードを選択してIDを取得し、取得したIDにより対応テーブル5にある配列番号に対応するIDを更新することが記載されており、配列番号順にメモリカードを選択して取得されたIDにより更新された対応テーブル5にある配列番号に対応するIDは、接続が確認されたメモリカードの順番に基づくIDといえる。引用発明の情報処理装置CPU_CHIPが有している「各メモリチップのID値」も、上記引用例2記載の「メモリカードの配列順番を示す配列番号に接続されているメモリカードの識別子(ID)」も、接続が確認されたメモリのIDであり、処理装置が複数のメモリに対してアクセスするための情報であるから、引用発明の「情報処理装置CPU_CHIP」が有する「接続が確認された各メモリチップのID番号」を、上記引用例2に記載された更新された対応テーブルにある「配列番号に対応するID」にすることに困難性は認められない。したがって、引用発明において、情報処理装置CPU_CHIPは、接続が確認された各メモリチップの順番に基づいた接続情報を有するようにすることは、当業者が容易になし得ることである。そして、本願発明により奏される効果も、引用発明に引用例2記載の技術を採用したものから当業者が予測し得る範囲のものである。そうすると、本願発明は、引用発明及び引用例2に記載された技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができないものである。第7 むすび以上のとおり、本願発明は、引用発明及び引用例2に記載された技術に基づいて、当業者が容易に発明することができたものであるから、特許法第29条第2項の規定により特許を受けることができない。したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。よって、結論のとおり審決する。
審理終結日	2015-04-17
結審通知日	2015-04-21
審決日	2015-05-07
出願番号	特願2013-36537(P2013-36537)
審決分類	P 1 8・ 572- Z (G06F) P 1 8・ 121- Z (G06F)
最終処分	不成立
前審関与審査官	野田佳邦
特許庁審判長	小曳満昭
特許庁審判官	和田志郎千葉輝久
発明の名称	半導体装置
代理人	筒井大和

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