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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1302238
審判番号 不服2014-7391  
総通号数 188 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-08-28 
種別 拒絶査定不服の審決 
審判請求日 2014-04-21 
確定日 2015-06-17 
事件の表示 特願2011-500767「共有拡散領域を有する積層型画像センサ」拒絶査定不服審判事件〔平成21年 9月24日国際公開、WO2009/117046、平成23年 6月 9日国内公表、特表2011-517506〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2009年2月12日(パリ条約による優先権主張外国庁受理2008年3月17日、米国)を国際出願日とする出願であって、平成24年2月9日に手続補正書が提出され、平成25年6月13日付けの拒絶理由通知に対して、同年9月4日に意見書が提出されたが、平成26年1月30日付けで拒絶査定がなされ、これに対して、同年4月21日に拒絶査定を不服とする審判の請求がなされたものである。


第2.本願発明に対する判断
1.本願発明
本願の請求項1ないし請求項20に係る発明は、平成24年2月9日に提出された手続補正書により補正された特許請求の範囲の請求項1ないし請求項20に記載されている事項によって特定されるものであって、そのうち、請求項1に係る発明(以下「本願発明」という。)は、以下のとおりのものである。

「2次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハであって、前記配列位置のサブセットが、感光性要素でなく、代わりに2つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含むセンサウェーハと、
前記センサウェーハの下にあり複数の拡散領域を含む回路ウェーハと、を備え、
前記センサウェーハが、前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハの前記共有拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して前記回路ウェーハと相互接続されることを特徴とする画像センサ。」

2.各引用例の記載事項と引用発明
(1)引用例1
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、特開2007-228460号公報(以下「引用例1」という。)には、「集積センサを搭載した積層型半導体装置」(発明の名称)に関して、図1?図34とともに、以下の事項が記載されている(下線は、参考のため、当審において付したものである。以下同じ。)。

a.「【0001】
本発明は、集積センサを搭載した積層型半導体装置に関し、さらに言えば、光電変換素子、トランスファ(転送)ゲート、リセットトランジスタ及び増幅トランジスタを含むセンサ回路と、そのセンサ回路を使用して簡単な構成で全ピクセルについて同時シャッタ(グローバル・シャッタ、同時露光)を可能としたアドレス指定型イメージセンサに関する。」

b.「【0017】
従来のCMOSイメージセンサの装置構造では、図32の要部断面図から明らかなように、4トランジスタ型と3トランジスタ型のいずれであっても、四つまたは三つのMOSトランジスタが画素面積の多くの部分を占有するため、画素面積の中でフォトダイオード(の開口部)が占める面積の割合、すなわち「開口率」がかなり小さくなっている。従来のCMOSイメージセンサの開口率は、一般に30%程度と低いのが通常である。このため、感度が低下してしまうという問題があり、この感度低下を解消しようとすると、画素面積(画素のサイズ)を拡大することが必要であるが、それは微細化の要請に反し、好ましくない。
……(中略)……
【0030】
本発明のさらに他の目的は、撮像領域の総面積に対する受光領域の総面積の割合が高いアドレス指定型イメージセンサを提供することにある。」

c.「【0161】
(第5実施形態)
図6は、本発明の第5実施形態に係るアドレス指定型イメージセンサ2の要部の回路構成を示す回路図であり、図8はそのイメージセンサ2の実際構造を示す要部断面図である。このイメージセンサ2は、上述した第3実施形態のセンサ回路1B(図4参照)を使用したものであり、上位半導体回路層21と下位半導体回路層22を積層して二段の三次元積層構造とされている。このイメージセンサ2は、本発明の第3の観点によるイメージセンサに対応する。
【0162】
イメージセンサ2の全体構成及び動作は、図1に示したものと同じであるから、それらに関する説明は省略する。また、図6の回路構成は、図4に示した第3実施形態のセンサ回路1B(各増幅トランジスタTr_(AMP)の出力端にn個の選択トランジスタTr_(SEL1)?Tr_(SELn)が接続されており、記憶用容量素子と出力トランジスタは有しないもの)と同じであるから、同一の要素に同一の符号を付してその説明は省略する。ただし、イメージセンサ2では、後述するように、上位半導体回路層21中に形成された各画素ブロック12の共通ノード13と、下位半導体回路層22中に形成されたリセットトランジスタTr_(RST)及び増幅トランジスタTr_(AMP)の接続点であるノード14とを電気的に接続するために、公知の埋込配線23を使用していることから、埋込配線23と、当該埋込配線23によって生じる寄生抵抗R_(0)と寄生容量C_(01)及びC_(02)が図6に追加されている。埋込配線23は、各画素ブロック12(つまり、n個の画素11)に対して一つ設けられている。」

d.「【0163】
次に、図8を参照しながら、イメージセンサ2の実際構造について説明する。
【0164】
イメージセンサ2は、図8から明らかなように、上位半導体回路層21と下位半導体回路層22とを、埋込配線23と微細なバンプ電極(例えば、インジウム(In)と金(Au)の積層体、あるいはタングステン(W)等からなる)90と、電気的絶縁性の接着剤(例えばポリイミド)91とを用いて、機械的且つ電気的に接続して構成されている。
【0165】
なお、埋込配線23及びバンプ電極90を形成する方法と、上位半導体回路層21と下位半導体回路層22を接着剤91を用いて機械的接続する方法としては、当業界に公知のものを用いることができるから、それらに関する説明は省略する。
【0166】
上位半導体回路層21には、(k×m)個の画素ブロック12、つまり(k×n)×m個の画素11が形成されている。したがって、上位半導体回路層21は、(k×n)×m個のフォトダイオード(すなわち、(k×m)組のフォトダイオード群PD_(1)?PD_(n))と、(k×n)×m個のトランスファゲート(すなわち、(k×m)組のトランスファゲート群TG_(1)?TG_(n))を含んでいる。上位半導体回路層21には、さらに、(k×m)個の埋込配線23が形成されている。
【0167】
下位半導体回路層22には、(k×m)個のリセットトランジスタTr_(RST)と、(k×m)個の増幅トランジスタTr_(AMP)と、(k×n)×m個の選択トランジスタ(すなわち、(k×m)組の選択トランジスタ群Tr_(SEL1)?Tr_(SELn))が形成されている。
【0168】
上位半導体回路層21では、p型の単結晶シリコン(Si)基板40の表面領域に、所定パターンで素子分離絶縁膜41が形成されており、それによって図1のレイアウトとなるように、(k×n)×m個の画素11用の素子領域がマトリックス状に並んで形成されている。それら素子領域の各々が一つの画素11に対応する。画素ブロック12の構成はすべて同一であるから、ここでは一つの画素ブロック12(i,j)について説明する。
【0169】
画素ブロック12(i,j)に対応する素子領域の内部には、n個のフォトダイオードPD_(1)?PD_(n)とn個のトランスファゲートTG_(1)?TG_(n)が形成されている。例えば、フォトダイオードPD_(1)は、図8に示すように、p型基板40に形成されたn^(+)形領域42から構成される(つまり、フォトダイオードPD_(1)はp-n接合フォトダイオードである)。トランスファゲートTG_(1)は、ゲート電極44と、このゲート電極44を挟んでn^(+)形領域42に対向しているn^(+)形領域43とを含むMOSトランジスタによって形成されている。トランスファゲートTG_(1)は、フォトダイオードPD_(1)のn^(+)形領域42を共用しているため、トランスファゲートTG_(1)の一方のソース・ドレイン領域が、フォトダイオードPD_(1)のアノードと電気的に接続されていることになる。ゲート電極44と基板40の表面の間に存在するゲート絶縁膜は、図8では省略している。(ゲート電極44と基板40の表面の間のゲート絶縁膜の存在は自明であるから、以下の説明においても、ゲート絶縁膜に関する説明は省略する。)ゲート電極44は、基板40の表面に形成された配線構造47中の配線を介して、対応する読出制御線32に電気的に接続されている。ここで、配線構造47には、基板40の表面に形成された配線用導電体とそれを包含する絶縁体とを含み、基板40の表面に存在するゲート絶縁膜とゲート電極を含まない。(これは、以下の実施形態でも同様である。)他のフォトダイオードPD_(2)?PD_(n)とトランスファゲートTG_(2)?TG_(n)は、それぞれ、フォトダイオードPD_(1)とトランスファゲートTG_(1)と同様の構成を持つ。
【0170】
配線構造47の内部には、所定パターンで形成された配線膜46と、その配線膜46に対してトランスファゲートTG_(1)?TG_(n)のn個のn^(+)形領域43を電気的に接続するn個の導電性コンタクトプラグ45とが形成されている。画素ブロック12(i,j)中のn個のトランスファゲートTG_(1)?TG_(n)は、それらコンタクトプラグ45によって、配線膜46にそれぞれ電気的に接続されているから、トランスファゲートTG_(1)?TG_(n)は共通ノード13に並列に接続されていることになる。
【0171】
基板40には、トランスファゲートTG_(1)?TG_(n)のn^(+)型領域(ソース・ドレイン領域)43に隣接する素子分離絶縁膜41と重なる位置に、素子分離絶縁膜41と基板40を上下方向に(基板40の主面に直交する方向に)貫通する(k×m)個の透孔が形成されている。この透孔の基板40のSi部分に接する部分の内壁の全面は、絶縁膜24で覆われている。この透孔の内部(絶縁膜24の内側と素子分離絶縁膜41の内部)には、ポリシリコン等の導電性材料が充填されており、その導電性材料が埋込配線23を形成する。この埋込配線23の上端は、基板40(素子分離絶縁膜41)の表面から露出しており、配線構造47の内部に形成された導電性コンタクトプラグ23aの下端に接続されている。この導電性コンタクトプラグ23aの上端は、配線構造47の内部に形成された配線膜46に接続されている。したがって、埋込配線23は、導電性コンタクトプラグ23aを介して対応する配線膜46に電気的に接続されている。その結果、画素ブロック12(i,j)のn個のトランスファゲートTG_(1)?TG_(n)のn^(+)型領域(ソース・ドレイン領域)43は、図6に示した回路構成のように、対応する埋込配線23に電気的に共通接続されていることになる。各埋込配線23の下端は、基板40の裏面から露出していて、その下端において対応するバンプ電極90に機械的・電気的に接続されている。」

e.「【0172】
下位半導体回路層22では、p型の単結晶Si基板60の表面領域に、所定パターンで素子分離絶縁膜61が形成されており、それによって所定数のリセットトランジスタTr_(RST)用の素子領域と、所定数の増幅トランジスタTr_(AMP)用の素子領域と、所定数の選択トランジスタTr_(SEL1)?Tr_(SELn)用の素子領域が形成されている。ここでは一つの画素ブロック12(i,j)に対応する構成について説明する。
【0173】
図8に示すように、リセットトランジスタTr_(RST)は、ゲート電極63と、このゲート電極63を挟んで両側に形成された一対のn^(+)形領域(ソース・ドレイン領域)62とを含むMOSトランジスタから構成されている。ゲート電極63は、基板60の表面に形成された配線構造74中の配線を介して、対応するリセット線31に電気的に接続されている。ここで、配線構造74は、基板60の表面に形成された配線用導電体とそれを包含する絶縁体とを含み、基板60の表面に存在するゲート絶縁膜とゲート電極を含まない(これは、以下の実施形態でも同様である)。一方のn^(+)形領域62(ソース・ドレイン領域)は、配線構造74の内部に形成された導電性コンタクトプラグ68と配線膜72と導電性コンタクトプラグ74aと配線膜75を介して、対応するバンプ電極90に電気的に接続されている。その結果、リセットトランジスタTr_(RST)の一方のソース・ドレイン領域は、対応する埋込配線23を介して、上位半導体回路層21の対応する共通ノード13(画素ブロック12(i,j))に電気的に接続されていることになる(図6参照)。他方のn^(+)形領域62(ソース・ドレイン領域)には、図示しない配線を介してリセット電圧V_(RST)が印加される。
【0174】
増幅トランジスタTr_(AMP)は、ゲート電極65と、このゲート電極65を挟んで両側に形成された一対のn^(+)形領域(ソース・ドレイン領域)64とを含むMOSトランジスタから構成されている。ゲート電極65は、配線構造74の内部に形成された導電性コンタクトプラグ71と配線膜72と導電性コンタクトプラグ74aと配線膜75を介して、対応するバンプ電極90に電気的に接続されている。その結果、増幅トランジスタTr_(AMP)のゲート電極は、対応する埋込配線23を介して、上位半導体回路層21の対応する共通ノード13(画素ブロック12(i,j))に電気的に接続されていることになる(図6参照)。また、一方のn^(+)形領域64(ソース・ドレイン領域)は、配線構造74の内部に形成された導電性コンタクトプラグ69を介して、配線構造74の内部に形成された配線膜73に電気的に接続されている。他方のn^(+)形領域64(ソース・ドレイン領域)には、図示しない配線を介して電源電圧V_(CC)が印加される。
【0175】
n個の選択トランジスタTr_(SEL1)?Tr_(SELn)の各々は、ゲート電極67と、このゲート電極67を挟んで両側に形成された一対のn^(+)形領域(ソース・ドレイン領域)66とを含むMOSトランジスタから構成されている。……(以下、省略)」

f.「【0177】
上位半導体回路層21内のn^(+)形領域43と下位半導体回路層22内のn^(+)形領域62(これらは埋込配線23を介して電気的に相互接続されている)は、FD(浮遊拡散)領域の機能、すなわち光電変換によりフォトダイオードPD_(1)?PD_(n)に蓄積された信号電荷量を電圧信号に変換する機能を有している。」

g.「【0179】
以上述べたように、図6及び図8に示した第5実施形態に係るイメージセンサ2は、図4に示した第3実施形態のセンサ回路1Bを適用したものであって、(k×m)個の画素ブロック12(それぞれのブロック12がn個の画素11を含む)と(k×m)個の埋込配線23を上位半導体回路層21中に形成すると共に、(k×m)個のリセットトランジスタTr_(RST)と(k×m)個の増幅トランジスタTr_(AMP)と(k×m)組の選択トランジスタ群Tr_(SEL1)?Tr_(SELn)を下位半導体回層22中に形成し、さらに、埋込配線23及びバンプ電極90を介して、上位半導体回路層21中の画素ブロック12と、下位半導体回層22中の対応するリセットトランジスタTr_(RST)及び増幅トランジスタTr_(AMP)とを電気的に相互接続している。
【0180】
また、下位半導体回路層22の上方の主面(配線構造74の表面)は、バンプ電極90と接着剤91によって、上位半導体回路層21の下方の主面(基板40の裏面)に電気的・機械的に接続されているので、両回路層21と22は二段の半導体積層構造(三次元構造)を構成する。
……(中略)……
【0182】
また、画素ブロック12の各画素11は一つのフォトダイオードと一つのゲート素子(MOSトランジスタ)を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのMOSトランジスタを含む従来のCMOSイメージセンサに比べて、高い画素開口率(例えば、60%程度)を実現することができ、しかも画素11自体の大きさを縮小することが可能となる。
【0183】
さらに、従来のCMOSイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層21の表面にある撮像領域の総面積に対する受光領域(各フォトダイオードの開口部分)の総面積の割合を高くすることが可能となる。」

h.前記a?gで摘記した特に下線を付した箇所の記載事項を総合すると、引用例1には、次の発明(以下「引用発明」という。)が記載されているといえる。

「光電変換素子、トランスファ(転送)ゲート、リセットトランジスタ及び増幅トランジスタを含むセンサ回路を使用するアドレス指定型イメージセンサであって、
一つのフォトダイオードPDと一つのトランスファゲートTGを含む画素11をn個有する画素ブロック12が(k×m)個形成され、p型の単結晶シリコン基板40の表面領域に(k×n)×m個の前記画素11用の素子領域がマトリックス状に並んで形成され、前記フォトダイオードPDは前記p型基板40に形成されたn^(+)形領域42から構成され、前記トランスファゲートTGはソース・ドレイン領域として前記フォトダイオードPDと共用する前記n^(+)形領域42と前記フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有するn^(+)形領域43とを含むMOSトランジスタによって形成される、上位半導体回路層21と、
p型の単結晶Si基板60の表面領域に所定数のリセットトランジスタTr_(RST)用の素子領域と、所定数の増幅トランジスタTr_(AMP)用の素子領域と、所定数の選択トランジスタTr_(SEL1)?Tr_(SELn)用の素子領域とが形成され、各リセットトランジスタTr_(RST)のソース・ドレイン領域であるn^(+)形領域62は前記フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有する、下位半導体回路層22と、を備え、
前記上位半導体回路層21には、前記画素ブロック12のn個の前記トランスファゲートTGのn^(+)形領域43を電気的に接続する配線膜46と、前記p型の単結晶シリコン基板40を上下方向に貫通する(k×m)個の透孔の内部に充填された導電性材料からなり、その上端が前記配線膜46に接続され、その下端はバンプ電極90に接続され、各画素ブロック12に対して一つ設けられる埋込配線23とが形成され、
前記下位半導体回路層22には、一つの前記画素ブロック12に対応する前記リセットトランジスタTr_(RST)の前記n^(+)形領域62を対応する前記バンプ電極90に電気的に接続するための、導電性コンタクトプラグ68と配線膜72と導電性コンタクトプラグ74aと配線膜75とが形成され、
前記下位半導体回路層22の上方の主面を前記バンプ電極90と接着剤91によって前記上位半導体回路層21の下方の主面に電気的・機械的に接続することで、前記画素ブロック12のn個の前記n^(+)形領域43と対応する前記n^(+)形領域62とは前記埋込配線23を介して電気的に相互接続されることを特徴とするアドレス指定型イメージセンサ2。」

(2)引用例2
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、特開2007-19521号公報(以下「引用例2」という。)には、「アクティブピクセルセンサーアレイを含むイメージセンサー」(発明の名称)に関して、図1?図12とともに、以下の事項が記載されている。

a.「【0001】
本発明は、イメージセンサーに関し、より詳細には、二つ以上のセンサー素子を共有する読出回路(read-out circuitry)を含むアクティブピクセルセンサーに関する。」

b.「【0008】
ピクセル密度を増加させるための努力として、多数の光電変換素子(PD)が読出回路を共有する単位アクティブピクセルのようなCIS装置の構造が知られている。しかし、従来の共有ピクセルCIS構造及びレイアウトは、光電変換素子(PD)が比較的小さな光電変換領域を有するという欠点がある。また、光電変換領域は、他の光電変換領域と行方向及び/または列方向に同じではないピッチ(pitch)で離れている。このようなものなどによってCIS装置の変換効率(conversion efficiency)及び/またはイメージクオリティー(quality)は悪影響を受ける。」

c.「【0016】
ここから本発明は、多様で望ましい実施形態を説明するが、これらに限定されない。
図3は、本発明の非限定的な(non-limiting)実施形態による共有4ピクセルAPSを説明する回路図である。ここで、“共有4ピクセルAPS”は、APSの4個の光電変換素子が同一な読出回路を共有するという意味である。ここで、4個の光電変換素子とそれと関連した読出回路からなる各セットを“単位アクティブピクセル”と言う。
【0017】
図3を参照すれば、共有4ピクセルAPSは、行(I,i+1,…)と列(j,j+1,j+2,j+3,…)に配列された多数の単位アクティブピクセル(P)を含む。単位アクティブピクセル(P)の各々は、類似の構造を有するので、下記では単位アクティブピクセル(P(I,j+1))を例として説明する。
単位アクティブピクセル(P(I,j+1))は、4個の光電変換素子11a、11b、11c、11dのセット11と、4個の伝送トランジスター15a、15b、15c、15dのセット15と、コモンフローティング拡散領域13を含む。図3のように、伝送トランジスター15aと光電変換素子11aは、フローティング拡散領域13とレファレンス電位(例えば、接地)との間に直列に連結される。伝送トランジスター15bと光電変換素子11bは、フローティング拡散領域13とレファレンス電位(例えば、接地)との間に直列に連結される。伝送トランジスター15cと光電変換素子11cは、フローティング拡散領域13とレファレンス電位(例えば、接地)との間に直列に連結される。伝送トランジスター15dと光電変換素子11dは、フローティング拡散領域13と基準電位(例えば、接地)との間に直列に連結される。
……(中略)……
【0019】
フローティング拡散領域13は、ドライブトランジスター17のゲートと連結されて、ドライブトランジスター17と選択トランジスター19は、基準電圧(例えば、Vdd)と出力ライン(Vout)との間に直列に連結される。選択トランジスター19は、行(i)の単位アクティブピクセル(P)と各々連結されたセレクトライン(SEL(i))によってゲーティングされて制御される。リセットトランジスター18は、基準電圧(例えば、Vdd)とフローティング拡散領域13との間に連結されて、行(i)の単位アクティブピクセル(P)と各々連結されたリセットライン(RX(i))によってゲーティングされて制御される。
……(中略)……
【0022】
図4は、本発明の一実施形態による単位アクティブピクセルのアクティブ領域とトランジスターゲートのレイアウトを説明する図面である。
図4を参照すれば、各単位アクティブピクセルは、半導体基板の表面に形成された4個のアクティブ領域パターン(A1?A4)を含む。基板の非活性領域は、例えば、STI(shallow trench isolation)領域またはLOCOS(local oxidation of silicon)領域のような絶縁領域で有り得る。または、基板の非活性領域は、例えば、高濃度不純物領域のようなジャンクション離隔領域で有り得る。」

d.「【0034】
フローティング拡散領域FDは、光電変換素子(PD1?PD4)によって蓄積された電荷を読出するために使われる読出貯蔵ノード領域(readout storage node region)の例である。しかし、本発明は、フローティング拡散領域の使用に制限されず、フローティング拡散領域の代わりに他種の読出貯蔵ノード領域が使用されうる。」

e.「【0047】
図7で、レファレンス記号Fは、各レンズ200の焦点を表して、レファレンス記号PCは、下部の光電変換領域の重心を表す。図面で示されたように、APSアレイの表面を横切って入射する光の他の角度を償うために、APSアレイの選択された領域は、焦点Fと中心PCとの間には意図的なオフセットがあり得る。例えば、図7のように、APSアレイの左側及び右側部分で、焦点Fと中心PCとの間にはオフセットがあり得る。
【0048】
図8は、図7のA-A’に沿って切断した概念的な断面図を表れる例である。
図8を参照すれば、ピニング層114、フォトダイオード領域112を含む光電変換素子110は、p型エピタキシャル107を有するn型ドーピングされた半導体基板101内に形成される。例えば、(暗電流(dark current)を減らして、白点欠陷(white defects)を減らす役割を果たす)ギャザリング103は、炭素、ゲルマニウム及びこれらの組合せのようなIV族元素を用いて形成されうる。
【0049】
離隔領域109は、基板の表面に形成されて、アクティブ領域パターン(例えば、図4のA1、A2)を画定できる。ゲート絶縁膜134は、基板101上に約5-100Åの厚さに形成されうる。ゲート絶縁膜134は、例えば、SiO_(2)、SiON、SiN、Al_(2)O_(3)、Si_(3)N_(4)、Ge_(x)O_(y)N_(z)、Ge_(x)Si_(y)O_(z)、HfO_(2)、ZrO_(2)、Al_(2)O_(3)、Ta_(2)O_(5)またはこれらの組合せで形成されうる。
【0050】
ゲート電極136とゲートスペーサ138は、伝送トランジスター、ドライブ(ソースフォロワ)トランジスター(図示せず)、リセットトランジスター(図示せず)、行選択トランジスター(図示せず)を画定するように形成される。ゲート電極136は例えば、ポリシリコン、W、Pt、Al、TiN、Co、Ni、Ti、Hf、Ptまたはこれらの組合せで形成されることができ、ゲートスペーサ138は例えば、SiO_(2)、SiNまたはこれらの組合せで形成されうる。n型不純物にドーピングされたフローティング拡散領域120と、p型不純物にドーピングされたピニング層114は、図8に示されたように形成される。
【0051】
図8のレファレンス番号170は、基板101上に形成された一つまたはその以上の層間絶縁層(ILD)を表す。レファレンス番号145、155は、ILD層170内に形成された導電性ラインを表す。導電性プラグ140は、フローティング拡散領域120と導電性ライン145とを連結して、導電性プラグ150は、伝送ゲート130と第2導電性ライン155と連結する。導電性プラグ140、150、導電性ライン145、155は、例えば、アルミニウムまたは銅のようなメタル及び/またはポリシリコンに形成されうる。」

f.「【0063】
図11は、本発明のまた他の実施形態によるアクティブ領域パターンレイアウトを説明する図面である。また他の実施形態は、4個のアクティブ領域パターンA9、A10、A11、A12を含む。第1アクティブ領域パターンA9は、図11のように行列形態に配されて、同一な空間を有する(equally spaced)アクティブ領域部分a11、a12、a21、a21の間の中央に位置するアクティブ領域部分cを含む。
【0064】
図11のように、アクティブ領域部分a11、a12、a21、a22の間の水平スペースは、アクティブピクセル行スペースSAPRに画定されて、垂直スペースはアクティブピクセル列スペースSAPCに画定される。望ましくは、行スペースSR、列スペースSC、アクティブピクセル行スペースSAPR、アクティブピクセル列スペースSAPCの幅は実質的に等しい。
【0065】
アクティブ領域パターンA10、A11、A12は、すべて垂直(列)方向に長く延在される。また、図11のように、アクティブ領域パターンA10は、行スペースSRとアクティブピクセル列スペースSAPCとの交差点に位置する。アクティブ領域パターンA11は、列スペースSCとアクティブピクセル行スペースSAPRとの交差点に位置して、アクティブ領域パターンA12は、行スペースSRと列スペースSCとの交差点に位置する。
【0066】
また、この例で、リセットゲートRGはアクティブ領域A10上に位置して、ソースフォロワゲートSFGはアクティブ領域A11上に位置して、選択ゲートRSGはアクティブ領域A12 上に位置する。」

g.アクティブピクセルセンサーアレイの断面図を図示する図8には、
・半導体基板101のp型エピタキシャル107上に、光電変換素子110、伝送ゲート130及びフローティング拡散領域120が形成されていること、
・前記フローティング拡散領域120は、前記伝送ゲート130のソース・ドレインの一方を兼ねていること、
・前記p型エピタキシャル107の上層に形成された導電性ライン145は、導電性プラグ140を介して、前記フローティング拡散領域120に連結されて、前記アクティブピクセルセンサーアレイは多層構造を有すること、
が図示されている。

h.図11には、
・正8角形の形状の光電変換素子領域PD1?4が、4個、マトリクス状に配置されていること、
・前記4個の光電変換素子領域PD1?4に囲まれた中央部分にフローティング拡散領域FDが配置されていること、
・前記フローティング拡散領域FDは、前記4個の光電変換素子領域PD1?4と、それぞれ伝送ゲートTG1?4を介して連結されていること、
が図示されている。

i.前記a?hで摘記した特に下線を付した箇所の記載事項を総合すると、引用例2には、以下の事項が記載されている。
「フォトダイオード領域112を含む光電変換素子110と、ソース・ドレインの一方がフローティング拡散領域120と兼ねる伝送ゲート130とが、p型エピタキシャル107を有するn型ドーピングされた半導体基板101内に形成され、
導電性プラグ140が前記フローティング拡散領域120と導電性ライン145とを連結することで、前記フローティング拡散領域120に連結されるドライブトランジスター17やリセットトランジスター18は、前記p型エピタキシャル107より上の層に形成されるアクティブピクセルセンサーアレイにおいて、
前記半導体基板101の表面には、行列形態に配された4個のアクティブ領域パターンを含む各単位アクティブピクセルが形成され、前記4個のアクティブ領域パターンはそれぞれ4個の光電変換素子領域PD1?4となり、前記4個の光電変換素子領域PD1?4に囲まれた中央部分にフローティング拡散領域120が配置されて、前記フローティング拡散領域120は、前記4個の光電変換素子領域PD1?4と伝送ゲートTG1?4を介してそれぞれ連結されてコモンフローティング拡散領域となる。」

(3)引用例3
本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、米国特許出願公開第2008-0062290号明細書(以下「引用例3」という。)には、“COLOR PATTERN AND PIXEL LEVEL BINNING FOR APS IMAGE SENSOR USING 2X2 PHOTODIODE SHARING SCHEME”(発明の名称)に関して、FIG.1?FIG.17とともに、以下の事項が記載されている。

a.“BACKGROUND OF THE INVENTION
……
[0012] When pixel dimension is decreased it is sometimes desirable to share the functionality of several transistors in the pixel in order to increase optical area. FIG. 15 depicts an exemplary approach to sharing the functionality of several pixels in which a pixel group PG includes four pixels P1 to P4 from two adjacent columns and rows that share a floating diffusion FD, a source follower transistor SF, a RESET transistor RST, and a SELECT transistor SEL. Pixels P1 to P4 respectively include photodiodes D1 to D4 and transfer gate transistors TG1 to TG4 that are collectively connected to floating diffusion FD. Floating diffusion FD is connected to source follower transistor SF and shared RESET transistor RST, also common to all the pixels is the SELECT transistor SEL.”(訳:発明の背景
……[0012]画素寸法が減少すると、光面積を増加させるために、画素内の複数のトランジスタの機能を共有することが望ましい場合がある。図15は、4つの画素P1?P4を含む画素グループPGが、2つの隣接した列と行から、1つのフローティングディフュージョンFD、1つのソースフォロワトランジスタSF、1つのリセットトランジスタRST及び1つの選択トランジスタSELを共有して、いくつかの画素の機能を共有する例示的な手法を示している。画素P1?P4はそれぞれフォトダイオードD1?D4であり、トランスファーゲートトランジスタTG1?TG4はそれぞれ一括してフローティングディフュージョンFDに接続されている。フローティングディフュージョンFDはソースフォロワトランジスタSFに接続され、リセットトランジスタRSTを共有し、したがって、選択トランジスタSELは全ての画素に共通する。)

(4)引用例4
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、特開2006-165567号公報(以下「引用例4」という。)には、「ハニカム構造の能動ピクセルセンサ」(発明の名称)に関して、図1?図12とともに、以下の事項が記載されている。

a.「【0003】
図1は、典型的な能動ピクセルセンサを示す図である。図1に示すように、各ピクセル100は、フォトダイオード101、伝送トランジスタ102、フローティングディフュージョンFD、リセットトランジスタ103、増幅トランジスタ104、及びロー選択トランジスタ105で構成される。かかる構成要素を一つのピクセル100に含めることによって、フィルファクタが低くなる。
したがって、能動ピクセルセンサのフィルファクタを増加させるピクセルアーキテクチャーの存在が要求される。
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明の目的は、ハニカム構造のフォトダイオードを有し、三つのフローティングディフュージョンを共有する能動ピクセルセンサを提供するところにある。
本発明の他の目的は、前記能動ピクセルセンサの色フィルタアレイを提供するところにある。
本発明のさらに他の目的は、前記能動ピクセルセンサの読み取り方法を提供するところにある。」

b.「【0010】
図2は、本発明の一実施形態による三つのフローティングディフュージョンを共有する能動ピクセルセンサの単位ピクセルを示す回路ダイヤグラムである。図2に示すように、単位ピクセル200は、三つのピクセル210,220,230で構成され、第1?第3フォトダイオード201,202,203、第1?第3伝送トランジスタ204,205,206、リセットトランジスタ207、選択トランジスタ208及び増幅トランジスタ209を備える。
【0011】
図3は、図2と関連した単位ピクセル200の新たなアーキテクチャーを示す図面である。図3に示すように、第1?第3フォトダイオード201,202,203は、六角形の形状を有する。フローティングディフュージョンFDは、隣接した第1ピクセル210、第2ピクセル220及び第3ピクセル230に共有される。リセットトランジスタ207、選択トランジスタ208及び増幅トランジスタ209も、第1ピクセル210、第2ピクセル220及び第3ピクセル230に共有される。隣接した第1?第3ピクセル210,220,230のイメージ信号の分離は、第1?第3伝送トランジスタ204,205,206により行われる。
【0012】
図4A及び図4Bは、単位ピクセルのアレイ類型を説明する図である。図4Aの第1類型の単位ピクセルアレイは、フローティングディフュージョンFDの上端の左右に第1ピクセル1及び第2ピクセル2が隣接して配列され、フローティングディフュージョンFDの下端に第3ピクセル3が配列される。図4Bの第2類型の単位ピクセルアレイは、フローティングディフュージョンFDの上端に第4ピクセル4が配列され、フローティングディフュージョンFDの下端の左右に第5ピクセル5及び第6ピクセル6が隣接して配列される。」

c.【0014】
したがって、物体からの光は、撮像レンズ光学系によって集光された後、マイクロレンズにより集光されてフォトダイオードに結像されるが、六角形のフォトダイオードのフィルファクタが大きくなるということが分かる。
図7は、本発明の単位ピクセルアレイでピクセルピッチを説明する図である。図7に示すように、一辺の長さをRとするとき、正六角形のフォトダイオードの面積は
……(中略)……
【0019】
表1から分かるように、同じフォトダイオードの面積について、正六角形のフォトダイオードのピクセルピッチが正方形のフォトダイオードのピクセルピッチより小さいことが分かる。これは、映像信号、特にストライプ状のパターンの映像信号をディスプレイするにおいて、正六角形のフォトダイオードを有するピクセルがさらに鮮明にディスプレイできるということを意味する。」

3.対比
(1)本願発明と引用発明との対比
本願発明と、引用発明とを対比する。

ア.引用発明の「光電変換素子」ないし「フォトダイオードPD」は、本願発明の「感光性要素」に相当する。したがって、引用発明の「p型の単結晶シリコン基板40の表面領域に(k×n)×m個の前記画素11用の素子領域がマトリックス状に並んで形成され」ている「上位半導体回路層21」は、本願発明の「2次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハ」に相当する。
また、本願発明は、「前記配列位置のサブセット」、すなわち、「複数の感光性要素」の「2次元配列の諸位置」の「サブセット」を有する。つまり、前記「複数の感光性要素」は、「2次元配列」の上でまとまって、「配列位置のサブセット」を形成すると解される。これに対して、引用発明において、「画素ブロック12」は「一つのフォトダイオードPDと一つのトランスファゲートTGを含む画素11」を「n個有する」ものである。ここで、「前記トランスファゲートTG」は、「ソース・ドレイン領域」として「前記n^(+)形領域42」を「前記フォトダイオードPDと共用する」から、一つの「画素11」の「一つのフォトダイオードPDと一つのトランスファゲートTG」は隣接して形成されている。そして、個々の「画素11」は「n個」集まって「画素ブロック12」を構成する。しかしながら、「n個」の「画素11用の素子領域」がまとまって配置されるとの明示の記載は引用例1にはない。したがって、引用発明の「画素ブロック12」における各「画素11用の素子領域」を「n個」併せたものと、本願発明の「配列位置のサブセット」とは、「配列位置」である点で共通する。
そして、引用発明の「n個」の「トランスファゲートTG」が有する一方の「ソース・ドレイン領域」である「前記フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有するn^(+)形領域43」と、本願発明の「前記感光性要素によってそれぞれが共有される拡散領域」とは、「拡散領域」である点で共通する。
したがって、引用発明の「一つのフォトダイオードPDと一つのトランスファゲートTGを含む画素11をn個有する画素ブロック12が(k×m)個形成され、p型の単結晶シリコン基板40の表面領域に(k×n)×m個の前記画素11用の素子領域がマトリックス状に並んで形成され、前記フォトダイオードPDは前記p型基板40に形成されたn^(+)形領域42から構成され、前記トランスファゲートTGはソース・ドレイン領域として前記フォトダイオードPDと共用する前記n^(+)形領域42と前記フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有するn^(+)形領域43とを含むMOSトランジスタによって形成される、上位半導体回路層21」と、本願発明の「2次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハであって、前記配列位置のサブセットが、感光性要素でなく、代わりに2つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含むセンサウェーハ」とは、「2次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハであって」、「前記配列位置」が「拡散領域を含むセンサウェーハ」である点で共通する。

イ.引用発明の「下位半導体回路層22」は、「前記下位半導体回路層22の上方の主面を前記バンプ電極90と接着剤91によって前記上位半導体回路層21の下方の主面に電気的・機械的に接続」されるから、「前記上位半導体回路層21の下方」にある。
そして、前記「下位半導体回路層22」に形成される「所定数のリセットトランジスタTr_(RST)」は、それぞれ、「前記フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能」を有する「n^(+)形領域62」を備えている。
また、前記「下位半導体回路層22」には、「所定数のリセットトランジスタTr_(RST)用の素子領域と、所定数の増幅トランジスタTr_(AMP)用の素子領域と、所定数の選択トランジスタTr_(SEL1)?Tr_(SELn)用の素子領域とが形成され」るから、各「リセットトランジスタTr_(RST)」、各「増幅トランジスタTr_(AMP)」及び各「選択トランジスタTr_(SEL1)?Tr_(SELn)」を用いて所定の回路が形成されることは、自明である。
したがって、引用発明の「p型の単結晶Si基板60の表面領域に所定数のリセットトランジスタTr_(RST)用の素子領域と、所定数の増幅トランジスタTr_(AMP)用の素子領域と、所定数の選択トランジスタTr_(SEL1)?Tr_(SELn)用の素子領域とが形成され、各リセットトランジスタTr_(RST)のソース・ドレイン領域であるn^(+)形領域62は前記フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有する、下位半導体回路層22」は、本願発明の「前記センサウェーハの下にあり複数の拡散領域を含む回路ウェーハ」に相当する。

ウ.引用発明の「前記上位半導体回路層21」においては、「各画素ブロック12に対して一つ設けられる埋込配線23」は、「配線膜46」を介して、「前記画素ブロック12のn個の前記トランスファゲートTGのn^(+)形領域43」に「接続され」る。
また、「前記下位半導体回路層22」においては、「一つの前記画素ブロック12に対応する前記リセットトランジスタTr_(RST)の前記n^(+)形領域62」は「対応する前記バンプ電極90に電気的に接続」ている。
したがって、引用発明において「前記下位半導体回路層22の上方の主面を前記バンプ電極90と接着剤91によって前記上位半導体回路層21の下方の主面に電気的・機械的に接続することで、前記画素ブロック12のn個の前記n^(+)形領域43と対応する前記n^(+)形領域62とは前記埋込配線23を介して電気的に相互接続される」ことと、本願発明において「前記センサウェーハが、前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハの前記共有拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して前記回路ウェーハと相互接続される」こととは、「前記センサウェーハが、前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハ」の「拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して前記回路ウェーハと相互接続される」点で共通する。

(2)一致点及び相違点
以上から、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。
<<一致点>>
「2次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハであって、前記配列位置が拡散領域を含むセンサウェーハと、
前記センサウェーハの下にあり複数の拡散領域を含む回路ウェーハと、を備え、
前記センサウェーハが、前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハの前記拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して前記回路ウェーハと相互接続されることを特徴とする画像センサ。」

<<相違点1>>
本願発明は、「前記配列位置のサブセット」を有するのに対して、引用発明の「画素ブロック12」における各「画素11用の素子領域」を「n個」併せたものが、まとまって配置されているかどうかは不明である点。

<<相違点2>>
本願発明は、「前記配列位置のサブセットが、感光性要素でなく、代わりに2つ以上の前記感光性要素によってそれぞれが共有される拡散領域」を有するのに対して、引用発明は「前記フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有するn^(+)形領域43」を、「n個」の「前記トランスファゲートTG」の「ソース・ドレイン領域」の一方として有する点。

<<相違点3>>
本願発明の「複数のウェーハ間相互接続」は、「前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハの前記共有拡散領域のそれぞれとに結合され」るのに対して、引用発明の「各画素ブロック12に対して一つ設けられる埋込配線23」は、「一つの前記画素ブロック12に対応する前記リセットトランジスタTr_(RST)の前記n^(+)形領域62」と「前記画素ブロック12のn個の前記トランスファゲートTGのn^(+)形領域43」に「接続され」る点。

4.当審の判断
(1)相違点1について
ア.引用発明の「n個」の「画素11」は「画素ブロック12」を形成している。そして、半導体集積回路技術において、通常、まとまってブロックを構成する複数の素子は、まとまった領域に形成する。
したがって、相違点1は実質的な相違点でない。

イ.なお、仮に相違点1が実質的な相違点であるとしても、引用発明において、「一つのフォトダイオードPDと一つのトランスファゲートTGを含む画素11」を「n個」有する「画素ブロック12」を、まとまりある特定の位置に形成することは、当業者であれば適宜なし得たものと認められる。

(2)相違点2及び相違点3について
ア.本願発明においては、「前記配列位置のサブセット」は「感光性要素でなく、代わりに2つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」という構成を備える。
この構成に関して、本願明細書には、図面とともに以下の記載がある。
a.図2とともに、「従来の実装形態で通常はフォトダイオードも含む配列の特定の位置は、本実施形態ではそのような要素を含まない。代わりに、これらの位置は、配列の隣接位置の複数のフォトダイオードによって共有される共有拡散領域103用に利用される。この実施形態で共有拡散領域103用に利用される配列位置は、配列内の対応するピクセル位置がフォトダイオードを含まないので、本明細書で一般に「落ちたピクセル」位置と称されるものの例である。」(段落【0031】)
b.「落ちたピクセル位置、すなわちフォトダイオードでなく代わりに共有拡散領域を含む配列位置は、一般にCFAパターン105のそれぞれの指定された要素に対応する。」(段落【0042】)
c.図8Bとともに、「図8は、本発明の別の実施形態を示す。……図8Bは、ピクセル配列800の平面図であり、それぞれの落ちたピクセル位置は、3つの隣接するピクセル位置のフォトダイオードによってそれぞれの伝達ゲートを介して共有されるフローティング拡散領域を含む。フォトダイオードは、通常の菱形に類似のタイリングを有するものと見ることができる。」(段落【0051】)
d.図9Aとともに、「図9は、本発明のさらに別の実施形態を示す。この実施形態のタイリングパターンは、図9Aに全体的に示されるタイプの、切頂正方形のタイリングパターンである。この切頂正方形のタイリングパターンは、2つの多角形、すなわち正方形および8角形から生成される。ピクセル配列900における落ちたピクセル位置も文字Dによって示され、一般に、正方形の多角形の半分に相当する。参照数字910は、落ちたピクセル位置の特定の1つを示す。」(段落【0052】)
したがって、本願発明の「前記配列位置のサブセットが、感光性要素でなく、代わりに2つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」という構成は、図2のように、「配列位置のサブセット」における従来は感光性要素が配列されていた位置に「感光性要素でなく、代わりに2つ以上の前記感光性要素によってそれぞれが共有される拡散領域」を設けるという構成のみを意味するものではなく、たとえば、図5B、図8Bや図9Aに図示される、所定数の感光性要素で囲まれる隙間的位置に共有されるフローティング拡散領域を配列する配置形態のように、「配列位置のサブセット」の領域は「感光性要素でなく、代わりに2つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」という構成をも意味することは、明らかである。

イ.ところで、引用例1には、第2.2.(1)b.で摘記したように「撮像領域の総面積に対する受光領域の総面積の割合が高いアドレス指定型イメージセンサを提供する」ことを発明の課題とすることが、段落【0030】に記載されている。
そして、同g.で摘記したように、引用例1には、段落【0182】及び段落【0183】に、「画素ブロック12の各画素11は一つのフォトダイオードと一つのゲート素子(MOSトランジスタ)を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのMOSトランジスタを含む従来のCMOSイメージセンサに比べて、高い画素開口率(例えば、60%程度)を実現することができ」、結果、「従来のCMOSイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層21の表面にある撮像領域の総面積に対する受光領域(各フォトダイオードの開口部分)の総面積の割合を高くすることが可能となる。」と記載されている。
すなわち、引用発明は、素子として「フォトダイオードPD」と「トランスファゲートTG」のみを有する「上位半導体回路層21」を備えることで、前記課題を達成しようとするものであると認められる。
しかしながら、引用発明の前記「上位半導体回路層21」は、「一つのフォトダイオードPDと一つのトランスファゲートTGを含む画素11をn個有する画素ブロック12が(k×m)個形成され」、各「画素ブロック12」においては、「前記フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有するn^(+)形領域43」を、前記「一つのフォトダイオードPDと一つのトランスファゲートTGを含む画素11」毎に合計「n個」有する構成となっており、本願発明のように、「共有される拡散領域」を有していない。

ウ.一方、引用例3には、第2.2.(3)a.で摘記したように、「光面積を増加させるために、画素内の複数のトランジスタの機能を共有することが望ましい」ことから、「4つの画素P1?P4を含む画素グループPG」が少なくとも「1つのフローティングディフュージョンFD」を「共有」することが、「背景」技術として記載されている。
また、引用例4には、第2.2.(3)b.及びc.で摘記したように、段落【0011】に「単位ピクセル200の新たなアーキテクチャーを示す図面である。図3に示すように、第1?第3フォトダイオード201,202,203は、六角形の形状を有する。フローティングディフュージョンFDは、隣接した第1ピクセル210、第2ピクセル220及び第3ピクセル230に共有される。」と、段落【0019】に「同じフォトダイオードの面積について、正六角形のフォトダイオードのピクセルピッチが正方形のフォトダイオードのピクセルピッチより小さいことが分かる。これは……正六角形のフォトダイオードを有するピクセルがさらに鮮明にディスプレイできるということを意味する。」と記載されている。
したがって、画像センサの技術分野において、複数の感光性要素を有するグループが、少なくとも、一つのフローティングディフュージョンを共有することで、前記複数の感光性要素が配置された領域における実質的な受光面積を大きくすることは、本願の優先権主張の日前に、既に周知技術であったと認められる。
そして、第2.2.(2)c.で摘記したように、引用例2には、段落【0017】に「単位アクティブピクセル(P(I,j+1))は、4個の光電変換素子11a、11b、11c、11dのセット11と、4個の伝送トランジスター15a、15b、15c、15dのセット15と、コモンフローティング拡散領域13を含む。」と、「単位アクティブピクセル」においては「4個の光電変換素子」と「4個の伝送トランジスター」とからなるグループが1つの「コモンフローティング拡散領域13」を共有する構成が記載されている。
してみれば、引用例2に接した当業者であれば、前記構成により、複数の「光電変換素子」が配置された領域における実質的な受光面積を大きくできることを、当然に想起したものと認められる。

エ.さて、引用例2には、第2.2.(2)i.で示したとおり、
「フォトダイオード領域112を含む光電変換素子110と、ソース・ドレインの一方がフローティング拡散領域120と兼ねる伝送ゲート130とが、p型エピタキシャル107を有するn型ドーピングされた半導体基板101内に形成され、
導電性プラグ140が前記フローティング拡散領域120と導電性ライン145とを連結することで、前記フローティング拡散領域120に連結されるドライブトランジスター17やリセットトランジスター18は、前記p型エピタキシャル107より上の層に形成されるアクティブピクセルセンサーアレイにおいて、
前記半導体基板101の表面には、行列形態に配された4個のアクティブ領域パターンを含む各単位アクティブピクセルが形成され、前記4個のアクティブ領域パターンはそれぞれ4個の光電変換素子領域PD1?4となり、前記4個の光電変換素子領域PD1?4に囲まれた中央部分にフローティング拡散領域120が配置されて、前記フローティング拡散領域120は、前記4個の光電変換素子領域PD1?4と伝送ゲートTG1?4を介してそれぞれ連結されてコモンフローティング拡散領域となる。」
という技術事項が記載されている。
ここで、前記「行列形態に配された4個のアクティブ領域パターンを含む各単位アクティブピクセルが形成され、前記4個のアクティブ領域パターンはそれぞれ4個の光電変換素子領域PD1?4とな」る構成において「前記4個の光電変換素子領域PD1?4に囲まれた中央部分」に「コモンフローティング拡散領域」が「配置され」るという構成は、前記ア.で検討したように、本願発明の「前記配列位置のサブセットが、感光性要素でなく、代わりに2つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」という構成に他ならない。

オ.そして、引用発明において、「撮像領域の総面積に対する受光領域の総面積の割合が高いアドレス指定型イメージセンサを提供する」という課題を、より効果的に達成しようとすることは、当業者が当然に発想したものと認められる。

カ.したがって、引用発明に引用例2に記載の技術事項を適用して、引用発明の「画素ブロック12」が有する「n個」の「画素11」をたとえば行列形態に配置し、当該「画素ブロック12」が配置される位置に、一つの「フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有するn^(+)形領域43」を、前記「n個」の「画素11」が有する「前記フォトダイオードPD」で共有できるように、前記「n個」の「画素11」で囲まれた中央部分に配置して、相違点2に係る構成とすることは、当業者が容易に想到し得たものと認められる。

キ.さて、引用発明は、「埋込配線23」により、「一つの前記画素ブロック12に対応する前記リセットトランジスタTr_(RST)の前記n^(+)形領域62」と、「前記画素ブロック12のn個の前記トランスファゲートTGのn^(+)形領域43」とを「接続」している。
しかしながら、「前記トランスファゲートTGのn^(+)形領域43」は、「前記フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有する」領域である。
してみれば、引用発明において、前記カ.のように、前記「n個」の「画素11」が有する「前記フォトダイオードPD」で一つの「フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有するn^(+)形領域43」を共有させるとき、これに伴って、前記「一つの前記画素ブロック12に対応する前記リセットトランジスタTr_(RST)の前記n^(+)形領域62」と、前記共有する「フォトダイオードPDに蓄積された信号電荷量を電圧信号に変換するFD(浮遊拡散)領域の機能を有するn^(+)形領域43」とを「接続」するという相違点3に係る構成を採用することは、当業者であれば必然的になしたものと認められる。

ク.以上から、相違点2?相違点3は、引用例2に記載の技術事項及び周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

(3)審判請求人の主張
ア.審判請求人は、審判請求書において、
a.「本願請求項1に係る発明は、「センサウェーハが、回路ウェーハの拡散領域のそれぞれとセンサウェーハの共有拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して回路ウェーハと相互接続される」こと、すなわちセンサウェーハの共通拡散領域と回路ウェーハの拡散領域とがウェーハ間の相互接続(いわゆる埋め込み配線)によって相互接続されていることも特徴としており、この点を看過した相違点の認定は誤りである。」
b.「引用例1及び2に記載された技術を組み合わせたとしても、本願請求項1に係る発明の構成に想到することはできない。」
c.「本願請求項1に係る発明は、センサーウェーハにおいて複数の画素に対して共通の拡散領域を設け、ウェーハ間相互接続(埋め込み配線)によってセンサーウェーハと回路ウェーハとを相互に接続することによって、センサーウェーハの複数の画素について1つのウェーハ間相互接続(埋め込み配線)を設けるだけで効率的に配線することを可能とし、センサーウェーハにおける画像センサ(画素)として用いることができる有効利用面積を増やすことを可能する。」が、引用例1及び引用例2から「当該効果を予想することはできない。」
と主張している。

イ.しかしながら、前記aの主張における、「センサウェーハの共通拡散領域と回路ウェーハの拡散領域とがウェーハ間の相互接続(いわゆる埋め込み配線)によって相互接続」することは、「センサウェーハ」に「共有される拡散領域」を設けたことにより必然的に生じる構成にすぎない。
したがって、平成26年1月30日付けの拒絶査定の「(1)」において、「本願の請求項1に係る発明と引用例1に記載された発明は,引用例1は「2つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」構成が明記されていない点で相違」すると指摘したことで、前記「センサウェーハの共通拡散領域と回路ウェーハの拡散領域とがウェーハ間の相互接続(いわゆる埋め込み配線)によって相互接続」されていないことも、実質的に指摘されていると認められる。
なお、第2.4.(2)で指摘したように、相違点2に係る構成が容易想到であれば、必然的に、相違点3に係る構成も容易想到であると認められる。
したがって、平成26年1月30日付けの拒絶査定における、「(1)」の判断に誤りはない。

ウ.前記b及びcの主張については、第2.4.(1)で指摘したとおりである。

(4)小括
以上のとおりであるから、相違点1は実質的な相違点でないか、相違点1に係る構成は当業者であれば適宜なし得たものと認められる。
また、相違点2及び相違点3は、引用例2に記載の技術事項及び周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
したがって、本願発明は、引用発明、引用例2に記載の技術事項及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められる。


第3.結言
以上のとおり、本願発明は、引用発明、引用例2に記載の技術事項及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2015-01-15 
結審通知日 2015-01-20 
審決日 2015-02-03 
出願番号 特願2011-500767(P2011-500767)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 小川 将之  
特許庁審判長 小野田 誠
特許庁審判官 松本 貢
鈴木 匡明
発明の名称 共有拡散領域を有する積層型画像センサ  
代理人 特許業務法人YKI国際特許事務所  
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