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審決分類 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G06F
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F
審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 4項1号請求項の削除 特許、登録しない。 G06F
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 G06F
管理番号 1304667
審判番号 不服2013-16794  
総通号数 190 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-10-30 
種別 拒絶査定不服の審決 
審判請求日 2013-08-30 
確定日 2015-08-19 
事件の表示 特願2009-553164「自明な算術演算を利用するプロセッサ」拒絶査定不服審判事件〔平成20年 9月18日国際公開、WO2008/110634、平成22年 6月24日国内公表、特表2010-521729〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯

本件審判請求に係る出願(以下,「本願」という。)は,2008年3月16日(パリ条約による優先権主張外国庁受理,2007年3月15日(以下,「優先日」という。),グレートブリテン及び北アイルランド連合王国)を国際出願日とする出願であって,平成21年9月15日付けで特許法第184条の5第1項に規定される書面が提出され,同年11月2日付けで特許法第184条の4第1項の規定による国際出願日における明細書,請求の範囲,図面(図面の中の説明に限る。)及び要約の翻訳文が提出され,平成23年3月9日付けで審査請求がなされ,平成24年10月22日付けで拒絶理由通知(同年10月30日発送)がなされ,平成25年4月3日付けで意見書が提出されるとともに,同日付けで手続補正がなされたが,同年5月1日付けで拒絶査定(同年5月14日謄本送達)がなされたものである。
これに対して,「原査定を取り消す、本願は特許すべきものであるとの審決を求める。」ことを請求の趣旨として,平成25年8月30日付けで本件審判請求がなされるとともに,同日付けで手続補正がなされた。
そして,平成25年9月25日付けで審査官により特許法第164条第3項に定める報告(前置報告)がなされ,同年11月28日付けで当審により特許法第134条第4項の規定に基づく審尋(同年12月3日発送)がなされたが,請求人からの応答がなかった。


第2 平成25年8月30日付けの手続補正についての補正却下の決定

[補正却下の決定の結論]

平成25年8月30日付けの手続補正を却下する。

[理由]

1 補正の内容

ア 平成25年8月30日付けの手続補正(以下,「本件補正」という。)の内容は,平成25年4月3日付けの手続補正により補正された特許請求の範囲の請求項1ないし請求項26の記載

「 【請求項1】
データ値を格納するためのデータストアと、
前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示すレジスタと、
前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行するように構成されるコンパレータと、
を含むプロセッサであって、
前記プロセッサは、命令の実行において自明なオペランド・レジスタを使用するように構成される、プロセッサ。
【請求項2】
前記プロセッサは、前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニットを含む、請求項1に記載のプロセッサ。
【請求項3】
前記計算ユニットは、前記自明なオペランド・レジスタを調べ、計算ユニットの前記演算を制御するための制御論理ユニットを含む、請求項2に記載のプロセッサ。
【請求項4】
前記データストアのセットは、レジスタ・ファイルとして提供される、請求項1に記載のプロセッサ。
【請求項5】
前記プロセッサは、複数のコンパレータを更に含み、各コンパレータは、対応する書き込みポートにおいて前記データ値が自明なオペランドを含むかどうかを決定する、請求項4に記載のプロセッサ。
【請求項6】
前記データ値は浮動小数点値である、請求項1から5のいずれかに記載のプロセッサ。
【請求項7】
前記コンパレータは、自明なオペランドの存在を決定するために書き込みライン上において比較を実行する、請求項6に記載のプロセッサ。
【請求項8】
前記データストアは、32ビット、64ビット又は128ビット・レジスタを含む、請求項7に記載のプロセッサ。
【請求項9】
前記自明なオペランドは、0、-1又は1を含む、請求項1から8のいずれかに記載のプロセッサ。
【請求項10】
前記自明なオペランドは一意的にゼロ値である、請求項1から9のいずれかに記載のプロセッサ。
【請求項11】
前記実行される命令は浮動小数点計算を含む、請求項1から10のいずれかに記載のプロセッサ。
【請求項12】
制御論理ユニットは、前記自明なオペランド・レジスタを調べ、浮動小数点計算ユニットの演算を制御するために提供される、請求項11に記載のプロセッサ。
【請求項13】
前記制御論理ユニットは、前記計算が自明なオペランドを含む場合は、前記浮動小数点計算ユニットを回避し、直接的に結果を提供するように構成される、請求項12に記載のプロセッサ。
【請求項14】
前記結果は、前記結果が格納対象であった場合に、前記自明なオペランド・レジスタに格納される前記フラグを、前記結果であるデータ値が自明なオペランドであることを示すように設定することによって直接的に提供される、請求項13に記載のプロセッサ。
【請求項15】
前記実行される命令は、データ格納命令を含む、請求項1から10のいずれかに記載のプロセッサ。
【請求項16】
プロセッサにおける第一のデータ・レジスタ上で演算を実行するための方法であって、前記プロセッサは、前記第一のデータ・レジスタにおける自明なオペランドの存在を示す自明なオペランド・レジスタを有し、
前記方法は、
a)データを第一のデータ・レジスタの入力ラインに書き込むことと、
b)前記第一のデータ・レジスタへの前記入力ライン上において、前記データにおける自明なオペランドの前記存在を決定するために前記データの比較を実行することと、
c)自明なオペランド・レジスタ内において前記比較に応答してフラグをセットすることと、からなるステップと、
前記第一のデータ・レジスタを取り入れている命令の実行において前記自明なオペランド・レジスタの前記フラグを使用するステップと、
を含む、方法。
【請求項17】
前記データを書き込むこと、及び、前記データの比較を実行することは、ほぼ同時に実行される、請求項16に記載の方法。
【請求項18】
前記第一のデータ・レジスタは、浮動小数点データ・レジスタである、請求項16に記載の方法。
【請求項19】
前記プロセッサは、前記第一のデータ・レジスタとして複数の個々のデータ・レジスタを備え、各レジスタは前記自明なオペランド・レジスタに付属フラグを有する、請求項16から18のいずれかに記載の方法。
【請求項20】
前記複数の個々のデータ・レジスタは、レジスタ・ファイルとして提供される、請求項19に記載の方法。
【請求項21】
命令は計算であり、前記自明なオペランド・レジスタは前記プロセッサにおける計算ユニットの前記演算の制御に使用される、請求項16から20のいずれかに記載の方法。
【請求項22】
前記自明なオペランドは、0、-1又は1を含む、請求項16から21のいずれかに記載の方法。
【請求項23】
前記自明なオペランドは、一意的にゼロ値である、請求項16から21のいずれかに記載の方法。
【請求項24】
前記方法は、前記計算が自明なオペランドを含む場合は、前記計算ユニットの回避及び直接的な結果の提供を含む、請求項21のいずれかに記載の方法。
【請求項25】
前記結果は、前記結果が格納対象であった場合に、前記自明なオペランド・レジスタに格納される前記フラグを、前記結果が自明なオペランドであることを示すように設定することによって直接的に提供される、請求項24に記載の方法。
【請求項26】
前記実行される命令は、データ格納命令を含む、請求項16に記載の方法。」(以下,この特許請求の範囲に記載された請求項各項を「補正前の請求項」という。)

を,

「 【請求項1】
データ値を格納するためのデータストアと、
前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示す自明なオペランド・レジスタと、
前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納するように構成されるコンパレータと、
前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニットと、を含むプロセッサであって、
前記計算ユニットは、前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用するように構成される、プロセッサ。
【請求項2】
前記計算ユニットは、前記自明なオペランド・レジスタを調べ、計算ユニットの前記演算を制御するための制御論理ユニットを含む、請求項1に記載のプロセッサ。
【請求項3】
前記データストアのセットは、レジスタ・ファイルとして提供される、請求項1に記載のプロセッサ。
【請求項4】
前記プロセッサは、複数のコンパレータを更に含み、各コンパレータは、対応する書き込みポートにおいて前記データ値が自明なオペランドを含むかどうかを決定する、請求項3に記載のプロセッサ。
【請求項5】
前記データ値は浮動小数点値である、請求項1から4のいずれかに記載のプロセッサ。
【請求項6】
前記コンパレータは、自明なオペランドの存在を決定するために書き込みライン上において比較を実行する、請求項5に記載のプロセッサ。
【請求項7】
前記データストアは、32ビット、64ビット又は128ビット・レジスタを含む、請求項6に記載のプロセッサ。
【請求項8】
前記自明なオペランドは、0、-1又は1を含む、請求項1から7のいずれかに記載のプロセッサ。
【請求項9】
前記自明なオペランドは一意的にゼロ値である、請求項1から8のいずれかに記載のプロセッサ。
【請求項10】
前記実行される命令は浮動小数点計算を含む、請求項1から9のいずれかに記載のプロセッサ。
【請求項11】
制御論理ユニットは、前記自明なオペランド・レジスタを調べ、浮動小数点計算ユニットの演算を制御するために提供される、請求項10に記載のプロセッサ。
【請求項12】
前記制御論理ユニットは、前記演算が自明なオペランドを含む場合は、前記浮動小数点計算ユニットを回避し、直接的に結果を提供するように構成される、請求項11に記載のプロセッサ。
【請求項13】
前記結果は、前記結果が格納対象であった場合に、前記自明なオペランド・レジスタに格納される前記フラグを、前記結果であるデータ値が自明なオペランドであることを示すように設定することによって直接的に提供される、請求項12に記載のプロセッサ。
【請求項14】
前記実行される命令は、データ格納命令を含む、請求項1から9のいずれかに記載のプロセッサ。
【請求項15】
プロセッサにおける第一のデータ・レジスタ上で演算を実行するための方法であって、前記プロセッサは、前記第一のデータ・レジスタにおける自明なオペランドの存在を示す自明なオペランド・レジスタを有し、
前記方法は、
a)データを第一のデータ・レジスタの入力ラインに書き込むことと、
b)前記第一のデータ・レジスタへの前記入力ライン上において、前記データにおける自明なオペランドの前記存在を決定するために前記データの比較を実行することと、
c)前記自明なオペランド・レジスタ内において前記比較に応答してフラグをセットすることと、からなるステップと、
前記第一のデータ・レジスタを取り入れている命令の実行において前記自明なオペランド・レジスタにセットされた前記フラグが自明なオペランドであることを示す場合に、前記フラグの内容を使用するステップと、
を含む、方法。
【請求項16】
前記データを書き込むこと、及び、前記データの比較を実行することは、ほぼ同時に実行される、請求項15に記載の方法。
【請求項17】
前記第一のデータ・レジスタは、浮動小数点データ・レジスタである、請求項15に記載の方法。
【請求項18】
前記プロセッサは、前記第一のデータ・レジスタとして複数の個々のデータ・レジスタを備え、各レジスタは前記自明なオペランド・レジスタに付属フラグを有する、請求項15から17のいずれかに記載の方法。
【請求項19】
前記複数の個々のデータ・レジスタは、レジスタ・ファイルとして提供される、請求項18に記載の方法。
【請求項20】
命令は計算であり、前記自明なオペランド・レジスタは前記プロセッサにおける計算ユニットの前記演算の制御に使用される、請求項15から19のいずれかに記載の方法。
【請求項21】
前記自明なオペランドは、0、-1又は1を含む、請求項15から20のいずれかに記載の方法。
【請求項22】
前記自明なオペランドは、一意的にゼロ値である、請求項15から20のいずれかに記載の方法。
【請求項23】
前記方法は、前記計算が自明なオペランドを含む場合は、前記計算ユニットの回避及び直接的な結果の提供を含む、請求項20に記載の方法。
【請求項24】
前記結果は、前記結果が格納対象であった場合に、前記自明なオペランド・レジスタに格納される前記フラグを、前記結果が自明なオペランドであることを示すように設定することによって直接的に提供される、請求項23に記載の方法。
【請求項25】
前記実行される命令は、データ格納命令を含む、請求項15に記載の方法。」(以下,この特許請求の範囲に記載された請求項各項を「補正後の請求項」という。なお,下線は,補正箇所を示すものとして,出願人が付与したものである。)

に補正するものである。

イ そして,本件補正は,願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内においてなされており,特許法第17条の2第3項の規定に適合している。

2 目的要件

本件補正が,特許法第17条の2第5項に規定する請求項の削除,特許請求の範囲の減縮(特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって,その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。),誤記の訂正,あるいは,明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。)のいずれかを目的としたものであるかについて,以下に検討する。

(1)請求項1について

ア 請求人が,審判請求書において,「手続補正書による補正は、請求項1を削除し、請求項2を独立請求項の形式に書き改めると共に“計算ユニット”について更に限定して新請求項1」と主張するように,本件補正後の請求項1は本件補正前の請求項2に対応するものであると認められる。

イ そして,本件補正前の請求項2を本件補正後の請求項1に変更する補正は,下記の補正事項よりなるものである。

【補正事項1】

本件補正前の請求項2が引用する本件補正前の請求項1の
「前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示すレジスタ」との記載を,
本件補正後の請求項1の
「前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示す自明なオペランド・レジスタ」との記載に変更する補正。

【補正事項2】

本件補正前の請求項2が引用する本件補正前の請求項1の
「前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行するように構成されるコンパレータ」との記載を,
本件補正後の請求項1の
「前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納するように構成されるコンパレータ」との記載に変更する補正。

【補正事項3】

本件補正前の請求項2が引用する本件補正前の請求項1の
「前記プロセッサは、命令の実行において自明なオペランド・レジスタを使用するように構成される」との記載を,
本件補正後の請求項1の
「前記計算ユニットは、前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用するように構成される」との記載に変更する補正。

ウ 上記補正事項1ないし補正事項3の目的について検討する。

(ア)補正事項1について

上記補正事項1は,誤記の訂正を目的として,本件補正前の請求項1の「レジスタ」との記載を,本件補正後の請求項1の「自明なオペランド・レジスタ」との記載に補正したものであると認められる。

(イ)補正事項2及び補正事項3について

上記補正事項2は,本件補正前の請求項1が含む「コンパレータ」に対して「比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納する」との限定を加えたものであり,上記補正事項3は,プロセッサが含む「計算ユニット」に対して,“自明なオペランド・レジスタに格納された少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用する”との限定を加えたものであると認められる。そして,これらの補正によって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
従って,上記補正事項2及び補正事項3の目的は,当該請求項に記載した発明特定事項を限定するものであって,その補正前後の当該請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるもの(以下,単に「限定的減縮」という。)に該当すると認められる。

(2)請求項3ないし10,及び請求項14について

ア 本件補正後の請求項3は本件補正前の請求項4に対応し,本件補正後の請求項4は本件補正前の請求項5に対応し,本件補正後の請求項5は本件補正前の請求項6に対応し,本件補正後の請求項6は本件補正前の請求項7に対応し,本件補正後の請求項7は本件補正前の請求項8に対応し,本件補正後の請求項8は本件補正前の請求項9に対応し,本件補正後の請求項9は本件補正前の請求項10に対応し,本件補正後の請求項10は本件補正前の請求項11に対応し,本件補正後の請求項14は本件補正前の請求項15に対応するものである。

イ ところで,本件補正前の請求項4ないし11に係る発明と,本件補正前の請求項15に係る発明は,本件補正前の請求項2や請求項3に記載されていた発明特定事項(「前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニット」に関する発明特定事項)を含まない発明も包含するものであった。ところが,本件補正により,本件補正後の請求項3ないし10に係る発明と,本件補正後の請求項14に係る発明は,本件補正前の請求項2に記載されていた発明特定事項(「前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニット」に関する発明特定事項)を必ず含むものとなった。

ウ つまり,上記で指摘した各請求項に関しては,本件補正により,本件補正前には必ず含むものではなかった「前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニット」が発明特定事項として追加されるものとなっており,このような追加を行う補正は,特許法第17条の2第5項第2号で規定される限定的減縮を目的としたものとはいえない。また,上記で指摘した各請求項に関して,本件補正が特許法第17条の2第5項の他の号を目的としたものであるともいえない。

(3)請求項15について

ア 本件補正前の請求項16を本件補正後の請求項15に変更する補正は,下記の補正事項よりなるものである。

【補正事項4】

本件補正前の請求項16の
「前記第一のデータ・レジスタを取り入れている命令の実行において前記自明なオペランド・レジスタの前記フラグを使用するステップ」との記載を,
本件補正後の請求項15の
「前記第一のデータ・レジスタを取り入れている命令の実行において前記自明なオペランド・レジスタにセットされた前記フラグが自明なオペランドであることを示す場合に、前記フラグの内容を使用する」との記載に変更する補正。

イ 補正事項4の目的について検討する。

上記補正事項4は,本件補正前の請求項16が含む「フラグを使用するステップ」において,“自明なオペランド・レジスタにセットされたフラグが自明なオペランドであることを示す場合に、前記フラグの内容を使用する”との(下線部の)限定を加えたものであると認められる。そして,この補正によって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
従って,上記補正事項4の目的は,限定的減縮に該当すると認められる。

(4)小括

以上のとおり,本件補正前の請求項4ないし11,及び補正前の請求項15についてする補正を含む本件補正は,特許法第17条の2第5項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3 独立特許要件

上記「2 目的要件」において指摘したとおり,本件補正は,特許法第17条の2第5項の規定に違反するものであるが,本件補正後の請求項1に記載された発明(以下,「本件補正発明」という。)は,本件補正前の請求項2に対して,限定的減縮を行ったものを含むものであると認められることから,本件補正発明が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか),以下に検討する。

(1)本件補正発明

本件補正発明は,前記「1 補正の内容」において,補正後の請求項1として引用した,次の記載のとおりのものである。

「データ値を格納するためのデータストアと、
前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示す自明なオペランド・レジスタと、
前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納するように構成されるコンパレータと、
前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニットと、を含むプロセッサであって、
前記計算ユニットは、前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用するように構成される、プロセッサ。」

(2)引用文献

(2-1)引用文献1

ア 本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能とされ,原審の拒絶査定の理由である上記平成24年10月22日付けの拒絶理由通知において引用された文献である,『Shawn McCloud, et al., "A Floating Point Unit For The 68040", Proceedings of 1990 IEEE International Conference on Computer Design: VLSI in Computers and Processors (ICCD'90), IEEE, 17 Sept. 1990, Pages:187-190』(以下,「引用文献1」という。)には,関連する図とともに,以下の技術的事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。)

A 「The '040 FPU is an on chip implementation of the 68881/882 floating point co-processor and conforms to the IEEE binary standard for floating point arithmetic (ANSI-IEEE Std 754-1985 [l]) via a software envelope. The FPU has a three stage pipeline architecture. The first stage, called the Conversion Unit (CU), controls data and instruction movement, Integer Unit (IU) handshakes, operand conversion, and tagging. The second stage, called the Execution Unit (XU), does most of the number crunching. It contains a 64x8-bit multiplier, a 67-bit adder, and a 67-bit shifter. The third stage, called the Normalization Unit (NU), implements normalization, rounding, and write-backs to the floating point registers (FPR).」(187頁左欄13行?同頁右欄5行)
(当審訳:68040FPUは,68881/882浮動小数点コプロセッサのチップ上に実装され,ソフトウェア・エンベロープを用いて,浮動小数点演算のIEEEバイナリ規格(ANSI-IEEE754-1985[L])に準拠している。FPUは,3段階のパイプライン・アーキテクチャを有する。第1段階は,変換ユニット(CU)と呼ばれ,データや移動命令の制御,整数ユニット(IU)ハンドシェーク,オペランド変換,タグ付けを行う。第2段階は,実行ユニット(XU)と呼ばれ,複雑な計算のほとんどを行う。それには,64×8ビット乗算器,67ビット加算器,及び67ビットシフト回路が含まれている。第3段階は,正規化ユニット(NU)と呼ばれ,浮動小数点レジスタ(FPR)への正規化,丸め,及びライトバックを実装する。)

B 「The FPU implements all 68881/882 user-visible registers including the FP control register (FPCR), FP Status Register (FPSR), FP Instruction Address Register (FPIAR), and 8 FP Data Registers (FPR). The 8 FPRs are each 80-bits with a 3-bit tag and 1-bit dirty register. The register set is dual-ported which allows concurrent CU read or writes with NU writes. Register dependencies are scoreboarded by the dirty bits and the CU will stall if a required operand is listed as dirty.」(188頁右欄16?23行)
(当審訳:FPUは,すべての68881/882ユーザから見えるレジスタを実装し,当該レジスタは,FP制御レジスタ(FPCR),FPステータスレジスタ(FPSR),FP命令アドレスレジスタ(FPIAR),及び8つのFPデータレジスタ(FPR)を含んでいる。8つのFPRは,それぞれ,3ビットのタグと1ビットのダーティレジスタを備えた80ビットからなる。レジスタセットは,デュアルポートで,NUの書き込みと同時にCUの読み書きを可能にする。レジスタ依存関係は,ダーティビットによってスコアボードされ,必要なオペランドがダーティと表示されている場合は,CUが停止する。)

C 「In keeping with the philosophy begun with the 68881/882, all operations within the FPU are performed in extended precision. The CU accepts data in byte, word, longword, bcd, single, double, and extended precisions. It converts data to extended precision (if necessary), and tags the data. This tagging is used to determine whether the case is trivial, (e.g. multiplication by zero), and shorten the instruction latency by forcing trivial results. Input data is tagged as normal, zero, infinity, NaN, or unnormalized/unnormalized.」(189頁左欄22?30行)
(当審訳:68881/882で始まった原理に沿って,FPU内のすべての演算が拡張精度で実行される。 CUは,バイト,ワード,ロングワード,BCD,シングル,ダブル,および拡張精度のデータを受け入れる。それは,(必要な場合)拡張精度にデータを変換し,そのデータにタグ付けする。このタグ付けは,当該ケースが自明であるか否か(例えばゼロによる乗算)を判断するために使用され,自明な結果を強要することで,命令のレイテンシーを短縮する。入力データは,標準,ゼロ,無限大,NaN,あるいは非正規としてタグ付けされる。)

D 「The XU is the second stage in the FPU pipeline and performs all numerically intensive operations. Only nontrivial operations, such as addition of normal data types, are performed in the XU; most trivial cases, such as multiplication by 0 or addition of 0, operations with infinities, NANs, and all operations on unnormalized data, are handled entirely in the CU. The XU contains a 67-bit mantissa adder, 64x8 multiplier array, bidirectional 67-bit shifter, and autosticky and leading-zero-detect logic. All normalization, exception checking, rounding, and tagging result data is performed within the NU, rather than in the XU. This evens out the latency of the three pipe stages for the more frequently used arithmetic operations, allowing for greater overall throughput.」(189頁左欄43行?同頁右欄8行)
(当審訳:XUは,FPUパイプライン内の第2段階であり,すべての数値的に強力な演算を実行する。通常のデータ型の加算のような自明でない演算はXUで実行され,0による乗算や0の加算,無限大の演算,NaN,正規化されていないデータに対するすべての演算といった自明な演算の殆どは,CUで完全に処理される。XUは,67ビットの仮数加算器,64×8ビットの乗算器アレイ,双方向の67ビットシフト回路,及びオートスティッキとゼロ検出誘導ロジックを含む。すべての正規化,例外チェック,丸め,及びタグ付けした結果のデータは,XU内というより,むしろNU内で処理される。これは,より大きな全体のスループットを可能にし,より頻繁に使用される算術演算のための3つのパイプステージのレイテンシーをならす。)

イ ここで,上記引用文献1に記載されている事項を検討する。

(ア)上記Aの「The FPU has a three stage pipeline architecture. The first stage, called the Conversion Unit (CU), controls data・・・operand conversion, and tagging. The second stage, called the Execution Unit (XU), does most of the number crunching(FPUは,3段階のパイプライン・アーキテクチャを有する。第1段階は,変換ユニット(CU)と呼ばれ,データ・・・の制御,・・・オペランド変換,タグ付けを行う。第2段階は,実行ユニット(XU)と呼ばれ,複雑な計算のほとんどを行う)」との記載,上記Bの「The FPU implements・・・registers including・・・8 FP Data Registers (FPR). The 8 FPRs are each 80-bits with a 3-bit tag(FPUは・・・レジスタを実装し,当該レジスタは・・・8つのFPデータレジスタ(FPR)を含んでいる。8つのFPRは,それぞれ,3ビットのタグ・・・を備えた80ビットからなる)」との記載からすると,引用文献1には,
“データの制御,オペランド変換,タグ付け等を行う変換ユニット(CU)と,
複雑な計算を行う実行ユニット(XU)と,
タグビットを含む浮動小数点データレジスタ(FPR)と,
を含むFPU”
が記載されていると解される。

(イ)上記Cの「The CU accepts data・・・It converts data to extended precision (if necessary), and tags the data. This tagging is used to determine whether the case is trivial, (e.g. multiplication by zero), and shorten the instruction latency by forcing trivial results(CUは・・・データを受け入れる。それは,(必要な場合)拡張精度にデータを変換し,そのデータにタグ付けする。このタグ付けは,当該ケースが自明であるか否か(例えばゼロによる乗算)を判断するために使用され,自明な結果を強要することで,命令のレイテンシーを短縮する)」との記載,上記Dの「Only nontrivial operations, such as addition of normal data types, are performed in the XU; most trivial cases, such as multiplication by 0 or addition of 0・・・are handled entirely in the CU(通常のデータ型の加算のような自明でない演算はXUで実行され,0による乗算や0の加算・・・といった自明な演算の殆どは,CUで完全に処理される)」との記載からすると,データに付与されたタグを使用して,自明な演算の場合にはCUで処理され,自明でない演算の場合にはXUで処理されることが読み取れる。
してみると,引用文献1には,
“変換ユニット(CU)は,データを受け入れると,前記データが特定の値であるか否か(例えば,ゼロであるか否か)を示すタグ付けを行い,前記タグを使用して,自明な演算を行うと判断された場合には,実行ユニット(XU)を使用せずに,自明な結果を強要することで,命令のレイテンシーを短縮する”態様
が記載されていると解される。

ウ 以上,(ア)及び(イ)で指摘した事項を踏まえると,引用文献1には,次の発明(以下,「引用発明」という。)が記載されているものと認められる。

「データの制御,オペランド変換,タグ付け等を行う変換ユニット(CU)と,
複雑な計算を行う実行ユニット(XU)と,
タグビットを含む浮動小数点データレジスタ(FPR)と,
を含むFPUであって,
前記変換ユニット(CU)は,データを受け入れると,前記データが特定の値であるか否か(例えば,ゼロであるか否か)を示すタグ付けを行い,前記タグを使用して,自明な演算を行うと判断された場合には,前記実行ユニット(XU)を使用せずに,自明な結果を強要することで,命令のレイテンシーを短縮する,
ことを特徴とするFPU。」

(2-2)引用文献2

ア 本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能とされ,原審の拒絶査定の理由である上記平成24年10月22日付けの拒絶理由通知において引用された文献である,特開昭52-2140号公報(昭和52年1月8日出願公開。以下,「引用文献2」という。)には,関連する図とともに,以下の技術的事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。)

E 「2 特許請求の範囲
汎用レジスタに書き込まれている各データに対応して、該データが1であるか否かの表示を行う表示レジスタを設け、計数ブランチ命令の実行に先立つて該命令で指示されたアドレスにて上記表示レジスタを読み出し、該内容によつて分岐の成功・不成功の判別を行なうことを特徴とする情報処理装置。」

F 「図は本発明の具体例をブロック図で示したものである。
ブロック1は汎用レジスタ(GPR)3の書込みアドレスレジスタ(GWAR)であり、ブロック2はGPR3の書込みデータレジスタ(GWDR)である。バス4はGPR3のモードを指定するパルス(WP)で書き込みモードの時1、読み出しモードの時0である。WP4が1の時,GWAR1で指定するGPR3のアドレスにGWDR2の内容が書き込まれる。
ブロック5は命令レジスタ(IR)であり、ビット0-7には命令コードがセットされる。ブロック6は命令コードより計数ブランチ命令を解読するデコーダである。
点線で囲んだ部分が本発明の特徴とする部分である。ブロック7はGWDR2の内容が1であることを検出するデコーダであり、ブロック8はGPR3に書き込まれている各データに対応して、そのデータが1であれば1を記憶し、1以外の値であれば0を記憶する表示レジスタである。WP4が1の時、表示レジスタ8はGPR3と同時に書き込みモードになり、GWAR1で指定するレジスタ8のアドレスにデコーダ7の出力が書き込まれる。従つてレジスタ8はGPR3の各データの内容が1か否かという情報を常に最新の状態で保持していることになる。」(1頁下右欄20行?2頁上右欄6行)

イ 上記E及びFの記載からすると,引用文献2には,次の技術的事項が記載されているということができる。

“データが格納される汎用レジスタと,当該データが特定の値であるか否かを示す値(本件補正発明の「フラグ」に相当)が格納される表示レジスタを,別々のレジスタ構成として備える”技術。

ウ また,上記Fの「ブロック2はGPR3の書込みデータレジスタ(GWDR)・・・GPR3のモードを指定するパルス(WP)・・・WP4が1の時,GWAR1で指定するGPR3のアドレスにGWDR2の内容が書き込まれる・・・ブロック7はGWDR2の内容が1であることを検出するデコーダであり、ブロック8はGPR3に書き込まれている各データに対応して、そのデータが1であれば1を記憶し、1以外の値であれば0を記憶する表示レジスタ・・・WP4が1の時、表示レジスタ8はGPR3と同時に書き込みモードになり、GWAR1で指定するレジスタ8のアドレスにデコーダ7の出力が書き込まれる」との記載からすると,引用文献2には,次の技術的事項が記載されているということができる。

“書込みデータレジスタから汎用レジスタに書き込む際に,その書込みデータをデコーダが受け入れて当該書込みデータが特定の値であるか否かを判定し,デコーダによる判定結果を表示レジスタに出力する構成を採用することにより,書込みデータを汎用レジスタに書き込みつつ,当該書込みデータが特定の値であるか否かを示す判定結果を表示レジスタに書き込むようにする”技術。

(2-3)引用文献3

本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能とされ,原審の拒絶査定の理由である上記平成24年10月22日付けの拒絶理由通知において引用された文献である,特表2000-506639号公報(平成12年5月30日出願公開。以下,「引用文献3」という。)には,関連する図とともに,以下の技術的事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。)

G 「第1図は、プロセッサ105上で実行されるオペレーティング・システム132が記憶装置110に記憶されていることも示している。もちろん、記憶装置110は好ましくは、追加ソフトウェア(図示せず)を含む。第1図は、プロセッサ105が浮動小数点装置135と浮動小数点状態レジスタ155とを含む(本明細書では、「浮動小数点」を示すために表記「FP」を使用する)ことも示している。もちろん、プロセッサ105は、本発明を理解するうえで必要とされない追加回路を含む。
浮動小数点装置135は、浮動小数点データを記憶するために使用され、1組の浮動小数点レジスタ(浮動小数点レジスタ・ファイルとも呼ぶ)145と、1組のタグ150と、浮動小数点状態レジスタ155とを含む。1組の浮動小数点レジスタ145は、R0ないしR7(本明細書では、浮動小数点レジスタの物理的位置を示すために表記Rnを使用している)で示された8つのレジスタを含む。この8つのレジスタはそれぞれ、80ビット幅であり、符号フィ-ルド(ビット79)と、指数フィールド(ビット[78:64])と、小数部フィールド(ビット[63:0])とを含む。浮動小数点装置135は1組の浮動小数点レジスタ145をスタックとして操作する。言い換えれば、浮動小数点装置135はスタック参照レジスタ・ファイルを含む。1組のレジスタをスタックとして操作すると、動作は、1組の浮動小数点レジスタ145内のレジスタの物理的位置ではなくスタックの1番上の浮動小数点レジスタを参照することによって実行される(本明細書では、スタックの1番上の浮動小数点レジスタに対する論理浮動小数点レジスタnの相対位置を示すために表記STnを使用する)。浮動小数点状態レジスタ155は、1組の浮動小数点レジスタ145内のどのレジスタが現在、浮動小数点スタックの1番上にあるかを識別するトップ・オブ・スタック・フィールド160を含む。第1図では、トップ・オブ・スタック表示は、物理位置R4にあるレジスタ165をスタックの1番上のレジスタとして識別している。
1組のタグ150は8つのタグを含み、単一のレジスタに格納される。各タグは、それぞれの異なる浮動小数点レジスタに対応し、2つのビットを備える。第1図に示したように、タグ170はレジスタ165に対応する。タグは、そのタグが対応する浮動小数点レジスタの現在の内容に関する情報を識別する。すなわち、00=有効、01=零、10=特殊、11=空である。これらのタグは、空レジスタ位置と非空レジスタ位置を区別するために浮動小数点装置135によって使用される。したがって、タグは、11で示される空と、00、01、10のうちの1つで示される非空の2つの状態を識別するともみることができる。」(23頁8行?24頁12行)

(2-4)引用文献4

本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能とされ,原審の拒絶査定の理由である上記平成24年10月22日付けの拒絶理由通知において引用された文献である,『「Pentium Pro ファミリ・ディベロパーズ・マニュアル 中巻:プログラマーズ・リファレンス・マニュアル」,初版,インテルジャパン株式会社,1996年,Pages:7-7?7-23』(以下,「引用文献4」という。)には,関連する図とともに,以下の技術的事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。)

H 「7.3.6. FPUタグ・ワード

この16ビットのタグ・ワード(図7-11を参照)は、FPUデータ・レジスタ・スタックの8レジスタのそれぞれの内容を示す(各レジスタに2ビット・タグが1つずつ対応)。これらのタグ・コードは、レジスタの内容が有効な数値、ゼロ、特殊な浮動小数点数値(NaN、無限大、デノーマル、またはサポートされていない形式)のどれであるか、または空であるかどうかを示す。FPUタグ・ワードは、FPU内のFPUタグ・ワード・レジスタにキャッシュされている。FINIT/FNINIT命令かFSAVE/FNSAVE命令でFPUを初期化すると、FPUタグ・ワードはFFFFHにセットされ、すべてのFPUデータ・レジスタが空としてマーク付けされる。」(7-19頁7?14行)

(3)対比

本件補正発明と引用発明とを対比する。

ア 引用発明の「FPU」は,浮動小数点演算を実施するプロセッサであるから,本件補正発明の「プロセッサ」に対応するものといえる。

イ 引用発明の「浮動小数点データレジスタ(FPR)」は,データを格納するためのものであることから,本件補正発明の「データ値を格納するためのデータストア」に相当する。

ウ 引用発明の「タグ」は,入力されたデータが特定の値であるか否か(例えば,ゼロであるか否か)を示すものであることから,本件補正発明の「フラグ」に相当する。

エ
(ア)引用発明の「タグビットを含む浮動小数点データレジスタ(FPR)」からすると,タグ付けの結果は,レジスタが含むタグビットとして格納されるものと解される。
(イ)してみると,引用発明と本件補正発明とは,“入力されたデータ値に対する少なくとも一つのフラグを格納するレジスタ”を含む点で共通するといえる。

オ
(ア)引用発明の「変換ユニット(CU)」は,タグを使用して,自明な演算を行うと判断された場合に,自明な演算を強要(実施)するものであることから,本件補正発明の「計算ユニット」に対応するものといえる。
(イ)してみると,引用発明と本件補正発明とは,プロセッサが,“データストアから少なくとも一つのデータを取り込む演算を実施する計算ユニット”を含む点で共通するといえる。

カ
(ア)引用発明の「データを受け入れると,前記データが特定の値であるか否かを示すタグ付けを行い,前記タグを使用して,自明な演算を行うと判断された場合には,自明な結果を強要することで,命令のレイテンシーを短縮する」とは,タグが特定の値(自明なオペランド)であることを示す場合に,当該特定の値(自明なオペランド)を使用することで,命令のレイテンシーを短縮するように構成されていることに他ならない。
(イ)また,本件補正発明の「自明なオペランド・レジスタの内容を使用する」とは,自明なオペランドを使用することに他ならない。
(ウ)してみると,引用発明と本件補正発明とは,“計算ユニットは、少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランドを使用するように構成される”点で共通するといえる。

キ 以上から,本件補正発明と引用発明とは,以下の点で一致し,また,以下の点で相違する。

[一致点]

「データ値を格納するためのデータストアと,
入力されたデータ値に対する少なくとも一つのフラグを格納するレジスタと,
前記データストアから少なくとも一つのデータを取り込む演算を実施する計算ユニットと,を含むプロセッサであって,
前記計算ユニットは、前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランドを使用するように構成される,プロセッサ。」

[相違点1]

フラグを格納するレジスタに関して,本件補正発明が,「前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示す自明なオペランド・レジスタ」であるのに対して,引用発明は,入力されたデータに対して,該データが特定の値であるか否かを示すタグ付けを行うものであるが,当該付与されたタグは,データと同一のレジスタ(浮動小数点データレジスタ(FPR))に格納されるものである点。

[相違点2]

本件補正発明のプロセッサが,「前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納するように構成されるコンパレータ」を含むものであるのに対して,引用発明のFPUは,入力されたデータに対して,該データが特定の値であるか否かを示すタグ付けを行うものではあるが,当該タグ付けがどのような構成で行われるかまでは明記されていない点。

[相違点3]

計算ユニットの処理に関して,本件補正発明が,「前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用する」ものであるのに対して,引用発明は,データが特定の値であるか否か(例えば,ゼロであるか否か)を示すタグ付けを行い,前記タグを使用して,自明な演算を行うと判断された場合には,自明な結果を強要するものである点。

(4)判断

上記相違点1ないし相違点3について検討する。

ア 相違点1について

(ア)引用文献2(上記E及びF等参照)にも記載されるように、“データが格納される汎用レジスタと,当該データが特定の値であるか否かを示す値(本件補正発明の「フラグ」に相当)が格納される表示レジスタを,別々のレジスタ構成として備える”技術は,本願の優先日前において,周知技術であった。
(イ)また,引用文献3(上記G等参照)及び引用文献4(上記H等参照)にも,浮動小数点数が格納される浮動小数点レジスタ(引用文献3では「浮動小数点レジスタ145」,引用文献4では「FPUデータ・レジスタ」)と,当該浮動小数点数が特定の値であるか否かを示すことができるタグが格納されるタグレジスタ(引用文献3では「タグ150」,引用文献4では「FPU・タグ・ワード・レジスタ」)を,別々のレジスタ構成として備えることが示されている。
(ウ)してみると,引用発明における入力されたデータや当該データに付されるタグを格納するレジスタに関して,引用文献2ないし4に記載されているような別々のレジスタ構成を用いる手法を適用すること,すなわち上記相違点1に係る構成とすることは,当業者が必要に応じて,適宜採用し得る設計的事項にすぎない。

イ 相違点2について

(ア)引用文献2(上記F等参照)に記載されるように,“書込みデータレジスタから汎用レジスタに書き込む際に,その書込みデータをデコーダが受け入れて当該書込みデータが特定の値であるか否かを判定し,デコーダによる判定結果を表示レジスタに出力する構成を採用することにより,書込みデータを汎用レジスタに書き込みつつ,当該書込みデータが特定の値であるか否かを示す判定結果を表示レジスタに書き込むようにする”技術は,本願の優先日前において,周知技術であったところ,当該引用文献2における「デコーダ」は,本件補正発明における「コンパレータ」と同様の役割を果たすものといえる。
(イ)そして,本件補正発明における「フラグ」と同様の役割を果たす「タグ」をデータに付随させるという技術的思想が開示されている引用発明において,引用文献2に接した当業者であれば,引用文献2における「デコーダ」の手法を引用発明におけるタグの生成と格納のために転用するよう想到することに何ら困難性は認められない。
(ウ)してみると,引用発明のFPUにおいても,タグの生成と格納のために,引用文献2における「デコーダ」のようなものを含む構成とすること,すなわち上記相違点2に係る構成とすることは,当業者が容易に想到し得たことである。

ウ 相違点3について

(ア)上記「(3)対比」のカで検討したように,引用発明と本件補正発明とは,“少なくとも一つのフラグ(タグ)が自明なオペランドであることを示す場合に、前記自明なオペランドを使用するように構成される”点で共通する。
(イ)そして,上記「ア 相違点1について」で検討したように,データとフラグ(タグ)を格納するレジスタとして,別々のレジスタ構成を採用することは,当業者が必要に応じて,適宜採用し得る設計的事項にすぎないものである。
(ウ)してみると,引用発明においても,データとタグを別々のレジスタに格納する構成を採用し,当該タグの内容が自明なオペランドであることを示す場合に,当該タグの内容を使用するように構成すること,すなわち上記相違点3に係る構成とすることは,当業者が容易に想到し得たことである。

エ 小括

上記で検討したごとく,相違点1ないし相違点3に係る構成は,いずれも当業者が容易に想到し得たものであり,そして,これらの相違点を総合的に勘案しても,本件補正発明の奏する作用効果は,上記引用発明及び周知技術の奏する作用効果から予測される範囲内のものにすぎず,格別顕著なものということはできない。

したがって,本件補正発明は,上記引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができない。

4 むすび

上記「2 目的要件」で指摘したとおり,本件補正は,特許法第17条の2第5項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

また,上記「3 独立特許要件」で指摘したとおり,補正後の請求項1に記載された発明は,特許出願の際独立して特許を受けることができるものではないから,本件補正は,特許法第17条の2第6項の規定により準用する特許法第126条第7項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

よって,補正却下の決定の結論のとおり決定する。


第3 本件審判請求の成否について

1 本願発明の認定

平成25年8月30日付けの手続補正は上記のとおり却下されたので,本願の請求項1に係る発明(以下,「本願発明」という。)は,平成25年4月3日付け手続補正書の特許請求の範囲の請求項1に記載された事項により特定される,以下のとおりのものである。

「データ値を格納するためのデータストアと、
前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示すレジスタと、
前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行するように構成されるコンパレータと、
を含むプロセッサであって、
前記プロセッサは、命令の実行において自明なオペランド・レジスタを使用するように構成される、プロセッサ。」

2 引用文献

原査定の拒絶の理由に引用された,引用文献及びその記載事項は,前記「第2 平成25年8月30日付けの手続補正についての補正却下の決定」の「3 独立特許要件」の「(2)引用文献」に記載したとおりである。

3 対比・判断

本願発明は,前記「第2 平成25年8月30日付けの手続補正についての補正却下の決定」の「3 独立特許要件」で検討した本件補正発明から,実質的に,本件補正発明における「前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納するように構成されるコンパレータ」及び「前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用するように構成される」の下線部の限定を省いたものといえる。

そうすると,本願発明の構成要件を全て含み,更に特定の限定を施したものに相当する本件補正発明が,上記「第2 平成25年8月30日付けの手続補正についての補正却下の決定」の「3 独立特許要件」の「(3)対比」及び「(4)判断」に記載したとおり,引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,上記特定の限定を省いた本願発明も同様の理由により,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものである。

4 むすび

以上のとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないものであるから,その余の請求項に係る発明について検討するまでもなく,本願は拒絶すべきものである。

よって,結論のとおり審決する。
 
審理終結日 2015-03-20 
結審通知日 2015-03-24 
審決日 2015-04-06 
出願番号 特願2009-553164(P2009-553164)
審決分類 P 1 8・ 121- Z (G06F)
P 1 8・ 572- Z (G06F)
P 1 8・ 573- Z (G06F)
P 1 8・ 571- Z (G06F)
P 1 8・ 575- Z (G06F)
最終処分 不成立  
前審関与審査官 清木 泰  
特許庁審判長 石井 茂和
特許庁審判官 田中 秀人
小林 大介
発明の名称 自明な算術演算を利用するプロセッサ  
代理人 藤田 和子  

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