• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H03B
管理番号 1305909
審判番号 不服2013-13937  
総通号数 191 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-11-27 
種別 拒絶査定不服の審決 
審判請求日 2013-07-19 
確定日 2015-09-24 
事件の表示 特願2010-525791「調整可能な周波数を備える信号発生器」拒絶査定不服審判事件〔平成21年 3月26日国際公開、WO2009/038587、平成22年12月24日国内公表、特表2010-541320〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯及び本願発明

1.手続の経緯
本願は,平成19年(2007年)9月24日(優先権主張 平成19年(2007年)9月21日 米国,同日 米国,同日 米国)を国際出願日とする出願であって,平成24年1月26日付けで拒絶理由(1)が通知され,同年7月20日付けで意見書(1)とともに手続補正書(1)の提出がなされ,平成25年3月14日付けで拒絶査定され,同年7月19日付けで拒絶査定不服審判の請求と同時に手続補正(2)がなされ,平成26年7月23日付けで拒絶理由(2)を当審から通知し,同年10月7日付けで意見書(2)とともに手続補正書(3)の提出がなされたものである。

2.本願発明
本願の請求項1に係る発明は,平成26年10月7日付け手続補正書(3)の特許請求の範囲の請求項1に記載(下線は請求人が付与。)された事項により特定される次のとおりのものである。

【請求項1】
発振信号を提供する装置であって、
前記発振信号を提供する発振回路と、
制御信号に基づいて、キャパシタンス、インダクタンス、またはキャパシタンスおよびインダクタンスの可変量を前記発振回路に接続するリアクタンス回路と、
前記発振信号の周波数における一時的な変更を引き起こすために、前記制御信号を第1信号値から第2信号値に一時的に変化させる制御回路と、を具備し、
前記制御回路は、トラッキングループにおいて実装され、前記トラッキングループは、別の信号の位相および周波数、位相、周波数を追跡するために、前記発振信号の位相および周波数、位相、周波数を調整し、
前記リアクタンス回路は、前記制御信号に基づくキャパシタンスの前記可変量を提供する可変容量性素子、前記制御信号に基づくインダクタンスの前記可変量を提供する可変誘導性素子、または、前記制御信号に基づくキャパシタンスおよびインダクタンスの前記可変量を提供する可変容量性および誘導性素子を具備し、
前記制御回路は、前記制御信号の大きさによって前記発振信号の位相をスキューするために前記発振信号の期間内で前記制御信号を一時的に変化させ、
パルスストリームのそれぞれの位相情報をエントリとして記憶するルックアップテーブルをさらに具備し、前記パルスストリームのうちの任意の1つからパルスを受信することを決定する場合はいつでも、前記エントリのうちの1つにアクセスする装置。


第2 当審から通知した「拒絶理由(2)」

当審から通知した「拒絶理由(2)」(平成26年7月23日付け)の内容は次のとおり(下線は当審が付与)。

本件出願の下記の請求項に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

○請求項1に係る発明について
1.引用例及び周知例
(1)引用例
本願の優先日前に頒布された国際公開第2005/112265号(2005年(平成17年)11月24日国際公開。以下,「引用例」という。)には,図面とともに次の事項が記載(下線は当審が付与。)されている。

ア 「[0009] この発明は、低コストで、しかも、出力するクロック信号の周波数変動が小さいPLL回路を得ることを目的とする。
課題を解決するための手段
[0010] この発明に係るフェイズ・ロックド・ループ(PLL)回路は、基準クロック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信号との位相を比較し、位相差に応じて3つの電圧レベルを持つ00矩形波信号を生成して出力する位相比較器と、
位相比較器から出力される矩形波信号を入力して、矩形波信号の電圧レベルをシフトして、この電圧レベルをシフトさせた矩形波信号を出力するレベルシフタと、
レベルシフタから出力される矩形波信号を入力し、その矩形波信号の電圧レベルに応じた周波数のクロック信号を出力する電圧制御発振器(VCO)と、
VCOから出力されるクロック信号をN分周(Nは自然数)した信号を比較クロック信号として上記位相比較器に帰還する分周器とを備えたことを特徴とする。
[0011] 上記位相比較器は、基準クロック信号と比較クロック信号との位相の比較を、基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの3値を持つ矩形波信号を生成することを特徴とする。
[0012] 上記位相比較器は、比較クロック信号に位相遅れの位相差がある場合、高電圧レベルの矩形波信号の時間幅を位相差に比例させて高電圧レベルの矩形波信号を生成し、比較クロック信号に位相進みの位相差がある場合、低電圧レベルの矩形波信号の時間幅を位相差に比例させて低電圧レベルの矩形波信号を生成し、位相差なしの場合には、高電圧レベルの矩形波信号と低電圧レベルの矩形波信号とを出力せず基準レベルの信号を出力することを特徴とする。
[0013] 上記レベルシフタは、位相比較器から出力される高電圧レベルの矩形波信号の電圧値と低電圧レベルの矩形波信号の電圧値と基準レベルの電圧値との3つの電圧値を、VCOを制御する電圧値に変換することを特徴とする。」

イ 「発明を実施するための最良の形態
[0021] 実施の形態1.
以下、この発明の実施の形態1のPLL(Phase Locked Loop)回路100を図に基づいて説明する。PLL回路とは、位相同期ループなどとも呼ばれ、入力信号と位相のズレのない出力信号を生成する回路のことである。
[0022] 図1において、入力端子1は、基準クロック信号FRを入力する端子である。
[0023] 位相比較器2は、入力された2つの信号の位相比較を実行し、その位相差に合わせて、位相差検出信号PDを出力する。位相比較器2は、高電圧(以下、H)レベル矩形波信号と低電圧(以下、L)レベル矩形波信号とを出力する。位相比較器2は、位相差に合わせて、Hレベル矩形波信号の時間幅、または、Lレベル矩形波信号の時間幅が、位相差に比例した矩形波を位相差検出信号PDとして出力する。位相比較器2は、位相差なしの場合、基準レベル電圧を出力する。
[0024] レベルシフタ3は、位相比較器2からの位相差検出信号PDの信号波形が矩形を保持するように働く波形整形器である。
[0025] 電圧制御発振器(VCO:Voltage Controlled Oscillator)4は、制御端子を有し、制御端子に加える直流信号DCの直流電圧によって発振周波数を変化させることができる発振器である。ここで、VCO4は、基準クロック信号のN倍(Nは自然数)の周波数の発振クロック信号CLを発生させる発振器である。
[0026] 分周器5は、発振クロック信号CLを1/Nに分周して比較クロック信号FPを位相比較器2へ出力するクロック分周器である。
[0027] 出力端子6は、発振クロック信号CLを出力する端子である。」

ウ 「[0035] 図3は、VCO4の電圧-周波数特性を示す図である。
[0036] 図3において、横軸はVCO4への直流信号DCの入力電圧vである。入力電圧vは、0ボルトからVccボルトまでの値をとる。
[0037] 縦軸は、VCO4からの発振クロック信号CLの出力周波数fである。ここで、周波数f_(0)を基準クロック信号FRの周波数f_(r)の1/Nの周波数とする。入力電圧vが0ボルトのとき出力周波数fは周波数f_(0)-dfとなる。しかし、入力電圧vがVccボルトのとき出力周波数fは周波数f_(0)+dfとはならない。しかし、前述したV_(H),V_(L)を適切に選択すると、以下のようになる。
[0038] V_(n)は、出力周波数fが周波数f_(0)となる基準電圧である。
[0039] V_(L)は、出力周波数fが周波数f_(0)-Δfとなる低電圧である。
[0040] V_(H)は、出力周波数fが周波数f_(0)+Δfとなる高電圧である。
[0041] ここで、3つの電圧レベルの関係は、V_(H)>V_(n)>V_(L)である。但し、V_(H)-V_(n)=V_(n)-V_(L)とは限らない。
[0042] 図3において、出力周波数fが周波数f_(0)からの周波数変化分は、入力電圧vの関数g(v)となるとすると、図3の特性グラフより、
g(V_(H))=-g(V_(L))=Δf、g(V_(n))=0
となることが明らかである。
[0043] 即ち、
Δf=G(Gは定数)
である。
[0044] レベルシフタ3は、以上のようなV_(H),V_(n),V_(L)を発生させるように予めレベル設定されている。即ち、レベルシフタ3は、そのHレベル出力に対応するVCOの出力周波数と基準電圧のクロック周波数との差(Δf)と、Lレベル出力に対応するVCOの出力周波数と基準電圧のクロック周波数との差(-Δf)とが、絶対値は等しくて符号が異なるようにレベル設定されている。
[0045] なお、定常状態での発振クロック信号CLの周波数の関係は、
発振クロック信号CLの周波数をf_(0)、基準クロック信号FRの周波数をf_(r)、比較クロック信号FPの周波数をfpとすると、
f_(0)=N×fr,fr=fp
である。
[0046] 図4は、位相比較器2、及び、レベルシフタ3の基本動作概念を示す図である。
[0047] 横軸は、時間を示す。縦方向は、基準クロック信号FRの信号波形と、比較クロック信号FPの信号波形と、位相比較器2からの位相差検出信号PDの出力波形と、レベルシフタ3からの直流信号DCの電圧、即ち、VCO4への入力電圧vを示す。
[0048] 図4では、比較クロック信号FPと基準クロック信号FRとがθだけ位相がずれている場合を示している。位相比較器2ではこの位相差θを検出する。-θは、比較クロック信号FPの位相の遅れを示す。+θは、比較クロック信号FPの位相の進みを示す。
[0049] 位相比較器2は、位相の遅れがある場合、位相を進ませるため(SW1をONにするため)、時刻t1からt2まで電圧Vccの矩形波信号を出力する。レベルシフタ3は、電圧Vccの矩形波信号を入力して、SW1をONにして、電圧をVHに変更して直流信号DCを出力する。このような操作がn(nは自然数)周期目までの位相差θ_(n)(nは自然数)についても順次実施されて、n周期目の時刻t3で位相が一致する(図4はn=1の場合)。
[0050] 位相比較器2は、位相が合っている場合、電圧Vcc/2の信号を出力する。レベルシフタ3は、電圧Vcc/2の信号を入力して、SW1とSW2をOFFにして、電圧をV_(n)に変更して直流信号DCを出力する。或いは、SW1とSW2のOFFを維持して、電圧をV_(n)に維持した直流信号DCを信号を出力する。
[0051] 位相比較器2は、位相の進みがある場合、位相を遅らせるため(SW2をONにするため)、時刻t4からt5まで電圧0(GND)の矩形波信号を出力する。レベルシフタ3は、電圧0の矩形波信号を入力して、SW2をONにして、電圧をVLに変更して直流信号DCを出力する。このような操作がn(nは自然数)周期目までの位相差θ_(n)(nは自然数)についても順次実施されて、n周期目の時刻t6で位相が一致する(図4はn=1の場合)。
[0052] 図5は、位相比較器2で比較クロック信号FPが基準クロック信号FRよりθだけ位相がずれているのを検出した場合の検出信号波形を示す図である。
[0053] 図5において、横軸は、時間を示す。縦方向は、直流信号DCの電圧、即ち、VCO4への入力電圧vの電圧レベルを示す。
[0054] Tは、基準クロック信号FRの1周期の時間である(T=1/fr)。
[0055] V_(n)は、基準となる基準電圧である。V_(n)は、図3と図4のV_(n)と同じものである。
[0056] V_(L)は、Lレベル部分となる低電圧である。V_(L)は、図3と図4のVLであり、V_(L)は位相を遅らせる信号である。
[0057] V_(H)は、Hレベル部分となる高電圧である。V_(H)は、図3と図4のV_(H)であり、V_(H)は位相を進める信号である。
[0058] V_(H)は凸形、V_(L)は凹形の矩形波信号を形成している。
[0059] 図5において、V_(H)は、1周期の中央(半周期目、即ち、T/2)から立ち上がり(θ/2π)Tの期間だけ高電圧となって、その後、基準電圧に戻っている。
[0060] V_(L)は、1周期の中央(T/2)から(θ/2π)Tの期間だけ前から低電圧となって、その後、1周期の中央(T/2)で基準電圧に戻っている。
[0061] 図4では、V_(H)とV_(L)は、位相のずれた場所と同じ場所に出力されているが、図5のように、位相比較器2がT/2を中心にして位相差検出信号PDを出力することにより、T/2を中心にしてV_(H)とV_(L)が出力され、1周期Tの中で確実に位相の調整をすることができる。
[0062] V_(H)とV_(L)との時間幅は、(θ/2π)Tの期間である。即ち、V_(H)とV_(L)との時間幅は、位相差θに比例している。このため、(θ/2π)Tの期間だけ発振クロック信号CLの周波数f_(0)+Δf、又は、f_(0)-Δfの周波数になり、その結果、発振クロック信号CLの位相は、θに比例した量だけ進まされ、又は、θに比例した量だけ遅らされることになる。」

以上の記載によれば,引用例には,次の発明(以下,「引用発明」という。)が記載されているといえる。

入力信号と位相のズレのない出力信号を生成するPLL(Phase Locked Loop)回路であって,
基準クロック信号を入力する入力端子と,
基準クロック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信号との位相を比較し,位相差に応じて3つの電圧レベルを持つ矩形波信号を生成して出力する位相比較器と,
位相比較器から出力される矩形波信号を入力して,矩形波信号の電圧レベルをシフトして,この電圧レベルをシフトさせた矩形波信号を出力するレベルシフタと,
レベルシフタから出力される矩形波信号を入力し,その矩形波信号の電圧レベルに応じた周波数のクロック信号を出力する電圧制御発振器(VCO)と,
VCOから出力されるクロック信号をN分周(Nは自然数)した信号を比較クロック信号として上記位相比較器に帰還する分周器と,
発振クロック信号を出力する出力端子と,を備え,
定常状態での発振クロック信号CLの周波数の関係は,発振クロック信号CLの周波数をf_(0),基準クロック信号FRの周波数をfr,比較クロック信号FPの周波数をfpとすると,f_(0)=N×fr,fr=fpであり,
前記位相比較器は,基準クロック信号と比較クロック信号との位相の比較を,基準クロック信号の周期毎に実行し,
前記位相比較器は,比較クロック信号に位相遅れの位相差がある場合,高電圧レベルの矩形波信号の時間幅を位相差に比例させて高電圧レベルの矩形波信号を生成し,比較クロック信号に位相進みの位相差がある場合,低電圧レベルの矩形波信号の時間幅を位相差に比例させて低電圧レベルの矩形波信号を生成し,位相差なしの場合には,高電圧レベルの矩形波信号と低電圧レベルの矩形波信号とを出力せず基準レベルの信号を出力するものであり,
前記位相比較器は,位相の遅れがある場合,位相を進ませるため,電圧Vccの矩形波信号を出力し,前記レベルシフタは,電圧Vccの矩形波信号を入力して,電圧をV_(H)に変更して直流信号DCを出力し,
前記位相比較器は,位相が合っている場合,電圧Vcc/2の信号を出力し,前記レベルシフタは,電圧Vcc/2の信号を入力して,電圧をVnに変更して直流信号DCを出力し,或いは,電圧をV_(n)に維持した直流信号DCを信号を出力し,
前記位相比較器は,位相の進みがある場合,位相を遅らせるため,電圧0(GND)の矩形波信号を出力し,前記レベルシフタは,電圧0の矩形波信号を入力して,電圧をV_(L)に変更して直流信号DCを出力し,
前記V_(H)は凸形,前記V_(L)は凹形の矩形波信号を形成し,
前記V_(H)は,1周期の中央(半周期目,即ち,T/2。ただし,Tは基準クロック信号FRの1周期の時間)から立ち上がり(θ/2π)T(ただし,θは比較クロック信号FPと基準クロック信号FRとの位相差)の期間だけ高電圧となって,その後,基準電圧V_(n)に戻り,
前記V_(L)は,1周期の中央(T/2)から(θ/2π)Tの期間だけ前から低電圧となって,その後,1周期の中央(T/2)で基準電圧V_(n)に戻り,
前記V_(H)と前記V_(L)の時間幅(θ/2π)Tは位相差θに比例し,(θ/2π)Tの期間だけ発振クロック信号CLの周波数f_(0)+Δf,又は,f_(0)-Δfの周波数になり,その結果,発振クロック信号CLの位相は,θに比例した量だけ進まされ,又は,θに比例した量だけ遅らされることになる,
PLL回路。

(2)周知例
本願の優先日前に発行された実願平3-109760号(実開平5-53330号)の願書に最初に添付した明細書及び図面の内容を記録したCD-ROM(1993年(平成5年)7月13日発行。以下,「周知例」という。)には,図面とともに次の事項が記載(下線は当審が付与。)されている。

ア 「 【0002】
【従来の技術】
図2は、従来のこの種の回路を示すブロック図で、図において、1は基準発振回路、2は位相比較回路、3は低域通過ろ波回路(以下、LPFと略記する)、4aは電圧制御発振回路(以下、VCOと略記する)であり、このVCO4aは、発振回路40、可変容量ダイオード41、直流阻止用キャパシタ42、高周波阻止用インピーダンス43で構成されている。
また、8は可変分周回路で、その分周比Nは後述するチャネル指定信号により当該チャネルに応じた値に設定される。9は出力端子である。
【0003】
次に動作について説明する。出力端子9の周波数Fが可変分周回路8により分周されてF/Nの周波数となり、位相比較回路2で基準発振回路1の出力周波数fとの間の位相差が検出され、その大きさに比較した直流電圧が可変容量ダイオード41の直流バイアス電圧として加える。
基準発振回路1の出力周波数fは、水晶発振子などによって制御された正確な周波数から適当に分周して得る。可変容量ダイオード41の静電容量は、そのバイアス電圧によって変化し、この静電容量の変化によって発振周波数Fが変化し、F/N=fになるようなフィードバック制御が行われる。
この符号(2)-(3)-(4a)-(8)-(2)で示す回路のフィードバック制御ループを位相ロックループ(PLL)回路という。」

イ 図2は,位相ロックループ(PLL)回路のブロック図であり,電圧制御発振回路VCO4aは,発振回路40、可変容量ダイオード41、直流阻止用キャパシタ42、高周波阻止用インピーダンス43で構成されること,可変容量ダイオード41は,アノードが接地され,カソードが高周波阻止用インピーダンス43を介してLPFに接続されるとともに,直流阻止用キャパシタ42を介して発振回路40に接続されること,が記載されているといえる。

上記記載を技術常識に照らすと次のことがいえる。

・LPFから高周波阻止用インピーダンス43を介して可変容量ダイオード41に加えられる「直流電圧」は,電圧制御発振回路VCO42aの発振周波数Fを変化させるためのものであるから,「制御信号」といえる。

・発信回路40に接続される「可変容量ダイオード41」及び「直流阻止用キャパシタ42」は,「リアクタンス回路」を構成しているといえる。

・「可変容量ダイオード41」は,LPFから高周波阻止用インピーダンス43を介して「直流電圧」が直流バイアス電圧として加えられることで,その静電容量が変化するから,「制御信号に基づくキャパシタンスの可変量を提供する可変容量性素子」といえる。

以上から,周知例は,次の技術(以下,「周知技術」という。)を開示しているといえる。

「制御信号に基づいてキャパシタンスの可変量を提供する可変容量性素子を具備し,該キャパシタンスの可変量を発振回路に接続するリアクタンス回路を備えた電圧制御発振回路」技術。

2.当審の判断
(1)対比
請求項1に係る発明(以下,「本願第1発明」という。)と引用発明を比較すると,次のことがいえる。

・引用発明の「PLL回路」は,電圧制御発振器から出力される発振クロック信号を出力端子から出力するから,「発振信号を提供する装置」といえる。

・引用発明の「電圧制御発振器(VCO)」が「発振回路」を有することは技術常識である。

・引用発明において,レベルシフタから出力される「直流信号」は,その電圧レベルによって,電圧制御発振器の周波数を制御しているから,本願発明における「制御信号」に相当する。
また,引用発明における「直流信号」の電圧値「V_(n)」は,本願発明における「第1信号値」に相当し,引用発明における「直流信号」の電圧値「V_(H)」(または「V_(L)」)は,本願発明における「第2信号値」に相当する。
また,引用発明における「直流信号」は,(θ/2π)Tの期間だけ「V_(H)」(または「V_(L)」)となって,その後,基準電圧「V_(n)」に戻るものであるから,「第1信号値から第2信号値に一時的に変化」しているといえる。
また,引用発明における「直流信号」によって,電圧制御発振器の発振クロック信号の周波数は,(θ/2π)Tの期間だけf_(0)+Δf(またはf0-Δf)の周波数になるから,上記「直流信号」は「発振信号の周波数における一時的な変更を引き起こす」といえる。
また,引用発明において,上記「直流信号」は,「位相比較器」が基準クロック信号と比較クロック信号との位相差に応じて3つの電圧レベルを持つ矩形波信号を生成して出力し,「レベルシフタ」が位相比較器から出力される該矩形波信号を入力して、矩形波信号の電圧レベルをシフトすることで出力されるから,該「位相比較器」及び「レベルシフタ」は,上記「直流信号」を「第1信号値から第2信号値に一時的に変化させる制御回路」を構成しているといえる。

・引用発明における「基準クロック信号」は,PLL回路によって生成される「発振クロック信号」及び「比較クロック信号」とは異なり,入力端子から入力される信号であるから,「別の信号」であるといえる。
また,引用発明における「PLL回路」は,「発振クロック信号」を分周した「比較クロック信号」を入力信号である「基準クロック信号」と位相のズレのないようにする,換言すれば,「比較クロック信号」が「基準クロック信号」に追従するように,「発振クロック信号」の周波数及び位相を変化させるループ回路であるから,「PLL回路」は,「別の信号の位相及び周波数,位相,周波数を追跡するために,発振信号の位相および周波数,位相,周波数を調整」する「トラッキングループ」であるといえる。

・引用発明における「直流信号」は,基準クロック信号と比較クロック信号に位相のズレがある場合に,位相差θに比例した時間幅(θ/2π)Tの間だけ,電圧がV_(H)(またはV_(L))になる凸形(または凹形)の矩形波信号であり,該時間幅(θ/2π)Tは,「直流信号」の凸部(または凹部)の大きさであるといえる。
また,引用発明において,上記矩形波信号の「直流信号」により,電圧制御発振器は,(θ/2π)Tの期間だけ,すなわち,「直流信号」の凸部(または凹部)の大きさの分だけ,発振クロック信号の周波数がf_(0)+Δf(またはf_(0)-Δf)になり,その結果,発振クロック信号の位相が,位相差θに比例した量だけ進まさせ(または,遅らさせ)ることになるから,上記「直流信号」は,その「大きさによって発振信号の位相をスキューするため」の「制御信号」であるといえる。
また,引用発明において,上記「直流信号」の電圧がV_(H)またはV_(L)である時間幅(θ/2π)Tは,「基準クロック信号」と「比較クロック信号」がそれぞれ同じ位相(例えば,ゼロ)になるタイミングの時間差であるから,該時間幅(θ/2π)Tが「比較クロック信号」の1周期の期間より短いことは明らかである。
したがって,引用発明における「位相比較器」及び「レベルシフタ」は,「大きさによって発振信号の位相をスキューするために比較クロック信号の期間内で制御信号を一時的に変化させる制御回路」を構成しているといえる。

以上から,本願第1発明と引用発明は,以下の点で相違し,その余の点で一致する。

[相違点1]
本願第1発明は,「制御信号に基づいて、キャパシタンス、インダクタンス、またはキャパシタンスおよびインダクタンスの可変量を前記発振回路に接続するリアクタンス回路」であって,「前記リアクタンス回路は、前記制御信号に基づくキャパシタンスの前記可変量を提供する可変容量性素子、前記制御信号に基づくインダクタンスの前記可変量を提供する可変誘導性素子、または、前記制御信号に基づくキャパシタンスおよびインダクタンスの前記可変量を提供する可変容量性および誘導性素子を具備」する「リアクタンス回路」を備えるのに対し,引用発明には,そのような「リアクタンス回路」を備えることについて明示がない点。

[相違点2]
本願第1発明は,「発振信号の期間内で制御信号を一時的に変化させる」のに対し,引用発明は,「比較クロック信号の期間内で制御信号を一時的に変化させる」点。

(2)判断
相違点1について
引用発明は,「制御信号」に基づいて「電圧制御発振器」の発振信号の周波数を変更するものである。
そして,「制御信号に基づいてキャパシタンスの可変量を提供する可変容量性素子を具備し,該キャパシタンスの可変量を発振回路に接続するリアクタンス回路を備えた電圧制御発振回路」は,周知技術である。
また,発振回路において,発振回路のキャパシタンスを変化させてもインダクタンスを変化させても,発振周波数の変化を生じさせることが可能なことは,技術常識である。
これらのことは,引用発明に周知技術を適用して,相違点1のように構成することが,当業者が適宜なし得たことを意味する。

相違点2について
上記相違点2は,引用発明が,「発振クロック信号」を分周器によって分周した「比較クロック信号」を,位相比較器において「基準クロック信号」(別の信号)と比較していることに起因するものであり,引用発明における「比較クロック信号の期間内で制御信号を一時的に変化させる」ことと,本願第1発明における「比較クロック信号の期間内で制御信号を一時的に変化させる」こととに,実質的な相違点はない。

(3)まとめ
以上のとおりであるから,本願第1発明は,引用発明及び周知技術に基づいて,当業者が容易に発明できたものである。

○請求項14,27,40に係る発明について
請求項14,27,40に係る発明は,上記「請求項1に係る発明について」に述べたと同様であり,引用発明及び周知技術に基づいて,当業者が容易に発明することができたものである。

○請求項2?5,8,15?18,21,28?31,34に係る発明について
請求項2?5,8,15?18,21,28?31,34の記載により特定される事項は,引用例に記載された事項であり,当該請求項に係る発明は,引用発明及び周知技術に基づいて,当業者が容易に想起し得たことである。

○請求項6,7,9?13,19,20,22?26,32,33,35?39,41?43に係る発明について
請求項6,7,9?13,19,20,22?26,32,33,35?39,41?43の記載により特定される事項は,当業者が適宜なしうる事項に過ぎない。


引用文献等一覧

1.国際公開第2005/112265号
2.実願平3-109760号(実開平5-53330号)の願書に最初に添付した明細書及び図面の内容を記録したCD-ROM

第3 意見書(2)の内容

請求人が提出した意見書(2)(平成26年10月7日付け)の内容は,次のとおりである(下線は請求人が付与)。

【意見の内容】
[1]審判長殿は、
国際公開第2005/112265号(引用例)
実願平3-109760(周知例)
を引用し、本願請求項1?43に係る発明は、引用例及び周知例に記載された発明に基づき、その出願前に当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない、と認定されました。
これに対し、出願人は別途提出の手続補正書により特許請求の範囲の記載を補正すると共に以下の通り意見を申し述べます。
[2]本願の特許請求の範囲に記載されている発明は、別途提出の手続補正書の通りです。
今回の補正の前後における、請求項の対応関係は以下の通りです。
請求項1:旧請求項1+補正事項に対応
請求項2?13:旧請求項2?13に対応
請求項14:旧請求項14+補正事項に対応
請求項15?26:旧請求項15?26に対応
請求項27:旧請求項27+補正事項に対応
請求項28?39:旧請求項28?39に対応
請求項40:旧請求項40+補正事項に対応
請求項41:旧請求項41+補正事項に対応
請求項42:旧請求項42+補正事項に対応
請求項43:旧請求項43+補正事項に対応

各独立請求項における補正事項は、「パルスストリームのそれぞれの位相情報をエントリとして記憶するルックアップテーブルをさらに具備し、前記パルスストリームのうちの任意の1つからパルスを受信することを決定する場合はいつでも、前記エントリのうちの1つにアクセスする」ことを追加するものです。この補正事項の根拠は、例えば本願明細書の段落[0037]などにございます。
今回の補正は、本願の願書に最初に添付した明細書、特許請求の範囲または図面に記載した事項の範囲内においてするものであり、特許法第17条の2第3項に規定される要件を満たします。
今回の補正は、本願の発明の特別な技術的特徴を変更するものではありませんから、特許法第17条の2第4項に規定される要件を満たします。
今回の特許請求の範囲の補正並びに本意見書によって、以下に説明するように本願に対する拒絶理由は全て解消されるものと思料します。
[3]審判長殿は、「本願第1発明と引用発明は、以下の点で相違し、(中略)
[相違点1]
本願第1発明は,「制御信号に基づいて、キャパシタンス、インダクタンス、またはキャパシタンスおよびインダクタンスの可変量を前記発振回路に接続するリアクタンス回路
」であって,「前記リアクタンス回路は、前記制御信号に基づくキャパシタンスの前記可変量を提供する可変容量性素子、前記制御信号に基づくインダクタンスの前記可変量を提供する可変誘導性素子、または、前記制御信号に基づくキャパシタンスおよびインダクタンスの前記可変量を提供する可変容量性および誘導性素子を具備」する「リアクタンス回路」を備えるのに対し,引用発明には,そのような「リアクタンス回路」を備えることについて明示がない点。
[相違点2]
本願第1発明は,「発振信号の期間内で制御信号を一時的に変化させる」のに対し,引用発明は,「比較クロック信号の期間内で制御信号を一時的に変化させる」点。
(中略)
相違点1について
引用発明は,「制御信号」に基づいて「電圧制御発振器」の発振信号の周波数を変更するものである。
そして,「制御信号に基づいてキャパシタンスの可変量を提供する可変容量性素子を具備し,該キャパシタンスの可変量を発振回路に接続するリアクタンス回路を備えた電圧制御発振回路」は,周知技術である。
また,発振回路において,発振回路のキャパシタンスを変化させてもインダクタンスを変化させても,発振周波数の変化を生じさせることが可能なことは,技術常識である。
これらのことは,引用発明に周知技術を適用して,相違点1のように構成することが,当業者が適宜なし得たことを意味する。
相違点2について
上記相違点2は,引用発明が,「発振クロック信号」を分周器によって分周した「比較クロック信号」を,位相比較器において「基準クロック信号」(別の信号)と比較していることに起因するものであり,引用発明における「比較クロック信号の期間内で制御信号を一時的に変化させる」ことと,本願第1発明における「比較クロック信号の期間内で制御信号を一時的に変化させる」こととに,実質的な相違点はない。」と指摘されました。
このご指摘については、上記補正事項により解消されたものと思料します。具体的には、引用例及び周知例には、「超広帯域パルス」を考慮した構成は開示されておりません。
[4]本願の拒絶理由は特許請求の範囲の補正並びに本意見書により全て解消されたものと思料します。従いまして、本願に対して再度御審査の上、特許審決を賜りたくお願いする次第です。

第4 引用発明等

1.引用発明
当審から通知した「拒絶理由(2)」において引用した「国際公開第2005/112265号(2005年(平成17年)11月24日国際公開。以下,「引用例」という。)の記載事項は,上記「第2」における「拒絶理由(2)」の「○請求項1に係る発明について」の「1.引用例及び周知例」の「(1)引用例」に記載のとおりである。

そして,引用例の記載によれば,次の発明(以下「引用発明」という。)が記載されているといえる(上記「第2」における「拒絶理由(2)」の「○請求項1に係る発明について」の「1.引用例及び周知例」の「(1)引用例」に記載したものを再掲。)。

入力信号と位相のズレのない出力信号を生成するPLL(Phase Locked Loop)回路であって,
基準クロック信号を入力する入力端子と,
基準クロック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信号との位相を比較し,位相差に応じて3つの電圧レベルを持つ矩形波信号を生成して出力する位相比較器と,
位相比較器から出力される矩形波信号を入力して,矩形波信号の電圧レベルをシフトして,この電圧レベルをシフトさせた矩形波信号を出力するレベルシフタと,
レベルシフタから出力される矩形波信号を入力し,その矩形波信号の電圧レベルに応じた周波数のクロック信号を出力する電圧制御発振器(VCO)と,
VCOから出力されるクロック信号をN分周(Nは自然数)した信号を比較クロック信号として上記位相比較器に帰還する分周器と,
発振クロック信号を出力する出力端子と,を備え,
定常状態での発振クロック信号CLの周波数の関係は,発振クロック信号CLの周波数をf_(0),基準クロック信号FRの周波数をfr,比較クロック信号FPの周波数をfpとすると,f_(0)=N×fr,fr=fpであり,
前記位相比較器は,基準クロック信号と比較クロック信号との位相の比較を,基準クロック信号の周期毎に実行し,
前記位相比較器は,比較クロック信号に位相遅れの位相差がある場合,高電圧レベルの矩形波信号の時間幅を位相差に比例させて高電圧レベルの矩形波信号を生成し,比較クロック信号に位相進みの位相差がある場合,低電圧レベルの矩形波信号の時間幅を位相差に比例させて低電圧レベルの矩形波信号を生成し,位相差なしの場合には,高電圧レベルの矩形波信号と低電圧レベルの矩形波信号とを出力せず基準レベルの信号を出力するものであり,
前記位相比較器は,位相の遅れがある場合,位相を進ませるため,電圧Vccの矩形波信号を出力し,前記レベルシフタは,電圧Vccの矩形波信号を入力して,電圧をV_(H)に変更して直流信号DCを出力し,
前記位相比較器は,位相が合っている場合,電圧Vcc/2の信号を出力し,前記レベルシフタは,電圧Vcc/2の信号を入力して,電圧をVnに変更して直流信号DCを出力し,或いは,電圧をV_(n)に維持した直流信号DCを信号を出力し,
前記位相比較器は,位相の進みがある場合,位相を遅らせるため,電圧0(GND)の矩形波信号を出力し,前記レベルシフタは,電圧0の矩形波信号を入力して,電圧をV_(L)に変更して直流信号DCを出力し,
前記V_(H)は凸形,前記V_(L)は凹形の矩形波信号を形成し,
前記V_(H)は,1周期の中央(半周期目,即ち,T/2。ただし,Tは基準クロック信号FRの1周期の時間)から立ち上がり(θ/2π)T(ただし,θは比較クロック信号FPと基準クロック信号FRとの位相差)の期間だけ高電圧となって,その後,基準電圧V_(n)に戻り,
前記V_(L)は,1周期の中央(T/2)から(θ/2π)Tの期間だけ前から低電圧となって,その後,1周期の中央(T/2)で基準電圧V_(n)に戻り,
前記V_(H)と前記V_(L)の時間幅(θ/2π)Tは位相差θに比例し,(θ/2π)Tの期間だけ発振クロック信号CLの周波数f_(0)+Δf,又は,f_(0)-Δfの周波数になり,その結果,発振クロック信号CLの位相は,θに比例した量だけ進まされ,又は,θに比例した量だけ遅らされることになる,
PLL回路。

2.周知技術
(1) 周知技術1
当審から通知した「拒絶理由(2)」において引用した「実願平3-109760号(実開平5-53330号)の願書に最初に添付した明細書及び図面の内容を記録したCD-ROM(1993年(平成5年)7月13日発行。以下「周知例1」という。)」の記載事項は,上記「第2」における「拒絶理由(2)」の「○請求項1に係る発明について」の「1.引用例及び周知例」の「(2)周知例」に記載のとおりである。

そして,周知例1における記載事項は,次の技術(以下「周知技術1」という。)が周知であることを裏付けるものであるといえる。

「制御信号に基づいてキャパシタンスの可変量を提供する可変容量性素子を具備し,該キャパシタンスの可変量を発振回路に接続するリアクタンス回路を備えた電圧制御発振回路」技術。

(2) 周知技術2
本件出願の優先権主張日前に頒布された「特表2005-523649号公報」(平成17年(2005年)8月4日公表。以下「周知例2」という。)には図面とともに次の事項が記載されている。

ア 【請求項1】
受信信号が送信される複数のチャネルのうちの所定のチャネルに、受信機内の復調器(40)が効率的にロックできるようにする方法であって、
受信機において、各チャネルに対応するそれぞれの搬送波トラッキング・ループ周波数のオフセットを決定するステップと、
前記搬送波トラッキング・ループ周波数オフセットの各々を第1のオフセットとして記憶するステップと、
前記受信機において、各チャネルに対応するそれぞれのシンボル・タイミング再生周波数のオフセットを決定するステップと、
前記シンボル・タイミング再生周波数オフセットの各々を第2のオフセットとして記憶するステップと、
所定のチャネルに対応する前記第1および第2のオフセットを再生するステップと、から成り、前記復調器(40)は、前記再生されたオフセットを使用して、前記所定のチャネルの捕捉を開始する、前記方法。

イ 【技術分野】【0001】
本発明は、送信された信号にディジタル・テレビジョン受信機を容易に同調させる方法および装置に関する。本発明は、特に、搬送波トラッキング・ループおよびシンボル・タイミング再生ループの開始点を制御することにより、受信するチャネルに残留側波帯(VSB:Vestigial SideBand)復調器をロック(lock:固定)させる方法および装置に関する。

ウ 【背景技術】【0002】
地上波ディジタルTVシステムは、受信機に信号を送信する際、幾つかの問題を解決しなければならない。米国では、ディジタル・テレビジョン標準(規格)として8レベルの残留側波帯(8-VSB)変調を使用するATSC(Advanced Television System:次世代テレビジョン方式)を採用している。通常、シンボル(symbol:符号)の形式でディジタル情報を含んでいるこのような被変調信号からデータを再生するためには、受信機において、3つの機能、即ちシンボル同期のためのタイミング再生、搬送波再生(ベースバンドへの周波数復調)、およびチャネル等化を必要とする。
【0003】
シンボルおよび搬送周波数は、何れも送信標準・規格で指定されている。しかしながら、送信機と受信機の両方において、ハードウェアのパラメータが変動するので、実際の搬送周波数およびシンボルのタイミングは、指定された値から変化する。実際の搬送周波数およびシンボルのタイミングと指定された搬送周波数およびシンボルのタイミングとの間の差は、「オフセット(offset)」と呼ばれる。新しいチャネルに同調すると、搬送周波数とシンボルのタイミングのオフセットの存在を検出しなければならず、且つ受信機の残留側波帯(VSB)復調回路を、実際の搬送波とシンボルの周波数を受信するように適合させなければならない。

エ 【発明の開示】
【0008】
(発明の概要)
或るチャネルに同調したとき、このチャネルの搬送波トラッキング・ループ(CTL)オフセットおよびシンボル・タイミング再生(STR)オフセットのロックされた値は、最後に(前回)同調したときにロックされたチャネルのオフセット値と同じかまたは近似している可能性が高いことが、本願発明者に実感されている。従って、本発明は、上述した問題を解決するために、チャネルがロックされたときに、CTLとSTRのオフセットを表すデータを記憶する。記憶されたオフセットは、そのチャネルを再び捕捉しようとするときの開始点として利用される。CTLおよびSTR積分器は、記憶されたオフセット値から新しいCTL/STRオフセット値への移行が少なくなるので、CTLとSTRの捕捉に要する時間が短縮される。
【0009】
本発明の原理により、残留側波帯(VSB)復調器が、或るチャネルにロックされたとき、搬送波トラッキング・ループ(CTL)およびシンボル・タイミング再生(STR)のオフセットは、各チャネル用のEEPROM内に記憶される。これらの記憶されたCTL/STRのオフセットはEEPROMから読み出され、チャネルの捕捉時間を速めるために、その後の同調のための同調パラメータとして使用される。
【0010】
従って、本発明の好ましい方法により、テレビジョン受信機内の残留側波帯(VSB)復調器は、受信したテレビジョン信号が送信されたチャネルに効率的にロックするようにイネーブル(作動)される。本発明の方法は、テレビジョン受信機において、各チャネルについて、それぞれの搬送波トラッキング・ループのオフセットを決定するステップと、このようなオフセットの各々を第1のオフセットとして記憶するステップと、を含んでいる。それぞれのSTR(Symbol Timing Recovery:シンボル・タイミング再生)のオフセットも、各チャネルについてテレビジョン受信機内で決定される。これらのSTRオフセットの各々は、第2のオフセットとして記憶される。各チャネルについての第1と第2のオフセットは、同調コマンドで希望されるように、記憶手段から読み出され、所定のチャネルの捕捉を開始するために、復調器はこの再生されたオフセットを利用することができる。
【0011】
本発明の原理を組み込んだ好ましい方法により、CTR(搬送波トラッキング・ループ)のオフセットは、複数の第1のEEPROMに記憶され、これら第1のEEPROMの各々は、それぞれ異なるテレビジョン・チャネルに対応する。STR(シンボル・タイミング再生)のオフセットは、複数の第2のEEPROMに記憶され、これら第2のEEPROMの各々はそれぞれ異なるテレビジョン・チャネルに対応する。各チャネルの第1および第2の各EEPROMからのオフセットは、同調コマンドによる希望に応答して再生され、復調器は再生されたオフセットを、所定のチャネルを捕捉する際の開始(出発)点として使用する。
【0012】
本発明の原理を組み込んだ更なる好ましい方法により、受信機において、各チャネルをそれぞれの送信チャネルにロック(固定)し、且つそのようにロックされたチャネルについて搬送波トラッキング・ループ(CTR)のオフセットに注目することにより、CTRのオフセットが決定される。
【0013】
同様に、好ましい実施例は、受信機において、各チャネルをそれぞれの送信チャネルにロックし、且つロックされたチャネルについてシンボル・タイミング再生のオフセットに注目することにより、STRのオフセットを決定するステップを含んでいる。

オ 【0016】
図1に関して、地上波放送アナログ入力(HDTV:高精細度テレビジョン)信号は、アンテナ(図示せず)で受信され、無線周波数(RF)同調回路と中間周波(IF)プロセッサを含むネットワーク20に入力される。IFプロセッサは、二重変換チューナを含み、IF帯域出力信号を公称固定IF搬送周波数で発生する。上述したように、実際のIF搬送周波数は、公称周波数からオフセットされている(ずれている)。ネットワーク20には、自動利得制御(AGC)回路も含まれる。
【0017】
受信した信号は、搬送波抑圧8-VSB被変調信号であって、米国で採用された次世代テレビジョン標準委員会(ATSC)のテレビジョン・ディジタル標準(1995年9月16日付)で提案されている。このような残留側波帯(VSB)信号は、受信機で再生される量子化データを1つの軸だけが含んでいる、1次元のデータ・シンボルの配置で表される。
【0018】
送信される8-VSB信号の場合、ディジタル情報は、位相で送信されるのではなく、もっぱら振幅(RF包絡線の)で送信される。その8レベルの送信された信号は、Iチャネル(in-phase:同相)情報をサンプリングすることにより再生させる。Qチャネルへの依存は排除されており、8-VSB受信機は、Iチャネルを処理するだけでよいので、受信機の異なる段(ステージ)で必要とされるディジタル信号処理回路の数は、半減される。この結果、受信機の設計において簡素性とコストの節約が増大することは明らかである。
【0019】
上述したように、ネットワーク20の出力は、IF通過帯域の出力信号である。この信号は、アナログ/ディジタル変換器(ADC)30に加えられ、ADC30は、オーバサンプル(oversample)されたディジタル・データストリームを発生する。図に示す実施例で、ADC30は、入力された10.76メガ・シンボル(M samples)毎秒のVSBシンボル・データストリームを、21.52MHzのサンプリング・クロックでオーバサンプルする。これは受信されたシンボル・レートの2倍であり、オーバサンプルされた21.52M samples毎秒のデータストリームは、1シンボルにつき2サンプルが与えられる。1シンボルにつき1サンプルに代る、このような1シンボルにつき2サンプルの処理により、例えば、ガードナー(Gardner)のアルゴリズムまたは後続のDC(直流)補償ユニット50を使用してシンボル・タイミング再生(STR)に関連するその後の信号処理機能に有利な動作が得られる。
【0020】
アナログ/ディジタル変換器(ADC)30からのデータストリームは、このデータストリームをネットワーク40に加えることにより、ベースバンドに復調される。ネットワーク40は、オール・ディジタル復調器であって、CTL(搬送波トラッキング・ループ)ネットワークを有する。CTLネットワーク40は、この機能を実行するために、受信したVSBデータストリーム内の小さい基準パイロット搬送波にロック(固定)するオール・ディジタルPLL(位相ロック・ループ)を利用する。このオール・ディジタルPLL(位相ロック・ループ)には、局部発振器信号とパイロット信号間の位相差を検出するディジタル位相検出器、IF搬送周波数を追従する積分器として動作するループ・フィルタ、および積分器からの出力信号に応答して周波数を制御される局部発振器信号を発生する数値制御発振器が含まれる。このようなディジタルPLLの設計と実施は当業者によく知られており、これ以上詳しく説明しない。ユニット40は、出力としてI-位相復調されたシンボル・データストリームを発生する。
【0021】
アナログ/ディジタル変換器(ADC)ネットワーク30および復調器40に関連して、セグメント同期およびシンボル・クロック再生ネットワーク60がある。ネットワーク60は、各セグメントにおける反復的セグメント同期シーケンスを検出し、ランダム・データから分離する。また、ネットワーク60は、サンプリング・クロック信号とセグメント同期シーケンスの時間位置との間の位相差を検出する位相検出器と、シンボル周波数を追従する積分器として動作するループ・フィルタと、積分器の出力に応答して周波数が制御されるサンプリング・クロックを発生する数値制御発振器と、を含んでいる。上述したように、このようなディジタルPLLの設計と実施は当業者によく知られているので、これ以上説明しない。このようにして、セグメント同期成分の時間位置を利用して、適正に位相調整された21.52MHzのクロックを再生させ、この21.52MHzのクロックを使用して、ADC30によるデータストリーム・シンボルのサンプリングを制御する。
【0022】
回路60が、受信したチャネルにおけるシンボルにロックを捕捉すると、受信機のクロックは送信機のクロックと同期して、サンプル・クロックは、アナログ/ディジタル変換器(ADC)30(および受信機内の他の回路、図面を簡略化するために図示しない)にフィードバックされる。これが行われると、VSB受信機は、適正なチャネルに同調され、受信機は、適正に機能できる。
【0023】
前述のように、CTL(搬送波トラッキング・ループ)とSTR(シンボル・タイミング再生)ループの開始点(出発点)が、新しくロックされた周波数から遠く離れていると、VSB復調回路40が或るチャネルにロックを捕捉するのに長時間を要する。上述のように、信頼できる捕捉を確保するためにCTLとSTRループの帯域幅を低く設定すると、この問題は悪化する。
【0024】
本発明によれば、この捕捉時間は、かなり短縮される。図2は、機能的ブロック図であり、ディジタル復調器/搬送波再生回路40の一部として配置される複数(N)の搬送波トラッキング・ループ(CTL)EEPROM 1-N(42、44、46)を示す。一般に、或るチャネルがロックされると、ロックされたCTLのオフセットを表す値は、そのチャネルに対応するEEPROMメモリ内に記憶され、そのチャネルが次に選択されて同調されると、以前記憶されたオフセット値は、CTLによる搬送波捕捉の開始点として使用される。
【0025】
図2で、入力端子CINは、搬送波トラッキング・ループ(CTL)40における現在のCTLオフセット値の源(図示せず)に結合される。CIN端子は、複数のCTL EEPROM(42、44、46)のそれぞれの入力端子に共通に結合される。CTL EEPROM(42、44、46)の各出力端子は出力端子COUTに共通に結合される。出力端子COUTは、CTLのオフセットを出力端子COUTにおける値に設定できるCTL40内の回路(図示せず)に結合される。制御信号(t1、t2、tn)は、CTL EEPROM(42、44,46)の対応する制御入力端子に結合され、対応するCTL EEPROM(42、44、46)の動作を制御する。
【0026】
本発明によれば、受信機が特定のチャネル(例えば、チャネル1)にロックされると、チャネル1のCTLオフセット値は、入力端子CINで受信され、制御信号t1に応答してチャネル1に対応するCTL EEPROM 1(42)に記憶される。この値は、CTL回路40におけるPLL内の数値制御発振器に供給される数値であるか、またはCTL回路40についてロックされたオフセット値を表す他の値である。同様に、受信機が、第2のチャネル(例えば、チャネル2のような)にロックされると、チャネル2のCTLオフセット値(入力端子CINからの)は、制御信号t2に応答してチャネル2に対応するCTL EEPROM 2(44)に記憶される。N個のチャネルの各々に対応するEEPROMがユニット40内に備えられる。これは最後のEEPROM N(46)に至る破線で図示される。従って、受信機が各チャネルにロックされた後、それぞれのCTL周波数のオフセットは、各チャネルに対応するEEPROM内に記憶されている。
【0027】
同様に、セグメント同期およびシンボル・タイミング再生(STR)回路60には、図3に示す記憶要素STR EEPROM 1-N(62、64、66)が含まれる。搬送波トラッキング・ループ(CTL)の場合と同様に、受信機において各チャネルがロックされると、シンボル周波数のオフセットを表す値は、そのチャネルに対応するSTR EEPROM(62、64、66)内に記憶される。この値は、読み出されて、そのチャネルが次に選択され同調されるときに、シンボル・タイミング・オフセットの開始点として
利用される。
【0028】
図3は、図2と同様である。入力端子SINは、シンボル・タイミング再生(STR)60における現在のシンボル・タイミングのオフセット値の源(図示せず)に結合される。これはSTR60における数値制御発振器に供給される値か、またはシンボル・タイミングのオフセットを表す他の値である。端子SINは、複数のSTR EEPROM(62、64、66)のそれぞれの入力端子に共通に結合される。STR EEPROM(62、64、66)の各出力端子は出力端子SOUTに共通に結合される。出力端子SOUTは、STRのオフセット値を出力端子SOUTにおける値に設定できるSTR60内の回路(図示せず)に結合される。制御信号t1、t2、tn(これは図2に示す制御信号と同じ)は、STR EEPROM(62、64、66)の対応する制御入力端子に結合され、対応するSTR EEPROM(62、64、66)の動作を制御する。上述したCTL40と同様に、或るチャネルがロックされると、入力端子SINにおける現在のシンボル・タイミングのオフセット値は、制御信号t1、t2、tnに応答してそのチャネルに対応するSTR EEPROM(62、64、66)内に記憶される。
【0029】
更に、本発明の原理により、受信機を新しいチャネルに同調させるとき、受信機はそれぞれの制御信号t1-tnをCTLとSTRのEEPROM(42、44、46)および(62、64、66)に供給する。同調されるチャネルに対応するCTLおよびSTRのEEPROM(42、44、46および62、64、66)に供給されるこの制御信号はそのEEPROMを、以前記憶されたCTLのオフセットとSTRのオフセットをそれぞれ再生し、且つその再生された値をそれぞれの端子COUTおよびSOUTに供給するように調整する。このようにして受信機は、そのチャネルについて以前記憶されたCTLのオフセットを復調器40に搬送する。復調器40は、その再生されたCTLのオフセット値を搬送周波数のオフセットの開始点として利用することができ、そのチャネルについて以前記憶されたSTRのオフセット値をシンボル・クロック再生回路60に搬送する。次に再生回路60はその再生されたSTRオフセット値をシンボル・タイミング・オフセットのスタートとして使用できる。次に受信機は、受信機が同調しようとするチャネルの捕捉(acquisition)を開始する。
【0030】
CTL(搬送波トラッキング・ループ)およびSTR(シンボル・タイミング再生)のオフセットは、最後に(前回)チャネルがロックされたとき、その各チャネルに対応するEEPROM内に記憶されたので、これらの記憶された値を、その後それらのチャネルに同調するための最初のオフセットとして利用して、チャネルの捕捉時間を高速化できる。このような値が記憶されておらず、且つこのような以前決定された値を捕捉の開始点として使用する機会のない通常の受信機と比較して、以前ロックされたオフセット値でCTLとSTRループを開始すると、捕捉時間をかなり短縮できる。これは特に、新しく同調されたチャネルの最初の同調オフセットが、前に同調されたそのチャネルのオフセット(全く関連が無くそして非常に異なる)である場合に言える。
【0031】
EEPROMは、電源を切られてもその中に記憶したデータを保持する不揮発性メモリであることを、当業者は理解する。従って、CTL EEPRPOM(42-46)およびSTR-EEPROM(62-66)に記憶された情報は、受信機が、スイッチ・オフにされたり、または停電になっても、このシステム内に記憶されている。EEPROMは、不揮発性メモリとして図示されているが、あらゆるタイプの不揮発性メモリ(現在知られているか、または将来開発される)、バッテリで働くRAM、ディスク、テープまたはコアのような磁気記憶装置などが使用できることを当業者は理解するであろう。
【0032】
更に、当業者は、EEPROM(42、44、46および62、64、66)は、物理的に分離されている必要はなく、単一のEEPROM内におけるそれぞれのロケーション(記憶位置)であるか、または、もし必要なら、複数のマルチロケーションEEPROMである。この場合、別個の制御信号(t1、t2、…tn)に対応するアドレス回路(既知の設計の)を使用し、チャネルがロックされたとき、そのチャネルに対応するEEPROMのロケーション内にそのチャネルのCTLおよびSTRのオフセット値を記憶し、そのチャネルが新たに選択されると、関連するロケーションからその値を再生できる。

カ 【0035】
本発明は、特定の方法と装置、およびEEPROMを記憶メディア(媒体)として使用するような特定の実例に関して説明した。特に、本発明は、テレビジョン信号が送信される複数のチャネルのうちの希望チャネルを受信するテレビジョン受信機に関連して説明した。しかしながら、本発明の原理は、特許請求の範囲で限定される本発明の精神と範囲から離脱することなく、他の方法と構成においても具体化されることは明らかである。

キ 上記アないしカの記載によれば,要するに,周知例2には,次の技術的事項(以下「周知例2記載技術」という。)が記載されているといるといえる。

「送信された信号にディジタル・テレビジョン受信機を容易に同調させる方法及び装置に関し,
受信機において、各チャネルに対応するそれぞれの搬送波トラッキング・ループ周波数のオフセットを決定し,
前記搬送波トラッキング・ループ周波数オフセットの各々を第1のオフセットとしてCTL-EEPROM(42,44,46)に記憶し,
前記受信機において,各チャネルに対応するそれぞれのシンボル・タイミング再生周波数のオフセットを決定し,
前記シンボル・タイミング再生周波数オフセットの各々を第2のオフセットとしてSTR-EEPROM(62,64,66)に記憶し,
所定のチャネルに対応する前記第1および第2のオフセットを再生し,
復調器(40)は,前記再生されたオフセットを使用して,前記所定のチャネルの捕捉を開始し,
EEPROM(42,44,46および62,64,66)は,物理的に分離されている必要はなく,単一のEEPROM内におけるそれぞれのロケーション(記憶位置)であるか,または,もし必要なら,複数のマルチロケーションEEPROMであり,この場合,別個の制御信号(t1,t2,…tn)に対応するアドレス回路(既知の設計の)を使用し,チャネルがロックされたとき,そのチャネルに対応するEEPROMのロケーション内にそのチャネルのCTLおよびSTRのオフセット値を記憶し,そのチャネルが新たに選択されると,関連するロケーションからその値を再生できる」技術。

周知例2記載技術は,技術常識に照らせば,次の事項を示しているといえる。

[1] 周知例2の記載(上記「オ」の【0019】,【0020】参照。)によれば,周知例2記載技術における「搬送波トラッキングループ(CTL)」は,オール・ディジタルPLL(位相ロック・ループ)を,「データストリーム」内の「基準パイロット搬送波」のロックに利用しようとするものである。
また,当該「データストリーム」は,オーバサンプルされたディジタル・データストリームである。
これらのことは,該「データストリーム」が「パルスストリーム信号」といえることを示している。

[2] 周知例2記載技術における「各チャネルに対応するそれぞれの搬送波トラッキング・ループ周波数」の「オフセット」が,「実際の搬送周波数と指定された搬送周波数との間の差」を意味することは明らかである。
ここで,上記のごとき「周波数と周波数との間の差」が「位相差」と呼ばれることは例をあげるまでもなく周知である。
このことは,当該「オフセット」が,「実際の搬送周波数と指定された搬送周波数との間」の「位相差」といえることを示している。
そうすると,当該「位相差」が「CTL-EEPROM(42,44,46)」に「位相情報」として記憶される,すなわち「位相情報」をエントリとして記憶することは明白である。

[3] 上記[2]に同じく「各チャネルに対応するそれぞれのシンボル・タイミング再生周波数」の「オフセット」が,「実際のシンボルのタイミングと指定されたシンボルのタイミングとの間の差」を意味することは明らかである。
このことは,当該「オフセット」が,「実際のシンボルのタイミングと指定されたシンボルのタイミングとの間」の「位相差」といえることを示している。
そうすると,当該「位相差」が「STR-EEPROM(62,64,66)」に「位相情報」として記憶される,すなわち「位相情報」をエントリとして記憶することは明白である。

[4] 周知例2記載技術における「CTL-EEPROM」及び「STR-EPROM」それぞれには,上記[2]及び[3]にも述べたとおり,「位相情報」が記憶される。
そして,当該「位相情報」は,「受信機」において「チャネル」を決定する場合はいつでも,「CTL-EEPROM」あるいは「STR-EPROM」に記憶されたものの内の1つとしてアクセスされるものである。
このことは,「CTL-EEPROM」あるいは「STR-EPROM」は,いずれも「チャネル」を基に「参照」,「ルックアップ(look up)」され「位相情報」を提供する「表」,つまり「テーブル」として機能することを示している。
つまり,該「CTL-EEPROM」あるいは「STR-EPROM」は,いずれも「ルックアップテーブル」といえる。

[5] 以上を踏まえると,周知例2記載技術は,次の技術が周知(以下「周知技術2」という。)であることを裏づけるものであるといえる。

「ルックアップテーブルに,パルスストリームのそれぞれの位相情報をエントリとして記憶し,そして,前記パルスストリームのうちの任意の1つからパルスを受信することを決定する場合はいつでも,前記エントリのうちの1つにアクセスする」技術。

第5 当審の判断

1.対比
本願発明と引用発明を比較すると次のことがいえる。

(1) 引用発明の「PLL回路」は,電圧制御発振器から出力される発振クロック信号を出力端子から出力するから,「発振信号を提供する装置」といえる。
そうすると,当該「電圧制御発振器(VCO)」は「発振信号を提供する発振回路」といえる。


(2) 引用発明において,レベルシフタから出力される「直流信号」は,その電圧レベルによって,電圧制御発振器の周波数を制御しているから,本願発明における「制御信号」に相当する。
更に,当該「直流信号」に関し,次のことがいえる。
[1] 上記「直流信号」の電圧値「V_(n)」は,本願発明における「第1信号値」に相当し,引用発明における「直流信号」の電圧値「V_(H)」(または「V_(L)」)は,本願発明における「第2信号値」に相当する。
[2] 上記「直流信号」は,(θ/2π)Tの期間だけ「V_(H)」(または「V_(L)」)となって,その後,基準電圧「V_(n)」に戻るものであるから,「第1信号値から第2信号値に一時的に変化」しているといえる。
[3] 上記「直流信号」によって,電圧制御発振器の発振クロック信号の周波数は,(θ/2π)Tの期間だけf_(0)+Δf(またはf0-Δf)の周波数になるから,上記「直流信号」は「発振信号の周波数における一時的な変更を引き起こす」といえる。
[4] ここで,引用発明において,「位相比較器」は,基準クロック信号と比較クロック信号との位相差に応じて3つの電圧レベルを持つ矩形波信号を生成して出力し,そして,「レベルシフタ」は,位相比較器から出力される該矩形波信号を入力して,矩形波信号の電圧レベルをシフトすることで出力される。
このことは,当該「位相比較器」及び「レベルシフタ」は,上記「直流信号」を「第1信号値から第2信号値に一時的に変化させる制御回路」を構成しているといえることを示している。
つまり,引用発明は,本願発明における「制御信号を第1信号値から第2信号値に一時的に変化させる制御回路」を開示していることを示している。
そうすると,引用発明における「位相比較器」及び「レベルシフタ」が,「発振信号の周波数における一時的な変更を引き起こすため」のものであるといえる。
[5] 上記「直流信号」は,基準クロック信号と比較クロック信号に位相のズレがある場合に,位相差θに比例した時間幅(θ/2π)Tの間だけ,電圧がV_(H)(またはV_(L))になる凸形(または凹形)の矩形波信号であり,該時間幅(θ/2π)Tは,「直流信号」の凸部(または凹部)の大きさであるといえる。
そして,上記矩形波信号の「直流信号」により,電圧制御発振器は,(θ/2π)Tの期間だけ,すなわち,「直流信号」の凸部(または凹部)の大きさの分だけ,発振クロック信号の周波数がf_(0)+Δf(またはf_(0)-Δf)になり,その結果,発振クロック信号の位相が,位相差θに比例した量だけ進まさせ(または,遅らさせ)ることになる。
このことは,上記「直流信号」が,その「大きさによって発振信号の位相をスキューするため」の信号であることを示している。
更に,上記「[2]」に述べたように,上記「直流信号」の電圧がV_(H)またはV_(L)である時間幅(θ/2π)Tは,「基準クロック信号」と「比較クロック信号」がそれぞれ同じ位相(例えば,ゼロ)になるタイミングの時間差であることは明白である。
このことは,該時間幅(θ/2π)Tが「比較クロック信号」の1周期の期間より短いことを示している。
以上より,引用発明における「位相比較器」及び「レベルシフタ」は,「大きさによって発振信号の位相をスキューするために比較クロック信号の期間内で制御信号を一時的に変化させる制御回路」を開示しているといえる。

(3) 引用発明における「基準クロック信号」は,PLL回路によって生成される「発振クロック信号」及び「比較クロック信号」とは異なり,入力端子から入力される信号であるから,「別の信号」であるといえる。
また,引用発明における「PLL回路」は,「発振クロック信号」を分周した「比較クロック信号」を入力信号である「基準クロック信号」と位相のズレのないようにする,換言すれば,「比較クロック信号」が「基準クロック信号」に追従するように,「発振クロック信号」の周波数及び位相を変化させるループ回路であるから,「PLL回路」は,「別の信号の位相及び周波数,位相,周波数を追跡するために,発振信号の位相および周波数,位相,周波数を調整」する「トラッキングループ」であるといえる。

以上によれば,本願発明と引用発明とは,次の点で一致し,相違する。

[一致点]
発振信号を提供する装置であって、
前記発振信号を提供する発振回路と、
前記発振信号の周波数における一時的な変更を引き起こすために、前記制御信号を第1信号値から第2信号値に一時的に変化させる制御回路と、を具備し、
前記制御回路は、トラッキングループにおいて実装され、前記トラッキングループは、別の信号の位相および周波数、位相、周波数を追跡するために、前記発振信号の位相および周波数、位相、周波数を調整し、
前記制御回路は、前記制御信号の大きさによって前記発振信号の位相をスキューするために前記制御信号を一時的に変化させる装置。

[相違点1]
本願発明は,「制御信号に基づいて、キャパシタンス、インダクタンス、またはキャパシタンスおよびインダクタンスの可変量を前記発振回路に接続する」「リアクタンス回路」であって,「前記制御信号に基づくキャパシタンスの前記可変量を提供する可変容量性素子、前記制御信号に基づくインダクタンスの前記可変量を提供する可変誘導性素子、または、前記制御信号に基づくキャパシタンスおよびインダクタンスの前記可変量を提供する可変容量性および誘導性素子を具備」する「リアクタンス回路」を備えるのに対して,引用発明には,そのような「リアクタンス回路」についての特定がない点。

[相違点2]
本願発明において,「制御回路」が「制御信号を一時的に変化させる」のは,「発振信号の期間内」であるのに対して,引用発明では「比較クロック信号の期間内」である点。

[相違点3]
本願発明は,「パルスストリームのそれぞれの位相情報をエントリとして記憶するルックアップテーブルをさらに具備し、前記パルスストリームのうちの任意の1つからパルスを受信することを決定する場合はいつでも、前記エントリのうちの1つにアクセスする」のに対して,引用発明にはそのような特定がない点

2.検討
(1) 相違点1について
相違点1については,既に,「拒絶理由(2)」に述べ,上記「第2 当審から通知した「拒絶理由(2)」」の「○請求項1に係る発明について」の「2.当審の判断」の「(2)判断」の「相違点1について」に記載したように,次のとおりである。

引用発明は,「制御信号」に基づいて,「電圧制御発振器」の発振信号の周波数を変更するものである。
そして,「制御信号に基づいてキャパシタンスの可変量を提供する可変容量素子を具備し,該キャパシタンスの可変量を発振回路に接続するリアクタンス回路を備えた電圧制御発振回路」は,周知である(周知技術1参照。)。
また,周知技術1のような「電圧制御発振回路」において,「キャパシタンス」のみならず,「リアクタンス回路」のリアクタンスを変化させることによって,当該「電圧制御発振回路」の発信周波数を変化させうることは技術常識である。
更に,周知技術1を引用発明に適用することを妨げる格別な技術的理由を発見しない。
これらのことは,引用発明に周知技術1を適用することに格別な技術的困難がないことを示しており,引用発明に周知技術1を適用することにより,相違点1のように構成することが,当業者が適宜なしえた技術的事項であることを示している。

(2) 相違点2について
相違点2については,既に,「拒絶理由(2)」に述べ,上記「第2 当審から通知した「拒絶理由(2)」」の「○請求項1に係る発明について」の「2.当審の判断」の「(2)判断」の「相違点2について」に記載したように,次のとおりである。

相違点2は,引用発明において,「発振クロック信号」を分周器によって分周した「比較クロック信号」を,位相比較器において「基準クロック信号」(別の信号)と比較していることに起因する。
つまり,引用発明における「比較クロック信号」は,分周された「発振クロック信号」である。
このことは,引用発明における「比較クロック信号」と「発振クロック信号」とに格別な技術的差異がないことを示し,当該「比較クロック信号」が「発振クロック信号」すなわち,「発振信号」といえることを示している。
そうすると,「制御回路」が,引用発明においては「比較クロック信号の期間内で制御信号を一時的に変化させる」ことと,本願発明においては「発振信号の期間内で制御信号を一時的に変化させる」こととに,実質的な相違はないといえる。

(3) 相違点3について
引用発明における「PLL回路」が「比較クロック信号(FP)」と「基準クロック信号(FR)」との位相を一致,すなわち捕捉させる回路であることは明白である。
そして,このようなの位相の捕捉に要する時間を短縮させようとすることは,当業者ならば,当然に試みうる技術的事項である。
また,周知技術2を引用発明に適用することを妨げる格別な技術的理由も発見しない。
このことは,引用発明に周知技術2を適用しようとすることは,当業者が適宜なしえた技術的事項であることを示している。

(4) 上記(1)ないし(3)に述べたとおりであり,本願発明のように構成したことによる効果も,引用発明及び周知技術から予測できる程度のものであり,格別なものでもない。
したがって,本願発明は,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものである。

第6 むすび

以上のとおりであるから,本願発明は,特許法第29条第2項の規定に該当し,特許を受けることができない。
したがって,その余の請求項に係る発明について論及するまでもなく,本願は拒絶すべきものである。

よって,結論のとおり審決する
 
審理終結日 2015-04-17 
結審通知日 2015-04-21 
審決日 2015-05-11 
出願番号 特願2010-525791(P2010-525791)
審決分類 P 1 8・ 121- WZ (H03B)
最終処分 不成立  
前審関与審査官 白井 孝治  
特許庁審判長 水野 恵雄
特許庁審判官 吉田 隆之
近藤 聡
発明の名称 調整可能な周波数を備える信号発生器  
代理人 井上 正  
代理人 堀内 美保子  
代理人 岡田 貴志  
代理人 蔵田 昌俊  
代理人 砂川 克  
代理人 福原 淑弘  
代理人 中村 誠  
代理人 井関 守三  
代理人 佐藤 立志  
代理人 赤穂 隆雄  
代理人 野河 信久  
代理人 河野 直樹  
代理人 峰 隆司  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ