• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1305959
審判番号 不服2014-16095  
総通号数 191 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-11-27 
種別 拒絶査定不服の審決 
審判請求日 2014-08-13 
確定日 2015-09-24 
事件の表示 特願2009-128056「化合物半導体装置及びその製造方法」拒絶査定不服審判事件〔平成22年12月 9日出願公開、特開2010-278150〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、2009年5月27日の出願であって、平成25年10月11日付けの拒絶理由通知(最初)に対して、同年12月19日に手続補正がなされるとともに意見書が提出され、平成26年1月16日付けの拒絶理由通知(最後)に対して、同年3月11日に手続補正がなされるとともに意見書が提出されたが、同年5月8日付けで同年3月11日になされた手続補正が却下されるとともに、同日付けで拒絶査定がなされ、それに対して、同年8月13日に拒絶査定不服審判請求がなされるとともに、同日に手続補正がなされたものである。

2.補正の却下の決定
〔補正の却下の決定の結論〕
平成26年8月13日になされた手続補正を却下する。

〔理由〕
(1)補正の内容
平成26年8月13日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし6を、補正後の特許請求の範囲の請求項1ないし5に補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。

(補正前)
「 【請求項1】
化合物半導体積層構造と、
前記化合物半導体積層構造上に形成された表面保護膜と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
を有し、
前記表面保護膜は、
第1のシリコン窒化膜と、
前記第1のシリコン窒化膜上に形成され、前記第1のシリコン窒化膜よりもSi-H結合を少なく含む第2のシリコン窒化膜と、
を有し、
前記ゲート電極は、
その下面が前記化合物半導体積層構造に接する接合部と、
前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
を有することを特徴とする化合物半導体装置。
【請求項2】
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は50nm以下であることを特徴とする請求項1に記載の化合物半導体装置。
【請求項3】
前記ゲート電極の前記接合部よりも前記ソース電極側の部分は、前記表面保護膜から離間していることを特徴とする請求項1又は2に記載の化合物半導体装置。
【請求項4】
前記ゲート電極は、
前記接合部よりも前記ソース電極側において、その下面が前記表面保護膜の上面に接する第2の乗り上がり部と、
前記第2の乗り上がり部よりも前記ソース電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する第2の離間部と、
を有することを特徴とする請求項1又は2に記載の化合物半導体装置。
【請求項5】
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記第2の乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法よりも小さいことを特徴とする請求項4に記載の化合物半導体装置。
【請求項6】
化合物半導体積層構造上に表面保護膜を形成する工程と、
前記化合物半導体積層構造上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
を有し、
前記表面保護膜を形成する工程は、
第1のシリコン窒化膜を形成する工程と、
前記第1のシリコン窒化膜上に、前記第1のシリコン窒化膜よりもSi-H結合を少なく含む第2のシリコン窒化膜を形成する工程と、
を有し、
前記ゲート電極として、
その下面が前記化合物半導体積層構造に接する接合部と、
前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
を有するものを形成することを特徴とする化合物半導体装置の製造方法。」

(補正後)
「 【請求項1】
化合物半導体積層構造と、
前記化合物半導体積層構造上に形成された表面保護膜と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
を有し、
前記表面保護膜は、
第1のシリコン窒化膜と、
前記第1のシリコン窒化膜上に形成され、前記第1のシリコン窒化膜よりもSi-H結合を少なく含む第2のシリコン窒化膜と、
を有し、
前記ゲート電極は、
その下面が前記化合物半導体積層構造に接する接合部と、
前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
を有し、
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は0.02μm?0.5μmであり、
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は50nm以下であることを特徴とする化合物半導体装置。
【請求項2】
前記ゲート電極の前記接合部よりも前記ソース電極側の部分は、前記表面保護膜から離間していることを特徴とする請求項1に記載の化合物半導体装置。
【請求項3】
前記ゲート電極は、
前記接合部よりも前記ソース電極側において、その下面が前記表面保護膜の上面に接する第2の乗り上がり部と、
前記第2の乗り上がり部よりも前記ソース電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する第2の離間部と、
を有することを特徴とする請求項1に記載の化合物半導体装置。
【請求項4】
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記第2の乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法よりも小さいことを特徴とする請求項3に記載の化合物半導体装置。
【請求項5】
化合物半導体積層構造上に表面保護膜を形成する工程と、
前記化合物半導体積層構造上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
を有し、
前記表面保護膜を形成する工程は、
第1のシリコン窒化膜を形成する工程と、
前記第1のシリコン窒化膜上に、前記第1のシリコン窒化膜よりもSi-H結合を少なく含む第2のシリコン窒化膜を形成する工程と、
を有し、
前記ゲート電極として、
その下面が前記化合物半導体積層構造に接する接合部と、
前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
を有し、
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法が0.02μm?0.5μmであり、
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法が50nm以下であるものを形成することを特徴とする化合物半導体装置の製造方法。」

(2)補正事項の整理
(補正事項a)補正前の請求項2を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。

(補正事項b)補正前の請求項1の「前記ゲート電極は、その下面が前記化合物半導体積層構造に接する接合部と、前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、を有する」との記載を、補正後の請求項1の「前記ゲート電極は、その下面が前記化合物半導体積層構造に接する接合部と、前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、を有し、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は0.02μm?0.5μmであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は50nm以下である」と補正すること。

(補正事項c)補正前の請求項6の「前記ゲート電極として、その下面が前記化合物半導体積層構造に接する接合部と、前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、を有するものを形成する」を、補正後の請求項5の「前記ゲート電極として、その下面が前記化合物半導体積層構造に接する接合部と、前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、を有し、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法が0.02μm?0.5μmであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法が50nm以下であるものを形成する」と補正すること。

(3)補正の適法性についての検討
(3-1)補正事項aについて
補正事項aは、特許法第17条の2第5項第1号に掲げる請求項の削除を目的とするものである。

(3-2)補正事項bについて
補正事項bは、補正前の請求項2に係る発明の発明特定事項である「ゲート電極」の「接合部」及び「乗り上がり部」について、「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は0.02μm?0.5μmであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は50nm以下である」と限定的に減縮する補正であり、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、この補正が、特許法第17条の2第3項に規定する要件及び同法同条第4項に規定する要件を満たしていることは明らかである。

(3-3)補正事項cについて
補正事項cは、上記補正事項bと同様に、補正前の請求項26に係る発明の発明特定事項である「ゲート電極」の「接合部」及び「乗り上がり部」を限定的に減縮する補正であり、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、この補正が、特許法第17条の2第3項に規定する要件及び同法同条第4項に規定する要件を満たしていることは明らかである。

(3-4)新規事項追加の有無及び補正の目的の適否についてのまとめ
以上、検討したとおりであるから、本件補正は、特許法第17条の2第3項ないし第5項に規定する要件を満たすものである。

(4)独立特許要件について
(4-1)はじめに
上記(3)において検討したとおり、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるから、本件補正が、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか否かについて、検討する。

(4-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1ないし5に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項1ないし5に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項1に係る発明(以下「補正後の発明」という。)は、その請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。

(4-3)国際公開第2007/084465号
(4-3-1)原査定の拒絶の理由に引用され、本願の出願前である2007年7月26日に電気通信回路を通じて公衆に利用可能となった国際公開第2007/084465号(以下「引用文献1」という。)には、図1ないし9とともに、以下の事項が記載されている。(訳文は,その対応日本出願の公表公報である特表2009-524242号公報による。また、下線は、当合議体において付与したものである。以下、同じ。)

(ア)「[0069] Embodiments of the present invention may be particularly well suited for use in nitride-based HEMTs, such as Group III-nitride based devices. As used herein, the term "Group III nitride" refers to those semiconducting compounds formed between nitrogen and the elements in Group III of the periodic table, usually aluminum (Al), gallium (Ga), and/or indium (In). The term also refers to ternary and quaternary compounds such as AlGaN and AlInGaN. As is well understood by those in this art, the Group III elements can combine with nitrogen to form binary (e.g. , GaN), ternary (e.g., AlGaN, AlInN), and quaternary (e.g., AlInGaN) compounds. These compounds may all have empirical formulas in which one mole of nitrogen is combined with a total of one mole of the Group III elements. Accordingly, formulas such as Al_(x)Ga_(1-x)N, where 0 < x < 1, may be used to describe these compounds. 」
(訳:本発明の実施形態は、III族窒化物ベースのデバイスなどの窒化物ベースのHEMTで使用するのに特に適している可能性がある。本明細書で使用されるとき、「III族窒化物」という用語は、窒素と周期律表のIII族の元素、通常アルミニウム(Al)、ガリウム(Ga)、および/またはインジウム(In)との間で形成される半導体化合物を意味する。また、この用語は、AlGaNおよびAlInGaNのような三元および四元化合物も意味する。当業者がよく理解しているように、III族元素は、二元(例えば、GaN)、三元(例えば、AlGaN、AlInN)、および四元(例えば、AlInGaN)化合物を形成するように窒素と結合することができる。これらの化合物は、すべて、1モルの窒素が合計1モルのIII族元素と結合される実験式を有している可能性がある。したがって、Al_(x)Ga_(1-x)N(0≦x≦1)のような式がこれらの化合物を記述するために使用されることがある。)

(イ)「[0071] Some embodiments of the present invention may arise from a realization that, for devices operating at relatively high frequencies (for example, above the X-band frequency range), and particularly for millimeter wave radio frequency (RF) devices, a tradeoff may exist between minimizing peak electric fields and/or surface-related trapping and maintaining relatively low capacitance values. Accordingly, some embodiments of the present invention provide a transistor device that combines some of the positive aspects of a T-gate (such as relatively low gate resistance and/or relatively low c_(gd) and c_(gs)) with some of the positive attributes of a gamma gate (such as pre-gate passivation and/or peak electric field reduction).」
(訳:(例えば、X帯域周波数範囲より高い)比較的高周波で動作するデバイス、特にミリ波無線周波(RF)デバイスには、最高電界および/または表面関連捕獲の最小化と、比較的小さなキャパシタンス値の維持との間にトレードオフが存在することがあるという認識から、本発明のいくつかの実施形態が生じる可能性がある。したがって、本発明のいくつかの実施形態は、(比較的小さなゲート抵抗および/または比較的小さなc_(gd)およびc_(gs)などの)Tゲートの優れた側面のいくつかと、(ゲート前パシベーションおよび/または最高電界減少など)ガンマゲートの優れた特性のいくつかとを兼ね備えるトランジスタデバイスを提供する。)

(ウ)「[0072] Figures 1 to 9 are cross-sectional views illustrating exemplary intermediate fabrication steps in methods for fabricating transistor devices according to some embodiments of the present invention. Referring now to Figure 1, a substrate 10 is provided on which a transistor device may be formed. A channel layer 20 is formed on the substrate 10, and a barrier layer 22 is formed on the channel layer 20. The substrate 10 may be a semi-insulating silicon carbide (SiC) substrate that may be, for example, the 4H polytype of silicon carbide. Other silicon carbide candidate polytypes may include the 3C, 6H, and 15R polytypes. The term "semi- insulating" is used descriptively herein, rather than in an absolute sense. In some embodiments of the present invention, the silicon carbide bulk crystal may have a resistivity equal to or higher than about Ix10^(5)Ω-cm at room temperature.」
(訳:図1から9は、本発明のいくつかの実施形態に従ってトランジスタデバイスを作製する方法における例示的な中間作製ステップを示す断面図である。ここで図1を参照すると、トランジスタデバイスがその上に形成されてもよい基板10が用意される。チャネル層20が基板10上に形成され、障壁層22がチャネル層20上に形成されている。基板10は、例えば4Hポリタイプの炭化珪素であってもよい半絶縁性炭化珪素(SiC)基板であることがある。他の炭化珪素候補のポリタイプには、3C、6H、および15Rポリタイプがある可能性がある。用語「半絶縁性」は、絶対的な意味ではなく、本明細書では記述的に使用される。本発明のいくつかの実施形態では、炭化珪素バルク結晶は、室温で約1×10^(5)Ω-cm以上の抵抗率を有することができる。)

(エ)「[0076] Still referring to Figure 1, a channel layer 20 is provided on the substrate 10. The channel layer 20 may be deposited on the substrate 10 using buffer layers, transition layers, and/or nucleation layers as described above. The channel layer 20 may be under compressive strain. Furthermore, the channel layer 20 and/or buffer, nucleation, and/or transition layers may be deposited by metal-organic chemical vapor deposition (MOCVD) or by other techniques known to those of skill in the art, such as molecular beam epitaxy (MBE) and/or hydride vapor phase epitaxy (HVPE). In some embodiments of the present invention, the channel layer 20 may be a Group III-nitride layer, such as GaN. The channel layer 20 may also include other Group III-nitride layers, such as indium gallium nitride (InGaN), aluminum indium gallium nitride (AlInGaN), or the like. The channel layer 20 may be undoped (i.e., "unintentionally doped"), and may be grown to a thickness of greater than about 20 Å. The channel layer 20 may also be a multi-layer structure, such as a superlattice or combinations of GaN, AlGaN, or the like.」
(訳:依然として図1を参照すると、チャネル層20が基板10上に設けられている。チャネル層20は、上で説明されたように緩衝層、遷移層および/または核形成層を使用して基板10上に堆積されてもよい。チャネル層20は圧縮歪みを受けていることがある。さらに、チャネル層20および/または緩衝層、核形成層および/または遷移層は、有機金属化学気相成長法(MOCVD)によって、または分子線ビームエピタキシ(MBE)および/または水素化物気相エピタキシ(HVPE)などの当業者に知られている他の技術によって堆積されてもよい。本発明のいくつかの実施形態では、チャネル層20は、GaNなどのIII族窒化物層であってもよい。チャネル層20はまた、窒化インジウムガリウム(InGaN)、窒化アルミニウムインジウムガリウム(AlInGaN)などの他のIII族窒化物層を含んでもよい。チャネル層20は、アンドープ(すなわち、「非意図的にドープされた」)であってもよく、約20Åを超える厚さに成長されてもよい。チャネル層20はまた、GaN、AlGaNなどの超格子または組み合わせなどの多層構造であってもよい。)

(オ)「[0077] As further shown in Figure 1, a barrier layer 22 is provided on the channel layer 20. For example, the barrier layer 22 may be deposited on the channel layer 20. The barrier layer 22 may be a Group III-nitride layer, such as Al_(x)Ga_(1-x)N (where 0 < x < 1). The barrier layer 22 may also include other Group III-nitride layers, such as AlInGaN, AlN, and/or combinations of layers thereof. The barrier layer 22 may, for example, be from about 0.1 nm to about 100 nm thick, but may not be so thick as to cause cracking or substantial defect formation therein. In certain embodiments of the present invention, the barrier layer 22 may be a highly-doped n- type layer. For example, the barrier layer 22 may be doped to a concentration of less than about 10^(19) cm^(-3) .」
(訳:さらに図1に示されるように、障壁層22がチャネル層20上に形成される。例えば、障壁層22は、チャネル層20上に堆積されてもよい。障壁層22は、Al_(x)Ga_(1-x)N(0<x<1)などのIII族窒化物層であってもよい。障壁層22は、また、AlInGaN、AlNおよび/またはこれらの層の組み合わせなどの他のIII族窒化物層も含んでもよい。障壁層22は、例えば、厚さが約0.1nmから約100nmであってもよいが、亀裂(cracking)または実質的な欠陥形成を生じさせるほど厚くてはいけない。本発明のある特定の実施形態では、障壁層22は、高濃度ドープn型層であることがある。例えば、障壁層22は、約10^(19)cm^(-3)未満の濃度にドープされることがある。)

(カ)「[0078] Some embodiments of the present invention may be applicable in high electron mobility transistors (HEMTs). More particularly, the channel layer 20 and the barrier layer 22 may be formed of materials having different bandgaps, such that an interface between the channel layer and the barrier layer defines a heterojunction. For example, the channel layer 20 may have a bandgap that is less than the bandgap of the barrier layer 22. As such, the energy of the conduction band edge of the channel layer 20 may be less than the energy of the conduction band edge of the barrier layer 22 at the junction between the channel 20 and barrier 22 layers, and the channel layer 20 may have a greater electron affinity than the barrier layer 22. For example, where both the channel layer 20 and the barrier layer 22 are formed of Group III-nitride layers, the channel layer 20 may be a GaN layer, and the barrier layer 22 may be a AlGaN layer.」
(訳:本発明のいくつかの実施形態は、高電子移動度トランジスタ(HEMT)に応用可能である可能性がある。より詳細には、チャネル層20および障壁層22は、チャネル層と障壁層との間の界面がヘテロ接合を画定するように異なるバンドギャップを有する材料から形成されてもよい。例えば、チャネル層20は、障壁層22のバンドギャップよりも小さなバンドギャップであってもよい。そのようなものとして、チャネル層20の伝導帯端のエネルギーは、チャネル層20と障壁層22との間の接合での障壁層22の伝導帯端のエネルギーよりも小さい可能性があり、さらにチャネル層20は、障壁層22よりも大きな電子親和力を有する可能性がある。例えば、チャネル層20と障壁層22の両方がIII族窒化物層で形成される場合、チャネル層20はGaN層であってもよく、障壁層22はAlGaN層であってもよい。)

(キ)「[0081] Figure 2 illustrates formation of a protective layer 24 on the barrier layer 22. The protective layer 24 may be dielectric material, such as silicon nitride (Si_(x)N_(y)), aluminum nitride (AlN), silicon dioxide (SiO_(2) ), and/or other suitable protective material. Other materials may also be utilized for the protective layer 24. For example, the protective layer 24 may also include magnesium oxide, scandium oxide, aluminum oxide and/or aluminum oxynitride. Furthermore, the protective layer 24 may be a single layer or may include multiple layers of uniform and/or nonuniform composition. 」
(訳:図2は、障壁層22上の保護層24の形成を示している。保護層24は、窒化珪素(Si_(x)N_(y))、窒化アルミニウム(AlN)、二酸化珪素(SiO_(2))、および/または他の適切な保護材料などの誘電体材料であってもよい。また、他の材料が保護層24に利用されてもよい。例えば、保護層24は、また、酸化マグネシウム、酸化スカンジウム、酸化アルミニウムおよび/または酸窒化アルミニウムを含んでもよい。さらに、保護層24は、単層であってもよく、または、均一組成および/または不均一組成の多層を含んでもよい。)

(ク)「[0085] Still referring to Figure 3, using a subsequent photolithography step and evaporation, ohmic metal is formed on the exposed portions of the barrier layer 22. The ohmic metal is patterned so as to be smaller than the window in the protective layer 24, and the ohmic metal is annealed to provide the first and second ohmic contact regions 30. As such, the edges of the ohmic contact regions 30 may be spaced apart from the adjacent protective layer 24.」
(訳:依然として図3を参照すると、引き続いてフォトリソグラフィステップおよび蒸着を使用して、障壁層22の露出部分にオーミック金属が形成される。オーミック金属は、保護層24の窓よりも小さくなるようにパターニングされ、オーミック金属は第1および第2のオーミックコンタクト領域30を形成するようにアニールされる。そのようなものとして、オーミックコンタクト領域30の縁は近接した保護層24から間隔を空けて配置される可能性がある。)

(ケ)「[0089] Figure 5 illustrates the formation of an opening or "window" in the protective layer 24, where the gate electrode may be formed in a subsequent step. As shown in Figure 5, an opening 4 is formed extending through the protective layer 24 to expose a portion of the barrier layer 22. More particularly, the exposed portion of the protective layer 24 is patterned using the second layer 31 as a mask to form the opening 4. The opening 4 may be formed by selectively etching the portion of the protective layer 24 exposed, by the recess 3 in the second layer 31 using a low damage etch technique, as described above, to facilitate the formation of a low-leakage Schottky gate contact on the exposed surface of the barrier layer 22. Note that the opening 4 in the protective layer 24 may be wider than the recess 3 in the second layer 31, due to isotropy (i.e., undercutting) of the etch. In particular embodiments, the ohmic contacts 30 may provide source and drain contacts, and the opening 4 may be offset between the source and drain contacts such that the opening 4, and subsequently the gate contact, may be closer to the source contact than the drain contact.」
(訳:図5は、保護層24への開口または「窓」の形成を示し、その後のステップで、ここにゲート電極が形成されてもよい。図5に示されるように、開口4は、保護層24を貫通して障壁層22の一部を露出させるように形成される。より詳細には、開口4を形成するために、第2の層31をマスクとして使用して保護層24の露出部分がパターニングされる。障壁層22の露出表面への低漏れショットキーゲートコンタクトの形成を容易にするために、上述のように、第2の層31のリセス3によって露出された保護層24の部分を、低損傷エッチング技術を使用して選択的にエッチングすることによって、開口4が形成されてもよい。留意されたいことであるが、保護層24の開口4は、エッチングの等方性(すなわち、アンダーカット)のために第2の層31のリセス3よりも広くなる可能性がある。特定の実施形態では、オーミックコンタクト30はソースコンタクト及びドレインコンタクトを与えることができ、開口4が、したがってゲートコンタクトが、ドレインコンタクトよりもソースコンタクトに近くなるように、開口4がソースコンタクトとドレインコンタクトとの間で片寄っていることがある。)

(コ)「[0092] Figure 7 illustrates the formation of a gate electrode 32. As shown in Figure 7, the gate electrode 32 is formed in the second opening 5 and the first opening 4, and extends through the protective layer 24 to contact the exposed portion of the barrier layer 22. The gate electrode 32 may be formed in the first opening 4 directly on opposing sidewalls of the protective layer 24, such that a gap may not be formed between the two. Suitable gate materials may depend on the composition of the barrier layer 24. However, in certain embodiments, conventional materials capable of making a Schottky contact to a nitride based" semiconductor material may be used, such as Ni, Pt, NiSi_(x) , Cu, Pd, Cr, TaN, W and/or WSiN.」
(訳:図7は、ゲート電極32の形成を示している。図7に示されるように、ゲート電極32は、第2の開口5および第1の開口4に形成され、保護層24を貫通して延在し、障壁層22の露出部分に接触する。ゲート電極32は、ゲート電極32と保護層24との間に隙間が形成されないように、保護層24の対向する側壁に直接に接して第1の開口4に形成されてもよい。適切なゲート材料は、障壁層24の組成に依存する可能性がある。しかし、ある特定の実施形態では、Ni、Pt、NiSi_(x)、Cu、Pd、Cr、TaN、Wおよび/またはWSiNなどの、窒化物ベースの半導体材料に対してショットキーコンタクトを作ることができる従来の材料が使用されてもよい。)

(タ)「 [0093] Still referring to Figure 7, first portions 6 (also referred to as "wings" or "sidelobes") of the gate electrode 32 laterally extend on surface portions of the protective layer 24 outside the first opening 4, and second portions 7 of the gate electrode 32 that are spaced vertically apart from the protective layer 24 laterally extend on surface portions of the second layer 31 outside the second opening 5. As used herein, the term "laterally" refers to a direction that is substantially parallel with respect to a surface of the substrate. The second portions 7 of the gate electrode 32 may laterally extend beyond the first portions 6. Because the first opening 4 and the second opening 5 may be self-aligned by the processes described thus far, the length by which the first portions 6 of the gate electrode 32 extend onto the protective layer 24 may be controlled. As such, according to some embodiments of the present invention, gate-to-drain capacitance (c_(gd)) and/or gate-to-source capacitance (c_(gs)) of the transistor device that may be caused by the extension of the gate electrode 32 onto the protective layer 24 may also be controlled. Accordingly, a modified gamma gate 32 having self-aligned sidelobes 6 may be formed.」
(訳:依然として図7を参照すると、ゲート電極32の第1の部分6(「ウィング」または「サイドローブ」とも呼ばれる。)は、第1の開口4の外側に存在する保護層24の表面部分で横方向に延在し、さらに、保護層24から縦方向に間隔を空けて配置されたゲート電極32の第2の部分7は、第2の開口5の外側に存在する第2の層31の表面部分で横方向に延在している。本明細書で使用されるとき、用語「横方向」は、基板の表面に対して実質的に平行な方向を意味する。ゲート電極32の第2の部分7は、第1の部分6を越えて横方向に延在してもよい。第1の開口4と第2の開口5は、これまで説明されたプロセスによって自己整合される可能性があるので、ゲート電極32の第1の部分6が保護層24上に延在する長さは、制御される可能性がある。そのようなものとして、本発明のいくつかの実施形態によると、ゲート電極32の保護層24上での延長によって生じる可能性があるトランジスタデバイスのゲート-ドレインキャパシタンス(c_(gd))および/またはゲート-ソースキャパシタンス(c_(gs))は、また、制御される可能性がある。したがって、自己整合サイドローブ6を備える修正ガンマゲート32が形成される可能性がある。)

(チ)「[0095] Figure 9 illustrates the formation of a passivation layer 34. The passivation layer 34 may provide environmental protection for the transistor device. For example, the passivation layer 34 may be a thicker nitride or relatively low-k encapsulation layer, and may be formed to improve coverage of the protective layer 24. The passivation layer 34 may be blanket deposited on the structure of Figure 8 after removal of the second layer 31. As such, the second portions 7 of the gate electrode 32 laterally extend on portions of the passivation layer 34. In particular embodiments, the passivation layer 34 may be deposited so as to substantially fill the gaps between the protective layer 24 and the ohmic contacts 30. In certain embodiments of the present invention, the passivation layer 34 may be silicon nitride, aluminum nitride, silicon dioxide, and/or an oxynitride. Furthermore, the passivation layer 34 may be a single or multiple layers of uniform and/or non-uniform composition.」
(訳:図9は、パシベーション層34の形成を示している。パシベーション層34は、トランジスタデバイスのための環境保護を行うことができる。例えば、パシベーション層34は、比較的厚い窒化物または比較的ローkの封入層であってもよく、保護層24の被覆率を改善するために形成されることがある。パシベーション層34は、第2の層31の除去後に、図8の構造の上に一面に堆積されてもよい。そのようなものとして、ゲート電極32の第2の部分7は、パシベーション層34の部分の上で横方向に延在する。特定の実施形態では、パシベーション層34は、保護層24とオーミックコンタクト30との間の隙間を実質的に埋めるように堆積されることがある。本発明のある特定の実施形態では、パシベーション層34は、窒化珪素、窒化アルミニウム、二酸化珪素、および/または酸窒化物であってもよい。さらに、パシベーション層34は、均一組成および/または不均一組成の単層または多層であってもよい。)

(ツ)「[0097] In addition, because the first opening (in the protective layer 24) and the second opening (in the second layer 31 of Figure 6) may be self-aligned by the processes described above, a width of the second opening (illustrated as L_(G2)) may be self-aligned and symmetric around a width of the first opening, which defines the gate length L_(G1). As such, the gate length L_(G1) may be tuned for an operational frequency of interest based on formation of the opening in the protective layer 24. For example, the gate length L_(G1) may be about 0.05 micrometer (μm) to about 2.0 μm. In addition, a length ΔL_(G) by which the first portion 6 of the gate electrode 32 extends onto the protective layer 24 may also be controlled, by widening the opening in the sacrificial second layer, as described above. The thickness d_(1) of the protective layer 24 and the length ΔL_(G) of first portion of the gate electrode 32 may be optimized to reliably support the peak gate-to-drain voltage V_(GD) and to minimize and/or reduce the gate-to-drain capacitance c_(gd) and the gate-to-source capacitance c_(gs). For example, the length ΔL_(G) may be about 0.1 micrometer (μm) to about 0.6 μm, and the thickness d_(1) may be about 300 Angstroms (Å) to about 5000 Å. In addition, the angle Φ of the sidewalls of the protective layer 24 defining the first opening may also be optimized, for example, between about 45 degrees to about 90 degrees.」
(訳:その上、(保護層24の中の)第1の開口および(図6の第2の層31の中の)第2の開口は、上述のプロセスによって自己整合される可能性があるので、第2の開口の幅(L_(G2)として示される)は、第1の開口の幅のまわりに自己整合され、かつ対称である可能性があり、この第1の開口の幅がゲート長L_(G1)を画定する。そのようなものとして、保護層24の開口の形成に基づいて関心のある動作周波数を得るように、ゲート長L_(G1)が調整されてもよい。例えば、ゲート長L_(G1)は、約0.05マイクロメートル(μm)から約2.0μmであってもよい。その上、ゲート電極32の第1の部分6が保護層24の上に延在する長さΔL_(G)は、また、上述のように犠牲的な第2の層の開口を広くすることによって制御されてもよい。ピークゲート-ドレイン電圧V_(GD)に確実に耐え、かつゲート-ドレインキャパシタンスc_(gd)およびゲート-ソースキャパシタンスc_(gs)を最小限にし、かつ/または減少させるように、保護層24の厚さd_(1)およびゲート電極32の第1の部分の長さΔL_(G)が最適化されてもよい。例えば、長さΔL_(G)は約0.1マイクロメートル(μm)から約0.6μmであってもよく、厚さd_(1)は約300オングストローム(Å)から約5000Åであってもよい。その上、第1の開口を画定する保護層24の側壁の角度Φは、また、例えば、約45度から約90度の間で最適化されてもよい。)

(4-3-2)そうすると、引用文献1には、最良の形態として以下の発明(以下「引用発明」という。)が記載されているものと認められる。

「窒素と周期律表のIII族の元素との間で形成される半導体化合物層で形成されたチャネル層20と障壁層22、
障壁層22上に形成された窒化珪素(Si_(x)N_(y))である保護層24、
障壁層22の露出部分に形成されたオーミック金属をアニールして形成されたオーミックコンタクト領域30から与えられたソースコンタクト及びドレインコンタクト、
障壁層22の露出部分に接触するゲート電極32、
を備え、
ゲート電極32は、障壁層22の露出部分に接触しており、第1の開口4の外側に存在する保護層24の表面部分で横方向に延在する第1の部分6と、保護層24から縦方向に間隔を空けて配置され、第2の開口5の外側に存在する比較的ローkの封入層であるパシベーション層34の部分の上で横方向に延在している第2の部分7を備えるトランジスタデバイス。」

(4-4)特開2008-205392号公報
(4-4-1)原査定の拒絶の理由に引用され、本願の出願前である2008年9月4日に日本国内において頒布された特開2008-205392号公報(以下「引用文献2」という。)には、図1とともに、以下の事項が記載されている。

(ア)「【0016】
本発明の基本構成としては、図1及び図2に示すように、保護絶縁膜10を性質の異なる第1の絶縁膜11と第2の絶縁膜12との2層構造を有するように形成する。
ここで、図1がショットキーゲート型のFET、図2がMISゲート型のFETである。図1では、(a)がショットキーゲート型のFET、(b)がマッシュルーム型のゲート電極を有するショットキーゲート型のFET、(c)がマッシュルーム型のゲート電極を有するショットキーゲート型のFETの他の態様である。図2では、(a)がMISゲート型のFET、(b)がMISゲート型のマッシュルーム型のゲート電極を有するFET、(c)がマッシュルーム型のゲート電極を有するMISゲート型のFETの他の態様である。」

(イ)「【0019】
活性領域上((a),(b)では電子供給層2c上、(c)では低抵抗層2E上)には、ソース/ドレインとして機能する一対のオーミック電極4,5がパターン形成されている。
そして、図1では、オーミック電極4,5間における活性領域上に直接的にゲート電極6が形成されている。ここで(a)では、オーミック電極4,5上を含む化合物半導体領域2を覆い、ゲート電極6の側面下方に若干食い込むように、本発明の保護絶縁膜10が形成されている。また、(b),(c)では、オーミック電極4,5上を含む化合物半導体領域2を覆い、マッシュルーム型のゲート電極6の柄部分の側面まで保護絶縁膜10が形成されている。」
(ウ)「【0023】
(発明態様1)
先ず、化合物半導体領域の表面に最初に堆積する第1の絶縁膜11について説明する。
半導体領域、特に化合物半導体領域の表面は、結晶構成元素の酸化物や水素終端及び水酸基終端されたボンドが多く存在する。一方、絶縁膜、特にシリコン窒化膜(SiN膜)は、一般的に多量の水素原子を含有している。この水素原子はSiまたはNと結合しており、Si_(3)N_(4)と比較して化学的安定性を低下させている。換言すれば、このSiN膜は、被堆積結晶に対して化学的アクションを惹起し易い状態にあると言える。このような性質を有するSiN膜が化合物半導体領域の表面に被着した場合、例えば、化合物半導体領域の表面の酸素とSiN内部の水素とが反応する可能性もある。反応の結果として、化合物半導体領域の表面からの不純物の除去、SiN膜からの水素の離脱、及び半導体構成元素とSiN構成元素との直接的結合が実現する。このように反応が進行した化合物半導体領域の表面では、一定の時定数を持つトラップを有する化合物半導体領域の表面と比較して、デバイス動作中における不必要な表面電位変化が少ない。このSiN膜の物理的特徴は、Si-HまたはN-Hの濃度が高く、屈折率としてはストイキオメトリからずれた絶縁膜が好ましい。
【0024】
次に、第1の絶縁膜11上に堆積される第2の絶縁膜12について説明する。
先述したSiN膜では、必然的にSi_(3)N_(4)の結合が完成されていないために、絶縁膜でありながら膜中を微弱電流が流れる。このような絶縁膜としての不都合を解消するため、第1の絶縁膜11上に、絶縁性に優れた第2の絶縁膜12を堆積する。絶縁性に優れた膜とは、Si-HまたはN-H結合が少なく、屈折率としてはほぼストイキオメトリに位置する絶縁膜である。このような絶縁膜は、結合状態が脆弱な結合が少なく、電気伝導に寄与するイオンの量が少ない特徴を持つ。
【0025】
上記のように、第1の絶縁膜11と第2の絶縁膜12との2層構造に保護絶縁膜10を形成することにより、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすことが可能となる。」

(4-4-2)そうすると、引用文献2には、以下の発明(以下「引用発明2」という。)が記載されているものと認められる。

「化合物半導体領域2を覆い、ゲート電極6の側面下方に若干食い込むように形成される保護絶縁膜10を、Si-HまたはN-Hの濃度が高い第1の絶縁膜11と、Si-HまたはN-H結合が少ない第2の絶縁膜12との2層構造とすることにより、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすこと。」

(4-5)対比
(4-5-1)引用発明の「窒素と周期律表のIII族の元素との間で形成される半導体化合物層で形成されたチャネル層20と障壁層22」は、補正後の発明の「化合物半導体積層構造」に相当する。

(4-5-2)引用発明の「障壁層22上に形成された窒化珪素(Si_(x)N_(y))である保護層24」と、補正後の発明の「前記化合物半導体積層構造上に形成された表面保護膜」であって、「第1のシリコン窒化膜と、前記第1のシリコン窒化膜上に形成され、前記第1のシリコン窒化膜よりもSi-H結合を少なく含む第2のシリコン窒化膜と、を有」する「前記表面保護膜」とは、「前記化合物半導体積層構造上に形成された表面保護膜」である点で共通するといえる。

(4-5-3)引用発明の「障壁層22の露出部分に形成されたオーミック金属をアニールして形成されたオーミックコンタクト領域30から与えられたソースコンタクト及びドレインコンタクトソースコンタクト」は、補正後の発明の「前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極」に相当する。

(4-5-4)引用発明の「障壁層22の露出部分に接触するゲート電極32」は、補正後の発明の「前記化合物半導体積層構造上方に形成された」「ゲート電極」に相当し、引用発明の「ゲート電極32」の「障壁層22の露出部分に接触」する部分は、補正後の発明の「その下面が前記化合物半導体積層構造に接する接合部」に相当する。

(4-5-5)引用発明の「第1の開口4の外側に存在する保護層24の表面部分で横方向に延在する第1の部分6」のドレインコンタクト側の部分は、補正後の発明の「前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部」に相当する。

(4-5-6)引用発明の「第2の開口5の外側に存在する比較的ローkの封入層であるパシベーション層34」は、補正後の発明の「前記表面保護膜よりも誘電率が低い領域」に相当し、引用発明の「保護層24から縦方向に間隔を空けて配置され、第2の開口5の外側に存在する比較的ローkの封入層であるパシベーション層34の部分の上で横方向に延在している第2の部分7」は、補正後の発明の「前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部」に相当する。

(4-5-7)引用発明の「トランジスタデバイス。」は、「窒素と周期律表のIII族の元素との間で形成される半導体化合物層で形成されたチャネル層20と障壁層22」を備えるものであることから、補正後の発明の「化合物半導体装置。」に相当する。

(4-5-8)そうすると、補正後の発明と引用発明とは、
「化合物半導体積層構造と、
前記化合物半導体積層構造上に形成された表面保護膜と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
を有し、
前記ゲート電極は、
その下面が前記化合物半導体積層構造に接する接合部と、
前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
を有する化合物半導体装置。」
である点で一致し、次の2点で相違する。

(相違点1)補正後の発明は、「前記表面保護膜は、第1のシリコン窒化膜と、前記第1のシリコン窒化膜上に形成され、前記第1のシリコン窒化膜よりもSi-H結合を少なく含む第2のシリコン窒化膜と、を有し」ているのに対して、引用発明は、「保護層24」は「窒化珪素(Si_(x)N_(y))である」点。

(相違点2)補正後の発明は、「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は0.02μm?0.5μmであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は50nm以下である」のに対して、引用発明は、「ゲート電極32」の「障壁層22の露出部分に接触」する部分の寸法や、「第1の開口4の外側に存在する保護層24の表面部分で横方向に延在する第1の部分6」の寸法が規定されていない点。

(4-6)判断
(4-6-1)相違点1について
上記(4-3-1)(イ)より、引用文献1には、RFデバイスには、表面関連捕獲の最小化が必要である旨記載されていると認められるから、引用発明において、「障壁層22」と「窒化珪素(Si_(x)N_(y))である保護層24」との界面における表面関連捕獲の最小化を図ることは、当業者が当然に考慮することであるといえる。
また、上記(4-3-1)(キ)によれば、引用文献1には、保護層24は、均一組成および/または不均一組成の多層を含んでもよい旨記載されている。
そして、上記の(4-4-2)のように、引用文献2には、化合物半導体領域2を覆い、ゲート電極6の側面下方に若干食い込むように形成される保護絶縁膜10を、Si-HまたはN-Hの濃度が高い第1の絶縁膜11と、Si-HまたはN-H結合が少ない第2の絶縁膜12との2層構造とすることにより、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすこと(引用発明2)が記載されている。
そうすると、引用発明において、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすために、「窒化珪素(Si_(x)N_(y))である保護層24」を、Si-HまたはN-Hの濃度が高い第1の絶縁膜11と、Si-HまたはN-H結合が少ない第2の絶縁膜12との2層構造とすることは、当業者であれば容易になし得たことである。
したがって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-6-2)相違点2について
上記(4-3-1)(イ)によれば、引用文献1には「RFデバイスには、最高電界および/または表面関連捕獲の最小化と、比較的小さなキャパシタンス値の維持との間にトレードオフが存在することがあるという認識から、本発明のいくつかの実施形態が生じる可能性がある。したがって、本発明のいくつかの実施形態は、(比較的小さなゲート抵抗および/または比較的小さなc_(gd)およびc_(gs)などの)Tゲートの優れた側面のいくつかと、(ゲート前パシベーションおよび/または最高電界減少など)ガンマゲートの優れた特性のいくつかとを兼ね備えるトランジスタデバイスを提供する。」との記載がある。
そして、上記(4-3-1)(タ)によれば、引用文献1には「ゲート電極32の第1の部分6が保護層24上に延在する長さは、制御される可能性がある。そのようなものとして、本発明のいくつかの実施形態によると、ゲート電極32の保護層24上での延長によって生じる可能性があるトランジスタデバイスのゲート-ドレインキャパシタンス(c_(gd))および/またはゲート-ソースキャパシタンス(c_(gs))は、また、制御される可能性がある。したがって、自己整合サイドローブ6を備える修正ガンマゲート32が形成される可能性がある。」との記載がある。
また、上記(4-3-1)(ツ)によれば、引用文献1には「そのようなものとして、保護層24の開口の形成に基づいて関心のある動作周波数を得るように、ゲート長L_(G1)が調整されてもよい。例えば、ゲート長L_(G1)は、約0.05マイクロメートル(μm)から約2.0μmであってもよい。その上、ゲート電極32の第1の部分6が保護層24の上に延在する長さΔL_(G)は、また、上述のように犠牲的な第2の層の開口を広くすることによって制御されてもよい。ピークゲート-ドレイン電圧V_(GD)に確実に耐え、かつゲート-ドレインキャパシタンスc_(gd)およびゲート-ソースキャパシタンスc_(gs)を最小限にし、かつ/または減少させるように、保護層24の厚さd_(1)およびゲート電極32の第1の部分の長さΔL_(G)が最適化されてもよい。例えば、長さΔL_(G)は約0.1マイクロメートル(μm)から約0.6μmであってもよく、厚さd_(1)は約300オングストローム(Å)から約5000Åであってもよい。その上、第1の開口を画定する保護層24の側壁の角度Φは、また、例えば、約45度から約90度の間で最適化されてもよい。」との記載がある。
そうすると、引用発明において、関心のある動作周波数を得ること、並びに、ゲート-ドレインキャパシタンスc_(gd)及びゲート-ソースキャパシタンスc_(gs)を最小限にし、かつ/または減少させることを目的として、ゲート長L_(G1)、ゲート電極32の第1の部分の長さΔL_(G)及び保護層24の厚さを調整することは、引用文献1の上記の記載に接した当業者であれば、普通に行い得るものといえる。
そして、引用発明において、上記ゲート長L_(G1)、すなわちゲート電極32の、障壁層22の露出部分に接触している部分のソースコンタクトとドレインコンタクトとを結ぶ方向における寸法を「0.02μm?0.5μm」の範囲内に設定し、上記ゲート電極32の第1の部分の長さΔL_(G)、すなわちゲート電極32の、第1の開口4の外側に存在する保護層24の表面部分で横方向に延在する第1の部分6の寸法を「50nm以下」とした構成とすることは、上記の関心のある動作周波数、並びに、上記ゲート-ドレインキャパシタンスc_(gd)及び上記ゲート-ソースキャパシタンスc_(gs)に応じて、当業者が適宜選択し得る程度のものと認められる。

加えて、本願出願前に日本国内において頒布された刊行物であり、本願明細書に先行技術文献として記載された特開2007-129134号公報には、以下の記載がある。
「【0022】
ゲート電極のドレイン側に形成した庇状の幅(フィールドプレート)の幅(Lfp)とゲート電極のソース側に形成した庇状の幅の幅(Lsp)を同一寸法とし、且つ、Lfp≦0.3μmとすることが好ましい。」
「【0025】
Ψ型ゲートでは、ドレイン端でフィールドプレート部を形成する。このフィールドプレートによってゲートのドレイン端での電界集中が緩和して耐圧が著しく向上する。
【0026】
通常フィールドプレート長が長くなるとゲート・ドレイン間容量が増加し、RF利得が低下するので、フィールドプレート長さは、RF利得が低下しない長さにする必要がある。ゲート端と対向するドレイン電極端の間隔が**nmの場合フィールドプレート長は0.3μm以下であることが好ましい。」
「【0060】
Ψ型ゲートFET(図10)および従来のT型ゲートFET(図3)のゲート庇長は、0.8μm一定とし、Ψ型ゲートFETのLg、Lsp、Lfpをあわせた長さLG=Lg+Lsp+Lfp=0.25μmとし、かつLfp=Lspを満たすようにゲート長Lgを変化させた。T型ゲートFETのゲート長は、Ψ型ゲートFETのゲート長と同じになるようにした。
【0061】
本実施例では、測定データの比較を単純にするためにLfp=Lspとしたが必ずしもLfp=Lspである必要はない。
【0062】
上述の条件で、ゲート長の異なるFETを製造し、ゲート・ソース間容量Cgs、ゲート・ドレイン間容量Cgd、2端子耐圧BVgd、MSGとMAGの切り替わり周波数、及び26.5GHzにおけるMSG値を測定した。
【0063】
図13は、ゲート長12に対してゲート・ソース間容量CgsとRFでのゲート抵抗値をプロットしたものである。ゲート・ソース間容量Cgs、ゲート・ドレイン間容量CgdはとともにT型ゲートFETの方が若干Ψ型ゲートよりも低くてメリットがあるが、あまり大きな差ではない。ところがRFのゲート抵抗は、Ψ型ゲートFETはT型ゲートFETに比べて大きく低減できておりメリットがみられる。」
そして、本願明細書に先行技術文献として記載された上記刊行物の図13には、ゲート長Lgを0.1μmから0.25μmの範囲で変化させることが記載されており、当該記載と「Ψ型ゲートFETのLg、Lsp、Lfpをあわせた長さLG=Lg+Lsp+Lfp=0.25μmとし、かつLfp=Lspを満たすようにゲート長Lgを変化させた。」(段落【0060】)との記載より、本願明細書に先行技術文献として記載された上記刊行物には、ゲート長Lgが0.15μm及び0.2μmの場合、ゲート電極のドレイン側に形成した庇状の幅(フィールドプレート)の幅(Lfp)は、それぞれ、50nm及び25nmとなることも記載されていると認められる。
そうすると、引用文献1の記載に基づき、引用発明の上記ゲート長L_(G1)及び上記長さΔL_(G)を調整する際、上記ゲート長L_(G1)を「0.02μm?0.5μm」の範囲内に設定し、上記長さΔL_(G)を「50nm以下」とすることは、本願明細書に先行技術文献として記載された上記刊行物の記載にみられるような、本願出願前における当該技術分野の技術水準に鑑みれば、当業者が普通に行い得るものであるということもできる。

したがって、相違点2は、引用文献1の記載に基づいて、当業者が容易になし得た範囲に含まれる程度のものである。

(4-6-3)補正後の発明の効果について
本願明細書の記載によれば、補正後の発明は、「良好な高周波特性を得ながら、電界集中を緩和して電流コラプスを抑制することができる」(段落【0008】)との効果を奏するものである。
他方、上記(4-3-1)(タ)及び(ツ)より、引用文献1には、ゲート電極32の第1の部分6が保護層24の上に延在する長さΔL_(G)はゲート-ドレインキャパシタンスc_(gd)を最小限にするように最適化される旨、記載されていると認められる。
そして、電界効果トランジスタにおいて、ゲート-ドレインキャパシタンスc_(gd)が大きくなると高周波特性が低下することは、当該技術分野では技術常識であるから、引用発明において、上記の長さΔL_(G)が、上記c_(gd)を最小限にするように最適化されることで、良好な高周波特性が得られるとの効果を奏することは、当業者には自明なものといえる。
また、Ψ型ゲートにおけるゲート電極のドレイン側に形成した庇状の幅(フィールドプレート)によって、ゲートのドレイン端での電界集中が緩和できることも、上記(4-6-2)のとおり、本願明細書に先行技術文献として記載された上記刊行物の記載にみられるように、本願出願前、当業者にはよく知られたことであるから、ゲート電極32の第1の部分6が保護層24の上に延在するとの構成を備えた引用発明が、電界集中を緩和して電流コラプスを抑制することができるとの作用効果を奏することは、本願明細書に先行技術文献として記載された上記刊行物の記載にみられるような、本願出願前における当該技術分野の技術水準に鑑みれば、当業者には自明なものといえる。
そうすると、補正後の発明が奏する上記の作用効果は、引用発明において当業者が容易に予測し得るものと認められ、格別のものとはいえない。

(4-6-4)審判請求人の主張について
請求人は、審判請求書において、本願明細書の段落【0020】ないし【0022】、及び図3より、補正後の発明は、「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は50nm以下である」との構成により、乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法が50nmよりも大きい場合に生じる、ゲート容量の顕著な増大とそれによる高周波特性の顕著な低下を防止し、高周波特性を低下させずに電流コラプスを抑制するとの格別の効果を奏する旨、主張する。
しかし、請求人の上記の主張は採用することはできない。その理由は、以下のとおりである。
平行平板導体の静電容量は、導体の面積に比例し、2枚の平行導体の間隔に反比例することは、技術常識であり、当該技術常識に照らせば、本願明細書の記載より、本願に係る発明におけるゲート容量は、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」のみに依存するものではなく、表面保護膜の膜厚、ゲート電極とソース電極との距離、及びゲート電極とドレイン電極との距離にも依存することは明らかである。
そして、本願明細書の段落【0020】ないし【0022】、及び図3には、本願明細書の段落【0012】ないし【0014】、及び図1に記載された、本願に係る発明の第1実施形態であるGaN系HEMTについて、表面保護膜の膜厚、ゲート電極とソース電極との距離、及びゲート電極とドレイン電極との距離を明記されない特定の値とし、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」のみを変化させた場合のゲート容量と電流利得遮断周波数の変化について記載されていると認められる。
そうすると、本願明細書の段落【0020】ないし【0022】、及び図3の記載からは、本願に係る発明の第1実施形態であるGaN系HEMTにおいて、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」のみを変化させ、それ以外のゲート容量に影響を与える構成を固定した場合に、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」を50nmより大きくすると、ゲート容量の顕著な増大とそれによる高周波特性の顕著な低下が生じることが認められるにとどまり、本願に係る発明において、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」を50nmより大きくすることによって、それ以外のゲート容量に影響を与える構成とは関係なく、ゲート容量の顕著な増大とそれによる高周波特性の顕著な低下が生じることまでは認められない。
そして、引用発明が、ゲート電極32の第1の部分6が保護層24の上に延在するとの構成を備え、当該構成の長さΔL_(G)が、ゲート-ドレインキャパシタンスc_(gd)を最小限にするように最適化されることで、良好な高周波特性が得られ、電界集中を緩和して電流コラプスを抑制することができるとの作用効果を奏することは、上記(4-6-3)で検討したとおり、引用発明において当業者が容易に予測し得るものと認められる。
以上から、補正後の発明における「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は50nm以下である」との構成によって、請求人が主張する格別の効果を奏するということはできない。

(4-7)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と引用発明との相違点は、引用文献1、2に記載された技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用文献1、2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(5)補正の却下についてのむすび
本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成26年8月13日になされた手続補正は上記のとおり却下されたので、本願の請求項1ないしに係る発明は、平成25年12月19日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項ないしに記載されている事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。

4.引用文献に記載された発明
これに対して、原査定の拒絶の理由に引用された引用文献には、上記2.(4-3-1)及び(4-3-2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。

5.対比、判断
補正後の請求項1は、補正前の請求項1に係る発明の発明特定事項である「ゲート電極」の「接合部」について、「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は0.02μm?0.5μmであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は50nm以下である」と限定的に減縮したものである。逆に言えば本件補正前の請求項1に係る発明(本願発明)は、補正後の発明から上記限定事項をなくしたものである。
そうすると、上記2.(4)において検討したように、補正後の発明は、引用文献1、2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用文献1、2に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2015-07-23 
結審通知日 2015-07-28 
審決日 2015-08-11 
出願番号 特願2009-128056(P2009-128056)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 安田 雅彦  
特許庁審判長 小野田 誠
特許庁審判官 河口 雅英
綿引 隆
発明の名称 化合物半導体装置及びその製造方法  
代理人 國分 孝悦  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ