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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1308114 |
| 審判番号 | 不服2014-16405 |
| 総通号数 | 193 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2016-01-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2014-08-20 |
| 確定日 | 2015-11-25 |
| 事件の表示 | 特願2011-546262「論理アドレスオフセット」拒絶査定不服審判事件〔平成22年 8月12日国際公開、WO2010/090696、平成24年 7月12日国内公表、特表2012-515954〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続きの経緯・本願発明 本願は、平成22年1月15日(優先権主張2009年1月21日、米国)を国際出願日とする出願であって、平成25年8月22日付けで拒絶理由が通知され、平成25年11月25日付けで意見書とともに手続補正書が提出され、平成26年4月16日付けで拒絶査定がなされ、同年8月20日付けで拒絶査定不服の審判請求がなされたものであって、その請求項1に係る発明は、平成25年11月25日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりのものと認める。(以下、「本願発明」という。) 「【請求項1】 ホストインタフェースと、 初期値の論理アドレスオフセット又は保存されている論理アドレスオフセットを使用して操作される記憶装置インタフェースと、 前記ホストインタフェースを介して伝えられる、記憶装置のフォーマット操作を検出し、 前記フォーマット操作を検出すると、 前記記憶装置上のフォーマット情報を検査し、 論理アドレスオフセットを計算し、 計算した前記論理アドレスオフセットをホスト論理アドレスに適用するように構成されている制御回路と、 を備え、 前記論理アドレスオフセットは、前記記憶装置のユーザーデータ領域の開始論理アドレスが、メモリセルの物理ページの先頭またはメモリセルの物理ブロックの先頭と一致するように設定される、 ことを特徴とするメモリコントローラ。」 第2 引用文献 (1)原査定の拒絶の理由に引用された特開2001-350665号公報(以下、「引用文献1」という。)には、図面とともに次の記載がある。 (ア)「【0031】 《第1実施形態》 図1は、本発明による半導体記憶装置のブロック図である。 【0032】同図に示すように、本発明による半導体記憶装置100は、ホストインターフェース3と、CPU6と、プログラムROM8と、アドレスオフセット格納手段10と、バッファメモリ12と、メモリインターフェース15と、フラッシュメモリ17とを備える。 【0033】また、半導体記憶装置100は、バス2を介して、パーソナルコンピュータなどのホストシステム1と接続され、ホストシステム1からのコマンドを受けたり、ホストシステム1との間でデータのやり取りをおこなう。 【0034】バス2は、ホストシステム1が半導体記憶装置100にアクセスする際に利用するバスであり、例えば、ホストシステム1のローカルバスや、パーソナルコンピュータの標準バス(IDEバス、ISAバス、PCIバス、SCSIバス、PCカードバス等)である。 【0035】ホストインターフェース3は、バス2を通して送られたデータをバッファメモリ12に転送したり、バッファメモリ12が保持するデータをバス2に転送するハードウェアである。 【0036】バッファメモリ12は、フラッシュメモリ17から読み出したデータやフラッシュメモリ17に書き込むデータを一時的に保持する記憶手段であり、例えば、スタティックRAM(Ramdom Access Memory)で構成される。 【0037】メモリインターフェース15は、フラッシュメモリ17から読み出したデータをバッファメモリ12に転送したり、バッファメモリ12が保持するデータをフラッシュメモリ17に書き込むハードウェアである。 【0038】CPU(Central Processing Unit)6は、プログラムROM(Read Only Memory)8に格納されたプログラムを読み出し、そのプログラムに従って所定の動作を行う。例えば、CPU6は、ホストインターフェース3を介して受け取ったホストシステム1のコマンドやステータスを解釈し、コマンドに従って、ホストインターフェース3やメモリインターフェース15の機能を制御する。また、CPU6は、バッファメモリ12が保持しているデータの読み出しや書き換えをおこなう。 【0039】また、CPU6は、アドレスオフセット格納手段10に格納されたアドレスオフセット値を使って、ホストシステム1が指定した論理アドレスを、フラッシュメモリ17をアクセスするための物理アドレスに変換する。アドレスオフセット値の算出方法及び論理アドレスから物理アドレスへのアドレス変換方法については後述する。 【0040】アドレスオフセット格納手段10は、論理アドレスを物理アドレスに変換するときに使われるアドレスオフセット値を格納する記憶手段であり、不揮発性または揮発性の記憶素子で構成される。なお、アドレスオフセット格納手段10は、独立した記憶手段を設けるようにしてもよいし、他の記憶手段(例えば、フラッシュメモリ17)の一部を利用して構成するようにしてもよい。 【0041】フラッシュメモリ17は、半導体記憶装置100においてファイルデータなどを格納する記憶手段である。」(段落【0031】?【0041】) (イ)「【0068】ホストシステム1は、半導体記憶装置100上にファイルシステムを作成する場合、まず、フラッシュメモリアレイ18上で空いている(他のパーティションが割り当てられていない)論理アドレス範囲にパーティションを割り当てる。そして、そのパーティションをフォーマットする。フォーマットとは、パーティション上にPBR26、FAT領域I27、FAT領域II28、ルートディレクトリ領域29の論理アドレス範囲を割り当て、それらの領域にファイルデータを管理するための初期化データを書き込むことをいう。」(段落【0068】) (ウ)「【0070】このようなFATファイルシステムが半導体記憶装置100に作成される場合、CPU6は、次の条件を満足するようなアドレスオフセット値を算出する。すなわち、そのアドレスオフセット値を加算すると、FATファイル領域30の先頭論理アドレスが、あるブロック20の先頭セクタの物理アドレスに対応するようになるようなアドレスオフセット値である。このような条件を満足するアドレスオフセット値を算出することにより、FATファイル領域30を構成する各クラスタ31の先頭セクタの論理アドレスの変換先は、必ずブロック20の先頭セクタの物理アドレスとなる。」(段落【0070】) (エ)「【0088】 《第3実施形態》 次に、アドレスオフセット設定処理の更に別の実施形態について説明する。図10は、第3の実施形態におけるアドレスオフセット設定処理の流れを表した図である。本実施形態は、パーティションをフォーマットする際に、PBRデータを使ってアドレスオフセット値を算出するものである。 【0089】ホストシステムが、フラッシュメモリアレイ18上のパーティションをFATでフォーマットする場合(S44)、そのFATパーティションの各領域の論理アドレス範囲の情報を含むデータをパーティションの先頭論理アドレスにあるPBR26に書き込む(S45)。 【0090】ホストシステムからある論理アドレスにデータを書き込むコマンドが送られると、CPU6は、その論理アドレスがそのパーティションの先頭論理アドレスであるか否かを調べる。その結果、書き込み対象の論理アドレスがパーティションの先頭論理アドレスであるならば、バッファメモリ12が保持しているデータを読み出して解析し、そのデータがFATファイルシステムのPBR26に相当するデータであるかを調べる(S46)。 【0091】これにより、そのパーティションがFATでフォーマットされていることを検出すると、CPU6は、バッファメモリ12が保持しているPBRデータを、パーティションの先頭論理アドレス値に等しい値の物理アドレスに書き込むとともに、そのデータからこのFATパーティション25を構成するFAT領域I27、FAT領域II28、ルートディレクトリ領域29が占める論理アドレス範囲を計算し、FATファイル領域30が開始する論理アドレス値を算出する(S47)。 【0092】そして、算出した論理アドレス値に等しい値を持つ物理アドレスがブロックの先頭アドレスでないならば、それ以降のブロックの先頭セクタの物理アドレス値からその論理アドレス値を減算し、アドレスオフセット値を算出し(S48)、算出されたアドレスオフセット値をアドレスオフセット格納手段10に格納する(S49)。 【0093】これ以後、CPU6は、FATファイル領域30が占める範囲内の論理アドレスについては、アドレスオフセット格納手段10に格納されたアドレスオフセット値を加算した値の物理アドレスに変換して、フラッシュメモリ17に対するアクセスを行う。 【0094】図11は、MBR23やFATパーティションの各領域26?30や各クラスタ31の先頭セクタの論理アドレスと物理アドレスとの対応づけの例を示す図である。 【0095】同図に示すように、この場合は、FATファイル領域30が占める論理アドレス範囲についてのみアドレスオフセット値を適用している。なお、他の範囲、例えば、図9に示すように、PBR領域26以降の領域にアドレスオフセット値を適用するようにしてもよい。」(段落【0088】?【0095】) ここで、上記記載事項を関連する図面及びその他の箇所の記載と技術常識に照らせば、引用文献1の第3実施形態に関して次のことがいえる。 (a)「本発明による半導体記憶装置100は、ホストインターフェース3と、CPU6と、プログラムROM8と、アドレスオフセット格納手段10と、バッファメモリ12と、メモリインターフェース15と、フラッシュメモリ17とを備える。」(段落【0032】)、「また、半導体記憶装置100は、バス2を介して、パーソナルコンピュータなどのホストシステム1と接続され、ホストシステム1からのコマンドを受けたり、ホストシステム1との間でデータのやり取りをおこなう。」(段落【0033】)及び図1の記載によれば、半導体記憶装置100のホストインターフェース3と、CPU6と、プログラムROM8と、アドレスオフセット格納手段10と、バッファメモリ12と、メモリインターフェース15とからなる部分は、半導体記憶装置100のメモリコントローラであるといえる。 (b)「本実施形態は、パーティションをフォーマットする際に、PBRデータを使ってアドレスオフセット値を算出するものである。」(段落【0088】)、「ホストシステムが、フラッシュメモリアレイ18上のパーティションをFATでフォーマットする場合(S44)、そのFATパーティションの各領域の論理アドレス範囲の情報を含むデータをパーティションの先頭論理アドレスにあるPBR26に書き込む(S45)。」(段落【0089】)、「ホストシステムからある論理アドレスにデータを書き込むコマンドが送られると、CPU6は、その論理アドレスがそのパーティションの先頭論理アドレスであるか否かを調べる。その結果、書き込み対象の論理アドレスがパーティションの先頭論理アドレスであるならば、バッファメモリ12が保持しているデータを読み出して解析し、そのデータがFATファイルシステムのPBR26に相当するデータであるかを調べる(S46)。」(段落【0090】)、「これにより、そのパーティションがFATでフォーマットされていることを検出する」(段落【0091】)の記載によれば、半導体記憶装置100のCPU6は、ホストシステム1からホストインターフェース3を介してデータの書き込みコマンドが送られると、当該コマンドの書き込み対象の論理アドレスがパーティションの先頭論理アドレスであるか、書き込みデータがPBR26に相当するデータであるかを調べてホストシステムがフラッシュメモリアレイ上のパーティションをFATでフォーマットすることを検出している。 (c)「これにより、そのパーティションがFATでフォーマットされていることを検出すると、CPU6は、バッファメモリ12が保持しているPBRデータを、パーティションの先頭論理アドレス値に等しい値の物理アドレスに書き込むとともに、そのデータからこのFATパーティション25を構成するFAT領域I27、FAT領域II28、ルートディレクトリ領域29が占める論理アドレス範囲を計算し、FATファイル領域30が開始する論理アドレス値を算出する(S47)。」(段落【0091】)、「そして、算出した論理アドレス値に等しい値を持つ物理アドレスがブロックの先頭アドレスでないならば、それ以降のブロックの先頭セクタの物理アドレス値からその論理アドレス値を減算し、アドレスオフセット値を算出し(S48)、算出されたアドレスオフセット値をアドレスオフセット格納手段10に格納する(S49)。」(段落【0092】)の記載によれば、半導体記憶装置100のCPU6は、パーティションがFATでフォーマットされることを検出すると、バッファメモリ12が保持しているPBRデータを、パーティションの先頭論理アドレス値に等しい値の物理アドレスに書き込むとともに、そのデータからこのFATパーティション25を構成するFAT領域I27、FAT領域II28、ルートディレクトリ領域29が占める論理アドレス範囲を計算し、FATファイル領域30が開始する論理アドレス値を算出し、算出した論理アドレス値に等しい値を持つ物理アドレスがブロックの先頭アドレスでないならば、それ以降のブロックの先頭セクタの物理アドレス値からその論理アドレス値を減算し、アドレスオフセット値を算出している。 ここで、「このようなFATファイルシステムが半導体記憶装置100に作成される場合、CPU6は、次の条件を満足するようなアドレスオフセット値を算出する。すなわち、そのアドレスオフセット値を加算すると、FATファイル領域30の先頭論理アドレスが、あるブロック20の先頭セクタの物理アドレスに対応するようになるようなアドレスオフセット値である。このような条件を満足するアドレスオフセット値を算出することにより、FATファイル領域30を構成する各クラスタ31の先頭セクタの論理アドレスの変換先は、必ずブロック20の先頭セクタの物理アドレスとなる。」(段落【0092】)の記載を参照すると、上記「アドレスオフセット値」は、FATファイル領域30の先頭論理アドレスが、あるブロック20の先頭セクタの物理アドレスに対応するようになるようなアドレスオフセット値である。 (d)「アドレスオフセット値を算出し(S48)、算出されたアドレスオフセット値をアドレスオフセット格納手段10に格納する(S49)。」(段落【0092】)、「これ以後、CPU6は、FATファイル領域30が占める範囲内の論理アドレスについては、アドレスオフセット格納手段10に格納されたアドレスオフセット値を加算した値の物理アドレスに変換して、フラッシュメモリ17に対するアクセスを行う。」(段落【0093】)の記載によれば、半導体記憶装置100のCPU6は、アドレスオフセット値を算出し、算出されたアドレスオフセット値をアドレスオフセット格納手段10に格納し、これ以後、FATファイル領域30が占める範囲内の論理アドレスについては、アドレスオフセット格納手段10に格納されたアドレスオフセット値を加算した値の物理アドレスに変換して、メモリインターフェース15を介してフラッシュメモリ17に対するアクセスを行っている。 まとめると、引用文献1には、第3実施形態に関連して以下のような発明(以下、「引用発明」という。)が開示されていると認められる。 「ホストインターフェース3と、CPU6と、プログラムROM8と、アドレスオフセット格納手段10と、バッファメモリ12と、メモリインターフェース15とからなる半導体記憶装置100のメモリコントローラであって、 前記CPU6は、 ホストシステム1からホストインターフェース3を介してデータの書き込みコマンドが送られると、当該コマンドの書き込み対象の論理アドレスがパーティションの先頭論理アドレスであるか、書き込みデータがPBR26に相当するデータであるかを調べてホストシステムがフラッシュメモリアレイ上のパーティションをFATでフォーマットすることを検出し、 パーティションがFATでフォーマットされることを検出すると、バッファメモリ12が保持しているPBRデータを、パーティションの先頭論理アドレス値に等しい値の物理アドレスに書き込むとともに、そのデータからこのFATパーティション25を構成するFAT領域I27、FAT領域II28、ルートディレクトリ領域29が占める論理アドレス範囲を計算し、FATファイル領域30が開始する論理アドレス値を算出し、算出した論理アドレス値に等しい値を持つ物理アドレスがブロックの先頭アドレスでないならば、それ以降のブロックの先頭セクタの物理アドレス値からその論理アドレス値を減算し、アドレスオフセット値を算出し、算出されたアドレスオフセット値は、FATファイル領域30の先頭論理アドレスが、あるブロック20の先頭セクタの物理アドレスに対応するようになるようなアドレスオフセット値であり、 算出されたアドレスオフセット値をアドレスオフセット格納手段10に格納し、これ以後、FATファイル領域30が占める範囲内の論理アドレスについては、アドレスオフセット格納手段10に格納されたアドレスオフセット値を加算した値の物理アドレスに変換して、メモリインターフェース15を介してフラッシュメモリ17に対するアクセスを行うことを特徴とするメモリコントローラ。」 (2)原査定の拒絶の理由に引用された国際公開第00/50997号公報(以下、「引用文献2」という。)には、図面とともに次の記載がある。 「これらシステム領域ならびにデータ領域の論理アドレス割り付けは、メモリカード1の製品出荷前に行われるフォーマット、たとえば、MS-DOS・・・フォーマット時に作成される。 ・・・ よって、物理アドレスの3h番地に論理アドレスの0h番地がオフセットされて割り付けられることになる。これによって、ブロックと、ホストから出力されるデータの単位であるクラスタ・・・とを一致させることができる。 オフセットは、フラッシュメモリ4のある領域、たとえば、領域IDなどに予め格納されており、電源投入時、そのオフセット値をマイクロプロセッサ13が読み出し、RAM15に格納する。 ホストから指定された論理アドレスは、RAM15に格納されているオフセット値を用いてマイクロプロセッサ13が演算することによって物理アドレスに変換される。」(第9頁第5行?第10頁第9行) (3)原査定の拒絶の理由に引用された特開2006-40170号公報(以下、「引用文献3」という。)には、図面とともに次の記載がある。 「【請求項1】 データの書込みがページ単位で行われる記憶領域を有し、該記憶領域のデータの消去が、複数のページからなる物理ブロック単位で行われるフラッシュメモリとホストシステムとに接続され、該フラッシュメモリへの該ホストシステムのアクセスを制御するメモリコントローラであって、 前記ホストシステムから論理アドレスと共に与えられたユーザデータ群に対し、ユーザデータ群を書込む物理ブロックを示す物理ブロックアドレスを設定し、該ユーザデータ群を該物理ブロックアドレスに対応する位置に書込む書込手段と、 前記記憶領域において、前記ユーザデータ群を書込むためのユーザデータ領域の開始位置が前記物理ブロックの先頭ページに対応するように、前記ホストシステムから与えられる前記論理アドレスに対して一定のオフセットを加えるオフセット設定手段と、 を備えることを特徴とするメモリコントローラ。」(【特許請求の範囲】【請求項1】) 第3 対比 本願発明と引用発明とを対比する。 (1)引用発明は、「算出されたアドレスオフセット値をアドレスオフセット格納手段10に格納し、これ以後、FATファイル領域30が占める範囲内の論理アドレスについては、アドレスオフセット格納手段10に格納されたアドレスオフセット値を加算した値の物理アドレスに変換して、メモリインターフェース15を介してフラッシュメモリ17に対するアクセスを行う」から、引用発明の「アドレスオフセット格納手段10に格納されたアドレスオフセット値」は、本願発明の「保存されている論理アドレスオフセット」に相当し、引用発明の「メモリインターフェース15」は、本願発明の「保存されている論理アドレスオフセットを使用して操作される記憶装置インタフェース」に相当する。 (2)引用発明の「ホストシステム1からホストインターフェース3を介してデータの書き込みコマンドが送られると、当該コマンドの書き込み対象の論理アドレスがパーティションの先頭論理アドレスであるか、書き込みデータがPBR26に相当するデータであるかを調べてホストシステムがフラッシュメモリアレイ上のパーティションをFATでフォーマットすることを検出」する構成は、本願発明の「前記ホストインタフェースを介して伝えられる、記憶装置のフォーマット操作を検出する」構成に相当するといえる。 (3)引用発明の「パーティションがFATでフォーマットされることを検出すると、バッファメモリ12が保持しているPBRデータを、パーティションの先頭論理アドレス値に等しい値の物理アドレスに書き込むとともに、そのデータからこのFATパーティション25を構成するFAT領域I27、FAT領域II28、ルートディレクトリ領域29が占める論理アドレス範囲を計算し、FATファイル領域30が開始する論理アドレス値を算出し、算出した論理アドレス値に等しい値を持つ物理アドレスがブロックの先頭アドレスでないならば、それ以降のブロックの先頭セクタの物理アドレス値からその論理アドレス値を減算し、アドレスオフセット値を算出し、算出されたアドレスオフセット値をアドレスオフセット格納手段10に格納し、これ以後、FATファイル領域30が占める範囲内の論理アドレスについては、アドレスオフセット格納手段10に格納されたアドレスオフセット値を加算した値の物理アドレスに変換して、メモリインターフェース15を介してフラッシュメモリ17に対するアクセスを行う」構成は、本願発明の「前記フォーマット操作を検出すると、前記記憶装置上のフォーマット情報を検査し、論理アドレスオフセットを計算し、計算した前記論理アドレスオフセットをホスト論理アドレスに適用する」構成と、「前記フォーマット操作を検出すると、フォーマット情報を検査し、論理アドレスオフセットを計算し、計算した前記論理アドレスオフセットをホスト論理アドレスに適用する」構成である点で共通するといえる。 (4)引用発明の「算出されたアドレスオフセットは、FATファイル領域30の先頭論理アドレスが、あるブロック20の先頭セクタの物理アドレスに対応するようになるようなアドレスオフセット値」となる構成は、本願発明の「前記論理アドレスオフセットは、前記記憶装置のユーザーデータ領域の開始論理アドレスが、メモリセルの物理ブロックの先頭と一致するように設定される」構成に相当するといえる。 (5)引用発明の「CPU6」は、上記(2)?(4)に記載したように構成されているから、本願発明の「制御回路」に相当する。 そして、引用発明の「半導体記憶装置100のメモリコントローラ」は、「ホストインターフェース3と、CPU6と、プログラムROM8と、アドレスオフセット格納手段10と、バッファメモリ12と、メモリインターフェース15とからなる」から、本願発明の「メモリコントローラ」に相当するといいえるものである。 したがって、両者は、 「ホストインタフェースと、 保存されている論理アドレスオフセットを使用して操作される記憶装置インタフェースと、 前記ホストインタフェースを介して伝えられる、記憶装置のフォーマット操作を検出し、 前記フォーマット操作を検出すると、 フォーマット情報を検査し、 論理アドレスオフセットを計算し、 計算した前記論理アドレスオフセットをホスト論理アドレスに適用するように構成されている制御回路と、 を備え、 前記論理アドレスオフセットは、前記記憶装置のユーザーデータ領域の開始論理アドレスが、メモリセルの物理ブロックの先頭と一致するように設定される、 ことを特徴とするメモリコントローラ。」 で一致するものであり、次の点で相違している。 ＜相違点＞ 1.本願発明は、記憶装置インタフェースが「初期値の論理アドレスオフセット又は保存されている論理アドレスオフセットを使用して」操作されるのに対し、引用発明は、「アドレスオフセット格納手段10に格納されたアドレスオフセット値」(「保存されている論理アドレスオフセット」に相当する。)を使用するが、「初期値の論理アドレスオフセット」を使用するとされていない点。 2.本願発明は、制御回路が、論理アドレスオフセットを計算するのに「前記記憶装置上のフォーマット情報」を検査するのに対し、引用発明は、バッファメモリ12が保持しているPBRデータ(「フォーマット情報」に相当する。)を検査するが、「フラッシュメモリアレイ」(「記憶装置」に相当する。)上のPBRデータ(「フォーマット情報」に相当する。)を検査するとされていない点。 3.本願発明は、前記論理アドレスオフセットは、前記記憶装置のユーザデータ領域の開始論理アドレスが、「メモリセルの物理ページの先頭またはメモリセルの物理ブロックの先頭」と一致するように設定されるのに対し、引用発明は、「メモリセルの物理ブロックの先頭」と一致するように設定されるが、「メモリセルの物理ページの先頭」と一致するように設定されるとはしていない点。 第4 当審の判断 (1)相違点1について 本願発明における「初期値の論理アドレスオフセット」、「保存されている論理アドレスオフセット」は、択一的な要件とされているから、相違点1は、実質的な相違点ではない。 なお、仮に、本願発明における「初期値の論理アドレスオフセット」が「保存されている論理アドレスオフセット」と択一的な要件ではなく、必須の要件であったとしても、その点は、次に示すように当業者が容易になし得たことである。 上記引用文献2に記載された「オフセット値」は、「フラッシュメモリ4のある領域、たとえば、領域IDなどに予め格納されており、電源投入時、そのオフセット値をマイクロプロセッサ13が読み出し、RAM15に格納」し、「ホストから指定された論理アドレスは、RAM15に格納されているオフセット値を用いてマイクロプロセッサ13が演算することによって物理アドレスに変換」するものであるから、本願発明の「初期値の論理アドレスオフセット」に相当するといえ、引用発明において、ホスト論理アドレスに適用する「論理アドレスオフセット」として、引用文献2に記載された上記「オフセット値」を使用することも有用であることは、当業者においては明らかである。このことは、引用発明において、「初期値の論理アドレスオフセット」と「保存されている論理アドレスオフセット」を使用することが容易になし得たことを示している。 (2)相違点2について 引用発明は、「パーティションがFATでフォーマットされることを検出すると、バッファメモリ12が保持しているPBRデータを、パーティションの先頭論理アドレス値に等しい値の物理アドレスに書き込むとともに、」当該PBRデータに基づいて「アドレスオフセット値を算出」するものであり、ここで、「パーティションの先頭論理アドレス値に等しい値の物理アドレス」(「記憶装置上」に相当する。)に書き込まれる「PBRデータ」(「フォーマット情報」に相当する。)は、アドレスオフセット値を算出するのに使用可能であることは明らかであり、引用発明において、PBRデータを、パーティションの先頭論理アドレス値に等しい値の物理アドレスに書き込んだ後に、当該書き込んだPBRデータに基づいて(「記録装置上のフォーマット情報を検査」することに相当する。)「アドレスオフセット値を算出」するようにする程度のことは、当業者であれば容易に想到し得る設計的事項である。 (3)相違点3について 本願発明における「メモリセルの物理ページの先頭」は、「メモリセルの物理ブロックの先頭」と択一的な要件とされているから、相違点3は、実質的な相違点ではない。 なお、仮に本願発明における「メモリセルの物理ページの先頭」が「メモリセルの物理ブロックの先頭」と択一的な要件ではなく、必須の要件であったとしても、その点は、次に示すように当業者が容易になし得たことである。 上記引用文献3に記載された「論理アドレスに対して」加える「オフセット」は、フラッシュメモリの記憶領域において、ユーザデータ群を書込むためのユーザデータ領域の開始位置が前記物理ブロックの先頭ページに対応するように設定するものであるから、本願発明の記憶装置のユーザーデータ領域の開始論理アドレスが「メモリセルの物理ページの先頭」と一致するように設定されることに相当するといえ、引用発明も記憶装置がフラッシュメモリであるから、「論理アドレスオフセット」として、引用文献3に記載された上記「オフセット」を使用することも有用であることは、当業者においては明らかである。このことは、引用発明において、「オフセット値」として「記憶装置のユーザーデータ領域の開始論理アドレスがメモリセルの物理ページの先頭と一致するように設定される」ものを使用することが容易になし得たことを示している。 そして、本願発明の奏する作用効果も、引用発明から、当業者であれば予想できる範囲内のものである。 よって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。 第5 むすび 以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2015-06-25 |
| 結審通知日 | 2015-06-30 |
| 審決日 | 2015-07-13 |
| 出願番号 | 特願2011-546262(P2011-546262) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 滝谷 亮一 |
| 特許庁審判長 |
小曳 満昭 |
| 特許庁審判官 |
和田 志郎 桜井 茂行 |
| 発明の名称 | 論理アドレスオフセット |
| 代理人 | 野村 泰久 |
| 代理人 | 大菅 義之 |