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審決分類 審判 査定不服 特174条1項 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1308594
審判番号 不服2014-14144  
総通号数 194 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-02-26 
種別 拒絶査定不服の審決 
審判請求日 2014-07-18 
確定日 2015-12-16 
事件の表示 特願2009- 324「混合アナログおよびデジタル集積回路」拒絶査定不服審判事件〔平成21年 7月 9日出願公開、特開2009-152616〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成14年2月22日(パリ条約に基づく優先権主張外国庁受理 2001年3月2日、米国)を国際出願日とする特願2002-570303号の一部を、平成21年1月5日に新たな外国語書面出願としたものであって、平成21年2月4日に手続補正書及び上申書が提出され、平成24年5月24日付けで拒絶理由が通知され、同年8月29日に意見書及び手続補正書が提出され、平成25年2月8日付けで拒絶理由が通知され、同年8月19日に意見書及び手続補正書が提出されたが、平成26年3月11日付けで拒絶査定がなされ、これに対して、同年7月18日に審判請求がなされるとともに手続補正書が提出され、同年12月10日に上申書が提出されたものである。


第2.補正却下の決定

[補正却下の決定の結論]
平成26年7月18日に提出された手続補正書によりなされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1.本件補正の内容
平成26年7月18日に提出された手続補正書による補正(以下「本件補正」という。)は、本願の特許請求の範囲を補正するものであって、詳細には、それぞれ独立請求項である、請求項1、6、8、10及び11を補正するとともに、請求項12を削除し、当該請求項12の削除に伴って、補正前の請求項13?36を補正後の請求項12?35に繰り上げ、補正前の請求項17、27、31、32及び34が引用していた請求項の項番を補正するものである。
そして、請求項10及び11についてした補正の内容は次のとおりである。

(1)補正事項1
本件補正前の請求項10の「第2のダイに対するスタック構成での第1のダイであって、前記第2のダイは、パッケージ基板の上部に位置され、前記第1のダイはアナログ回路を具備する、第1のダイ」との記載を、本件補正後の請求項10の「第2のダイに対するスタック構成での第1のダイであって、前記第2のダイは、パッケージ基板の上部に位置され、前記第1のダイはアナログ回路を具備し、前記第2のダイはデジタル回路を具備する、第1のダイ」と補正する。

(2)補正事項2
本件補正前の請求項11の「第1のエッジを有する第1のダイ」との記載を、本件補正後の請求項11の「第1のエッジを有し、アナログ回路を実現する第1のダイ」と補正する。

(3)補正事項3
本件補正前の請求項11の「前記第1のダイに対してスタック構造を有する第2のダイであって、前記第2のダイは第2のエッジを有し、前記第2のエッジは前記第1のエッジの最も近くに位置される、第2のダイ」との記載を、本件補正後の請求項11の「前記第1のダイに対してスタック構造を有する第2のダイであって、前記第2のダイは第2のエッジを有し、前記第2のエッジは前記第1のエッジの最も近くに位置され、デジタル回路を実現する第2のダイ」と補正する。

(4)補正事項4
本件補正前の請求項11の「前記第2のダイに位置され、前記第2のエッジの最も近くに位置される第3のセットのボンディングパッド」との記載を、本件補正後の請求項11の「前記第2のダイに位置され、第3のエッジの最も近くに位置される第3のセットのボンディングパッド」と補正する。

2.新規事項の追加の有無及び補正目的の適否
(1)補正事項1?3について
ア 補正事項1?3は、たとえば、本願の願書に最初に添付された明細書、特許請求の範囲及び図面(以下「当初明細書等」という。)における明細書の段落【0011】の「この発明の混合信号ICは共通基板上に組み立てられた従来の混合信号ICの不利益を最小にしながら多くの混合信号ICの利益を提供する。一形態において、アナログ回路およびデジタル回路はこれらの回路に適したICプロセスを用いて2つの別個のダイ上に実装される。」という記載、段落【0012】の「混合信号IC100はデジタルダイ120の上部に積み重ねられたアナログダイ130から構成され、デジタルダイ120はさらにパッケージ基板110の上部に積み重ねられる。」という記載に基づくものと認められる。

イ したがって、補正事項1?3は、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項1は、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)の規定に適合する。

ウ また、補正事項1は、補正前の「前記第2のダイ」が「デジタル回路を具備する」ことを限定するものである。
補正事項2は、補正前の「第1のダイ」が「アナログ回路を実現する」ことを限定するものである。
そして、補正事項3は、補正前の「第2のダイ」が「デジタル回路を実現する」ことを限定するものである。

エ したがって、補正事項1?3は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(2)補正事項4について
ア 補正事項4は、補正前の「前記第2のエッジ」との記載を、補正後は「第3のエッジ」と補正する。すなわち、補正後の請求項11の前記「第3のエッジ」は、「第2のダイ」が有する「第2のエッジ」とは異なる「エッジ」である。
したがって、補正後の請求項11においては、「第3のエッジの最も近くに位置される第3のセットのボンディングパッド」と、「前記第2のダイに位置され、前記第2のエッジの最も近くに位置される第2のセットのボンディングパッド」とは、同じ「前記第2のダイ」に位置するものの、それぞれ異なる「エッジ」の「最も近くに位置される」ものである。

イ ここで、補正前の請求項11も、補正後の請求項11も、「前記第2のセットのボンディングパッドの前記個々のボンディングパッドは前記第3のセットのボンディングパッドの前記個々のボンディングパッドと共にインターリーブされる」という発明特定事項を有する。
そうすると、上記アのように補正されることにより、「前記第2のセットのボンディングパッドの前記個々のボンディングパッド」と「前記第3のセットのボンディングパッドの前記個々のボンディングパッド」とは、補正前は、「前記第2のダイ」が有する同じ「第2のエッジ」の「最も近く」で「共にインターリーブ」されていたものが、補正後は、「前記第2のダイ」のそれぞれ異なる「エッジ」の「最も近く」で「共にインターリーブ」されることとなった。

ウ これに対して、当初明細書等には、その明細書の段落【0022】に図4A及び図4Bを説明して「第1のセットのボンディングパッド122がパッケージ基板110との相互接続のためにデジタルダイ120上に設けられ、第2のセットのボンディングパッド124がアナログダイ130との相互接続のために設けられる。」と記載され、段落【0023】に「一実施の形態において、可能な限り、ボンディングパッド122および124がデジタル上で(ラインに沿って)交互に配置されるようにボンディングパッド122および124がデジタルダイ120上で「相互デジタル化」される。」と記載されるとともに、その図4A及び図4Bには、前記「交互に配置」される「ボンディングパッド122および124」は、いずれも、デジタルダイ120に位置されるとともに、前記デジタルダイ120の同じ右側側面のエッジ付近に位置されていることが図示されている。
この点は、平成26年12月10日に審判請求人が提出した上申書で示された図面に図示されるとおりである。

エ しかしながら、デジタルダイ120上に設けられる、アナログダイ130との相互接続のためのボンディングパッド124のセットと、パッケージ基板110との相互接続のためのボンディングパッド122のセットとを、補正後の請求項11のように、それぞれ異なる「エッジ」の「最も近くに位置」させるとともに「共にインターリーブ」させることは、当初明細書等には、記載されていない。
そして、当該技術分野における技術常識を参酌しても、補正後の請求項11に記載の上記の構成が当初明細書等の記載から自明であるともいえない。

オ 以上から、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものである。
よって、補正事項4は、特許法第17条の2第3項の規定に適合しない。

カ 一方、上記アで指摘したように、補正事項4は、「第3のセットのボンディングパッド」が「最も近くに位置される」エッジを、補正前は、「前記第2のダイ」が有する「第2のエッジ」であったものを、「第3のエッジ」に変更するものである。
したがって、補正事項4は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものには該当しない。

キ また、補正事項4が、特許法第17条の2第4項の、第1号に掲げる請求項の削除を目的とするものにも、第3号に掲げる誤記の訂正を目的とするものにも、第4号に掲げる明りょうでない記載の釈明を目的とするものにも該当しないことは明らかである。
よって、補正事項4は、特許法17条の2第4項の規定に適合しない。

(3)新規事項の追加の有無及び補正目的の適否についての検討のまとめ
以上検討したとおりであるから、請求項10についてする本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たす。
しかし、請求項11についてする本件補正の補正事項4は、特許法第17条の2第3項及び第4項に規定する要件を満たしていない。

3.独立特許要件
以上のとおり、請求項10についてする本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たす。
そこで、仮に本件補正が特許法第17条の2第3項及び第4号の規定に適合するものであるとして、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かを、請求項10に係る発明(以下「補正発明」という。)について以下に検討する。

(1)補正発明
本件補正後の請求項1?35に係る発明は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項1?35に記載されている事項により特定されるとおりのものであり、そのうち、本件補正後の請求項10に係る発明、すなわち、補正発明は次のとおりである。

「カプセル化された回路のダイを備えた回路パッケージであって、前記カプセル化された回路のダイは、
パッケージ基板と、
第2のダイに対するスタック構成での第1のダイであって、前記第2のダイは、パッケージ基板の上部に位置され、前記第1のダイはアナログ回路を具備し、前記第2のダイはデジタル回路を具備する、第1のダイと、
前記第1のダイに位置され、前記第1のダイの第1のエッジの最も近くに位置される第1のセットのボンディングパッドであって、前記第1のセットのボンディングパッドは複数のボンディングパッドを含む、第1のセットのボンディングパッドと、
前記第1のダイに位置され、前記第1のダイの第2のエッジの最も近くに位置される第2のセットのボンディングパッドと、
を含み、
前記第1のダイの前記第1のエッジは前記パッケージ基板のエッジの最も近くに位置され、
前記第1のセットのボンディングパッドは1セットのダイから基板へのボンドワイヤーに連結され、
前記第2のセットのボンディングパッドは1セットのダイからダイへのボンドワイヤーに連結され、
前記セットの前記ダイから基板への各ボンドワイヤーは前記第1のダイの前記第1のエッジをクロスオーバーする、回路パッケージ。」

(2)引用例及び引用発明
(2-1)引用例1の記載事項
原査定の根拠となった平成25年2月8日付けの拒絶理由通知の理由Eにおいて引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平3-60062号公報(以下「引用例1」という。)には、「半導体集積回路装置」(発明の名称)について、図1(A)?図3とともに、次の事項が記載されている(下線は当審で付加。以下同じ。)。

a.「〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に半導体集積回路の実装構造に関する。」(第1頁下左欄第12?14行)

b.「〔発明が解決しようとする課題〕
……(中略)……
また、従来の半導体集積回路装置のパッケージ内の半導体集積回路素子の配置では、単数の半導体チップを置く他に、複数の半導体チップを横に並べて置くものもあった。この場合も、実装面積が大となる欠点があった。
本発明の目的は、前記欠点が解決され、実装密度を上げるようにした半導体集積回路装置を提供することにある。」(第1頁下右欄第2?16行)

c.「〔課題を解決するための手段〕
本発明の半導体集積回路装置の構成は、複数の半導体チップを互いに積み重ね、ひとつのパッケージ内に封入したことを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図(A)、第1図(B)は本発明の一実施例の半導体集積回路装置を示す平面図、断面図である。第1図(A)、(B)において、本実施例は、第1の半導体チップ11の上に、第2の半導体チップ12を積み重ね、第1の半導体チップ11内に、第2の半導体チップ12との接続の為のパッド13を設け、ボンディング・ワイヤ15により接続する。第1の半導体チップ11と導電膜14との接続は、従来通りのボンディング・ワイヤの構成となる。
前記構成により、従来の半導体集積回路装置の実装面積を変えることなく、より大規模な半導体集積回路装置が構成できる。さらに、例えば上に積み重ねる第2の半導体チップ12を既存の半導体チップ、下に積み重ねられる第1の半導体チップ11を新規開発した周辺装置の半導体チップを使用することにより、下に積み重ねられる半導体チップ11だけを設計するだけで済むので、開発期間が短かくなり、半導体集積回路装置の信頼性は、上に積み重ねる半導体チップと下に積み重ねられる半導体チップを両方開発したものより、高くなる。」(第1頁下右欄第17行?第2頁上右欄第3行)

d.「第2図は本発明の他の実施例の半導体集積回路装置の製法を示す斜視図である。第2図において、本実施例は、単一の半導体チップ21,22,23を積み重ねて半導体チップ24,25を構成している。
……(中略)……
次に、上に積み重ねる半導体チップ21を既作の信頼性の高い半導体チップ、例えばハードマクロやRAM,ROM素子、下に積み重ねられる半導体チップ22を新規開発の周辺装置の半導体チップにすることにより、作成された半導体チップの信頼性の向上を図れる。
例えば上に積み重ねる半導体チップ21をスタンダードセル方式、ゲートアレ一方式、又はフルカスタム方式で設計された半導体チップ、下に積み重ねられる半導体チップ22をゲートアレ一方式、スタンダード・セル方式、又はフルカスタム方式で設計された半導体チップとして、半導体チップ24を構成する。この様に設計方式の異なった半導体チップを組み合わせて構成することも可能である。
また、設計プロセスの異なった半導体チップを組み合せて構成することも可能である。」(第2頁上右欄第4行?同頁下左欄第13行)

e.「本発明の一実施例の半導体集積回路装置を示す平面図」(図面の簡単な説明)である第1図(A)、「第1図(A)の断面図」(図面の簡単な説明)である第1図(B)には、
・第2の半導体チップ12の上面には、当該第2の半導体チップ12の4つの各側縁のそれぞれの近くに、複数のパッドが形成されていること、
・前記第2の半導体チップ12の複数のパッドは、右側縁近傍の1個のパッド及び上左隅の1個のパッドを除き、ボンディング・ワイヤにより、第1の半導体チップ11の上面に形成された複数のパッド13のうち対応するものに接続されていること、
・前記第2の半導体チップ12の右側縁近傍の1個のパッドは、ボンディング・ワイヤにより、前記第1の半導体チップ11を保持するパッケージ下部の右側縁部に形成されている複数の導電膜14のうち対応するものに接続されていること、
・前記第2の半導体チップ12の上左隅の1個のパッドは、ボンディング・ワイヤにより前記パッケージ下部の上側縁部に形成されている複数の導電膜14のうち対応するものに接続されているとともに、前記第1の半導体チップ11の上側縁近傍の1個のパッドもボンディング・ワイヤにより前記対応する導電膜14に接続されていること、
が図示されている。

(2-2)引用発明
前記a?eから、引用例1には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「複数の半導体チップを互いに積み重ね、ひとつのパッケージ内に封入した半導体集積回路装置であって、
前記パッケージ内に封入した半導体集積回路装置は、
縁部に複数の導電膜14が形成されたパッケージ下部と、
第1の半導体チップ11の上に積み重ねられた第2の半導体チップ12と、
を備え、
前記第2の半導体チップ12の上面には、当該第2の半導体チップ12の4つの各側縁のそれぞれの近傍に、複数のパッドが形成されており、
前記第2の半導体チップ12の複数のパッドのうち、右側縁近傍の1個のパッドは、ボンディング・ワイヤにより、前記第1の半導体チップ11を保持する前記パッケージ下部の右側縁部に形成されている複数の導電膜14のうち対応するものに接続され、
前記第2の半導体チップ12の複数のパッドのうちの上左隅近傍の1個のパッドと、前記第1の半導体チップ11の上側縁近傍の1個のパッドとは、ボンディング・ワイヤにより、前記パッケージ下部の上側縁部に形成されている複数の導電膜14のうち対応するものに接続され、
前記右側縁近傍の1個のパッド及び前記上左隅近傍の1個のパッドを除く前記第2の半導体チップ12の複数のパッドは、それぞれボンディング・ワイヤにより、前記第2の半導体チップ12との接続の為に前記第1の半導体チップ11内に設けた複数のパッド13のうち対応するものに接続されている、
ことを特徴とするパッケージ内に封入した半導体集積回路装置。」

(3)補正発明と引用発明との対比
(3-1)対比
補正発明と引用発明とを対比する。
ア 引用発明の「半導体チップ」及び「複数の半導体チップを互いに積み重ね、ひとつのパッケージ内に封入した半導体集積回路装置」は、それぞれ、補正発明の「カプセル化された回路のダイ」及び「カプセル化された回路のダイを備えた回路パッケージ」に相当する。

イ 引用発明の「縁部に複数の導電膜14が形成されたパッケージ下部」は、補正発明の「パッケージ基板」に相当する。

ウ 引用発明において、「第2の半導体チップ12」は、「第1の半導体チップ11の上に積み重ねられた」構成を有し、「ひとつのパッケージ内に封入した半導体集積回路装置」において、前記「第1の半導体チップ11」は前記「パッケージ下部」の上部に位置する。
したがって、引用発明の「第1の半導体チップ11」及び「第2の半導体チップ12」は、補正発明の「第2のダイ」及び「第1のダイ」に相当する。
そして、引用発明の「第1の半導体チップ11の上に積み重ねられた第2の半導体チップ12」と、補正発明の「第2のダイに対するスタック構成での第1のダイであって、前記第2のダイは、パッケージ基板の上部に位置され、前記第1のダイはアナログ回路を具備し、前記第2のダイはデジタル回路を具備する、第1のダイ」とは、「第2のダイに対するスタック構成での第1のダイであって、前記第2のダイは、パッケージ基板の上部に位置され」る「第1のダイ」である点で共通する。

エ 引用発明の「前記第2の半導体チップ12の上面には」、「当該第2の半導体チップ12の4つの各側縁のそれぞれの近傍に、複数のパッドが形成されて」いる。すなわち、「前記第2の半導体チップ12の上面」には、「各側縁」毎に、「4」組の「複数のパッド」が、それぞれ、対応する「側縁」の「近傍」に「形成」されている。
ここで、引用発明において、前記「4」組の「複数のパッド」のうち、「前記第2の半導体チップ12の上面」の「右側縁」ないし「上側縁」の「近傍に」それぞれ形成された「複数のパッド」については、そのうちのそれぞれ「1個のパッド」が、「前記パッケージ下部」の「右側縁部」ないし「上側縁部」に形成されている「複数の導電膜14のうち対応するもの」に「ボンディング・ワイヤ」により「接続され」ている。
したがって、引用発明において、「前記第2の半導体チップ12の上面」の「右側縁」ないし「上側縁」の「近傍」にそれぞれ「複数のパッド」が「形成」されていることと、補正発明において、「前記第1のダイに位置され」る「複数のボンディングパッド」を含む「第1のセットのボンディングパッド」が「前記第1のダイの第1のエッジの最も近くに位置される」こととは、「前記第1のダイに位置され」る「第1」の「ボンディングパッド」が「前記第1のダイの第1のエッジ」の「近くに位置され」る点で共通する。
また、引用発明において、前記「右側縁」ないし前記「上側縁」の「近傍に」それぞれ形成された「複数のパッド」のうちのそれぞれ「1個のパッド」が、「前記パッケージ下部」の「右側縁部」ないし「上側縁部」に形成されている「複数の導電膜14のうち対応するもの」に「ボンディング・ワイヤ」により「接続され」ることと、補正発明において「前記第1のセットのボンディングパッドは1セットのダイから基板へのボンドワイヤーに連結され」ることとは、前記「第1」の「ボンディングパッド」は「ダイから基板へのボンドワイヤーに連結され」る点で共通する。

オ 引用発明において、「前記第2の半導体チップ12の上面」の「当該第2の半導体チップ12の4つの各側縁のそれぞれの近傍」に「形成され」た「複数のパッド」のうち「前記右側縁近傍の1個のパッド及び前記上左隅近傍の1個のパッドを除く前記第2の半導体チップ12の複数のパッドは、それぞれボンディング・ワイヤにより、前記第2の半導体チップ12との接続の為に前記第1の半導体チップ11内に設けた複数のパッド13のうち対応するものに接続されている」。
すなわち、「当該第2の半導体チップ12」の下「側縁」の「近傍」に「形成され」た「複数のパッド」は、すべて、「ボンディング・ワイヤ」により「前記第1の半導体チップ11内に設けた複数のパッド13のうち対応するものに接続」される。
したがって、引用発明の「当該第2の半導体チップ12」の下「側縁」の「近傍」に「形成され」た「複数のパッド」と、補正発明の「前記第1のダイに位置され、前記第1のダイの第2のエッジの最も近くに位置される第2のセットのボンディングパッド」とは、「前記第1のダイに位置され、前記第1のダイの第2のエッジ」の「近くに位置される第2のセットのボンディングパッド」である点で共通する。
そして、引用発明において、「当該第2の半導体チップ12」の下「側縁」の「近傍」に「形成され」た「複数のパッド」がすべて「ボンディング・ワイヤ」により「前記第1の半導体チップ11内に設けた複数のパッド13のうち対応するものに接続」されることは、補正発明において、「前記第2のセットのボンディングパッドは1セットのダイからダイへのボンドワイヤーに連結され」ることに相当する。

カ 引用発明において、「前記第2の半導体チップ12の上面」に「形成され」た前記「右側縁近傍の1個のパッド」あるいは「上左隅近傍の1個のパッド」は、「ボンディング・ワイヤにより」、それぞれ、「前記半導体チップ11を保持する前記パッケージ下部の右側縁部に形成されている複数の導電膜14のうち対応するもの」あるいは「前記パッケージ下部の上側縁部に形成されている複数の導電膜14のうち対応するもの」に「接続され」る。
したがって、前記「右側縁近傍の1個のパッド」あるいは前記「上左隅近傍の1個のパッド」と、「前記半導体チップ11を保持する前記パッケージ下部の右側縁部に形成されている複数の導電膜14のうち対応するもの」あるいは「前記パッケージ下部の上側縁部に形成されている複数の導電膜14のうち対応するもの」とをそれぞれ「接続」する「ボンディング・ワイヤ」は、「前記第2の半導体チップ12」の右「側縁」あるいは上「側縁」の上をクロスオーバーする。
よって、引用発明において、「前記第2の半導体チップ12の上面」に「形成され」た前記「右側縁近傍の1個のパッド」あるいは「上左隅近傍の1個のパッド」が、「ボンディング・ワイヤにより」、それぞれ、「前記半導体チップ11を保持する前記パッケージ下部の右側縁部に形成されている複数の導電膜14のうち対応するもの」あるいは「前記パッケージ下部の上側縁部に形成されている複数の導電膜14のうち対応するもの」に「接続され」ることと、補正発明において「前記セットの前記ダイから基板への各ボンドワイヤーは前記第1のダイの前記第1のエッジをクロスオーバーする」こととは、「前記ダイから基板」への「ボンドワイヤーは前記第1のダイの前記第1のエッジをクロスオーバーする」点で共通する。

(3-2)一致点と相違点
以上総合すると、補正発明と引用発明とは、
(一致点)
「カプセル化された回路のダイを備えた回路パッケージであって、前記カプセル化された回路のダイは、
パッケージ基板と、
第2のダイに対するスタック構成での第1のダイであって、前記第2のダイは、パッケージ基板の上部に位置される、第1のダイと、
前記第1のダイに位置され、前記第1のダイの第1のエッジの近くに位置される第1のボンディングパッドと、
前記第1のダイに位置され、前記第1のダイの第2のエッジの近くに位置される第2のセットのボンディングパッドと、
を含み、
前記第1のボンディングパッドはダイから基板へのボンドワイヤーに連結され、
前記第2のセットのボンディングパッドは1セットのダイからダイへのボンドワイヤーに連結され、
前記ダイから基板へのボンドワイヤーは前記第1のダイの前記第1のエッジをクロスオーバーする、回路パッケージ。」
である点で一致し、次の各点で相違する。

(相違点1)
補正発明の「前記第1のダイはアナログ回路を具備し、前記第2のダイはデジタル回路を具備す」るのに対して、引用発明はそのような特定を有していない点。

(相違点2)
補正発明の「第1のセットのボンディングパッド」は「前記第1のダイの第1のエッジの最も近くに位置され」、「第2のセットのボンディングパッド」は「前記第1のダイの第2のエッジの最も近くに位置される」のに対して、引用発明の「第2の半導体チップ12の4つの各側縁のそれぞれの近傍」に「形成され」た「複数のパッド」が対応する「側縁」の最も「近傍」に「形成され」ているか不明であるため、前記「複数のパッド」のうちの「右側縁近傍の1個のパッド」及び「上左隅近傍の1個のパッド」が、それぞれ、前記「第2の半導体チップ12」の「右側縁」及び上「側縁」の最も「近傍」に「形成され」ているか不明である点。

(相違点3)
補正発明の「前記第1のダイに位置され、前記第1のダイの第1のエッジの最も近くに位置される第1のセットのボンディングパッド」は「複数のボンディングパッドを含む、第1のセットのボンディングパッド」であるのに対して、引用発明の「前記第2の半導体チップ12」は「上面」に、「複数の導電膜14」のいずれかに「接続され」る「右側縁近傍の1個のパッド」あるいは「上左隅近傍の1個のパッド」を有する点。

(相違点4)
補正発明において「前記第1のダイの前記第1のエッジは前記パッケージ基板のエッジの最も近くに位置され」るのに対して、引用発明はそのような特定を有していない点。

(相違点5)
補正発明の「第1のセットのボンディングパッド」は「1セット」のダイから基板へのボンドワイヤーに連結され、「前記セット」の前記ダイから基板への「各」ボンドワイヤーは前記第1のダイの前記第1のエッジをクロスオーバーするのに対して、引用発明において、「ボンディング・ワイヤにより、前記複数の導電膜14のうち対応するものに接続され」る「右側縁近傍」の「パッド」ないし「上左隅近傍」の「パッド」はそれぞれ「1個」であり、「前記第2の半導体チップ12」の右「側縁」あるいは上「側縁」の上をクロスオーバーする前記「ボンディング・ワイヤ」もそれぞれ1本である点。

(4)各相違点についての当審の判断
(4-1)相違点1について
ア 引用例1には、第2頁下左欄第5?13行に、上に積み重ねる半導体チップと、下に積み重ねられる半導体チップとで、設計方式の異なった半導体チップを組み合わせて構成することが可能であることが記載されている。

イ 一方、複数の半導体チップを互いに積み重ねてスタック構成とした半導体集積回路装置の技術分野において、デジタル回路を具備する半導体チップの上にアナログ回路を具備する半導体チップを積み重ねることは、以下の周知例1、2に記載されるように周知技術にすぎない。そして、デジタル回路を具備する半導体チップと、アナログ回路を具備する半導体チップとで、設計方式が異なることは自明である。
したがって、引用発明において、「第1の半導体チップ11」をデジタル回路を具備する半導体チップとし、前記「第1の半導体チップ11」の上に積み重ねられた「第2の半導体チップ12」をアナログ回路を具備する半導体チップとすることは、周知技術を参酌すれば、当業者であれば容易に想到し得たものと認められる。

ウ 以上から、相違点1は、周知技術を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

エ 周知例1:特開平5-343609号公報
原査定の根拠となった平成25年2月8日付けの拒絶理由通知の理由Eにおいて引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である前記周知例1には、図1?図2とともに、次の事項が記載されている。
a.「【0001】
【産業上の利用分野】本発明は、機能等が異なる二以上の半導体チップを集積してなる半導体集積回路に関する。
【0002】
【従来の技術】半導体集積回路装置の高集積化,高速化,多機能化に伴い、LSIチップ面積の増加,ウェーハ製造工程数の増大、及びLSIチップから端子を取り出すピン数の増加が進んでいる。
【0003】たとえば、バイポーラトランジスタとCMOSトランジスタとを同一基板上に形成したBi-CMOSプロセスにおいて、高速動作が要求されるプリスケーラ部あるいはアナログ部をバイポーラトランジスタで構成し、論理回路部等をCMOSトランジスタで構成している。」
b.「【0018】(実施例1)図1(a)は、本発明の実施例1に係る半導体集積回路装置を示す平面図、(b)は、同断面図である。
【0019】図において、CMOS部チップ3′は、表面保護膜が例えばプラズマ窒化膜0.1?1.0μm、およびポリイミド膜2?10μmの厚さで覆われており、所定のパッド電極2上の表面保護膜は開口されている。
【0020】バイポーラ部あるいはEPROM部チップ4′は、表面保護膜が例えば低濃度PSG膜0.1?1.0μmおよびプラズマ窒化膜0.1?0.5μmの厚さで覆われており、パッド電極2′上は開口されている。
【0021】チップ4′の裏面にたとえばエポキシ樹脂を塗り、チップ3′の表面に接着する。次にチップ3′をリードフレームのアイランド5上にマウントさせる。
【0022】次にチップ4′のパッド電極2′とチップ4′の外周縁に沿うチップ3′のパッド電極2との間をポンディングワイヤ6′で結線し、さらにチップ3′の外周縁に沿うパッド電極2とリードフレームのインナーリード7との間をボンディングワイヤ6で結線する。最後にモールド樹脂で封入を行い、組立工数が完了する。」

オ 周知例2:特開平11-168185号公報
平成24年5月24日付けの拒絶理由通知の理由Bにおいて引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である前記周知例2には、図1?図12とともに、次の事項が記載されている。
a.「【0027】請求項4の積層基板体は、第2の機能部がアナログ処理を行なう機能を備えており、第1の機能部が、第2の機能部で行なわれるアナログ処理に関連するディジタル処理を行なう機能を備えていることを特徴とする。」
b.「【0041】
【発明の実施の形態】図1に、この発明の1実施形態による半導体装置であるLSI(高密度集積回路)2の断面構成を示す。LSI2は、パッケージ12の上に、積層基板体である積層チップ4を載置して固定した構成を有している。積層チップ4は、第1の基板である第1チップ8および第2の基板である第2チップ6を積層して一体化したチップである。」
c.「【0078】また、たとえば、LSI2を、PLL(位相同期ループ)回路を用いた周波数シンセサイザとして使用することができる。この場合には、第2チップ6に、第2の機能部として、アナログ回路であるVCO(電圧制御発信回路)を形成しておく。
【0079】一方、第1チップ8には、前述の実施形態と同様に、第1の機能部としてFPGAを形成しておくが、この場合、FPGAが、VCOの出力を分周したのち再びVCOにフィードバックするような回路をとして機能するようにプログラムしておく。
【0080】このように設定しておけば、LSI2を、PLL回路を用いた周波数シンセサイザとして使用することができる。この場合、FPGAのプログラムを変更することで、出力すべき周波数を容易に変更することができる。また、積層チップ4を用いることで、コンパクトな周波数シンセサイザを得ることができる。」

(4-2)相違点2について
ア 集積回路技術において、ボンディングワイヤの長さをできるだけ短くするために、ボンディングパッドを半導体チップの周縁部に配置させることは、以下の周知例3、4に記載されるように常套技術にすぎない。
そうすると、引用発明において、「第2の半導体チップ12」に形成された「パッド」に接続される「ボンディング・ワイヤ」の長さをできるだけ短くするように、「前記第2の半導体チップ12の4つの各側縁のそれぞれの近傍」に「形成」されている「4」組の「複数のパッド」を、対応する「側縁」に対して、でき得る限り近くに配置しようとすることは、当業者であれば当然に想起したものと認められる。

イ したがって、引用発明において、「第2の半導体チップ12の上面」の「右側縁近傍の1個のパッド」を前記「第2の半導体チップ12の上面」の「右側縁」の最も近くに配置し、「上左隅近傍の1個のパッド」を前記「第2の半導体チップ12の上面」の上「側縁」の最も近くに配置することは、当業者が容易に想到し得たものと認められる。

ウ 以上から、相違点2は、常套手段を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

エ 周知例3:特開昭62-130549号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である前記周知例3には、第1図?第3図とともに、次の事項が記載されている。
a.「この発明の技術の重要な利点は、接続ワイヤ116として比較的短いものが使用できるように端子ボンド・パッド118をチップ周辺に沿って容易に配列できることである。このように接続ワイヤを短くすることにより、長いワイヤの断線或いは隣り合うワイヤの短絡による故障の可能性を低減して、完成装置の信頼度を増すことが出来る。」(第3頁の上右欄第17行?下左欄第3行)

オ 周知例4:特開昭64-2345号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である前記周知例4には、第1図?第5図とともに、次の事項が記載されている。
a.「2がボンディングパッドで、このボンディングパッドと上記半導体チップを収容したパッケージの導出端子とがボンディングワイヤー(図示せず)で接続されるが、出来るだけ短いボンディングワイヤーで接続するようにボンディングパッドはチップ周縁に配置されている。」(第2頁上左欄第4?9行)

(4-3)相違点3及び5について
ア 引用発明は、「第2の半導体チップ12」の「右側縁」または上「側縁」の最も近くに、「ボンディング・ワイヤにより、前記第1の半導体チップ11を保持する前記パッケージ下部」の「右側縁部」または「上側縁部」に形成されている「導電膜14のうち対応するもの」に接続される「パッド」を、それぞれ、「1個」しか有していない。
しかしながら、外部接続のためのボンディングパットを複数設けることは、「ボンディング・ワイヤ」で接続する目的や「半導体集積回路装置」に要求される機能に応じて、当業者が適宜なし得る設計事項にすぎない。
したがって、引用発明において、「第2の半導体チップ12」の「右側縁」の最も近くに、あるいは、前記「第2の半導体チップ12」の上「側縁」の最も近くに位置し、かつ、「前記パッケージ下部」の「右側縁部」または「上側縁部」に形成されている「導電膜14のうち対応するもの」に「ボンディング・ワイヤ」により接続される「パッド」を、それぞれ複数個設け、これに伴い、「前記第2の半導体チップ12」の右「側縁」あるいは上「側縁」の上をクロスオーバーする前記「ボンディング・ワイヤ」を複数本のワイヤからなる「セット」とすることは、当業者であれば適宜なし得たものと認められる。

イ よって、相違点3及び5は、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

(4-4)相違点4について
ア 第2.3.(4)(4-2)オで指摘したように、集積回路技術において、ボンディングワイヤの長さをできるだけ短くすることは、通常求められる事項である。
したがって、引用発明において、「前記第2の半導体チップ12」の「右側縁近傍の1個のパッド」と「前記パッケージ下部の右側縁部に形成されている複数の導電膜14のうち対応するもの」とを接続する「ボンディング・ワイヤ」と、「前記第2の半導体チップ12」の「上左隅近傍の1個のパッド」と「前記パッケージ下部の上側縁部に形成されている複数の導電膜14のうち対応するもの」とを接続する「ボンディング・ワイヤ」の長さを、ともにできるだけ短くしようとすることは、当業者であれば当然に想起したものと認められる。

イ ここで、引用発明の「前記第2の半導体チップ12の上面」に形成された「複数のパッド」は、「当該第2の半導体チップ12の4つの各側縁のそれぞれの近傍」に設けられている。したがって、「前記第2の半導体チップ12の上面」に形成された「パッド」と「パッケージ下部」の「側縁部」に形成されている「導電膜14」とを接続する「ボンディング・ワイヤ」は、「前記第2の半導体チップ12」の「側縁」と対応する「パッケージ下部」の「側縁」との距離が小さいほど短くなることは明らかである。
しかしながら、引用発明の「半導体集積回路装置」は、「第2の半導体チップ12」は「第1の半導体チップ11」の「上に積み重ねられた」構造を有している。そして、「前記第1の半導体チップ11」の上面には「パッド」が設けられている。
そうすると、「第2の半導体チップ12」の「側縁」と対応する「パッケージ下部」の「側縁」との距離は、前記「第2の半導体チップ12」の下部の「第1の半導体チップ11」の上面に設けられた「パッド」の数や配置に応じた下限があると認められる。

ウ したがって、引用発明において、「前記第2の半導体チップ12」の「右側縁近傍の1個のパッド」と「前記パッケージ下部の右側縁部に形成されている複数の導電膜14のうち対応するもの」とを接続する「ボンディング・ワイヤ」の長さ、及び、「前記第2の半導体チップ12」の「上左隅近傍の1個のパッド」と「前記パッケージ下部の上側縁部に形成されている複数の導電膜14のうち対応するもの」とを接続する「ボンディング・ワイヤ」の長さを、ともにできるだけ短くするために、「前記第2の半導体チップ12」の「右側縁」と「前記パッケージ下部の右側縁」との間隔、及び、「前記第2の半導体チップ12」の上側縁と「前記パッケージ下部の上側縁」との間隔がともに実現可能な範囲で最小となるように「前記第2の半導体チップ12」を「第1の半導体チップ11」の上に載置することは、前記「第1の半導体チップ11」の上面に設けられた「パッド」の数や配置に応じて、当業者であれば適宜なし得たものと認められる。

エ 以上から、相違点4は、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

(4-5)まとめ
以上のとおりであるから、相違点1ないし5は、周知技術及び常套手段を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
したがって、補正発明は、周知技術及び常套手段を参酌すれば、引用発明に基づいて当業者が容易に発明をすることができたものと認められる。

(5)上申書の補正案について
ア 審判請求人は、平成26年12月10日に提出した上申書において、請求項10については、
a.補正発明の「パッケージ基板の上部に位置され、前記第1のダイはアナログ回路を具備し、前記第2のダイはデジタル回路を具備する」との事項を、「前記パッケージ基板の上部に位置され、前記第1のダイはアナログ回路を備え、前記第2のダイはデジタル回路を備える」と、
b.補正発明の「1セットのダイから基板へのボンドワイヤーに連結され」との事項を、「1セットのダイから基板へのボンドワイヤーに結合され」と、
c.補正発明の「1セットのダイからダイへのボンドワイヤーに連結され」との事項を、「1セットのダイからダイへのボンドワイヤーに結合され」と、
それぞれ、下線部のように補正することを希望する旨を主張している。

イ しかしながら、上記補正事項は、請求項10に係る発明を実質的に補正するものではなく、仮にそのような補正がなされたとしても、上記「(4-5)まとめ」で示した判断が覆ることはない。
したがって、審判請求人が上申書で示した補正案は採用できない。

(6)独立特許要件についてのまとめ
よって、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条2項の規定により、特許出願の際独立して特許を受けることができない。

4.小括
以上検討したとおり、本件補正は、特許法第17条の2第3項及び第4項に規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
そして、仮に、本件補正が特許法第17条の2第3項及び第4項に規定する要件を満たすとしても、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について
1.本願発明
平成26年7月18日付けの手続補正は上記のとおり却下されたので、本願の請求項1?36に係る発明は、平成25年8月19日に提出された手続補正書により補正された特許請求の範囲の請求項1?36に記載された事項により特定されるものであり、その内の請求項10に係る発明(以下「本願発明」という。)は、次のとおりのものである。

「カプセル化された回路のダイを備えた回路パッケージであって、前記カプセル化された回路のダイは、
パッケージ基板と、
第2のダイに対するスタック構成での第1のダイであって、前記第2のダイは、パッケージ基板の上部に位置され、前記第1のダイはアナログ回路を具備する、第1のダイと、
前記第1のダイに位置され、前記第1のダイの第1のエッジの最も近くに位置される第1のセットのボンディングパッドであって、前記第1のセットのボンディングパッドは複数のボンディングパッドを含む、第1のセットのボンディングパッドと、
前記第1のダイに位置され、前記第1のダイの第2のエッジの最も近くに位置される第2のセットのボンディングパッドと、
を含み、
前記第1のダイの前記第1のエッジは前記パッケージ基板のエッジの最も近くに位置され、
前記第1のセットのボンディングパッドは1セットのダイから基板へのボンドワイヤーに連結され、
前記第2のセットのボンディングパッドは1セットのダイからダイへのボンドワイヤーに連結され、
前記セットの前記ダイから基板への各ボンドワイヤーは前記第1のダイの前記第1のエッジをクロスオーバーする、回路パッケージ。」

2.本願発明1について
引用例1の記載事項は、第2.3.(2)(2-1)で摘記したとおりであり、引用発明は、第2.3.(2)(2-2)で認定したとおりのものである。

3.対比・判断
ア 第2.2.(1)ウ?エで指摘したように、本件補正後の請求項10に係る発明(すなわち、補正発明)は、本件補正前の請求項10に係る発明(すなわち、本願発明)に対して、「前記第2のダイはデジタル回路を具備する」との事項を加入することで、本件補正前の請求項10をより限定したものである。
したがって、本願発明は、補正発明から上記各限定をなくしたものである。

イ.そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第2.3.(4)において検討したとおり、周知技術及び常套手段を参酌すれば、引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、周知技術及び常套手段を参酌すれば、引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものである。


第4.結言
以上のとおりであるから、本願発明は、周知技術及び常套手段を参酌すれば、引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2015-07-13 
結審通知日 2015-07-14 
審決日 2015-07-27 
出願番号 特願2009-324(P2009-324)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 55- Z (H01L)
P 1 8・ 57- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 飯田 清司
特許庁審判官 河口 雅英
鈴木 匡明
発明の名称 混合アナログおよびデジタル集積回路  
代理人 砂川 克  
代理人 堀内 美保子  
代理人 蔵田 昌俊  
代理人 峰 隆司  
代理人 佐藤 立志  
代理人 岡田 貴志  
代理人 福原 淑弘  
代理人 野河 信久  
代理人 井上 正  
代理人 河野 直樹  
代理人 井関 守三  
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