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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1309419
審判番号 不服2014-22554  
総通号数 194 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-02-26 
種別 拒絶査定不服の審決 
審判請求日 2014-11-05 
確定日 2016-01-07 
事件の表示 特願2009-230877「化合物半導体装置及びその製造方法」拒絶査定不服審判事件〔平成23年 4月21日出願公開、特開2011- 82216〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成21年10月2日の出願であって、平成25年12月25日付けの拒絶理由通知に対して、平成26年3月7日に手続補正書及び意見書が提出されたが、同年7月29日付けで拒絶査定がなされ、それに対して、同年11月5日に拒絶査定不服審判の請求がなされるとともに、同日に手続補正書が提出されたものである。

2.補正の却下の決定
【補正の却下の決定の結論】
平成26年11月5日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成26年11月5日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1及び4を、補正後の特許請求の範囲の請求項1及び4に補正するものであり、補正前後の請求項1及び4は、以下のとおりである。

(補正前)
「【請求項1】
III-V族窒化物半導体を含む電子走行層と、
前記電子走行層上方に形成され、前記電子走行層を露出する第1の開口を有するAlN層と、
前記AlN層上方に形成され、前記第1の開口を介して前記電子走行層を露出する第2の開口を有する、III-V族窒化物半導体を含む電子供給層と、
少なくとも前記第1の開口の内壁面及び前記第2の開口の内壁面を覆うゲート絶縁膜を介して、前記第1の開口及び前記第2の開口を埋め込み、前記電子走行層上方に形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、前記第2の開口の底面の最厚部位における前記第1及び第2の開口の側面の最薄部位との膜厚差が5%以内であることを特徴とする化合物半導体装置。」
「【請求項4】
III-V族窒化物半導体を含む電子走行層を形成し、
前記電子走行層上方にAlN層を形成し、
前記AlN層上方にIII-V族窒化物半導体を含む電子供給層を形成し、
前記電子供給層に前記AlN層を露出する第1の開口を形成し、
前記第1の開口を介して、前記AlN層に前記電子走行層を露出する第2の開口を形成し、
少なくとも前記第1の開口の内壁面及び前記第2の開口を覆うようにゲート絶縁膜を形成し、
前記電子走行層上方に、前記ゲート絶縁膜を介して前記第1の開口及び前記第2の開口を埋め込むゲート電極を形成し、
前記ゲート絶縁膜は、前記第2の開口の底面の最厚部位における前記第1及び第2の開口の側面の最薄部位との膜厚差が5%以内であることを特徴とする化合物半導体装置の製造方法。」

(補正後)
「【請求項1】
III-V族窒化物半導体を含む電子走行層と、
前記電子走行層上方に形成され、前記電子走行層を露出する第1の開口を有するAlN層と、
前記AlN層上方に形成され、前記第1の開口を介して前記電子走行層を露出する第2の開口を有する、III-V族窒化物半導体を含む電子供給層と、
少なくとも前記第1の開口の内壁面及び前記第2の開口の内壁面を覆うゲート絶縁膜を介して、前記第1の開口及び前記第2の開口を埋め込み、前記電子走行層上方に形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、Ta_(2)O_(5)又はHfO_(2)からなり、前記第2の開口の底面の最厚部位における前記第1及び第2の開口の側面の最薄部位との膜厚差が5%以内であることを特徴とする化合物半導体装置。」
「【請求項4】
III-V族窒化物半導体を含む電子走行層を形成し、
前記電子走行層上方にAlN層を形成し、
前記AlN層上方にIII-V族窒化物半導体を含む電子供給層を形成し、
前記電子供給層に前記AlN層を露出する第1の開口を形成し、
前記第1の開口を介して、前記AlN層に前記電子走行層を露出する第2の開口を形成し、
少なくとも前記第1の開口の内壁面及び前記第2の開口を覆うようにゲート絶縁膜を形成し、
前記電子走行層上方に、前記ゲート絶縁膜を介して前記第1の開口及び前記第2の開口を埋め込むゲート電極を形成し、
前記ゲート絶縁膜は、Ta_(2)O_(5)又はHfO_(2)からなり、前記第2の開口の底面の最厚部位における前記第1及び第2の開口の側面の最薄部位との膜厚差が5%以内であることを特徴とする化合物半導体装置の製造方法。」

(2)新規事項追加の有無及び補正の目的の適否についての検討
本件補正は、補正前の請求項1及び請求項4に係る発明の発明特定事項である「ゲート絶縁膜」について、「Ta_(2)O_(5)又はHfO_(2)からなり、」と限定的に減縮する補正である。
そして、この補正は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の段落【0030】の記載に基づく補正である。
したがって、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものである。また、本件補正が、発明の特別な技術的特徴を変更する補正でないことは明らかであるから、特許法第17条の2第4項の規定を満たす。

(4)独立特許要件について
(4-1)はじめに
上記(3)において検討したとおり、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正であるから、本件補正が、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか否かについて、検討する。

(4-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1に係る発明(以下「補正後の発明」という。)は、平成26年11月5日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。

(4-3)引用刊行物に記載された事項及び発明
(4-3-1)原査定の拒絶の理由に引用され、本願の出願の日前に日本国内において頒布された特開2009-54807号公報(以下「引用刊行物」という。)には、図1及び5とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである(以下、同じ。)。

「【技術分野】
【0001】
本発明は、ノーマリオフ型のHEMT( High Electron Mobility Transistor)又はこれに類似のヘテロ接合型電界効果半導体装置に関する。」
「【発明を実施するための最良の形態】
【0012】
次に、図面を参照して本発明の実施形態に係わるヘテロ接合型電界効果半導体装置を説明する。
【実施例1】
【0013】
図1に示す本発明の実施例1に従うヘテロ接合型電界効果半導体装置は、単結晶シリコン半導体から成る基板1と、この基板1の一方の主面1aの上にバッファ層2を介して順次に配置された電子走行層(第1の半導体層)4と電子供給層(第2の半導体層)5とから成る主半導体領域3と、主半導体領域3の上に配置されたソース電極6、ドレイン電極7及びゲート電極8と、第1及び第2の絶縁膜9,10と、ゲートフィールドプレート11とを備えている。この電界効果半導体装置は典型的なHEMTと異なる絶縁ゲート構造を有するが、典型的なHEMTと同様な原理で動作するので、HEMT又はHEMT型半導体装置と呼ぶこともできる。以下、図1の各部を詳しく説明する。
基板1は、一方の主面1aとこれに対向する他方の主面1bとを有し、且つバッファ層2及び主半導体領域3のための半導体材料をエピタキシャル成長させるための成長基板として機能し、且つこれ等を機械的に支持するための支持基板として機能する。本実施例では、コストの低減を図るために基板1がシリコンで形成されている。しかし、基板1をシリコン以外のシリコンカーバイト(SiC)等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。
【0014】
基板1の一方の主面1a上のバッファ層2は、周知のMOCVD法等のエピタキシャル成長法で形成されている。図1では、図示を簡略化するためにバッファ層2が1つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層2は、AlN(窒化アルミニウム)から成る第1のサブレイヤ-(第1の副層)とGaN(窒化ガリウム)から成る第2のサブレイヤー(第2の副層)とが交互に積層された多層構造バッファである。なお、このバッファ層2はHEMTの動作に直接に関係していないので、これを省くこともできる。また、バッファ層2の半導体材料をAlN、GaN以外の窒化物半導体又は3-5族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
【0015】
主半導体領域3における第1の半導体層としての電子走行層4は、第1の窒化物半導体から成り、0.3?10μmの厚さに形成されている。この電子走行層4は、この上の電子供給層5とのヘテロ接合面の近傍に電流通路(チャネル)としての2DEG層12(点線で示す)を得るためのものであって、周知のMOCVD法でエピタキシャル成長されたアンドープGaN(窒化ガリウム)から成る。なお、電子供給層5は、GaN以外の例えば
Al_(a)In_(b)Ga_(1-a-b)N,
ここで、aは0≦a<1、bは0≦b<1を満足する数値、等の窒化物半導体、又は別の化合物半導体で形成することもできる。
【0016】
電子走行層4の上に形成された電子供給層5は、電子走行層4よりも大きいバンドギャプを有し且つ電子走行層4よりも小さい格子定数を有する第2の窒化物半導体によって好ましくは10?50nm(例えば25nm)の厚みに形成されている。この電子供給層5は、周知のMOCVD法でエピタキシャル成長されたアンドープAl_(0.3)Ga_(0.7)Nから成る。なお、電子供給層5は、Al_(0.3)Ga_(0.7)N以外の例えば次式で示す窒化物半導体で形成することもできる。
Al_(x)In_(y)Ga_(1-x-y)N,
ここで、xは0<x<1、yは0≦y<1を満足する数値であり、xの好ましい値は0.1?0.4であり、より好ましい値は0.3である。この電子供給層5を、アンドープのAl_(x)In_(y)Ga_(1-x-y)Nで形成する代りに、n型(第1導電型)の不純物を添加したAl_(x)In_(y)Ga_(1-x-y)Nから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
【0017】
主半導体領域3はソース電極6及びドレイン電極7が配置され且つ凹部15を含んでいる一方の主面13とバッファ層2に接触している他方の主面14とを有する。凹部15は、エッチング(例えばドライエッチング)によって主半導体領域3の一方の主面13のソース電極6及びドレイン電極7との間において電子供給層5を貫通するように除去し更に電子走行層4の一部を除去することによって形成されている。従って、凹部15の深さは、電子供給層(第2の半導体層)5の厚みに電子走行層(第1の半導体層)4の厚みよりも小さい値を加算した値を有する。しかし、電子走行層(第1の半導体層)4を除去しないで、凹部15の深さを電子供給層(第2の半導体層)5の厚みと同一にすることもできる。なお、電子走行層4の除去の好ましい深さは0?30nm(例えば25nm)である。電子走行層4の一部も除去するように凹部15を形成すると、凹部15の深さにバラツキがあっても、電子供給層5を確実に除去でき、ノーマリオフ特性が良好に得られる。電子供給層5はゲート電極8の下の凹部15によってソース電極6側部分とドレイン電極7側部分とに分割されている。このため、ノーマリ状態において、凹部15の下の電子走行層4に2DEG層が生じない。
【0018】
ソース電極6及びドレイン電極7は、主半導体領域3の一方の主面13即ち電子供給層5の一方の主面に例えばチタン(Ti)を所望の厚み(例えば25nm)に蒸着し、続いてアルミニウム(Al)を所望の厚み(例えば500nm)に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。この実施例のソース電極6及びドレイン電極7は、チタン(Ti)とアルミニウム(Al)との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触(オーミック接触)可能な金属で形成することもできる。なお、主半導体領域3の電子供給層5は極めて薄いので、この厚み方向の抵抗は無視できるほど小さい。従って、ソース電極6及びドレイン電極7は、2DEG層12に電気的に結合されている。
【0019】
第1の絶縁膜9は、主半導体領域3の一方の主面13即ち電子供給層5の一方の主面のソース電極6、ドレイン電極7及び凹部15が形成されている部分以外に配置され、シリコン酸化物、即ちSiO_(X)(ここで、xは1?2の数値を示し、好ましくは2である。)で形成さている。更に詳細には、シリコン酸化物から成る第1の絶縁膜9は好ましくはプラズマCVD(化学気相成長法)で、好ましくは300?700nm(例えば500nm)の厚みに形成され、圧縮応力即ち圧縮性歪み(例えば4.00×10^(9)dyn/cm^(2))を発生する性質を有し、2次元キャリアガス層12のキャリア濃度を高めるために寄与する。即ち、シリコン酸化物から成る第1の絶縁膜9の下にはAlGaNから成る電子供給層5が配置されているので、第1の絶縁膜9の圧縮応力が電子供給層5に作用すると、この反作用で電子供給層5に伸張性歪み即ち引張り応力が生じ、電子供給層5のピエゾ分極が強められ、2次元電子ガス層即ち2DEG層12における電子濃度が増大する。この電子濃度の増大はヘテロ接合型電界効果半導体装置のオン時におけるソース電極6とドレイン電極7との間の抵抗の低減に寄与する。シリコン酸化物から成る第1の絶縁膜9は凹部15の中には配置されず、凹部15に対応した開口を有する。第1の絶縁膜9の開口の壁面即ち凹部15の入口に隣接している側面18は5?60度の傾斜を有している。
なお、シリコン酸化物から成る第1の絶縁膜9を、スパッタリング等の別の方法で形成することもできる。しかし、主半導体領域3の一方の主面13の結晶ダメージを少なくし、表面準位(トラップ)を少なくし、電流コラプスを抑制するために、プラズマCVDが最も優れている。
【0020】
第2の絶縁膜10は、ゲート絶縁膜及び保護膜としての機能を有し、凹部15の底面16、側面17及び第1の絶縁膜9の上に配置され、シリコン窒化物(例えばSiN又はSi_(3)N_(4)又はSiN_(x)、xは任意の数値)で形成されている。シリコン窒化物から成る第2の絶縁膜10は例えばマグネトロンスパッタで、好ましくは1?200nm(例えば30nm)に形成され、主半導体領域3の一方の主面13が延びる方向(面方向)において引っ張り応力即ち伸張性歪み(例えば-6.14×10^(9)dyn/cm^(2))を発生する。この第2の絶縁膜10の応力は2次元キャリアガス層の発生を抑制する方向即ちキャリア濃度を低減する方向の応力である。しかし、凹部15を除く電子供給層5上の殆どにおいてシリコン酸化物から成る第1の絶縁膜9が第2の絶縁膜10よりも厚く形成されているので、第2の絶縁膜10の応力は電子供給層5に殆ど作用しない。
なお、シリコン窒化物から成る第2の絶縁膜10を、プラズマCVD(化学気相成長法)等の別の方法で形成することもできる。しかし、絶縁破壊耐量を上げるために、マグネトロンスパッタが最も優れている。
【0021】
ゲート電極8は第2の絶縁膜10の上に被着された金属層から成り、凹部15の底面16に第2の絶縁膜10を介して対向している。なお、ゲート電極8を金属層で形成する代りに、導電性を有するポリシリコン等で形成することもできる。
ゲートフィールドプレート11はゲート電極8に電気的に接続され且つゲート電極8と連続的に形成され、電子供給層5の表面に第1及び第2の絶縁膜9、10を介して対向している。第1の絶縁膜9は傾斜側面18を有するので、ゲートフィールドプレート11と電子供給層5との間隔は、凹部15上のゲート電極8から離れるに従って徐々に増大し、その後一定になっている。これにより、ゲート電極8の端における電界集中の緩和を良好に達成できる。
【0022】
図1のヘテロ接合型電界効果半導体装置において、ゲート電極8にゲート制御電圧が印加されていない時(ノーマリ時)には、たとえドレイン電極7の電位がソース電極6の電位よりも高くても、ゲート電極8の下に電子供給層5が存在せず、且つゲート電極8と電子走行層4との間に第2の絶縁膜10が配置されているので、ゲート電極8の下の電子走行層4に2DEG層が形成されず、2DEG層12が分断され、ソース電極6とドレイン電極7との間はオフ状態になる。
【0023】
ドレイン電極7の電位がソース電極6の電位よりも高い状態で、ゲート電極8とソース電極6との間に所定の閾値よりも高い正のゲート制御電圧を印加すると、絶縁ゲート構造(MOSゲート構造)のように電子走行層4のゲート電極8に対向する第2の絶縁膜10と電子走行層4との界面近傍の部分にチャネルが形成され、これが電流通路として機能する。これにより、ソース電極6とドレイン電極7との間がオン状態になり、電子がソース電極6、電子供給層5、2DEG層12及びチャネル、電子供給層5、及びドレイン電極7の経路で流れる。周知のように電子供給層5は極く薄いので、この厚み方向には電子がトンネル効果で通過する。」
「【実施例3】
【0030】
図5の実施例3のヘテロ接合型電界効果半導体装置は、変形された主半導体領域3bを有する他は、図1と実質的に同一に形成されている。図5の主半導体領域3bは電子供給層5と電子走行層4との間にアンドープAlNから成る周知のスペーサー層20を配置し、主半導体領域3bのソース電極6及びドレイン電極7との下に斜線を付けて示すn型不純物注入領域から成るコンタクト層21,22を設け、この他は図1に示されている実施例1の主半導体領域3と実質的に同一に形成したものである。スペーサー層20は、電子供給層5よりも薄い厚みを有して電子走行層3と電子供給層5との間に配置されており、電子供給層5の不純物又は元素が電子走行層4に拡散することを防ぎ、2DEG層12における電子の移動度の低下を抑制する。このスペーサー層20と電子供給層5とを合わせて本発明の第2の半導体層と呼ぶこともできる。コンタクト層21,22は、ソース電極6及びドレイン電極7の接触抵抗の低減に寄与する。図5のヘテロ接合型電界効果半導体装置は図1と同様な基本構成を有するので、図1の実施例と同様な効果を有する。
【0031】
なお、スペーサー層20をAlN以外の例えば、アンドープの
Al_(x)In_(y)Ga_(1-x-y)N,
ここで、xは0<x<1、yは0≦y<1を満足する数値、から成る窒化物半導体等で形成することもできる。
また、図5では凹部(リセス)15がスペーサー層20を貫通するように形成されているが、この代りに図5の凹部(リセス)15の下にスペーサー層20が残存するように凹部(リセス)15の深さを決定することができる。また、図5においても図1と同様に電子走行層4の一部を除去するように凹部(リセス)15を形成することができる。また、図5のスペーサー層20と同様なものを図4の電界効果半導体装置に設けることもできる。また、図5のn型不純物注入領域から成るコンタクト層21,22を図1及び図4の電界効果半導体装置に設けることもできる。」

(4-3-2)引用刊行物の段落【0030】の「図5の主半導体領域3bは電子供給層5と電子走行層4との間にアンドープAlNから成る周知のスペーサー層20を配置し、」という記載及び図5から、引用刊行物の実施例3に係るヘテロ接合型電界効果半導体装置は、電子走行層4の上に形成されたアンドープAlNから成るスペーサー層20を有するものと認められる。そして、段落【0031】の「凹部(リセス)15がスペーサー層20を貫通するように形成されている」という記載から、該スペーサ層20に形成された凹部(リセス)15は、電子走行層4を露出しているものと認められる。

(4-3-3)引用刊行物の段落【0016】の「電子走行層4の上に形成された電子供給層5は、電子走行層4よりも大きいバンドギャプを有し且つ電子走行層4よりも小さい格子定数を有する第2の窒化物半導体によって・・・形成されている。」という記載、段落【0030】の「図5の実施例3のヘテロ接合型電界効果半導体装置は、変形された主半導体領域3bを有する他は、図1と実質的に同一に形成されている。図5の主半導体領域3bは電子供給層5と電子走行層4との間にアンドープAlNから成る周知のスペーサー層20を配置し、」という記載及び図1、5から、引用刊行物の実施例3に係るヘテロ接合型電界効果半導体装置は、スペーサ層20の上に形成された第2の窒化物半導体からなる電子供給層5を有するものと認められる。そして、段落【0017】の「主半導体領域3は・・・凹部15を含んでいる一方の主面13とバッファ層2に接触している他方の主面14とを有する。凹部15は、エッチング(例えばドライエッチング)によって主半導体領域3の一方の主面13のソース電極6及びドレイン電極7との間において電子供給層5を貫通するように除去し更に電子走行層4の一部を除去することによって形成されている。」という記載、段落【0031】の「また、図5では凹部(リセス)15がスペーサー層20を貫通するように形成されているが、・・・また、図5においても図1と同様に電子走行層4の一部を除去するように凹部(リセス)15を形成することができる。」という記載及び図1、5から、凹部(リセス)15は、スペーサ層20及び電子供給層5を貫通するように形成されており、凹部(リセス)15のうち、電子供給層5に形成された部分が、スペーサ層20に形成された部分を介して、電子走行層4を露出しているものと認められる。

(4-3-4)引用刊行物の段落【0020】の「第2の絶縁膜10は、ゲート絶縁膜及び保護膜としての機能を有し、凹部15の底面16、側面17及び第1の絶縁膜9の上に配置され、シリコン窒化物(例えばSiN又はSi_(3)N_(4)又はSiN_(x)、xは任意の数値)で形成されている。」という記載、段落【0021】の「ゲート電極8は第2の絶縁膜10の上に被着された金属層から成り、凹部15の底面16に第2の絶縁膜10を介して対向している。」という記載、段落【0030】の「図5の実施例3のヘテロ接合型電界効果半導体装置は、変形された主半導体領域3bを有する他は、図1と実質的に同一に形成されている。図5の主半導体領域3bは電子供給層5と電子走行層4との間にアンドープAlNから成る周知のスペーサー層20を配置し、」という記載、段落【0031】の「また、図5では凹部(リセス)15がスペーサー層20を貫通するように形成されているが、・・・また、図5においても図1と同様に電子走行層4の一部を除去するように凹部(リセス)15を形成することができる。」という記載及び図1、5から、引用刊行物の実施例3に係るヘテロ接合型電界効果半導体装置は、スペーサ層20及び電子供給層5に形成された凹部(リセス)15の底面16、側面17に配置されたゲート絶縁膜として機能する第2の絶縁膜10の上に被着され、凹部15の底面16に対向するゲート電極8を有するものと認められる。そして、当該ゲート電極8が電子走行層4の上方に形成されていることは明らかである。

(4-3-5)そうすると、引用刊行物には、実施例3に関連して、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「第1の窒化物半導体からなる電子走行層4と、
前記電子走行層4の上に形成され、前記電子走行層4を露出する凹部(リセス)15を有するアンドープAlNから成るスペーサー層20と、
前記スペーサ層20の上に形成され、前記スペーサ層20に形成された前記凹部(リセス)15を介して、前記電子走行層4を露出する前記凹部(リセス)15を有する第2の窒化物半導体からなる電子供給層5と、
する
前記スペーサ層20及び前記電子供給層5に形成された前記凹部(リセス)15の底面16、側面17に配置されたゲート絶縁膜として機能するシリコン窒化物からなる第2の絶縁膜10の上に被着され、前記凹部(リセス)15の底面16に対向し、前記電子走行層4の上方に形成されたゲート電極8と、
を有するヘテロ接合型電界効果半導体装置。」

(4-4)対比
(4-4-1)刊行物発明の「第1の窒化物半導体からなる電子走行層4」は、補正後の発明の「III-V族窒化物半導体を含む電子走行層」に相当する。

(4-4-2)刊行物発明の「電子走行層4の上に形成され」た「アンドープAlNから成るスペーサー層20」は、補正後の発明の「電子走行層上方に形成され」た「AlN層」に相当し、刊行物発明の「(アンドープAlNから成るスペーサー層20が有する)電子走行層4を露出する凹部(リセス)15」は、補正後の発明の「電子走行層を露出する第1の開口」に相当する。

(4-4-3)刊行物発明の「スペーサ層20の上に形成され」た「第2の窒化物半導体からなる電子供給層5」は、補正後の発明の「AlN層上方に形成され」た「III-V族窒化物半導体を含む電子供給層」に相当し、刊行物発明の「スペーサ層20に形成された」「凹部(リセス)15を介して、」「電子走行層4を露出する」「(電子供給層5が有する)凹部(リセス)15」は、補正後の発明の「第1の開口を介して」「電子走行層を露出する第2の開口」に相当する。

(4-4-4)刊行物発明の「スペーサ層20及び」「電子供給層5に形成された」「凹部(リセス)15の底面16、側面17に配置されたゲート絶縁膜として機能するシリコン窒化物からなる第2の絶縁膜10」及び「電子走行層4の上方に形成されたゲート電極8」は、各々補正後の発明の「少なくとも前記第1の開口の内壁面及び前記第2の開口の内壁面を覆うゲート絶縁膜」及び「電子走行層上方に形成されたゲート電極」に相当するから、刊行物発明の「スペーサ層20及び」「電子供給層5に形成された」「凹部(リセス)15の底面16、側面17に配置されたゲート絶縁膜として機能するシリコン窒化物からなる第2の絶縁膜10の上に被着され、」「凹部(リセス)15の底面16に対向し、」「電子走行層4の上方に形成されたゲート電極8」と、補正後の発明の「少なくとも」「第1の開口の内壁面及び」「第2の開口の内壁面を覆うゲート絶縁膜を介して、」「第1の開口及び」「第2の開口を埋め込み、」「電子走行層上方に形成されたゲート電極」とは、「少なくとも」「第1の開口の内壁面及び」「第2の開口の内壁面を覆うゲート絶縁膜を介して、」「電子走行層上方に形成されたゲート電極」であるという点で、共通する。

(4-4-5)刊行物発明の「ヘテロ接合型電界効果半導体装置」は、補正後の発明の「化合物半導体装置」に相当する。

(4-4-6)そうすると、補正後の発明と刊行物発明とは、
「III-V族窒化物半導体を含む電子走行層と、
前記電子走行層上方に形成され、前記電子走行層を露出する第1の開口を有するAlN層と、
前記AlN層上方に形成され、前記第1の開口を介して前記電子走行層を露出する第2の開口を有する、III-V族窒化物半導体を含む電子供給層と、
少なくとも前記第1の開口の内壁面及び前記第2の開口の内壁面を覆うゲート絶縁膜を介して、前記電子走行層上方に形成されたゲート電極と
を含む化合物半導体装置。」
である点で一致し、次の2点で相違する。

(相違点1)補正後の発明では、「ゲート電極」が、「第1の開口及び」「第2の開口を埋め込」でいるのに対し、刊行物発明では、「ゲート電極8」について、そのような特定がなされていない点。

(相違点2)補正後の発明の「ゲート絶縁膜は、Ta_(2)O_(5)又はHfO_(2)からなり、」「第2の開口の底面の最厚部位における」「第1及び第2の開口の側面の最薄部位との膜厚差が5%以内である」のに対し、刊行物発明では、「ゲート絶縁膜として機能するシリコン窒化物からなる第2の絶縁膜10」について、そのような特定がなされていない点。

(4-5)判断
以下、上記相違点について、検討する。
(4-5-1)相違点1について
一般に、リセスゲート構造において、リセス内壁に形成されたゲート絶縁膜を介して、導電体を埋め込むことにより、ゲート電極を形成することは、以下の周知例1から3に記載されているように、従来から周知の技術である。

ア)周知例1
本願の出願の日前に外国において頒布された国際公開第2009/113612号には、図1とともに、以下の事項が記載されている。

「[0001] 本発明は、III族窒化物半導体を主材料として含む半導体装置に関する。特には、本発明は、III族窒化物半導体装置の内でも、低ゲートリーク電流、高電子移動度を維持しつつ、閾値電圧の均一性、再現性に優れ、エンハンスメント動作も可能なIII族窒化物系電界効果トランジスタの構造に関する。」
「[0097] 本発明の半導体装置では、
Al_(z)Ga_(1-z)Nコンタクト層上には、ソース電極とドレイン電極として、少なくとも、二つのオーミック電極を形成する。このオーミック電極の形成は、Al_(z)Ga_(1-z)Nコンタクト層の表面に、例えば、チタン(Ti)/アルミニウム(Al)/ニッケル(Ni)/金(Au)などの金属を蒸着し、パターニングを行う。次いで、例えば、窒素ガス雰囲気中、温度850℃、30秒間、アロイ処理することにより、オーム性接触を形成する。」
「[0099] このソース電極とドレイン電極で挟まれた領域に、ゲート電極を設けている。ゲート電極と、ソース電極とドレイン電極により、電界効果トランジスタを構成可能な構造を備えている。
[0100] 本発明の半導体装置では、ゲート電極直下のチャネル領域では、ゲート電極/絶縁膜/In_(y)Ga_(1-y)Nチャネル層のMIS構造が構成される。具体的には、Al_(z)Ga_(1-z)Nコンタクト層の一部をIn_(y)Ga_(1-y)Nチャネル層が露出するまでエッチング除去して、リセス部を形成する。このリセス部に、多結晶またはアモルファスからなる絶縁膜を介して、ゲート電極が埋め込まれるように形成する。」
「[0133]絶縁膜として、一つの絶縁材料からなる単層膜を利用する場合、Si_(3)N_(4)、SiO_(2)、Al_(2)O_(3)を選択することが好ましい。
[0134]絶縁膜は、リセス部の側壁面を含め、均一な膜厚で形成することが好ましい。その成膜方法は、目的とする絶縁膜の膜厚t_(insulator)と、許容される膜厚の制御性に応じて選択される。例えば、プラズマ励起(PE-)CVD法、熱CVD法、高周波(RF-)CVD法、原子層(AL-)CVD法、DCスパッタ法、RFスパッタ法、電子サイクロトロン共鳴(ECR-)スパッタ法から、絶縁膜の形成に利用する絶縁材料、膜厚t_(insulator)に応じて、成膜方法を選択することができる。」
「[0204] (第一の実施形態)
図1は、本発明の第一の実施形態にかかる半導体装置の構造の一例を模式的に示す断面図である。
[0205] 図1に例示する半導体装置において、基板40は(0001)面の炭化珪素(SiC)基板、バッファ層41は膜厚t_(buffer4)の傾斜組成AlGaN層、下部障壁層42は膜厚t_(barrier4)のアンドープAl_(x4)Ga_(1-x4)N層、チャネル層43は膜厚t_(channel4)のアンドープGaN層、コンタクト層44は膜厚t_(contact4)のAl_(z4)Ga_(1-z4)N層である。ここで、Al_(z4)Ga_(1-z4)Nコンタクト層44のAl組成z_(4)は、Al_(x4)Ga_(1-x4)N下部障壁層42のAl組成x_(4)より大きく設定する、すなわち、x_(4)<z_(4)とする。GaNチャネル層43とAl_(z4)Ga_(1-z4)Nコンタクト層44とのヘテロ界面には、GaNの伝導帯エネルギーEc(GaN)とAl_(z4)Ga_(1-z4)Nの伝導帯エネルギーEc(Al_(z4)Ga_(1-z4)N)の差異に起因する、バンド不連続ΔEc(Al_(z4)Ga_(1-z4)N/GaN)=Ec(Al_(z4)Ga_(1-z4)N)-Ec(GaN)が存在する。その結果、GaNチャネル層43とAl_(z4)Ga_(1-z4)Nコンタクト層44とのヘテロ界面の近傍に、電子が蓄積され、2次元電子ガス47が生成されている。
[0206] 一方、GaNチャネル層43とAl_(x4)Ga_(1-x4)N下部障壁層42とのヘテロ界面には、GaNの伝導帯エネルギーEc(GaN)とAl_(x4)Ga_(1-x4)Nの伝導帯エネルギーEc(Al_(x4)Ga_(1-x4)N)の差異に起因する、バンド不連続ΔEc(Al_(x4)Ga_(1-x4)N/GaN)=Ec(Al_(x4)Ga_(1-x4)N)-Ec(GaN)が存在する。このバンド不連続ΔEc(Al_(x4)Ga_(1-x4)N/GaN)が、GaNチャネル層43中に存在する電子に対する下部障壁として機能する。
[0207] Al_(z4)Ga_(1-z4)Nコンタクト層44上に、ソース電極4S、ドレイン電極4Dが形成されている。ソース電極4Sとドレイン電極4Dは、Al_(z4)Ga_(1-z4)Nコンタクト層44と、オーム性接触をとっている。ソース電極4Sとドレイン電極4Dで挟まれた部位に、ゲート電極4Gが設けられ、電界効果トランジスタが構成されている。ソース電極4Sとドレイン電極4Dで挟まれた部位では、Al_(z4)Ga_(1-z4)Nコンタクト層44の一部をエッチング除去して、リセス部が形成されている。このリセス部には、露出したGaNチャネル層43の表面を覆うように、SiNからなる絶縁膜45が積層されている。このリセス部には、Al_(z4)Ga_(1-z4)Nコンタクト層44の上面に、該SiNからなる絶縁膜45を介して、ゲート電極4Gが埋め込まれるように形成されている。該ゲート電極4Gの下面では、該SiNからなる絶縁膜45を介して、GaNチャネル層43の上面に対して、ショットキー性接触(MIS接合)がとられている。」

イ)周知例2
本願の出願の日前に日本国内において頒布された特開2007-329483号公報には、図1、2とともに、以下の事項が記載されている。

「【0001】
本発明は、III族窒化物の電界効果デバイス(例えば、GaN/AlGaN層を含む)および、このタイプの、ゲートに正電圧を印加しないかぎりソースとドレインコンタクトの間に電流が流れない、エンハンスメントモードデバイス、即ちノーマリオフデバイスの製造方法に関する。」
「【0014】
図1を参照した本発明にかかる方法では、基板(1)例えばサファイア基板が、反応チャンバ(図示せず)内に配置される。第1活性層(2)例えばGaN層が基板上に形成され、第2活性層(3)例えばAlGaN層が第1活性層上に形成される。一般に、第2活性層(3)は第1活性層と比較して大きなバンドギャップを有する。基板、第1および第2活性層の代替材料は、これらの層の形成に適用可能な技術とともに、この記述により更に述べられる。
【0015】
第2活性層(3)の厚さ、組成、および表面のローディング効果により、2次元電子ガス(2DEG)は2つの活性層の間の界面(4)に現れる。第1の具体例では、第2活性層(3)の厚さ、組成、および表面のローディング効果が、2つの活性層の間の境界に、実質的に2DEGが形成されないように、選択される。この結果を得るための1つの方法は、例えば、第2活性層を予め決めた最小膜厚より薄く選択することである。結果は、2つの活性層の間の界面において、2DEGが無くなる。第1および第2活性層の間で、高い導電性の2DEGを誘起するための物理的条件は、更なるプロセス工程や追加の層無しにはなしえない。」
「【0018】
(上述のように規定された)活性層を形成した後、同じく上で規定されたパッシベーション層(5)が、続いて第2活性層(3)の上に形成される。形成パラメータおよびパッシベーション層の組成は、パッシベーション膜の形成後に、第1および第2活性層の間に2次元電子ガスが形成されるように選択される。この効果を得るために可能な方法は、第2活性層を形成した直後に、パッシベーション層をその場(in-situ)形成する方法である。「その場(in-situ)」は、パッシベーション層がデバイスの冷却前に適用されること、例えば、第1および第2活性層を形成したのと同じ反応チャンバ中で、パッシベーション層を形成することを意味する。この方法では、冷却中に形成される歪誘起変形が低減される。この結果、第2活性層の機械的特性にダメージを与えることなく、高い歪がヘテロ構造に導入できる。この結果、2DEGが、第1および第2活性層の間に形成される。この手続きは、EP-A-1612866の文献に記載され、参照することによりここに含まれる。
【0019】
2DEGは、続いて、パッシベーション層に孔(6)をエッチングすることにより中断される。添付した図面に記載されたように、孔はパッシベーション層にエッチングされ、本質的にパッシベーション層の下の層には形成されない。これは、好ましくは選択エッチング工程を用いて行われ、更に、本記載において述べるように行われる。可能であれば、薄いパッシベーション層が、孔の底に残る。パッシベーション層がエッチングされる位置では、第2活性層の歪が解放され、この結果、ホールがエッチングされた位置で2DEG層が除去される。これにより、パッシベーション層中の孔の下の2DEG層が除去され、同時に、他の領域の2DEG密度は可能な限り高く保持される。更に第1の具体例では、ゲート(7)がパッシベーション層の孔の中に形成され、可能ならパッシベーション層の上に部分的に形成され、ソース(8)およびドレイン(9)がパッシベーション層(5)と電気的に接触するように形成される。ゲートの形成は、2DEG層に影響を与えない。即ち、ゲートの下には、2DEG層が存在しない。ゲート(7)の下に2DEG層が存在しないため、ゲートがフローティングや接地された場合に、ソースとドレインコンタクトの間に電流は流れない。しきい値電圧を超える正電圧が、ゲートコンタクトの下の2DEGに加えられることにより、電流がソースとドレインの間に流れるようになる。この方法では、エンハンスモード(ノーマリーオフ)のトランジスタが形成される。この具体例では、孔(6)を形成するために、パッシベーション層を完全に除去することが好ましい。しかしながら、パッシベーション層の膜厚を部分的に除去することも可能であり、換言すれば、孔(6)の下の2DEG層が無くなるように、十分な体積のパッシベーション層の除去が可能である。」
「【0033】
1またはそれ以上の孔(6)がパッシベーション層にエッチングされる。形成プロセスの制御性は、下層の活性材料に対してパッシベーション層を選択的にエッチングすることにより改良できる。AlGaNの上のSiNパッシベーション層が用いられた場合、AlGaNに対してパッシベーション層を選択的に除去するには、例えばHFのようなウエットエッチングが用いられる。HFはAlGaNをエッチングしないだけでなく、表面状態にも影響しない。沸騰したKOHを用いる以外は、AlGaNのウエットエッチングは殆ど不可能であろう。それで、Si_(3)N_(4)をエッチングする他の化学剤(例えば、HF、バッファードHF、HClの使用)は、少なくとも2桁の大きさのエッチングプロセスの選択性を示すであろう。パッシベーション層をAlGaNに対して選択的に除去することは、例えば、RIE/ICPシステム中でのSF6/Arプラズマのような、選択的ドライエッチングプロセスを用いることにより行うことができる。SiNのエッチング速度は少なくともAlGaNのエッチング速度より、少なくとも1桁大きくなる。
【0034】
ゲート(7)はパッシベーション層の孔に形成される。ゲートコンタクトは、パッシベーション層が除去された場所、即ち、ホール(6)の全幅を満たすように存在する。ゲートは、結局はやや広く形成され、パッシベーション層上にも部分的に形成される。このコンタクトは、ショットキコンタクトであることが好ましい。ゲートに使用できる材料は、Ni、Pt、Mo、C、Cu、Au、および他の金属である。」
「【0036】
第1および第2の具体例の双方によれば、ゲートの形成に先だって、追加の誘電体層(10)が孔の形成後にパッシベーション層の上に形成され、最終デバイスのゲート(7)と第2活性層(3)の間に誘電体層を配置しても良い。これは図2に示されている。同じ構造を、図1に適用しても良い。誘電体層は、例えば、SiO_(2)、Al_(2)O_(3)、Ta_(2)O_(5)、HfO_(2)、ZrO_(2)、SiN、またはSiONのようなhigh-k(高誘電率)誘電体材料を含む。それらの材料の組み合わせを含んでも構わない。他の誘電体材料を使用しても構わない。誘電体層は、孔のエッチング後で、ゲートの形成前に形成される。誘電体層(10)は、ゲート(7)の下で、パッシベーション層(5)の上に形成される。異なった技術(PECVD、ALD等)を用いて形成されたこの誘電体層の歪状態は知られているため、プロセスパラメータは、誘電体の歪状態が正の影響、限定された影響、または負の影響を2DEG層に与えるように選択される。誘電体層(10)は、デバイスの動作を傷つけてはならない。この誘電体層はソース(8)およびドレイン(9)コンタクトを完全には覆わない。好ましい場合、ソース及びドレインコンタクトの上には存在しない。誘電体層は、それによってゲートが形成される通常のショットキコンタクトの所定の欠点(例えば、縮小の困難さ、高いリーク電流、半導体との金属の反応)を解決するために加えられる。」

ウ)周知例3
本願の出願の日前に日本国内において頒布された特開2008-270521号公報には、図1とともに、以下の事項が記載されている。

「【0001】
本発明は、高耐圧パワートランジスタに用いることのできるゲートリーク電流の小さいノーマリオフ型の窒化物半導体電界効果トランジスタに関する。」
「【0018】
(第1の実施形態)
以下、本発明の第1の実施形態おける電界効果トランジスタについて図面を参照しながら説明する。以下特に断りのない限りa面は(1 1 -2 0)面、r面は(1 -1 0 2)面、c面は(0 0 0 1)面に相当するものとする。
【0019】
図1は第1の実施形態におけるa面AlGaN/GaNヘテロ接合電界効果トランジスタの断面を示す構成図である。
【0020】
101はサファイアr面基板、102はa面AlNバッファ層、103はa面GaN層、104はa面AlN層、105はa面n型AlGaN層、106はa面n型GaN層、107はSiN膜、108はPdSiゲート電極、109はTi/Al電極、110は素子分離層である。
【0021】
サファイアr面基板101上にa面AlNバッファ層102が500nm、アンドープのa面GaN層103が3mm、スペーサ層としてa面AlN層104が1nm、バリア層a面n型AlGaN層105が15nm、キャップ層a面n型GaN層106が50nmこの順に形成されている。本実施形態のa面AlGaN/GaN HFETにおいてはa面n型A_(lx)Ga_(1-x)N層105のAl組成をx=0.25とした。また、スペーサ層としてa面AlN層104が1nm 形成されているが、スペーサ層がない構成であってもよい。a面n型GaN層106の一部は例えばドライエッチングにより除去され、底面がa面n型AlGaN層105内部に位置するよう凹部が形成されている。この凹部の側面、底面を覆う形でゲート絶縁膜としてSiN膜107が3nm形成されている。素子分離層110として例えばB^(+)イオンが注入されることにより高抵抗化層が形成されている。素子分離としてメサ分離や選択酸化による分離が行われていてもよい。また、キャップ層となるa面GaN層106の上に接する形で、オーミック電極としてTi/Al電極109が形成されている。また、前記凹部底面のa面n型AlGaN層105の上にSiN膜107を挟んで接するようゲート電極としてPdSi電極108が形成され、いわゆるリセスゲートが形成されている。」
「【0027】
本実施形態ではゲート絶縁膜としてSiN膜を用いているが、SiO_(2)膜、HfO_(2)膜、Al_(2)O_(3)膜、AlN膜のような同様な効果が得られる絶縁膜である限りいかなる膜であってもよい。また前記絶縁膜のいずれかの組み合わせにより多層膜が形成されていてもよい。」

そうすると、刊行物発明におけるゲート電極の構造に対して、このような周知の技術思想を適用して、「スペーサ層20及び前記電子供給層5に形成された」「凹部(リセス)15の底面16、側面17に配置されたゲート絶縁膜として機能するシリコン窒化物からなる第2の絶縁膜10の上に被着され、」「凹部(リセス)15」を埋め込むように「ゲート電極8」を形成することにより、補正後の発明のように、「少なくとも前記第1の開口の内壁面及び前記第2の開口の内壁面を覆うゲート絶縁膜を介して、前記第1の開口及び前記第2の開口を埋め込み、前記電子走行層上方に形成されたゲート電極」という構成とすることは、当業者が必要に応じて、適宜なし得たことである。
よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-5-2)相違点2について
(4-5-2-1)まず、「ゲート絶縁膜」が、「Ta_(2)O_(5)又はHfO_(2)からな」ることと、「第2の開口の底面の最厚部位における」「第1及び第2の開口の側面の最薄部位との膜厚差が5%以内である」ことを、一体としてとらえるべきかどうかについて検討する。
本願明細書には、「ゲート絶縁膜」として、「Ta_(2)O_(5)」を使用した場合について、段落【0031】に「本実施形態では、原料ガスにおいて、金属元素源と酸素元素源とを相互に供給しながら絶縁物を堆積する。例えばTa_(2)O_(5)を堆積する場合には、金属元素源としてはTa(NtBu)(NEt_(2))_(3)(TBTDET)、酸素元素源としてはH_(2)O若しくはO_(2)とする。これにより、開口11の内壁面において、その底面から側面にかけて均一な膜厚(例えば、底面の最厚部位における側面の最薄部位との膜厚差が5%以内)に、ゲート絶縁膜12が形成される。」と記載されている。しかしながら、膜厚の均一性は、原料ガスだけで決定されるものではなく、被堆積物の表面状態、原料ガスの圧力、流量、温度など様々な条件によって決定されるものであるから、上記所定の原料ガスを用いて形成された「Ta_(2)O_(5)」からなる「ゲート絶縁膜」と、当該「ゲート絶縁膜」の「底面の最厚部位における側面の最薄部位との膜厚差が5%以内」であることに関連性はなく、両者を一体的にとらえる必然性はないものと認められる。また、「ゲート絶縁膜」が、「HfO_(2)からな」ることについては、段落【0030】に、「ゲート絶縁膜の材料としては、Ta_(2)O_(5)以外にも、例えばAl_(2)O_(3),HfO_(2)等を用いることができる。」と記載されているが、その膜厚の均一性については、記載も示唆もされていない。
したがって、「Ta_(2)O_(5)又はHfO_(2)からな」ることと、「第2の開口の底面の最厚部位における」「第1及び第2の開口の側面の最薄部位との膜厚差が5%以内である」ことは、一体としてとらえるべきではなく、別個の事項としてとらえるべきであると認められる。

(4-5-2-2)「ゲート絶縁膜」が、「Ta_(2)O_(5)又はHfO_(2)からな」ることについて
MOSHFETのゲート絶縁膜の材料として、「Ta_(2)O_(5)」あるいは「HfO_(2)」は、上記周知例2、3に記載されているように、従来から周知の材料である。
そうすると、刊行物発明におけるゲート電極の材料として、このような周知の材料を適用することにより、補正後の発明のように、「前記ゲート絶縁膜は、Ta_(2)O_(5)又はHfO_(2)からな」る構成とすることは、当業者が必要に応じて、適宜なし得たことである。

(4-5-2-3)「ゲート絶縁膜」の「第2の開口の底面の最厚部位における」「第1及び第2の開口の側面の最薄部位との膜厚差が5%以内である」ことについて

一般に、MOSHFETのゲート絶縁膜の各部の膜厚は、必要とする閾値、耐圧、使用する材料等を考慮して、当業者が適宜設定し得る、設計的事項である。また、リセスゲート構造において、ゲート絶縁膜を、リセスの側面を含めて均一な膜厚とすることが好ましいことも、上記周知例1及び下記周知例4に記載されているように、従来から周知の技術である。
そして、補正後の発明における、「前記第2の開口の底面の最厚部位における前記第1及び第2の開口の側面の最薄部位との膜厚差が5%以内である」という特定事項についても、その臨界意義、作用・及び効果については、明細書全体を通じて、記載も示唆もされておらず、単に、第2の開口の底面の最厚部位における第1及び第2の開口の側面の最薄部位との膜厚差ができる限り小さいこと、すなわち、膜厚が均一な法が好ましいという程度の意味にすぎないものと認められる。

エ)周知例4
本願の出願の日前に日本国内において頒布された特開2009-188397号公報には、図1、6とともに、以下の事項が記載されている。

「【0022】
(実施の形態1)
図1は、本発明の実施の形態1に係るMOSFETの模式的な断面図である。このMOSFET100は、サファイア、SiC、Siなどからなる基板101上に、AlN層102と、GaN層とAlN層とを交互に積層して形成したバッファ層103と、p-GaNからなる下部半導体層104とが形成されている。さらに、下部半導体層104上には、半導体動作層105が形成されている。半導体動作層105は、アンドープGaNからなるキャリア走行層105aと、キャリア走行層105aとはバンドギャップエネルギーが異なるn-AlGaNからなるキャリア供給層105bとを順次積層し、キャリア走行層105aおよびキャリア供給層105bの一部を下部半導体層104に到る深さまで除去してリセス部105cを形成したものである。さらに、半導体動作層105上には、リセス部105cを挟んでソース電極106およびドレイン電極107が形成されている。さらに、半導体動作層105上とリセス部105c内における下部半導体層104の表面104aとにわたってSiO_(2)などからなるゲート絶縁膜108が形成され、さらにリセス部105cにおいてゲート絶縁膜108上にはゲート電極109が形成されている。」
「【0036】
つぎに、図6に示すように、マスク層110を除去し、SiH_(4)とN_(2)Oを原料ガスとしたPCVD法を用いて、半導体動作層105上とリセス部105c内における下部半導体層104の表面104aとにわたってSiO_(2)からなる厚さ60nmのゲート絶縁膜108を形成する。なお、側壁105d、105eが傾斜しているので、側壁が垂直に立ち上がる場合と比較して、ゲート絶縁膜108がいっそう均一な厚さに形成される。」

そうすると、刊行物発明において、上記周知の技術思想を勘案することにより、補正後の発明のように、「前記第2の開口の底面の最厚部位における前記第1及び第2の開口の側面の最薄部位との膜厚差が5%以内である」ものとすることは、当業者が適宜なし得たことである。

(4-5-2-4)相違点2についてのまとめ
よって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-6)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(5)補正の却下についてのむすび
本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成26年11月5日になされた手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、平成26年3月7日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。

4.刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された刊行物には、上記2.(4-3-1)及び(4-3-5)に記載したとおりの事項及び発明が記載されているものと認められる。

5.判断
上記2.(3)において検討したとおり、補正後の請求項1に係る発明は、補正前の請求項1に係る発明の発明特定事項である「ゲート絶縁膜」について、「Ta_(2)O_(5)又はHfO_(2)からなり、」と限定的に減縮する補正である。逆に言えば本件補正前の請求項1に係る発明(本願発明)は,補正後の発明から上記の限定をなくしたものである。
そうすると、上記2.(4)において検討したように、補正後の発明が,引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2015-11-05 
結審通知日 2015-11-10 
審決日 2015-11-24 
出願番号 特願2009-230877(P2009-230877)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 早川 朋一  
特許庁審判長 鈴木 匡明
特許庁審判官 小野田 誠
飯田 清司
発明の名称 化合物半導体装置及びその製造方法  
代理人 國分 孝悦  
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