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審決分類 審判 全部申し立て 2項進歩性  A63F
管理番号 1311811
異議申立番号 異議2015-700100  
総通号数 196 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 2016-04-28 
種別 異議の決定 
異議申立日 2015-10-19 
確定日 2016-01-15 
異議申立件数 1 
事件の表示 特許第5706624号「遊技機」の請求項1に係る特許に対する特許異議の申立てについて、次のとおり決定する。 
結論 特許第5706624号の請求項1に係る特許を維持する。 
理由 第1 手続の経緯
本件特許第5706624号(以下「本件特許」という。)に係る出願は、平成22年3月12日に特許出願され、平成27年3月6日に特許の設定登録がされ、同年10月19日にその特許に対し、特許異議申立人日本電動式遊技機特許株式会社により特許異議の申立てがなされたものである。

第2 本件特許発明
本件特許の請求項1に係る発明(以下「本件特許発明」という。)は、その特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものである(A?Mは、請求人の異議申立書における本件特許の請求項1の分説に従い、当審にて付与。)。

「A 所定の遊技を行うことが可能な遊技機であって、
B 遊技制御処理プログラムに基づき遊技機における遊技制御を実行する制御用CPUが内蔵された遊技制御用マイクロコンピュータと、
C 前記遊技制御用マイクロコンピュータに内蔵又は外付けされ、乱数値となる数値データを生成する乱数回路と、
D 電力供給が停止しても格納されているデータが保持されるバックアップ領域を有するデータ記憶手段と、
を備え、
E 前記乱数回路は、
数値データを予め定められた手順により更新して出力する数値更新手段と、
F 前記数値更新手段から出力された数値データを乱数値として取り込んで格納する乱数値格納手段と、
を含み、
G 前記遊技制御用マイクロコンピュータは、
前記乱数回路によって生成された乱数値に基づいて、前記制御用CPUにより所定の決定を行う制御決定手段と、
H 所定信号の入力に基づいて前記数値更新手段から出力された数値データが前記乱数値格納手段に格納されたときにオン状態にされて新たな数値データの格納を制限する一方、前記乱数値格納手段に格納された数値データが乱数値の読出タイミングにて前記制御用CPUにより読み出されたときにオフ状態にされて新たな数値データの格納を許可する所定のフラグと、
I 前記制御用CPUによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段と、
J 電断条件が成立したときに前記バックアップ領域に保持されているデータに基づいて復帰可能とするための電断処理を実行する電断処理実行手段と、
K 前記電断処理の実行後、電力供給が停止せずに一定時間継続した場合に起動命令を行う起動命令手段と、
L 前記起動命令を契機に前記バックアップ領域に保持されているデータに基づいて前記電断処理前の制御状態に復帰させる制御状態復帰手段と、
M 前記電断処理の実行後、電力供給が停止するのを待機しているときに、前記所定のフラグをオフ状態にする電断待機時処理手段と、
を含む
ことを特徴とする遊技機。」


第3 申立理由の概要
特許異議申立人は、主たる証拠として甲第1号証及び従たる証拠として甲第2号証?甲第4号証を提出し、本件特許は特許法第29条第2項の規定に違反してなされたものであるため、本件特許を取り消すべきものである旨主張している。

＜証拠方法＞

甲第1号証:特開2010-5119号公報
甲第2号証:特許第4415057号公報
甲第3号証:特開2007-236675号公報
甲第4号証:特開2005-319051号公報


第4 甲第1号証?甲第4号証の記載事項
1 甲第1号証(特開2010-5119号公報)には、以下のように記載されている。(下線は当審で付与した。)

【技術分野】
【0001】
本発明は、遊技者にとって有利な特定遊技状態に制御可能なパチンコ遊技機やスロットマシン等の遊技機に関する。

【発明が解決しようとする課題】
【0005】
上記特許文献1に記載の技術では、セキュリティチェックの実行時間が一定である場合に、遊技機の動作を制御するプログラムの実行開始タイミングが解析されてしまい、その解析結果に基づく狙い撃ちや、いわゆる「ぶら下げ基板」を接続して不正信号を入力させることにより、特定遊技状態とする処理が不正に実行されるおそれがある。
【0006】
この発明は、上記実状に鑑みてなされたものであり、遊技機の動作を制御するプログラムの解析結果に基づく狙い撃ちなどの不正行為を確実に防止できる遊技機を提供することを目的とする。

【0084】
主基板11は、メイン側の制御基板であり、パチンコ遊技機1における遊技の進行を制御するための各種回路が搭載されている。主基板11は、主として、特図ゲームにおいて用いる乱数の設定機能、所定位置に配設されたスイッチ等からの信号の入力を行う機能、演出制御基板12や払出制御基板15などからなるサブ側の制御基板に宛てて、指令情報の一例となる制御コマンドを制御信号として出力して送信する機能、ホールの管理コンピュータに対して各種情報を出力する機能などを備えている。・・・

【0115】
図7は、主基板11に搭載された遊技制御用マイクロコンピュータ100の構成例を示している。図7に示す遊技制御用マイクロコンピュータ100は、例えば1チップマイクロコンピュータであり、外部バスインタフェース501と、クロック回路502と、固有情報記憶回路503と、リセット/割込みコントローラ504と、CPU(Central Processing Unit)505と、ROM(Read Only Memory)506と、RAM(Random Access Memory)507と、CTC(Counter/Timer Circuit)508と、乱数回路509と、PIP(Parallel Input Port)510と、シリアル通信回路511と、アドレスデコード回路512とを備えて構成される。

【0152】
遊技制御用マイクロコンピュータ100が備えるCPU505は、ROM506から読み出したプログラムを実行することにより、パチンコ遊技機1における遊技の進行を制御するための処理などを実行する。・・・

【0155】
遊技制御用マイクロコンピュータ100が備えるRAM507は、ゲーム制御用のワークエリアを提供する。ここで、RAM507の少なくとも一部は、電源基板10において作成されるバックアップ電源によってバックアップされているバックアップRAMであればよい。すなわち、パチンコ遊技機1への電力供給が停止しても、所定期間はRAM507の少なくとも一部の内容が保存される。

【0157】
遊技制御用マイクロコンピュータ100が備える乱数回路509は、例えば16ビット乱数といった、所定の更新範囲を有する乱数値となる数値データを生成する回路である。この実施の形態では、主基板11の側において、例えば図14に示すような特図表示結果判定用の乱数値MR1、大当り種別決定用の乱数値MR2、リーチ判定用の乱数値MR3、変動パターン種別決定用の乱数値MR4、変動パターン決定用の乱数値MR5、加算値決定用の乱数値MR6のそれぞれを示す数値データが、カウント可能に制御される。なお、遊技効果を高めるために、これら以外の乱数値が用いられてもよい。CPU505は、乱数回路509から抽出した数値データに基づき、例えば図45に示す遊技制御カウンタ設定部594に設けられたランダムカウンタといった、乱数回路509とは異なるランダムカウンタを用いて、ソフトウェアによって各種の数値データを加工あるいは更新することで、乱数値MR1?MR6の全部又は一部を示す数値データをカウントするようにしてもよい。・・・なお、乱数回路509は、遊技制御用マイクロコンピュータ100に内蔵されるものであってもよいし、遊技制御用マイクロコンピュータ100とは異なる乱数回路チップとして、遊技制御用マイクロコンピュータ100に外付けされるものであってもよい。

【0159】
特図表示結果判定用の乱数値MR1は、特図ゲームにおける特別図柄などの可変表示結果を「大当り」として大当り遊技状態に制御するか否かや、可変表示結果を「小当り」として小当り遊技状態に制御するか否かを、判定するために用いられる乱数値である。例えば、特図表示結果判定用の乱数値MR1は、「0」?「65535」の範囲の値をとる。大当り種別決定用の乱数値MR2は、可変表示結果を「大当り」とする場合に、大当り種別を複数種類のいずれかに決定するために用いられる乱数値である。例えば、大当り種別決定用の乱数値MR2は、「0」?「99」の範囲の値をとる。

【0164】
図15は、乱数回路509の一構成例を示すブロック図である。乱数回路509は、図15に示すように、周波数監視回路551、クロック用フリップフロップ552、乱数生成回路553、スタート値設定回路554、乱数列変更回路555、乱数列変更設定回路556、ラッチ用フリップフロップ557A、557B、乱数ラッチセレクタ558A、558B、乱数値レジスタ559A、559Bを備えて構成される。なお、乱数値レジスタ559Aと乱数値レジスタ559Bはそれぞれ、図9(B)に示すような遊技制御用マイクロコンピュータ100の内蔵レジスタに含まれる乱数値レジスタR1D(アドレス2038H-2039H)と乱数値レジスタR2D(アドレス203AH-203BH)に対応している。

【0169】
乱数生成回路553は、例えば16ビットのカウンタなどから構成され、クロック用フリップフロップ552から出力される乱数更新クロックRGKなどの入力に基づき、数値データを更新可能な所定の範囲において所定の初期値から所定の最終値まで循環的に更新する回路である。例えば乱数生成回路553は、所定のクロック端子への入力信号である乱数更新クロックRGKにおける立ち上がりエッジに応答して、「0」から「65535」までの範囲内で設定された初期値から「65535」まで1ずつ加算するように数値データをカウントアップして行く。そして、「65535」までカウントアップした後には、「0」から初期値よりも1小さい最終値となる数値まで1ずつ加算するようにカウントアップすることで、数値データを循環的に更新する。

【0171】
乱数列変更回路555は、乱数生成回路553により生成された数値データが一巡したときに、数値データの更新順である順列を所定の乱数更新規則に従った順列に変更可能とする回路である。例えば、乱数列変更回路555は、乱数生成回路553から出力される数値データにおけるビットの入れ替えや転置などのビットスクランブル処理を実行する。・・・

【0181】
乱数ラッチセレクタ558Aは、ラッチ用フリップフロップ557Aから伝送される始動入賞時ラッチ信号SL1と、ソフトウェアによる乱数ラッチ要求信号とを取り込み、いずれかを乱数ラッチ信号LL1として選択的に出力する回路である。・・・乱数ラッチセレクタ558Aと乱数ラッチセレクタ558Bは、図9(B)に示すような遊技制御用マイクロコンピュータ100が備える内蔵レジスタのうち、乱数値取込レジスタRDLT(アドレス2032H)と、乱数ラッチ選択レジスタRDLS(アドレス2030H)とを用いて、乱数ラッチ信号LL1や乱数ラッチ信号LL2の出力を制御する。乱数値取込レジスタRDLTは、乱数列変更回路555から出力された乱数列RSNにおける数値データを、ソフトウェアにより乱数値レジスタ559Aや乱数値レジスタ559Bに取り込むために用いられるレジスタである。乱数ラッチ選択レジスタRDLSは、乱数列変更回路555から出力された乱数列RSNにおける数値データを、乱数値レジスタ559Aや乱数値レジスタ559Bに、ソフトウェアにより取り込むか、入力ポートP0、P1への信号入力により取り込むかの取込方法を示すレジスタである。

【0184】
乱数値レジスタ559A、559Bはそれぞれ、乱数列変更回路555から出力された乱数列RSNにおける数値データを乱数値として格納するレジスタである。図21(A)及び(B)は、乱数値レジスタR1Dとなる乱数値レジスタ559Aの構成例を示している。・・・乱数値レジスタ559A、559Bはいずれも16ビット(2バイト)のレジスタであり、16ビットの乱数値を格納することができる。

【0185】
乱数値レジスタ559Aは、乱数ラッチセレクタ558Aから供給される乱数ラッチ信号LL1がオン状態となったことに応答して、乱数列変更回路555から出力された乱数列RSNにおける数値データを乱数値として取り込んで格納する。乱数値レジスタ559Aは、CPU505から供給されるレジスタリード信号RRS1がオン状態となったときに、読出可能(イネーブル)状態となり、格納されている数値データを内部バス等に出力する。これに対して、レジスタリード信号RRS1がオフ状態であるときには、常に同じ値(例えば「65535H」など)を出力して、読出不能(ディセーブル)状態となればよい。また、乱数値レジスタ559Aは、乱数ラッチ信号LL1がオン状態である場合に、レジスタリード信号RRS1を受信不可能な状態となるようにしてもよい。さらに、乱数値レジスタ559Aは、乱数ラッチ信号LL1がオン状態となるより前にレジスタリード信号RRS1がオン状態となっている場合に、乱数ラッチ信号LL1を受信不可能な状
態となるようにしてもよい。

【0187】
乱数値レジスタ559Aと乱数値レジスタ559Bは、図9(B)に示すような遊技制御用マイクロコンピュータ100が備える内蔵レジスタのうち、乱数ラッチフラグレジスタRDFM(アドレス2033H)と、乱数割込み制御レジスタRDIC(アドレス2031H)とを用いて、乱数ラッチ時の動作管理や割込み制御を可能にする。乱数ラッチフラグレジスタRDFMは、乱数値レジスタ559Aと乱数値レジスタ559Bのそれぞれに対応して、乱数値となる数値データがラッチされたか否かを示す乱数ラッチフラグを格納するレジスタである。乱数割込み制御レジスタRDICは、乱数値レジスタ559Aや乱数値レジスタ559Bに乱数値となる数値データがラッチされたときに発生する割込みの許可/禁止を設定するレジスタである。

【0188】
・・・乱数ラッチフラグレジスタRDFMのビット番号[1]に格納される乱数ラッチフラグデータRDFM1は、乱数値レジスタR2Dとなる乱数値レジスタ559Bに数値データが取り込まれたか否かを示す乱数ラッチフラグとなる。図22(B)に示す例では、乱数値レジスタR2Dに数値データが取り込まれていないときに(乱数値取込なし)、乱数ラッチフラグデータRDFM1のビット値が“0”となる一方、数値データが取り込まれたときには(乱数値取込あり)、そのビット値が“1”となる。乱数ラッチフラグレジスタRDFMのビット番号[0]に格納される乱数ラッチフラグデータRDFM0は、乱数値レジスタR1Dとなる乱数値レジスタ559Aに数値データが取り込まれたか否かを示す乱数ラッチフラグとなる。図22(B)に示す例では、乱数値レジスタR1Dに数値データが取り込まれていないときに(乱数値取込なし)、乱数ラッチフラグデータRDFM0のビット値が“0”となる一方、数値データが取り込まれたときには(乱数値取込あり)、そのビット値が“1”となる。

【0246】
遊技制御用マイクロコンピュータ100が備えるRAM507には、パチンコ遊技機1における遊技の進行などを制御するために用いられる各種のデータを保持する領域として、例えば図45に示すような遊技制御用データ保持エリア590が設けられている。図45に示す遊技制御用データ保持エリア590は、第1特図保留記憶部591Aと、第2特図保留記憶部591Bと、始動データ記憶部591Cと、遊技制御フラグ設定部592と、遊技制御タイマ設定部593と、遊技制御カウンタ設定部594と、遊技制御バッファ設定部595とを備えている。また、RAM507としては、例えばDRAM(Dynamic RAM)が使用されており、記憶しているデータ内容を維持するためのリフレッシュ動作が必要になる。CPU505には、このリフレッシュ動作を行うためのリフレッシュレジスタが内蔵されている。例えば、リフレッシュレジスタは8ビットからなり、そのうち下位7ビットはCPU505がROM506から命令フェッチするごとに自動的にインクリメントされる。したがって、リフレッシュレジスタにおける格納値の更新は、CPU505における1命令の実行時間ごとに行われることになる。

【0279】
・・・主基板11では、電源基板10からの電力供給が開始され遊技制御用マイクロコンピュータ100へのリセット信号がハイレベル(オフ状態)になったことに応じて、遊技制御用マイクロコンピュータ100が起動し、CPU505がROM506から読み出したセキュリティチェックプログラム506Aに基づき、図47のフローチャートに示すようなセキュリティチェック処理が実行される。このとき、遊技制御用マイクロコンピュータ100は、セキュリティモードとなり、ROM506に記憶されているゲーム制御用のユーザプログラムは未だ実行されない状態となる。

【0288】
・・・そして、ステップS14にてセキュリティ時間が経過したと判定された場合には(ステップS14;Yeｓ)、例えばCPU505に内蔵されたプログラムカウンタの値をROM506におけるユーザプログラムの先頭アドレス(アドレス0000H)に設定することなどにより、遊技制御メイン処理の実行を開始する。こうして、遊技制御メイン処理の実行が開始されることにより、遊技制御用マイクロコンピュータ100の動作状態がセキュリティモードからユーザモードへと移行し、ROM506に記憶されたユーザプログラムの実行が開始されることになる。

【0292】
ステップS27にてクリアスイッチ304がオフであるときには(ステップS27;Nｏ)、遊技制御フラグ設定部592などに設けられたバックアップフラグがオンとなっているか否かを判定する(ステップS28)。バックアップフラグの状態は、遊技制御用マイクロコンピュータ100への電力供給が停止するときに、遊技制御フラグ設定部592などに設定される。そして、このバックアップフラグの設定箇所がバックアップ電源によってバックアップされることで、電力供給が停止した場合でも、バックアップフラグの状態は保存されることになる。ステップS28では、例えばバックアップフラグの値として「55H」が遊技制御フラグ設定部592に設定されていれば、バックアップあり(オン状態)であると判断される。これに対して、「55H」以外の値が設定されていればバックアップなし(オフ状態)であると判断される。

【0293】
ステップS28にてバックアップフラグがオンであるときには(ステップS28;Yeｓ)、RAM507のデータチェックを行い、チェック結果が正常であるか否かを判定する(ステップS29)。ステップS29の処理では、例えばRAM507の特定領域における記憶データを用いてチェックサムを算出し、算出されたチェックサムとメインチェックサムバッファに記憶されているチェックサムとを比較する。ここで、メインチェックサムバッファには、前回の電力供給停止時に、同様の処理によって算出されたチェックサムが記憶されている。そして、比較結果が不一致であれば、RAM507の特定領域におけるデータが電力供給停止時のデータとは異なっていることから、チェック結果が正常でないと判断される。

【0294】
ステップS29におけるチェック結果が正常であるときには(ステップS29;Yeｓ)、例えば遊技制御用マイクロコンピュータ100の内部状態といった主基板11における制御状態や、サブ側の制御基板(例えば演出制御基板12など)の制御状態などを電力供給が停止されたときの状態に戻すための復旧時における設定を行い、電断前の遊技状態を復旧させる(ステップS30)。具体的な一例として、ステップS30の処理では、ROM506に格納されているバックアップ時設定テーブルの先頭アドレスをポインタに設定し、バックアップ時設定テーブルの内容を順次に、RAM507内のワークエリアに設定する。ここで、RAM507のワークエリアはバックアップ電源によってバックアップされており、バックアップ時設定テーブルには、作業領域のうちで初期化してもよい領域についての初期化データが設定されていてもよい。

【0295】
ステップS27にてクリアスイッチ304がオンであるときや(ステップS27;Yeｓ)、ステップS28にてバックアップフラグがオフであるとき(ステップS28;Nｏ)、あるいは、ステップS29にてチェック結果が正常ではないときには(ステップS29;Nｏ)、停電復旧時でない電源投入時やシステムリセット時に対応した初期化処理を実行する。この初期化処理では、RAM507のクリア(初期化)を行い(ステップS31)、作業領域となるワークエリアを設定する(ステップS32)。なお、ステップS31の処理では、所定のデータ(例えば遊技制御カウンタ設定部594に設けられたランダムカウンタにおける格納データなど)が任意の値あるいは予め定められている初期値などに設定されてもよい。また、RAM507の全領域を初期化してもよいし、一部の領域を初期化する一方で所定のデータはそのままにしてもよい。ステップS31の処理が実行されるときには、乱数回路509の動作状態も初期化してもよい。ステップS32の処理により、遊技制御フラグ設定部592、遊技制御タイマ設定部593、遊技制御カウンタ設定部594、遊技制御バッファ設定部595などに初期値が設定されればよい。・・・

【0367】
・・・CPU505は、こうしてセットされた特図表示結果判定テーブルを参照することにより、ステップS237にて読み出された特図表示結果判定用の乱数値MR1を示す数値データが、大当り判定値データと合致するか否かを判定する(ステップS240)。

【0368】
ステップS240にて乱数値MR1を示す数値データが大当り判定値データと合致した場合には(ステップS240;Yeｓ)、遊技制御フラグ設定部592に設けられた大当りフラグをオン状態にセットする(ステップS241)。・・・

【0494】
さらに、この発明は、上記実施の形態におけるパチンコ遊技機1に限定されず、その一部がスロットマシンなどの他の遊技機に適用されてもよい。この場合には、例えば図15に示す乱数回路509が備えるラッチ用フリップフロップ557B、乱数ラッチセレクタ558B及び乱数値レジスタ559Bの組合せを不使用とする。その一方で、PIP510が備える入力ポートP0には、スロットマシンが備えるスタートレバースイッチからの検出信号を入力する。スタートレバースイッチは、複数のリールを回転させることによりゲームを開始するためのスタートレバーに対する操作を検出したときに、オン状態となる検出信号を出力する。

上記の事項を総合すると、甲第1号証には、次の発明が記載されていると認められる(以下、「甲1発明」という。a1?j1、l1は、本件特許の請求項1の分説(A?J、L)に対応させて、当審にて付与。以下同様。)

「a1 所定の遊技を行うパチンコ遊技機1であって、

b1 ROM506から読み出したプログラムに基づきパチンコ遊技機1における遊技の進行を制御するための処理などを実行するCPU505を備えた遊技制御用マイクロコンピュータ100と、
c1 遊技制御用マイクロコンピュータ100に内蔵または外付けされ、所定の更新範囲を有する乱数値となる数値データを生成する回路である乱数回路509と、
d1 パチンコ遊技機1への電力供給が停止しても、バックアップ電源によってバックアップされ、少なくとも一部の内容を保存するバックアップRANとしてのRAM507と、
を備え、

e1 乱数回路509は、
所定のクロック端子への入力信号である乱数更新クロックRGKにおける立ち上がりエッジに応答して、所定の範囲内で1ずつ加算するように数値データをガウントアップすることで、数値データを循環的に更新して出力する乱数生成回路553と、
f1 乱数生成回路553により生成され、乱数列変更回路555にて変更されて出力された乱数列RSNにおける数値データを乱数値として取り込んで格納する乱数値レジスク559Aと、
を含み、

g1 遊技制御用マイクロコンピュータ100は、
特図表示結果判定用の乱数値MR1を示す数値データが、大当り判定値データと合致するか否かを判定し、乱数値MR1を示す数値データが大当り判定値データと合致した場合には、遊技制御フラグ設定部592に設けられた大当りフラグをオン状態にセットする処理(S240、S241)と、
h1 乱数ラッチセレクタ558Aから供給される乱数ラッチ信号LL1がオン状態となったことに応答して、乱数列変更回路555から出力された乱数列RSNにおける数値データが乱数値レジスタR1Dに格納され、乱数値レジスタR1Dに数値データが取り込まれたときにビット値が“1となり、乱数値レジスタR1Dに数値データが取り込まれていないときにビット値が“0となる乱数ラッチフラグデータRDFM0と、
を備え、

i1 遊技制御用マイクロコンピュータ100が起動し、遊技制御メイン処理の実行が開始され、RAM507のクリア(初期化)を行う処理(ステップS31 )と、
j1 遊技制御用マイクロコンピュータ100への電力供給が停止するときにRAM507の遊技制御用データ保持エリア590にある遊技制御フラグ設定部592にバックアップフラグを設定する処理と、
l1 バックアップフラグがオンであるとき(ステップS28;Yeｓ)に、RAM507のデータチェックを行い、チェック結果が正常であるとき(ステップS29;Yeｓ)に、遊技制御用マイクロコンピュータ100の内部状態を電力供給が停止されたときの状態に戻すための復旧時における設定を行い、電断前の遊技状態を復旧させる処理(ステップS30)と、
を行うパチンコ遊技機1。」

2 甲第2号証(特許第4415057号公報)には、以下のように記載されている。

【技術分野】
【0001】
本発明は、スロットマシン(パチスロ)に代表される遊技台に関する。

【0049】
・・・ラッチ信号は、具体的には、スタートレバー操作の受付信号であり、本実施形態では、スタートレバー操作を受け付けると、スタートレバー操作時のタイミングにおいて乱数生成回路601で生成された乱数値が乱数値レジスタ602に取り込まれるようになっている。但し、スタートレバー操作の受付信号に限るものではなく、他の操作部(ベットボタン132の操作)の受付信号であってもよい。

【0050】
乱数ラッチフラグレジスタ603は、乱数値が乱数値レジスタ602に取り込まれたことを示すフラグ情報(以下、乱数ラッチフラグという)を格納するフラグ情報格納領域であり、図3(c)に示すように、8ビットで構成されたうちの最下位1ビットに乱数ラッチフラグを記憶させている。なお、本実施形態においては、乱数ラッチフラグレジスタ603は、R(リード)領域となっている。

【0051】
本実施形態の乱数回路317においては、乱数値が乱数値レジスタ602に取り込まれると、乱数ラッチフラグレジスタ603には乱数ラッチフラグ「1」がセットされ、乱数値レジスタ602に格納された乱数値をCPU310が読み込むと、乱数ラッチフラグ「1」がクリアされて「0」がセットされるようになっている。・・・

【0052】
なお、本実施形態の乱数回路317は、乱数ラッチフラグレジスタ603の乱数ラッチフラグが「1」の状態においては、新たな乱数値の取り込み要求(具体的には、スタートレバー操作の受付)が発生しても、乱数生成回路601から新たな乱数値を乱数値レジスタ602に取り込むことはできない構成となっている。したがって、仮に1回のスタートレバー操作において複数回の操作検知があったとしても、最初のタイミングで発生した乱数値だけが乱数値レジスタ602に取り込まれ、2回目以降のタイミングで発生した乱数値は乱数値レジスタ602に取り込まれないようになっている。・・・
上記の事項を総合すると、甲第2号証には、次の発明が記載されていると認められる(以下、「甲2発明」という。)。
「h2 スタートレバー操作の受付信号に基づいて、乱数値が乱数値レジスタ602に取り込まれたときに乱数ラッチフラグレジスタ603に「1」がセットされて新たな乱数値を乱数値レジスタ602に取り込むことを制限する一方、乱数値レジスタ602に格納された乱数値がCPU310により読み込みが終了すると乱数ラッチフラグレジスタ603に「0」がセットされて新たな乱数値の取り込みを許可する乱数ラッチフラグ
を備えたスロットマシン。」

3 甲第3号証(特開2007-236675号公報)には、以下のように記載されている。

【技術分野】
【0001】
本発明は、各々を識別可能な複数種類の識別情報を含む複数種類の演出画像の画像表示を行うとともに、あらかじめ定められている可変表示の実行条件が成立した後、可変表示の開始条件の成立にもとづいて識別情報の可変表示を行う可変表示手段を備え、識別情報の可変表示の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態に移行する遊技機に関する。

【0266】
リセット/割込みコントローラ502は、ウォッチドッグタイマ60がタイムアウト信号を発生すると、このタイムアウト信号を受け付けることにより、ユーザリセットを発生し、ユーザプログラムのベクタテーブルで示されるアドレス(後述するメイン処理の先頭のアドレス)からユーザプログラムをCPU56に再実行させる。ウォッチドッグタイマ60によるユーザリセットを発生すると、CPU56は、外部デバイスへのリセット信号としてロウレベルの信号を出力する。このリセット信号は、ウォッチドッグタイマ60のOR回路64を介して15ビットアップカウンタ66に出力され、カウント値のクリアが行われる。

【0298】
図44は、電力供給停止時における各CPUおよびウォッチドッグタイマの動作を示すタイミング図である。図44に示すように、VSLの電圧値が+30Vから徐々に低下し、電圧値が+22Vになると、電源監視回路902は電源断信号をオン状態(ローレベル)にする。電源断信号がオン状態になると、CPU56は、制御状態を復旧させるために必要なデータを電源バックアップされたRAM55に保存するための電源断処理を実行し、そして、制御状態を待機状態(無限ループ)に移行させる。その後、電圧値が+9Vに低下すると、電源監視回路902は、リセット信号をローレベルにする。リセット信号が入力されるリセット端子の入力レベルがローレベルになると、各CPU(CPU56、払出制御用CPU、音/ランプ制御用CPU101b、図柄制御用CPU101a)は動作停止状態となる。

【0301】
図45は、電力供給瞬停時における各CPUおよびウォッチドッグタイマの動作を示すタイミング図である。図45に示すように、VSLの電圧値が+30Vから徐々に低下し、電圧値が+22Vになると、電源監視回路902は電源断信号をオン状態(ローレベル)にする。電源断信号がオン状態になると、CPU56は、電源断処理を実行した後、制御状態を待機状態(無限ループ)に移行させる。その後も電圧値が徐々に低下していくが、図45に示す例では、電圧値が+9Vに至る前に電圧値が上昇していき、再び+30Vに戻っている。このとき、CPU56の制御状態は待機状態に維持されてしまう。

【0302】
一方、ウォッチドッグタイマ60は、電源断処理が開始されたとき(正確には、遊技制御処理におけるクリアおよびリスタートの処理が実行されなくなった時点)からカウントを開始している。そして、制御状態が待機状態に移行された後もカウントを行っている。ウォッチドッグタイマ60は、カウント値が所定値になってタイムアウトすると、タイムアウト信号を遊技制御用マイクロコンピュータ560のリセット/割込みコントローラ502に出力する。

【0303】
リセット/割込みコントローラ502は、ウォッチドッグタイマ60がタイムアウト信号を発生すると、ユーザリセットを発生し、ユーザプログラムのベクタテーブルで示されるアドレス(メイン処理の先頭のアドレス)からプログラムをCPU56に再実行させる。

【0304】
CPU56は、ユーザリセットによりメイン処理が開始されると、必要な初期設定を実行した後、電源断信号がオフ状態であるか否かを確認する。このとき、図45に示す例では、電源断信号はオフ状態(ハイレベル)になっている。従って、CPU56は、ソフトウェア遅延処理を実行し、乱数確認処理を実行し、復旧処理を実行した後に、タイマ割込にもとづく遊技制御処理を実行する。遊技制御処理が開始されると、CPU56は、遊技制御処理において、ウォッチドッグタイマ60のカウント値をクリアしリスタートさせる処理を実行する。なお、ソフトウェア遅延処理の実行中においても、ウォッチドッグタイマ60のカウント値をクリアしリスタートさせる処理を実行する。

【0306】
次に遊技制御用マイクロコンピュータ560の動作について説明する。図46および図47は、遊技機に対して電力供給が開始され遊技制御用マイクロコンピュータ560へのリセット信号がハイレベルになったことに応じて遊技制御用マイクロコンピュータ560のCPU56が実行するメイン処理を示すフローチャートである。リセット信号が入力されるリセット端子の入力レベルがハイレベルになると、遊技制御用マイクロコンピュータ560のCPU56は、プログラムの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、ステップS1以降のメイン処理を開始する。メイン処理において、CPU56は、まず、必要な初期設定を行う。

【0317】
電力供給停止時の制御状態が保存されていると判定したら、CPU56は、バックアップRAM領域のデータチェック(この例ではパリティチェック)を行う(ステップS9)。・・・

【0318】
電力供給停止時処理において、上記の処理と同様の処理によってチェックサムが算出され、チェックサムはバックアップRAM領域に保存されている。ステップS9では、算出したチェックサムと保存されているチェックサムとを比較する。不測の停電等の電力供給停止が生じた後に復旧した場合には、バックアップRAM領域のデータは保存されているはずであるから、チェック結果(比較結果)は正常(一致)になる。チェック結果が正常でないということは、バックアップRAM領域のデータが、電力供給停止時のデータとは異なっている可能性があることを意味する。そのような場合には、内部状態を電力供給停止時の状態に戻すことができないので、電力供給の停止からの復旧時でない電源投入時に実行される初期化処理(ステップS10?S14の処理)を実行する。

【0319】
チェック結果が正常であれば、CPU56は、遊技制御手段の内部状態と演出制御手段等の電気部品制御手段の制御状態を電力供給停止時の状態に戻すための遊技状態復旧処理を行う。具体的には、ROM54に格納されているバックアップ時設定テーブルの先頭アドレスをポインタに設定し(ステップS91)、バックアップ時設定テーブルの内容を順次作業領域(RAM55内の領域)に設定する(ステップS92)。作業領域はバックアップ電源によって電源バックアップされている。バックアップ時設定テーブルには、作業領域のうち初期化してもよい領域についての初期化データが設定されている。ステップS91およびS92の処理によって、作業領域のうち初期化してはならない部分については、保存されていた内容がそのまま残る。初期化してはならない部分とは、例えば、電力供給停止前の遊技状態を示すデータ(特別図柄プロセスフラグなど)、出力ポートの出力状態が保存されている領域(出力ポートバッファ)、未払出賞球数を示すデータが設定されている部分などである。

【0384】
この実施の形態では、RAM55がバックアップ電源によって電源バックアップ(遊技機への電力供給が停止しても所定期間はRAM55の内容が保存されこと)されている。この例では、ステップS452?S479の処理によって、バックアップ監視タイマの値とともに、電源断信号が出力されたときのRAM55の内容にもとづくチェックサムもRAM55のバックアップ領域に保存される。遊技機への電力供給が停止した後、所定期間内に電力供給が復旧したら、遊技制御手段は、上述したステップS91?S94の処理によって、RAM55に保存されているデータ(電力供給が停止した直前の遊技制御手段による制御状態である遊技状態を示すデータ(例えば、プロセスフラグの状態、大当り中フラグの状態、確変フラグの状態、出力ポートの出力状態等)を含む)に従って、遊技状態を、電力供給が停止した直前の状態に戻すことができる。なお、電力供給停止の期間が所定期間を越えたらバックアップ監視タイマの値とチェックサムとが正規の値とは異なるはずであるから、その場合には、ステップS10?S14の初期化処理が実行される。

【0385】
以上のように、電力供給停止時処理(電力の供給停止のための準備処理)によって、遊技状態を電力供給が停止した直前の状態に戻すためのデータが確実に変動データ記憶手段(この例ではRAM55の一部の領域)に保存される。よって、停電等による電源断が生じても、所定期間内に電源が復旧すれば、遊技状態を電力供給が停止した直前の状態に戻すことができる。

【0386】
また、待機状態中においてウォッチドッグタイマ60がタイムアウトしたときはステップS1に戻る。この場合も、メイン処理において電源断信号がオフ状態であるか否かが確認される(ステップS83参照)。電源供給停止時処理が正常に実行されたときは、電力供給停止時処理が実行されたことを示すデータが設定されているので、ステップS91?S93の遊技状態復旧処理が実行される。よって、ウォッチドッグタイマ60からのタイマアウト信号が入力されたときは、遊技の進行を制御する状態に戻る。従って、電源瞬断等が生じても、遊技制御処理が停止してしまうようなことはなく、自動的に、遊技制御処理が続行される。

上記の事項を総合すると、甲第3号証には、次の発明が記載されていると認められる(以下、「甲3発明」という。)。

「k3 ウォッチドッグタイマ60は、電源断信号がオン状態(ローレベル)になって電源断処理が開始されたときからカウントを開始し、その後、電源断信号がオフ状態(ハイレベル)になり、カウント値が所定値となってタイムアウトした場合にタイムアウト信号を発生させ、リセット/割込みコントローラ502は、このタイムアウト信号を受け付けることにより、CPU56にユーザプログラムを再実行させる構成と、
l3 待機状態中においてウォッチドッグタイマ60がタイムアウトしたときはステップS1に戻り、ステップS83にて電源断信号がオフ(S83;Yeｓ)となって、CPU56により、ステップS91?S93の遊技状態復旧処理が実行されて、RAM55に保存されているデータ(電力供給が停止した直前の遊技制御手段による制御状態である遊技状態を示すデータ(例えば、プロセスフラグの状態、大当り中フラグの状態、確変フラグの状態、出力ポートの出力状態等)を含む)に従って、遊技制御手段の内部状態と演出制御手段等の電気部品制御手段の制御状態が電力供給停止時の状態に戻される構成と
を備えた遊技機。」

4 甲第4号証(特開2005-319051号公報)には、以下のように記載されている。

【技術分野】
【0001】
本発明は、パチンコ遊技機等の遊技機に係り、詳しくは、可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機に関する。

【0115】
図15は、ステップS11にて実行されるリセット処理の一例を示すフローチャートである。リセット処理を開始すると、CPU103は、まず、パチンコ遊技機1にてシステムリセット及びユーザリセットのうちでいずれかのリセットが発生したか否かを、リセット制御回路105から入力されるリセット制御信号RCにおける信号レベルをチェックす
ることにより、判別する(ステップS51)。ステップS51において、CPU103は、リセット制御回路105から供給されているリセット信号がハイレベルとなっているときには、リセットが発生していないと判断して(ステップS51;Nｏ)、そのままリセット処理を終了する。
【0116】
これに対して、リセット制御回路105からのリセット信号がハイレベルからローレベルへと立ち下がったときには、リセットが発生したと判断して(ステップS51;Yeｓ)、例えばバックアップRAM領域のデータについてパリティデータを生成してRAM102に格納したり、RAM102をアクセス禁止状態にしたりするなど、リセットの発生に応じた所定のリセット用設定処理を実行する(ステップS52)。この際、CPU103は、乱数発生回路17に搭載されたラッチ信号出力回路174及び乱数値記憶回路175に対して、ハイレベルからローレベルへと立ち下がるリセット信号RSTを送出する(ステップS53)。このリセット信号RSTに応答して、乱数発生回路17では、ラッチ信号出力回路174及び乱数値記憶回路175のリセットが行われる。

【0142】
また、電源基板10が備える電源電圧監視回路18には、VSL電源電圧が所定値(例えば+22V)以下になると電源断信号をシステムリセット信号SRSTとして出力する電源監視用IC301が搭載されている。電源監視用IC301からのシステムリセット信号SRSTは、主基板11の遊技制御用マイクロコンピュータ100に入力される。このシステムリセット信号SRSTがハイレベルからローレベルへと立ち下がることに応答して、遊技制御用マイクロコンピュータ100に搭載されたリセット制御回路105により生成されるリセット制御信号RCが、ハイレベルからローレベルへと立ち下がる。遊技制御用マイクロコンピュータ100のCPU103は、リセット制御信号RCがハイレベルからローレベルへと立ち下がったときに、乱数発生回路17のラッチ信号出力回路174及び乱数値記憶回路175に対してリセット信号RSTを出力する。

【0143】
ここで、CPU103からのリセット信号RSTを伝送する配線は、ラッチ信号出力回路174の直接リセット端子DR、及び乱数値記憶回路175が備えるフィリップフロップ回路210?225の直接リセット端子DR0?DR15に接続されており、リセット信号RSTの信号レベルがハイレベルからローレベルへと立ち下がることによって、ラッチ信号出力回路174及び乱数値記憶回路175のリセットが行われる。

【0144】
このように、システムリセットやユーザリセットが発生したときにラッチ信号出力回路174のリセットを行うようにしたことで、例えば電源電圧の低下に起因するノイズの影響等によってラッチ信号出力回路174から乱数値記憶回路175に誤ってラッチ信号SLが出力されることにより乱数値記憶回路175が誤ったタイミングでカウンタ173から入力端子Dへと入力されるカウント値Cを乱数値Rとしてラッチして記憶するのを防止し、誤って乱数値記憶回路175に記憶された乱数値Rが読み出されるなどの誤動作を防ぐことができる。

【0145】
また、システムリセットやユーザリセットが発生したときに乱数値記憶回路175のリセットを行うようにしたことで、例えばノイズの影響等によって乱数値記憶回路175が誤ってカウンタ173から入力端子Dへと入力されるカウント値Cを乱数値Rとしてラッチして記憶した場合でも、記憶されている乱数値Rを消去することができるので、誤って乱数値記憶回路175に記憶された乱数値Rが読み出されるなどの誤動作を防ぐことができる。

上記の事項を総合すると、甲第4号証には、次の発明が記載されていると認められる(以下、「甲4発明」という。)。
「m4 電源電圧が所定値以下になることに基づいて出力されるリセット信号RSTで乱数値記憶回路175のリセットを行う構成
を備えたパチンコ遊技機」。


第5 当審の判断
1 対比
本件特許発明と甲1発明を対比する。
(a)甲1発明における「a1 パチンコ遊技機1」は、本件特許発明の「A 遊技機」に相当する。

(b)甲1発明における「b1 ROM506から読み出したプログラムに基づきパチンコ遊技機1における遊技の進行を制御するための処理などを実行するCPU505を備えた遊技制御用マイクロコンピュータ100」は、本件特許発明の「B 遊技制御処理プログラムに基づき遊技機における遊技制御を実行する制御用CPUが内蔵された遊技制御用マイクロコンピュータ」に相当する。

(c)甲1発明における「c1 遊技制御用マイクロコンピュータ100に内蔵または外付けされ、所定の更新範囲を有する乱数値となる数値データを生成する回路である乱数回路509」は、本件特許発明の「C 前記遊技制御用マイクロコンピュータに内蔵又は外付けされ、乱数値となる数値データを生成する乱数回路」に相当する。

(d)甲1発明における「d1 パチンコ遊技機1への電力供給が停止しても、バックアップ電源によってバックアップされ、少なくとも一部の内容を保存するバックアップRAMとしてのRAM507」は、本件特許発明の「D 電力供給が停止しても格納されているデータが保持されるバックアップ領域を有するデータ記憶手段」に相当する。

(e)甲1発明における「e1 所定のクロック端子への入力信号である乱数更新クロックRGKにおける立ち上がりエッジに応答して、所定の範囲内で1ずつ加算するように数値データをカウントアップすることで、数値データを循環的に更新して出力する乱数生成回路553」は、本件特許発明の「E 数値データを予め定められた手順により更新して出力する数値更新手段」に相当する。

(f)甲1発明における「f1 乱数生成回路553により生成され、乱数列変更回路555にて変更されて出力された乱数列RSNにおける数値データを乱数値として取り込んで格納する乱数値レジスタ559A」は、本件特許発明の「F 前記数値更新手段から出方された数値データを乱数値として取り込んで格納する乱数値格納手段」に相当する。

(g)甲1発明における「g1 特図表示結果判定用の乱数値MR1を示す数値データが、大当り判定値データと合致するか否かを判定し、乱数値MR1を示す数値データが大当り判定値データと合致した場合には、遊技制御フラグ設定部592に設けられた大当りフラグをオン状態にセットする処理(S240、S241 )」は、乱数値に基づいて、大当たり遊技状態にするための所定の決定を行う処理であることにほかならないから、本件特許発明の「G 前記乱数回路によって生成された乱数値に基づいて、前記制御用CPUにより所定の決定を行う制御決定手段」に相当する。

(h)甲1発明における「h1 乱数ラッチセレクタ558Aから供給される乱数ラッチ信号LL1がオン状態となったことに応答して、乱数列変更回路555から出力された乱数列RSNにおける数値データが乱数値レジスクR1Dに格納され、乱数値レジスタR1Dに数値データが取り込まれたときにビット値が“1となり、乱数値レジスタR1Dに数値データが取り込まれていないときにビット値が“0”となる乱数ラッチフラグデータRDFM0」と、本件特許発明の「H 所定信号の入力に基づいて前記数値更新手段から出力された数値データが前記乱数値格納手段に格納されたときにオン状態にされて新たな数値データの格納を制限する一方、前記乱数値格納手段に格納された数値データが乱数値の読出タイミングにて前記制御用CPUにより読み出されたときにオフ状態にされて新たな数値データの格納を許可する所定のフラグ」とを対比すると、甲1発明の「乱数ラッチフラグデータRDFM0」は、本件特許発明の「所定のフラグ」と比べて、数値データが格納されるとフラグがオンされ、数値データが取り込まれていないときにフラグがオフされる点(「所定信号の入力に基づいて数値更新手段から出力された数値データが乱数値格納手段に格納されたときにオン状態にされる一方、乱数値格納手段に格納された数値データが乱数値の読出タイミングにて制御用CPUにより読み出されたときにオフ状態にされる」フラグである点)において共通するが、「所定のフラグ」により「新たな数値データの格納を制限する」か、「新たな数値データの格納を許可する」か不明であるため、結局、甲1発明は、本件特許発明の構成「H」を備えない点で本件特許発明と相違する(相違点1)。

(i)甲1発明における「i1 遊技制御用マイクロコンピュータ100が起動し、遊技制御メイン処理の実行が開始され、RAM507のクリア(初期化)を行う処理(ステップS31 )」と本件特許発明の「I 前記制御用CPUによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段」とを対比する。

本件特許発明において、「所定のフラグ」は、上記構成「H」により特定されるものであって、これを前提として、構成「I」は、「前記制御用CPUによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段」という構成を備えることを特定するものである。
そして、上記(h)において検討したように、甲1発明は、本件特許発明の構成「H」により特定される「所定のフラグ」を備えるものではないことから、「所定のフラグ」を備えることを前提とした、構成「I」を備えるものでないことは明らかである。
したがって、甲1発明は、本件特許発明の構成「I」を備えない点で本件特許発明と相違する(相違点2)。

(j)甲1発明における「j1 遊技制御用マイクロコンピュータ100への電力供給が停止するときにRAM507の遊技制御用データ保持エリア590にある遊技制御フラグ設定部592にバックアップフラグを設定する処理」は、「l1 バックアップフラグがオンであるとき(ステップS28;Yeｓ)に、RAM507のデータチェックを行い、チェック結果が正常であるとき(ステップS29;Yeｓ)に、遊技制御用マイクロコンピュータ100の内部状態を電力供給が停止されたときの状態に戻すための復旧時における設定を行い、電断前の遊技状態を復旧させる処理(ステップS30)」との関係から見て、電断条件が成立したときに、電断前の遊技状態に復旧させるために必要な電断処理であるといえる。
したがって、甲1発明の構成「j1」は、本件特許発明の「J 電断条件が成立したときに前記バックアップ領域に保持されているデータに基づいて復帰可能とするための電断処理を実行する電断処理実行手段」に相当する。

しかしながら、甲1発明は、本件特許発明の「K 前記電断処理の実行後、電力供給が停止せずに一定時間継続した場合に起動命令を行う起動命令手段」を備えていない点で本件特許発明と相違する(相違点3)。

(l)甲1発明における「l1 バックアップフラグがオンであるとき(ステップS28;Yeｓ)に、RAM507のデータチェックを行い、チェック結果が正常であるとき(ステップS29;Yeｓ)に、遊技制御用マイクロコンピュータ100の内部状態を電力供給が停止されたときの状態に戻すための復旧時における設定を行い、電断前の遊技状態を復旧させる処理(ステップあS30)」は、本件特許発明の構成要件「L」のうちの「前記バックアップ領域に保持されているデータに基づいて前記電断処理前の制御状態に復帰させる制御状態復帰手段」に相当する。
しかし、本件特許発明が「前記起動命令を契機」に電断処理前の制御状態に復帰させる構成であるのに対し、甲1発明ではその契機が不明である点で両者は相違する(相違点4)。

(m)甲1発明は、本件特許発明1の「M 前記電断処理の実行後、電力供給が停止するのを待機しているときに、前記所定のフラグをオフ状態にする電断待機時処理手段」を備えていない点で相違する(相違点5)。

以上より、本件特許発明と甲1発明とは、次の点で相違し、その余の点で一致するものと認める。

[相違点1]
甲1発明は、本件特許発明の「H 所定信号の入力に基づいて前記数値更新手段から出力された数値データが前記乱数値格納手段に格納されたときにオン状態にされて新たな数値データの格納を制限する一方、前記乱数値格納手段に格納された数値データが乱数値の読出タイミングにて前記制御用CPUにより読み出されたときにオフ状態にされて新たな数値データの格納を許可する所定のフラグ」を備えていない点。

[相違点2]
甲1発明は、本件特許発明の「I 前記制御用CPUによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段」を備えていない点。

[相違点3]甲1発明は、本件特許発明の構成要件「K 前記電断処理の実行後、電力供給が停止せずに一定時間継続した場合に起動命令を行う起動命令手段」を備えていない点。

[相違点4]甲1発明は、電断処理前の制御状態に復帰させる契機が不明である点(本件特許発明の構成要件「L 前記起動命令を契機に前記バックアップ領域に保持されているデータに基づいて前記電断処理前の制御状態に復帰させる制御状態復帰手段」を備えていない点。)

[相違点5]甲1発明は、本件特許発明の構成要件「M 前記電断処理の実行後、電力供給が停止するのを待機しているときに、前記所定のフラグをオフ状態にする電断待機時処理手段」を備えていない点。

2 判断
(1)相違点1について
先ず相違点1について検討する。
「所定のフラグ」に関して、本件特許発明と甲1発明とは、「所定信号の入力に基づいて数値更新手段から出力された数値データが前記乱数値格納手段に格納されたときにオン状態にされる一方、乱数値格納手段に格納された数値データが乱数値の読出タイミングにて制御用CPUにより読み出されたときにオフ状態にされる」点で共通するものである(上記「1 対比(h)」を参照。)。
一方、甲2発明は、「h2 スタートレバー操作の受付信号に基づいて、乱数値が乱数値レジスタ602に取り込まれたときに乱数ラッチフラグレジスタ603に「1」がセットされて新たな乱数値を乱数値レジスタ602に取り込むことを制限する一方、乱数値レジスタ602に格納された乱数値がCPU310により読み込みが終了すると乱数ラッチフラグレジスタ603に「0」がセットされて新たな乱数値の取り込みを許可する乱数ラッチフラグ。」に関するものである。
そして、甲1発明の「乱数ラッチフラグデータRDFM0」と甲2発明の「乱数ラッチフラグ」とは、遊技機という同一の技術分野に属すると共に、乱数が記憶領域に格納されたことに起因するフラグを備える点で共通するものである。
また、甲1発明は、「不正行為を確実に防止できる遊技機を提供する」ことを目的とするものであるが、不正対策は遊技機の技術分野において、考慮されるべき技術的課題であり、甲2発明においても考慮されるべきものであることは、当業者にとって自明である。
したがって、甲1発明に甲2発明を適用する動機付けはあるといえるから、甲1発明の「乱数ラッチフラグデータRDFM0」に甲2発明の「乱数ラッチフラグ」を適用して、上記相違点1に係る本件発明の構成Hとすることは、当業者が容易になし得たものである。

(2)相違点2について
次に相違点2について検討する。
本件特許発明の構成Iは、構成Hを備えることを前提とし、「前記制御用CPUによる遊技制御が開始されるときに、前記所定のフラグをオフ状態にする制御開始時処理手段」を含むことを更に、特定するものである。
そして、本件特許発明は、構成Iを備えることにより、本件特許の明細書の【0405】に記載された「本実施例では、メイン制御部41の起動後、電断前またはユーザリセット前の制御状態に復帰するか否かに関わらず、ゲームの進行制御が開始する前に乱数ラッチフラグが設定されているか否か、すなわち数値データが乱数値レジスタR1Dに格納されているか否かを確認し、乱数値レジスタR1Dに数値データが格納されている場合には、乱数値レジスタR1Dに格納されている数値データを読み出し、乱数値レジスタR1Dに新たにラッチされた数値データを格納可能な状態となるので、起動後、ゲームの進行制御が開始される前の段階でラッチされ乱数値レジスタR1Dに保持されていた数値データ、すなわちゲームを開始可能な状態でスタートスイッチ7が操作されたタイミングとは異なるタイミングでラッチされた数値データを用いて内部抽選が行われてしまうことがない。」という効果(下線部を参照。)を奏するものである。
しかしながら、上記「(1)相違点1について」の検討において検討したように、甲1発明に適用される甲2発明は、本件特許発明の構成Hを備えるものであるが、同構成Hに加えて同構成Iまでも備えるものではない。

ところで、異議申立人は、特許異議申立書における「4(4)ウ(ア)」の欄において、「甲1発明における「i1 遊技制御用マイクロコンピュータ100が起動し、遊技制御メイン処理の実行が開始され、RAM507のクリア(初期化)を行う処理(ステップS31 )」は、「フラグがオンになっていた場合にはそれをオフして初期の状態とする処理を意味することは明らかであるから、本件特許発明の構成Iに相当する。」なる主張を行っているので、この点について検討する。
本件特許発明における「所定のフラグ」(乱数ラッチフラグレジスタRDFM)は、本件特許の明細書の【0046】、【0119】の記載、及び、図面の【図7】(B)の図示内容によると、メイン制御部41が備える内蔵レジスタのうち乱数回路として用いられるエリアに設定されるものであり、また、上記したように「メイン制御部41の起動後、電断前またはユーザリセット前の制御状態に復帰するか否かに関わらず、」「ゲームの進行制御が開始する前に乱数ラッチフラグが設定されているか否か」「を確認」することにより、新たにラッチされた数値データの格納可能な状態であるか否かの判断を行うことに用いられるものである(本件特許の明細書の【0405】を参照。)。
このように、本件特許発明の構成Iの「制御開始時処理手段」は、「制御用CPUによる遊技制御が開始されるとき」(時間的特定)に行われるものであって、かつ、「所定のフラグをオフ状態にする」(内容的特定)ことにより、上記「ゲームを開始可能な状態でスタートスイッチ7が操作されたタイミングとは異なるタイミングでラッチされた数値データを用いて内部抽選が行われてしまうことがない」という効果を奏するものである。
これに対して、甲1発明の初期化処理とは、「起動時」に行われ、「RAMの初期化」する処理であるから、本件特許発明の「制御開始時処理手段」とは異なるものである。
したがって、異議申立人の、甲1発明の「i1」が、本件特許発明の構成Iに相当する旨の主張は採用できない。

よって、甲1発明に甲2発明を適用しても、上記相違点2に係る本件特許得発明の構成に到達することはできない。


(3)相違点5について
次に相違点5は、相違点2と関連しているので検討する。
本件特許発明の構成Mは、構成Hを備えることを前提とし、「前記電断処理の実行後、電力供給が停止するのを待機しているときに、前記所定のフラグをオフ状態にする電断待機時処理手段」を備えることを更に特定するものである。
そして、本件特許発明は、構成Mを備えることにより、本件特許の明細書に記載された「【0402】
これに対して、本実施例では、電断処理(メイン)の終了後、乱数値レジスタR1Dに数値データがラッチされているか否か、すなわち乱数ラッチフラグが設定されているか否かを確認し、乱数値レジスタR1Dに数値データがラッチされている場合には、ダミーで乱数値レジスタR1Dの数値データを読み出す処理を、電圧低下によりメイン制御部41の動作が停止するか、ユーザリセット信号の入力により再起動するまでの間、繰り返し行うようになっている。これにより、乱数ラッチフラグがクリアされ、新たな数値データの取込が可能な状態となる。
【0403】
このため、瞬停などにより電断処理(メイン)が行われた後、ユーザリセット信号の入力により再起動する場合において、その間に、ノイズなどによって乱数値レジスタR1Dに数値データがラッチされてしまった場合でも、すぐに読み出されることにより乱数値レジスタR1Dに新たにラッチされた数値データを格納可能な状態となるので、瞬停時にノイズなどによってラッチされた数値データ、すなわちゲームを開始可能な状態でスタートスイッチ7が操作されたタイミングとは異なるタイミングでラッチされた数値データを用いて内部抽選が行われてしまうことがない。」という効果(下線部を参照。)を奏するものである。
このように、本件特許発明の構成Mの「電断待機時処理手段」は、「電断処理の実行後、電力供給が停止するのを待機しているとき」(時間的特定)に行われ、「所定のフラグをオフ状態にする」(内容的特定)ものであって、かつ、上記効果を奏するものである。

これに対して、異議申立人は、特許異議申立書における「4(4)ウ(オ)」の欄において、「本件特許発明1の構成要件「M」のうち「前記所定のフラグをオフ状態にする電断待機時処理」とは、構成要件「H」の「前記乱数値格納手段に格納された数値データが乱数値の読出タイミングにて前記制御用CPUにより読み出されたときにオフ状態にされて新たな数値データの格納を許可する所定のフラグ」との関係から見て、乱数値格納手段に新たな数値データを格納できる状態にするということであり、別言すれば、乱数値格納手段に格納された数値データが空になる(リセットされる)ことである。
してみると、甲4発明における「m4 電源電圧が所定値以下になることに基づいて出力されるリセット信号RSTで乱数値記憶回路175のリセットを行う構成」は、本件特許発明の構成要件「M」のうち「所定のフラグをオフ状態にする電断待機時処理」に相当する。」と主張し、さらに、甲1発明の電断処理に甲4発明を適用して、相違点5に係る本件特許発明1の構成「M」の構成とすることは、当業者が容易に想到し得たものである旨主張する。
しかしながら、単に、「乱数値格納手段に格納された数値データが空になる(リセットされる)」処理である、甲4発明における「乱数値記憶回路175のリセットを行う構成」は、「リセットを行うとき」(時間的特定)に行われ、「乱数値記憶回路175のリセットを行う」(内容的特定)ものであるから、本件特許発明の構成Mの「電断待機時処理手段」とは、時間的にも内容的にも異なる処理である。

また、上記(1)において検討したように、甲2発明には、本件特許発明の構成Hを備えるものであるが、同構成Hに加えて同構成Mまでも備えるものではない。

したがって、異議申立人の、甲1発明の電断処理に甲4発明を適用することにより、本件特許発明の構成Mに到達することは当業者が容易になし得たものであるとする主張は採用できない。

よって、甲1発明に甲4発明及び/又は甲2発明を適用しても、上記相違点5に係る本件特許発明の構成に到達することはできない。

(4)小括
上記(1)?(3)において検討したとおり、相違点2及び5に係る本件特許発明の構成は、甲1発明?甲4発明から、当業者が容易になし得たものではない。
したがって、相違点3?4について検討するまでもなく、本件特許発明は、甲1号証?甲4号証に記載された発明に基づいて、本件出願日前に当業者が容易に発明することができたものであるとはいえない。


第6 むすび
以上のことから、特許異議申立ての理由及び証拠方法によっては、本件特許を取り消すことはできない。
また、他に本件特許を取り消すべき理由を発見しない。

よって、結論のとおり決定する。
 
異議決定日 2016-01-07 
出願番号 特願2010-56499(P2010-56499)
審決分類 P 1 651・ 121- Y (A63F)
最終処分 維持  
前審関与審査官 太田 恒明  
特許庁審判長 本郷 徹
特許庁審判官 関 博文
長崎 洋一
登録日 2015-03-06 
登録番号 特許第5706624号(P5706624)
権利者 株式会社三共
発明の名称 遊技機  
代理人 堅田 多恵子  
代理人 重信 和男  
代理人 石川 好文  
代理人 特許業務法人 武和国際特許事務所  
代理人 溝渕 良一  

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