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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) A63F |
|---|---|
| 管理番号 | 1313529 |
| 審判番号 | 不服2014-19541 |
| 総通号数 | 198 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2016-06-24 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2014-09-30 |
| 確定日 | 2016-04-07 |
| 事件の表示 | 特願2013- 30768「遊技台」拒絶査定不服審判事件〔平成25年 5月16日出願公開、特開2013- 90983〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1 手続の経緯・本願発明 本願は、平成19年7月31日に出願した特願2007-198832号の一部を平成22年7月8日に新たな特許出願(特願2010-155455号)とし、その一部を平成23年11月25日に新たな特許出願(特願2011-257237号)とし、その一部を平成24年3月14日に新たな特許出願(特願2012-56717号)とし、その一部を平成25年2月20日に新たな特許出願(特願2013-30768号)としたものであって、平成26年9月17日付けで拒絶査定がなされ、それに対して、平成26年9月30日に拒絶査定不服審判の請求がなされると同時に明細書及び特許請求の範囲に係る手続補正がなされたものである。 一方、当審において、平成27年11月10日付けで拒絶理由を通知し、応答期間内である同年12月1日に意見書及び手続補正書が提出されたところである。 そして、この出願の請求項1?5に係る発明は、平成27年12月1日付け手続補正書により補正された特許請求の範囲の請求項1?5に記載されたとおりのものであるところ、その請求項1に係る発明(以下「本願発明」という。)は、次のとおりのものと認める。 「【請求項1】 遊技制御プログラムが記憶されているROMと、 前記ROMを内蔵しているマイクロプロセッサと、 を備えた遊技台であって、 前記遊技台は、ぱちんこ機またはスロットマシンであり、 前記マイクロプロセッサは、CPUを内蔵しており、 前記マイクロプロセッサは、リセット/割込みコントローラを内蔵しており、 前記遊技制御プログラムは、前記CPUによって実行されるように構成されており、 前記マイクロプロセッサは、リセット入力用の端子が設けられており、 前記リセット/割込みコントローラは、前記リセット入力用の端子にリセット信号の入力があったことに応じてシステムリセットを発生させるように構成されており、 前記マイクロプロセッサは、ユーザモード(以下、「第二のモード」という。)で動作可能なプロセッサであり、 前記マイクロプロセッサは、前記第二のモードに移行する前のモード(以下、「第一のモード」という。)において、セキュリティチェックを実行可能なプロセッサであり、 前記第二のモードは、前記セキュリティチェックで異常なしの場合に、前記第一のモードから移行するように構成されており、 前記マイクロプロセッサは、前記第一のモードにおいて、時間変化機能を実行可能なプロセッサであり、 前記第一のモードとは、前記システムリセットの際に開始されるモードのことであり、 前記マイクロプロセッサは、前記第一のモードにおいて、前記遊技制御プログラムを実行しないプロセッサであり、 前記マイクロプロセッサは、前記第二のモードにおいて、前記セキュリティチェックを実行しないプロセッサであり、 前記マイクロプロセッサは、前記第二のモードにおいて、前記時間変化機能を実行しないプロセッサであり、 前記時間変化機能とは、前記第一のモードをランダムに延長する機能のことであり、 前記第一のモードをランダムに延長する時間は、前記ROMに予め格納されている情報に基づいて決定される、 ことを特徴とする遊技台。」 2 刊行物 (1)当審において通知した拒絶の理由に引用された特開2006-333950号公報(以下、「刊行物1」という。)には、次の事項が図面とともに記載されている。 (1-a)「【発明が解決しようとする課題】 【0004】 ところで、パチンコ機は、電源投入がなされると、電源基板からリセット信号が主制御基板のメインCPUに出力され、該リセット信号の入力を契機に制御を開始(即ち、起動)するようになっている。このとき、メインCPUは、記憶手段(RAM)の記憶内容を初期化して制御を開始させることから、リセット信号入力後、1回り目の大当り抽選用乱数の初期値は必ず「0(零)」が設定される。このため、不正基板から前記リセット信号と同様の機能(役割)を果たす類似のリセット信号が出力された場合、大当り抽選用乱数の初期値には必ず「0」が設定されるので、大当りの発生タイミングが把握されてしまう。 【0005】 この発明は、このような従来技術に存在する問題点に着目してなされたものであり、その目的は、制御装置の起動を規制するタイミングを制御可能に構成すると共に、制御装置の起動タイミングをランダムに変更して大当りの発生タイミングの把握を困難にする遊技機を提供することにある。」 (1-b)「【0019】 また、電源基板21には、リセット信号回路26が設けられており、リセット信号回路26は電源断監視回路25に接続されている。電源断監視回路25は、その判定結果が肯定(即ち、電源電圧V1≦電圧V)である場合に、主制御基板22及びリセット信号回路26に対して電源電圧V1が電圧Vに降下したことを示す電源断信号Sを出力するようになっている。また、リセット信号回路26は、電源供給の開始時(電源投入時或いは復電時)又は電源断信号Sの入力時に、主制御基板22及びサブ制御基板23に対してリセット信号Reを出力し、主制御基板22及びサブ制御基板23の動作を規制するようになっている。このリセット信号Reは、その信号レベルとしてハイレベル状態とローレベル状態を示す2値信号となっている。なお、本実施形態では、リセット信号Reを入力(出力)する場合には、リセット信号Reの信号レベルをハイレベル状態にし、リセット信号Reの入力(出力)を停止する場合には、リセット信号Reの信号レベルをローレベル状態にすることとしている。また、リセット信号回路26は、リセット信号Reのハイレベル状態を一定の時間T1(例えば、400mｓ?1800mｓ程度)の間継続した後、リセット信号Reの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。 ・・・ 【0021】 次に、主制御基板22の構成を説明する。 主制御基板22には、メインCPU22aと、ROM22bと、RAM22cとが設けられている。メインCPU22aには、ROM22bと、RAM22cと、入賞検知センサSEが接続されている。メインCPU22aは、起動後、大当り判定に使用する大当り判定用乱数などの各種乱数の値を所定の周期(例えば、2mｓ)毎に順次更新し、更新後の値をRAM22cの設定領域に設定して更新前の値を書き換えている。ROM22bには、パチンコ機10を制御するための各種制御プログラム(メイン制御プログラム、割込み処理プログラム、電源断処理プログラムなど)や、複数種類の変動パターンなどが記憶されている。RAM22cには、パチンコ機10の動作中に適宜書き換えられる各種の情報(大当り判定用乱数の値など)が記憶(設定)されるようになっている。なお、本実施形態のメインCPU22aには、外部クロック信号を生成し、出力する外部発振回路70が接続されており、当該外部発振回路70が出力する外部クロック信号の周期に基づき、各種乱数を更新するようになっている。」 (1-c)「【0025】 また、主制御基板22には、リセット入力回路(遅延手段)22dが設けられている。リセット入力回路22dは、電源基板21のリセット信号回路26に接続されており、該リセット信号回路26が出力したリセット信号Reを入力するようになっている。そして、リセット入力回路22dは、入力したリセット信号ReをメインCPU22a側に出力するようになっている。このとき、リセット入力回路22dは、リセット信号回路26からのリセット信号Reの入力状態がハイレベル状態を継続する時間T1に、予め定めた遅延時間T2(一定の時間)を加えた時間T1+T2の間、メインCPU22aに対するリセット信号Reの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路22dは、時間T1+T2の経過後、リセット信号Reの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。なお、このリセット信号Reがハイレベル状態からローレベル状態に遷移すると、メインCPU22aは、起動を開始するようになっている。即ち、メインCPU22aは、リセット信号の信号レベルがハイレベル状態となっている間、動作(制御処理)の実行が規制されるようになっている。従って、本実施形態では、リセット信号Reが起動指示信号となる。 【0026】 次に、主制御基板22のメインCPU22aが実行する各種処理について説明する。 まず、電源断処理プログラムに基づく処理について説明する。主制御基板22(メインCPU22a)は、電源断監視回路25から電源断信号Sを入力すると、電源断処理プログラムに基づき、バックアップ処理を実行する。即ち、メインCPU22aは、電源断信号Sの入力を契機に電源断処理プログラムを実行し、電源断信号Sを入力していない場合には電源断処理プログラムを実行しない(バックアップ処理を実行しない)。バックアップ処理にてメインCPU22aは、RAM22cに記憶保持されている大当り判定用乱数の値などの各種制御情報に加えて、新たにレジスタ55及びスタックポインタなどの制御情報をRAM22cに記憶保持させる。また、メインCPU22aは、RAM22cにバックアップフラグ(電源投入時にRAM22cに記憶保持されている制御情報が正しいか否かを判定するためのフラグ)を設定する。その後、メインCPU22aは、RAM22cへのアクセスを禁止し、リセット入力回路22d(リセット信号回路26)から出力されたリセット信号Reが入力される(ハイレベル状態になる)まで待機する。そして、リセット信号Reを入力すると、メインCPU22aの動作は規制される。 【0027】 次に、メイン制御プログラムに基づく処理について説明する。 主制御基板22のリセット入力回路22dは、電源供給の開始に伴いリセット信号回路26から出力されたリセット信号Reを入力すると、メインCPU22aに対して所定の規制時間の間、リセット信号Reを継続出力する(ハイレベル状態に維持する)。そして、リセット入力回路22dからのリセット信号Reの出力が停止され(ローレベル状態に遷移され)、メインCPU22aへのリセット信号Reの入力が停止すると(ローレベル状態に遷移すると)、メインCPU22aは起動し、メイン制御プログラム(図3参照)を実行する。 【0028】 メインCPU22aは、メイン制御プログラムに基づき、遊技中、所定周期(本実施形態では2mｓ)毎に実行する割込み処理プログラムの割込みを禁止に設定し、該割込み処理プログラムの実行を待機状態とする(ステップM1)。そして、メインCPU22aは、レジスタ、ポートなどの各種デバイスの初期設定を行う(ステップM2)。続いて、メインCPU22aは、RAM22cに記憶保持された各種制御情報(大当り判定用乱数の値、バックアップフラグなど)の消去を指示する初期化指示信号を入力したか否かを判定する(ステップM3)。そして、この判定結果が肯定の場合、即ち、初期化指示信号を入力していた場合、メインCPU22aは、RAM22cに記憶保持された各種制御情報を消去(クリア)する(ステップM4)。」 (1-d)「【0042】 そして、本実施形態のパチンコ機10では、主制御基板22のメインCPU22aとリセット入力回路22dとの間には、リセット信号Reを中継する入力回路71及びメインCPU22aの起動(制御の開始)を指示する指示回路Iが接続されている。以下、入力回路71及び指示回路Iについて図4に基づき詳しく説明する。 【0043】 指示回路Iは、主制御基板22に設けられており、主制御基板22のリセット入力回路22dに接続されている。そして、指示回路Iは、当該リセット入力回路22dからリセット信号Reが入力されるようになっている。そして、指示回路Iには、タイミングジェネレータ51(Timing Generator)と遅延回路52が設けられており、当該タイミングジェネレータ51及び遅延回路52にリセット入力回路22dからのリセット信号Reが入力されるようになっている。 【0044】 遅延回路52は、タイミングジェネレータ51と接続されている。そして、遅延回路52は、リセット入力回路22dから入力したリセット信号Reの信号レベルが異なる状態に遷移した場合、タイミングジェネレータ51からの指示(信号)を受けた後にメインCPU22a側(入力回路71)に出力するリセット信号Reの信号レベルを異なる状態に遷移させる。すなわち、遅延回路52は、入力したリセット信号Reを遅延してメインCPU22a側(入力回路71)に出力するようになっている。なお、リセット信号Reの信号レベルが異なる状態に遷移するとは、ハイレベル状態からローレベル状態へ遷移すること又はローレベル状態からハイレベル状態へ遷移することである。」 (1-e)「【0050】 次に、入力回路71について説明する。 入力回路71は、指示回路Iに入力されるリセット信号Reが指示回路Iに入力されると同時に入力されるようにリセット入力回路22dに接続されている。すなわち、リセット入力回路22dは、指示回路I及び入力回路71と接続しており、指示回路I及び入力回路71に対して同時にリセット信号Reを出力するように構成されている。また、入力回路71は、指示回路Iと接続されており、指示回路Iが出力するリセット信号Reを入力するように構成されている。 【0051】 この入力回路71は、1つのOR回路から構成されている。すなわち、入力回路71は、リセット入力回路22d及び指示回路Iのうち少なくとも何れか一方からリセット信号Reを入力しているときに、メインCPU22aに対してリセット信号Reを出力するように構成されている。換言すると、入力回路71は、リセット入力回路22dを介して主制御基板22の外部に設けられた回路(リセット信号回路26又は不正基板)からリセット信号Reを入力しているとき、又は指示回路Iからリセット信号Reを入力しているとき、メインCPU22aにリセット信号Reを出力する。このため、入力回路71は、リセット入力回路22d又は指示回路Iからのリセット信号Reのうちどちらか一方の信号レベルがハイレベル状態である場合には、メインCPU22aへのリセット信号Reの信号レベルをハイレベル状態にするようになっている。言い換えれば、入力回路71は、リセット入力回路22d及び指示回路Iからのリセット信号Reの信号レベルが共にローレベル状態となった場合に、メインCPU22aへのリセット信号Reの信号レベルをローレベル状態にするようになっている。」 (1-f)「【0053】 以上のことから、本実施形態の指示回路Iは、不正防止回路(遊技機用不正防止回路)となる。また、第1カウンタ54がカウンタ値を更新する更新手段となる。また、レジスタ55がカウンタ値を取得する取得手段となる。また、第2カウンタ56が判定値を更新する計測手段となる。また、遅延回路52が、リセット信号Reを出力する出力手段となる。また、発振回路53が、第1カウンタ54に内部クロック信号を出力する第1信号生成手段となり、外部発振回路70が、第2カウンタ56に外部クロック信号を出力する第2信号生成手段となる。また、発振回路53が、第1カウンタ54に内部クロック信号を出力する第1発振回路となり、外部発振回路70が、第2カウンタ56に外部クロック信号を出力する第2発振回路となる。また、タイミングジェネレータ51が、遅延回路52に対してリセット信号Reの信号レベルを異なる状態に遷移させることを指示するタイミング指示回路となる。 【0054】 このように指示回路Iでは、リセット入力回路22dから入力されるリセット信号Reの信号レベルが異なる状態に遷移したとき、レジスタ55に第1カウンタ54のカウンタ値を記憶させると共に、第2カウンタ56に判定値を更新させる。タイミングジェネレータ51は、判定値とカウンタ値が一致したとき、遅延回路52にリセット信号Reの信号レベルを異なる状態に遷移させるように指示する。このため、リセット入力回路22dから入力されるリセット信号Reの信号レベルが異なる状態に遷移したときにおけるカウンタ値によって、入力回路71に出力されるリセット信号Reの遅延時間が左右される。 【0055】 そして、第1カウンタ54は、指示回路I、すなわち、主制御基板22に電源が供給されてから、カウンタ値を更新し続ける。このため、リセット信号Reの信号レベルが異なる状態に遷移したときのカウンタ値は、リセット信号Reの信号レベルが異なる状態に遷移するときが一定でないので、結果的に乱数となり、リセット信号Reの遅延時間が一定でなくなる。すなわち、指示回路Iに入力されたリセット信号Reの信号レベルが異なる状態に遷移したときから、指示回路IがメインCPU22a側に出力するリセット信号Reの信号レベルを異なる状態に遷移させるタイミングまでの遅延時間は、一定でなくなる。 【0056】 そして、入力回路71は、リセット入力回路22d又は指示回路Iからリセット信号Reを入力しているときに、メインCPU22aにリセット信号Reを出力するようになっている。このため、リセット信号Reの入力終了時のタイミングがリセット信号Reからのリセット信号Reの出力終了時よりもカウンタ値に基づき遅延することとなる。すなわち、リセット信号Reの入力終了時のタイミング(メインCPU22aの起動タイミング)が一定でなくなることとなる。 【0057】 このため、主制御基板22へのリセット信号Reの入力を終了してからメインCPU22aが起動を開始し、大当り判定用乱数の更新を開始するまでの時間が一定でなくなり、リセット信号Reを主制御基板22に入力してから時間を計測しても、大当りとなるタイミングを把握できなくなる。従って、不正リセット信号Re1を主制御基板22に入力してからの時間を計測しても大当りとなるタイミングを把握することができにくくなり、不正を防止できる。」 (1-g)「【0065】 次に、指示回路Iにおいて、リセット信号Reの信号レベルが遷移するタイミングについて図5に基づき説明する。 パチンコ機10へ電源投入がされると(時点A1)、リセット信号回路26は、リセット入力回路22dを介してリセット信号Reを入力回路71及び指示回路Iに出力する。すなわち、入力回路71及び指示回路Iに入力されるリセット信号Reの信号レベルは、ローレベル状態からハイレベル状態に遷移する。これにより、入力回路71は、指示回路Iからリセット信号Reの入力が開始されていなくても、リセット入力回路22dからリセット信号Reの入力が開始されれば、メインCPU22aへリセット信号Reの入力を即座に開始する。すなわち、指示回路Iから入力回路71に入力されるリセット信号Reがローレベル状態であっても、リセット入力回路22dから入力回路71に入力されるリセット信号Reがハイレベル状態であれば、入力回路71からメインCPU22aに入力されるリセット信号Reは、ローレベル状態から即座にハイレベル状態に遷移する。これにより、メインCPU22aの起動が規制される。 【0066】 なお、指示回路Iにリセット信号Reが入力されると、指示回路Iの機能により、カウンタ値に基づく遅延時間α1だけ遅延して入力回路71に出力する(時点A2)。すなわち、指示回路Iへのリセット信号Reがハイレベル状態に遷移すると、指示回路Iの機能により、カウンタ値に基づく遅延時間α1だけ遅延して入力回路71へのリセット信号Reがハイレベル状態に遷移する。 【0067】 そして、電源投入後から時間T1+T2経過後、リセット入力回路22dは、リセット信号Reの出力を終了する(リセット信号Reをローレベル状態にする)。このため、入力回路71及び指示回路Iに入力されるリセット信号Reの信号レベルがハイレベル状態からローレベル状態に遷移する(時点A3)。これにより、タイミングジェネレータ51は、レジスタ55に第1カウンタ54のカウンタ値を記憶するように指示をする。この指示を受けてレジスタ55は、第1カウンタ54のカウンタ値を記憶する。それと共に、タイミングジェネレータ51は、第2カウンタ56に対して初期値から判定値を更新させるように指示をする。この指示を受けて第2カウンタ56は、更新用クロック信号の周期毎に判定値を初期値から更新する。そして、第2カウンタ56は、判定値がレジスタ55に記憶されたカウンタ値と一致すると、タイミングジェネレータ51に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けたタイミングジェネレータ51は、遅延回路52にリセット信号Reの信号レベルを異なる状態に遷移させるように指示する。 【0068】 この指示を受けた遅延回路52は、メインCPU22a側に出力するリセット信号Reの信号レベルをハイレベル状態からローレベル状態に遷移させる(時点A4)。すなわち、遅延回路52は、リセット入力回路22dから入力したリセット信号Reの入力終了時(ローレベル状態に遷移したとき)のカウンタ値に更新用クロック信号の周期を乗じた時間α2だけ余分に入力回路71へのリセット信号Reの入力を続けた後、当該リセット信号Reの入力を終了する(ローレベル状態に遷移させる)。 【0069】 このため、入力回路71には、リセット入力回路22dからリセット信号Reの入力終了後から時間α2が経過するまで、指示回路Iからリセット信号Reが入力され続ける。従って、入力回路71は、時間α2が経過するまで(時点A4となるまで)、メインCPU22aにリセット信号Reを出力し続ける(ハイレベル状態に維持する)。 【0070】 その後、入力回路71からメインCPU22aへのリセット信号Reの入力が終了すると(リセット信号Reがローレベル状態に遷移すると)、メインCPU22aの規制が解除され、起動を開始する(時点A4参照)。その際、メインCPU22aは、初期化指示信号を入力していた場合又はRAM22cの記憶内容が異常である場合、初期化処理を行う。これにより、メインCPU22aは、大当り判定用乱数を初期値「0」から更新し続ける。このため、リセット入力回路22dの出力時間T1+T2に、指示回路Iの遅延時間α2及び大当り判定用乱数の値が初期値「0」から大当り判定値(「7」又は「511」)に到達するまでの時間を加算した時間が電源投入から経過した時に、大当り判定用乱数を取得すれば、大当りとなる。しかしながら、遅延時間α2は一定でないために、電源投入から大当りとなるタイミングは一定でなくなり、電源投入から時間を計測しても大当りとなるタイミングを把握することができず、不正を防止できる。」 (1-h)段落【0021】、【0027】には、主制御基板22には、メインCPU22aが設けられており、メインCPU22aはメイン制御プログラムを実行するものであることが記載されており、メイン制御プログラムを実行しているときをメイン制御プログラムを実行するモードということができるから、主制御基板22は、メインCPU22aが起動し、メイン制御プログラムを実行するモードで動作可能なものであるといえる。 (1-i)段落【0055】、【0056】から、主制御基板22には、メインCPU22aに出力するリセット信号Reの遅延時間が一定ではなくなることで、メインCPU22aの起動タイミングが一定ではなくなることとする指示回路Iが設けられていることが分かる。そして、メインCPU22aの起動タイミングの後にメイン制御プログラムが実行されるから、リセット信号ReがメインCPU22aに出力されるのはメイン制御プログラムを実行するモードの前であるといえる。 よって、以上の事項を総合すると、刊行物1には、次の発明が記載されていると認められる(以下、この発明を「刊行物1発明」という。)。 「パチンコ機10を制御するための各種制御プログラムを記憶されたROM22bと、 前記ROM22bが設けられた主制御基板22と、 を備えたパチンコ機10であって、 前記主制御基板22にはメインCPU22aが設けられており、 前記主制御基板22には、指示回路I、入力回路71、及びこれらに接続されたリセット入力回路22dが設けられており、 メイン制御プログラムは、メインCPU22aによって実行され、 前記主制御基板22に設けられた前記リセット入力回路22dは、電源基板21に設けられたリセット信号回路26に接続されており、 前記リセット信号回路26は、電源供給の開始時(電源投入時或いは復電時)又は電源断信号Sの入力時に、主制御基板22及びサブ制御基板23に対してリセット信号Reを出力するものであり、 主制御基板22の入力回路71は、リセット入力回路21d及び指示回路Iのうち少なくとも何れか一方からリセット信号Reが入力されているときに、メインCPU22aに対してリセット信号Reを入力し、 入力回路71からメインCPU22aへのリセット信号Reの入力が終了すると、メインCPU22aは起動を開始し、初期化指示信号を入力していた場合又はRAM22cの記憶内容が異常である場合、初期化処理を行うように構成されており、 前記主制御基板22は、メインCPU22aが起動し、メイン制御プログラムを実行するモードで動作可能なものであり、 前記主制御基板22には、メイン制御プログラムを実行するモードの前において、メインCPU22aに出力するリセット信号Reの遅延時間が一定ではなくなることで、メインCPU22aの起動タイミングが一定ではなくなるようにする指示回路Iが設けられている、 パチンコ機10。」 (2)当審において通知した拒絶の理由に引用された特開2007-82728号公報(以下、「刊行物2」という。)には、次の事項が図面とともに記載されている。 (2-a)「【0085】 主基板31には、電源基板910から、RAMの内容をクリアすることを指示するためのクリアスイッチ921が操作されたことを示すクリア信号、電源電圧が所定値以下に低下したことを示す電源断信号、および遊技制御用マイクロコンピュータ560に対する遊技制御用許容信号(CPUを動作可能状態にさせるための信号)として用いられるシステムリセット信号(以下、単にリセット信号と呼ぶ)が入力される。 」 (2-b)「【0328】 図43は、遊技制御用マイクロコンピュータ560における入力ポートのビット割り当ての例を示す説明図である。図43に示すように、入力ポート0のビット0?4には、それぞれ、第1カウントスイッチ22a、第2カウントスイッチ22b、ゲートスイッチ21、第1始動口スイッチ20a、および、第2始動口スイッチ20bの検出信号が入力される。また、入力ポート1のビット0,1,2には、それぞれ、電源基板910からの電源断信号、電源基板910からのクリアスイッチ921の検出信号、電源基板910からのリセット信号が入力される。また、入力ポート1のビット0,1,2には、それぞれ、電源基板910からの電源断信号、電源基板910からのクリアスイッチ921の検出信号、電源基板910からのリセット信号が入力される。 【0329】 次に遊技機の動作について説明する。図44および図45は、遊技機に対して電力供給が開始され遊技制御用マイクロコンピュータ560へのリセット信号がハイレベルになったことに応じて遊技制御用マイクロコンピュータ560が実行するメイン処理を示すフローチャートである。電源基板910からのリセット信号の入力レベルがハイレベル(オフ状態)になると、遊技制御用マイクロコンピュータ560は、プログラムの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、ステップS(以下、単にSという)1以降のメイン処理を開始する。メイン処理において、遊技制御用マイクロコンピュータ560は、まず、必要な初期設定を行なう。 【0330】 初期設定処理において、遊技制御用マイクロコンピュータ560は、まず、割込禁止に設定する(ステップS1)。次に、マスク可能割込の割込モードを割込モード2に設定し(ステップS2)、スタックポインタにスタックポインタ指定アドレスを設定する(ステップS3)。なお、ステップS2では、遊技制御用マイクロコンピュータ560の特定レジスタ(Iレジスタ)の値(1バイト)と内蔵デバイスが出力する割込ベクタ(1バイト:最下位ビット0)から合成されるアドレスが、割込番地を示すモードに設定する。また、マスク可能な割込が発生すると、遊技制御用マイクロコンピュータ560は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。 【0331】 次いで、内蔵デバイスレジスタの初期化(内蔵デバイスの入出力割り当てなどの設定)を行なうとともに、内蔵デバイスであるCTC(カウンタ/タイマ)およびPIO(パラレル入出力ポート)の初期化を行なう(ステップS4)。PIOの初期化とは、例えば、出力ポートの全ビットにオフ状態の値を設定することである。CTCの初期化とは、タイマのモード設定等のことである。」 (2-c)「【0360】 次に、パチンコ遊技機1に対して電力供給が開始されたとき、および、電力供給が停止したときのマイクロコンピュータの動作の様子を以下に説明する。パチンコ遊技機1に対して電力供給が開始されDC+24V電源の電圧が所定値を越えると、電源断信号がオフ状態になる。また、VCCの値が所定値を越えるとリセット信号がハイレベルになる。なお、上述したように、電源監視回路920は、電源断信号をオフ状態にしてからリセット信号をハイレベルにする。リセット信号は、主基板31,払出制御基板100,および音声枠ランプ基板70に入力される。また、リセット信号は、音声枠ランプ基板70を介して演出制御基板80に入力する。そして、主基板31に搭載されているCPU112,払出制御基板100に搭載されている払出制御用CPU659,および演出制御基板80に搭載されている演出制御用CPU118aに入力される。 【0361】 主基板31に入力されたリセット信号が遊技制御用マイクロコンピュータ560に入力すると(入力レベルがハイレベルになると)、遊技制御用マイクロコンピュータ560が動作可能状態(マイクロコンピュータがリセットされてプログラムを実行する状態になること)になるが、動作可能状態になると、遊技制御用マイクロコンピュータ560は、まず、セキュリティチェックプログラムにもとづいて、ROMの内容が正当であるか否か確認するためのセキュリティチェック処理を実行する。そして、セキュリティチェック処理を終了すると、ソフトウェア遅延処理を実行する。その後、払出起動コマンドの送信処理を実行し、次いで、クリアスイッチ921からのクリア信号の出力状態のチェック処理を行なった後、遊技制御処理を開始する。なお、クリアスイッチ921からのクリア信号がオン状態を示していたら、RAMクリア処理等を行なう。」 よって、以上の事項を総合すると、刊行物2には、次の発明が記載されていると認められる(以下、この発明を「刊行物2発明」という。)。 「遊技機に対して電力供給が開始され遊技制御用マイクロコンピュータ560へのリセット信号がハイレベルになると、遊技制御用マイクロコンピュータ560は、ROMの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、初期設定を行うメイン処理を開始する遊技機。」 3 対比 本願発明と刊行物1発明とを対比する。 ア 刊行物1発明の「主制御基板22」は、本願発明の「マイクロプロセッサ」に相当し、刊行物1発明において、「各種制御プログラム」の中には「メイン制御プログラム」が含まれていることは明らかである。 よって、刊行物1発明の「パチンコ機10を制御するための各種制御プログラムを記憶されたROM22bと、前記ROM22bが設けられた主制御基板22と、を備えたパチンコ機10」は、本願発明の「遊技制御プログラムが記憶されているROMと、前記ROMを内蔵しているマイクロプロセッサと、を備えた遊技台」に相当する。 そして、刊行物1発明の「パチンコ機10」は、ぱちんこ機であるといえるから、本願発明の「ぱちんこ機又はスロットマシン」に相当する。 イ 刊行物1発明の「主制御基板22にはメインCPU22aが設けられ」ることは、本願発明の「マイクロプロセッサは、CPUを内蔵して」いることに相当する。 ウ 刊行物1発明において「指示回路I、入力回路71、及びこれらに接続されたリセット入力回路22d」の中の、「入力回路71」は、入力回路71からメインCPU22aへのリセット信号Reの入力が終了すると、メインCPU22aは起動を開始し、初期化指示信号を入力していた場合又はRAM22cの記憶内容が異常である場合、初期化処理を行うように構成されており、初期化処理とはリセットすることを意味するものであるから、刊行物1発明の「指示回路I、入力回路71、及びこれらに接続されたリセット入力回路22d」は、本願発明の「リセット/割込みコントローラ」に相当する。 よって、刊行物1発明の「主制御基板22には、指示回路I、入力回路71、及びこれらに接続されたリセット入力回路22dが設けられ」ることは、本願発明の「マイクロプロセッサは、リセット/割込みコントローラを内蔵して」いることに相当する。 エ 刊行物1発明の「メイン制御プログラムは、メインCPU22aによって実行され」ることは、本願発明の「遊技制御プログラムは、CPUによって実行され」ることに相当する。 オ 刊行物1発明は「主制御基板22に設けられたリセット入力回路22dは、電源基板21に設けられたリセット信号回路26に接続され」、「リセット信号回路26は、電源供給の開始時(電源投入時或いは復電時)又は電源断信号Sの入力時に、主制御基板22及びサブ制御基板23に対してリセット信号Reを出力する」ものであるから、刊行物1発明において、主制御基板22にリセット信号Reを入力するため(リセット入力用)の端子が設けられていることは、自明な事項である。 カ 上記ウで検討したとおり、刊行物1発明においてもリセットを行っているが、システムリセットかどうかは明示されていないため、刊行物1発明の「主制御基板22の入力回路71は、リセット入力回路21d及び指示回路Iのうち少なくとも何れか一方からリセット信号Reが入力されているときに、メインCPU22aに対してリセット信号Reを入力し、入力回路71からメインCPU22aへのリセット信号Reの入力が終了すると、メインCPU22aは起動を開始し、初期化指示信号を入力していた場合又はRAM22cの記憶内容が異常である場合、初期化処理を行うように構成され」ることと、本願発明の「リセット/割込みコントローラは、リセット入力用の端子にリセット信号の入力があったことに応じてシステムリセットを発生させるように構成され」ることとは、「リセット/割込みコントローラは、リセット入力用の端子にリセット信号の入力があったことに応じてリセットを発生させるように構成され」る点で共通する。 キ 本願発明の「ユーザーモード」について、段落【0158】には、主制御部メイン処理を実行する旨記載されているから、刊行物1発明の「メイン制御プログラムを実行するモード」は、本願発明の「ユーザモード」又は「第二のモード」に相当する。 よって、刊行物1発明の「主制御基板22は、メイン制御プログラムを実行するモードで動作可能なもの」であることは、本願発明の「マイクロプロセッサは、ユーザモード(以下、「第二のモード」という。)で動作可能なプロセッサ」であることに相当する。 ク 刊行物1発明の「メイン制御プログラムを実行するモードの前」は、本願発明の「第一のモード」に相当する。また、刊行物1発明の「リセット信号Reの遅延時間が一定ではなくなることで、メインCPU22aの起動タイミングが一定ではなくなるようにする」ことは、本願発明の「時間変化機能」に相当する。 よって、刊行物1発明の「主制御基板22には、メイン制御プログラムを実行するモードの前において、メインCPU22aに出力するリセット信号Reの遅延時間が一定ではなくなることで、メインCPU22aの起動タイミングが一定ではなくなるようにする指示回路Iが設けられている」ことは、本願発明の「マイクロプロセッサは、第一のモードにおいて、時間変化機能を実行可能なプロセッサ」であることに相当する。 ケ 刊行物1発明の「メイン制御プログラムを実行するモード」は、上記キで検討したとおり、本願発明の「第二のモード」に相当するから、刊行物1発明は、第二のモードに移行する前のモードである「第一のモード」ではメイン制御プログラム(遊技制御プログラム)を実行しないものといえる。 コ 刊行物1発明における「リセット信号Reの遅延時間が一定ではなくなることで、メインCPU22aの起動タイミングが一定ではなくなるようにする」(時間変化機能)ことは、「メイン制御プログラムを実行するモードの前」(第一のモード)で行われるから、刊行物1発明は、第二のモードで時間変化機能を実行しないといえる。 サ 刊行物1発明においては、「メインCPU22aの起動タイミングが一定ではなくなる」から、刊行物1発明は、「メイン制御プログラムを実行するモードの前」(第一のモード)をランダムに延長する時間変化機能を有しているといえる。 ク したがって、本願発明と刊行物1発明とは、 「遊技制御プログラムが記憶されているROMと、 前記ROMを内蔵しているマイクロプロセッサと、 を備えた遊技台であって、 前記遊技台は、ぱちんこ機またはスロットマシンであり、 前記マイクロプロセッサは、CPUを内蔵しており、 前記マイクロプロセッサは、リセット/割込みコントローラを内蔵しており、 前記遊技制御プログラムは、前記CPUによって実行されるように構成されており、 前記マイクロプロセッサは、リセット入力用の端子が設けられており、 前記リセット/割込みコントローラは、前記リセット入力用の端子にリセット信号の入力があったことに応じてリセットを発生させるように構成されており、 前記マイクロプロセッサは、「第二のモード」で動作可能なプロセッサであり、 前記マイクロプロセッサは、前記第一のモードにおいて、時間変化機能を実行可能なプロセッサであり、 前記マイクロプロセッサは、前記第一のモードにおいて、前記遊技制御プログラムを実行しないプロセッサであり、 前記マイクロプロセッサは、前記第二のモードにおいて、前記時間変化機能を実行しないプロセッサであり、 前記時間変化機能とは、前記第一のモードをランダムに延長する機能のことである、 遊技台。」 という点で一致し、以下の点で相違する。 [相違点1] リセット/割込みコントローラに関して、本願発明は、システムリセットを発生させるように構成されているのに対し、刊行物1発明は、初期化処理を行うように構成されているものの、システムリセットについては明示されていない点。 [相違点2] マイクロプロセッサに関して、本願発明は、「第二のモードに移行する前のモード(以下、「第一のモード」という。)において、セキュリティチェックを実行可能」であり、「第二のモードにおいて、セキュリティチェックを実行しない」のに対して、刊行物1発明は、その点について明示されていない点。 [相違点3] 第二のモードに関して、本願発明は、「セキュリティチェックで異常なしの場合に、第一のモードから移行するように構成されて」いるのに対し、刊行物1発明は、その点について明示されていない点。 [相違点4] 第一のモードに関して、本願発明は、「システムリセットの際に開始されるモード」であるのに対して、刊行物1発明は、その点について明示されていない点。 [相違点5] 本願発明は、第一のモードをランダムに延長する時間は、ROMに予め格納されている情報に基づいて決定されるのに対して、刊行物1発明は、そのように特定されていない点。 4 当審の判断 上記相違点について検討する。 ア 相違点1?4について 相違点1?4は、関連するのでまとめて検討する。 刊行物2発明は、前示のとおり、「遊技機に対して電力供給が開始され遊技制御用マイクロコンピュータ560へのリセット信号がハイレベルになると、遊技制御用マイクロコンピュータ560は、ROMの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、初期設定を行うメイン処理を開始する遊技機。」である。 そして、上記刊行物2発明は、ROMの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、初期設定を行うものであるから、システムリセットを発生させるものであるといえる。 ここで、刊行物1発明と刊行物2発明とは、電源供給の開始時に、主制御基板に対してリセット信号を出力して、初期化処理を行う遊技機という点で共通するものである。 よって、刊行物1発明に刊行物2発明を適用し、主制御基板22のリセット入力回路22dへのリセット信号Reの入力により、システムリセットを発生させ、メイン制御プログラムを実行する前(第一のモード)にセキュリティチェック処理を実行するように構成することは、当業者が容易に想到し得たことである(相違点1、2、4に関連)。 そして、セキュリティチェック処理で異常がある場合には、次の処理を進める意味はないから、メイン制御プログラムを実行するモード(第二のモード)をセキュリティチェック処理で異常なしの場合に移行するように構成することは、当業者が適宜なし得たことにすぎない(相違点3に関連)。 したがって、刊行物1発明に刊行物2発明を適用し、上記相違点1?4に係る本願発明の構成とすることは、当業者であれば容易になし得たことである。 イ 相違点5について 遊技機の技術分野において、ランダムに延長する時間を、マイクロプロセッサに設けられたROMに予め格納されている情報に基づいて決定することは、本願の遡及日前において周知の技術である(例えば、特開2005-40520号公報の段落【0103】、【0147】?【0161】の乱数生成回路でリードした値が、ROMに格納されたパチンコ機固有の識別情報に対応した固有コードメモリの値となるまで処理の進行を待機させ、複数台のパチンコ機の待機状態の継続時間が各パチンコ機毎に異なるようにした点、特開2007-54440号公報の段落【0155】、【0226】のウエイトカウンタにおけるカウント値がROMに記憶した遅延終了判定値に達したか否かにより所定の遅延時間が経過したか否かを判定し、当該ROMにはゲーム制御用のユーザープログラムが格納されている点を参照のこと。)。 よって、刊行物1発明に、上記周知の技術を適用し、メイン制御プログラムを実行するモードの前(第一のモード)の遅延時間(延長する時間)をROMに予め格納されている情報に基づいて決定するように構成し、上記相違点5に係る本願発明の構成とすることは当業者であれば容易になし得たことである。 ウ 本願発明が奏する効果について 上記相違点1?5によって本願発明が奏する効果は、当業者が刊行物1発明、刊行物2発明及び周知の技術から予測し得る程度のものであって、格別のものではない。 請求人は、平成27年12月1日付け意見書において、「本願請求項1に係る発明であれば、「前記第一のモードをランダムに延長する時間は、前記ROMに予め格納されている情報に基づいて決定される、」ように構成され、もし「前記第一のモードをランダムに延長する時間」を不正に変更するために、「前記ROMに予め格納されている情報」が不正遊技者によって改造された場合には、セキュリティチェックにおいて異常と判定されて、ユーザプログラムが実行されないことから、刊行物1に記載の発明からは想到できないような“プログラムの進捗状況を把握しづらくなる”または“プログラムの進捗状況を不正にコントロールしづらくなる”といった効果が、本願請求項1に係る発明によって奏されることは明らかです。 すなわち、本願請求項1に係る発明は「前記第一のモードをランダムに延長する時間は、前記ROMに予め格納されている情報に基づいて決定される、」という刊行物1に記載も示唆さえもない構成を有するものであり、この構成を有することで、上述の本願発明特有の格段の効果を奏するものであります。」と主張する。 しかしながら、上記「4 イ」で述べた周知の技術を踏まえれば、本願発明の「第一のモードをランダムに延長する時間は、ROMに予め格納されている情報に基づいて決定される」点は、刊行物1発明及び周知の技術から容易になし得たことといえる。 よって、請求人の主張は、採用できない。 5 むすび 以上のとおりであるから、本願発明は、刊行物1発明、刊行物2発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許を受けることができない。 したがって、その余の請求項に係る発明において検討するまでもなく、本願は、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2016-02-04 |
| 結審通知日 | 2016-02-09 |
| 審決日 | 2016-02-22 |
| 出願番号 | 特願2013-30768(P2013-30768) |
| 審決分類 |
P
1
8・
121-
WZ
(A63F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 上田 正樹 |
| 特許庁審判長 |
瀬津 太朗 |
| 特許庁審判官 |
平城 俊雅 関 博文 |
| 発明の名称 | 遊技台 |
| 代理人 | 鈴木 弘男 |
