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| 審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1314148 |
| 審判番号 | 不服2014-23900 |
| 総通号数 | 198 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2016-06-24 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2014-11-25 |
| 確定日 | 2016-05-06 |
| 事件の表示 | 特願2012-551224「共通基板上にカラムIII-VトランジスタとともにシリコンCMOSトランジスタを有する半導体構造」拒絶査定不服審判事件〔平成23年 8月 4日国際公開,WO2011/094190,平成25年 5月20日国内公表,特表2013-518441〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,2011年(平成23年)1月25日(パリ条約による優先権主張 外国庁受理2010年1月28日,米国)を国際出願日とする出願であって,平成24年9月19日に特許法184条の4第1項の規定による翻訳文が提出され,平成25年11月20日付けの拒絶理由通知に対し,平成26年2月26日に手続補正がされ,同年7月18日付けで拒絶査定がされ,これに対して同年11月25日に審判請求がされるとともに,同日に手続補正がされ,平成27年10月7日に上申書が提出されたものである。 第2 補正の却下の決定 [補正却下の決定の結論] 平成26年11月25日付けの手続補正(以下「本件補正」という。)を却下する。 [理由] 1 本件補正の内容 本件補正は,特許請求の範囲を補正するものであって,特許請求の範囲の請求項1については,本件補正の前後で以下のとおりである。 ・補正前 「【請求項1】 ＜111＞結晶方位を有するシリコン基板と, 前記シリコン基板の第1の部分の上方に配置された絶縁性層と, 前記絶縁性層の上方に配置されたシリコン層であって,前記シリコン層が前記基板の前記結晶方位とは異なる＜100＞結晶方位を有する,シリコン層と, 前記シリコン基板の第2の部分の上に配置され,前記基板と同じ結晶方位を有するカラムIII-Vデバイスと を備えた,半導体構造。」 ・補正後 「【請求項1】 ＜111＞結晶方位を有するシリコン基板と, 前記シリコン基板の第1の部分の上方に配置された絶縁性層と, 前記絶縁性層の上方に配置されたシリコン層であって,前記シリコン層が前記基板の前記結晶方位とは異なる＜100＞結晶方位を有する,シリコン層と, 前記シリコン基板の第2の部分の上に配置され,前記基板と同じ結晶方位を有するカラムIII-Vデバイスと を備え, 前記カラムIII-Vデバイスが,前記基板と接触し,前記絶縁性層がSiO_(2)からなることを特徴とする半導体構造。」 2 補正事項の整理 本件補正による特許請求の範囲の請求項1についての補正を整理すると次のとおりとなる。(当審注.下線は補正箇所を示し,当審で付加したもの。) ・補正事項1 補正前の請求項1に記載の「前記シリコン基板の第2の部分の上に配置され,前記基板と同じ結晶方位を有するカラムIII-Vデバイスとを備えた,」との記載を,「前記シリコン基板の第2の部分の上に配置され,前記基板と同じ結晶方位を有するカラムIII-Vデバイスとを備え,前記カラムIII-Vデバイスが,前記基板と接触し,前記絶縁性層がSiO_(2)からなる」とする補正をすること。 3 補正の適否について 本願の願書に最初に添付した明細書の段落【0023】及び【0024】の記載,並びに図5及び6から,補正事項1は本願の願書に最初に添付した明細書,特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので,補正事項1は,特許法第17条の2第3項の規定に適合する。 そして,補正事項1は,補正前の請求項1に記載された発明特定事項である「カラムIII-Vデバイス」及び「絶縁性層」を限定的に減縮するから,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また,同法第17条の2第4項の規定に適合することは明らかである。 4 独立特許要件についての検討 (1)検討の前提 上記3で検討したとおり,本件補正による請求項1についての補正事項1及び2は,特許法第17条の2第5項第2号に掲げる,特許請求の範囲の減縮を目的とするものに該当するから,本件補正後の請求項1に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき,更に検討する。 (2)本願補正発明 本件補正後の請求項1に係る発明(以下「本願補正発明」という。)は,次のとおりのものと認める。(再掲) 「【請求項1】 ＜111＞結晶方位を有するシリコン基板と, 前記シリコン基板の第1の部分の上方に配置された絶縁性層と, 前記絶縁性層の上方に配置されたシリコン層であって,前記シリコン層が前記基板の前記結晶方位とは異なる＜100＞結晶方位を有する,シリコン層と, 前記シリコン基板の第2の部分の上に配置され,前記基板と同じ結晶方位を有するカラムIII-Vデバイスと を備え, 前記カラムIII-Vデバイスが,前記基板と接触し,前記絶縁性層がSiO_(2)からなることを特徴とする半導体構造。」 (3)引用文献の記載と引用発明 ア 引用文献 原査定の拒絶の理由に引用された,本願の優先権主張の日(以下「本願優先日」という。)前に日本国内及び外国において頒布された刊行物である,CHUNG J W ET AL,"Seamless On-Wafer Integration of Si(100) MOSFETs snd GaN HEMTs",IEEE ELECTRON DEVICE LETTERS,Vol.30,No.10,2009年10月,1015-1017頁(以下「引用文献」という。)には,図面とともに,次の記載がある。(当審注.下線は当審において付加し,訳は当審で作成した。以下同じ。) (ア)「II. DEVICE FABRICATION Fig. 1 summarizes the main steps of the fabrication of Si(100)-GaN-Si(100) virtual substrates. The Si(100)-GaN-Si(100) virtual substrate fabrication begins with the epitaxial growth of an AlGaN/GaN transistor structure on a Si(111) substrate by metal-organic chemical vapor deposition at Nitronex Corporation. In these samples, the AlGaN barrier had a total thickness of 175 Å and an Al composition of 26%. Our technology then removes the original Si(111) substrate and applies wafer bonding twice to have Si(100) substrates on both the top and bottom sides of the AlGaN/GaN layer. The top Si(100) layer has a thickness of 200 nm and a donor doping concentration of 10^(15) cm^(-3). Our wafer bonding technology has been described in [13], and it is based on spin-coating the GaN wafer with hydrogen silsesquioxane (HSQ), followed by thermal compression with the Si wafer at 400 ℃ for 1 h. HSQ is a flowable oxide with excellent thermal stability, which withstands the high thermal budget required during the processing of both Si and GaN devices (i.e., > 1000 ℃). Following this technology, hybrid wafers with 1-in diameter have been obtained. Once the virtual substrate has been fabricated (Fig. 2), device processing starts with the fabrication of Si p-MOSFETs. ・・・ To fabricate GaN HEMTs, the AlGaN/GaN layer embeddedin the virtual substrate was exposed by etching the top Si(100) and HSQ layers using SF_(6) plasma followed by buffered oxide etchant in those regions where GaN devices are to be located. The etch selectivity between Si/SiO_(2) and AlGaN is excellent, and a smooth AlGaN surface was obtained after the etch. Once the AlGaN/GaN layer is exposed, the fabrication of GaN HEMTs is identical to a standard GaN HEMT process. ・・・ Fig. 3 shows a scanning electron micrograph (SEM) image of the integrated Si p-MOSFETs and GaN HEMT devices after this step. The separation between these two devices is just 4 μm.・・・」 (訳:II デバイス製造 図1に,Si(100)-GaN-Si(100)の実質的基板を製造する主要なステップがまとめられている。Si(100)-GaN-Si(100)の実質的基板の製造では,はじめに,Niｔｏｒｏneｘ社の有機金属CVD装置により,Si(111)基板上に,AlGaNとGaNとの積層トランジスタ構造をエピタキシャル成長させる。ここで示すサンプルでは,障壁層であるAlGaNの膜厚は175Åで,Alの含有率は26%である。我々の技術では,製造当初のSi(111)基板を除去し,AlGaNとGaNとの積層の表裏両面にSi(100)基板を有するべく2度のウェハ貼り合わせを適用する。最上層の(100)面のSiは200nmの膜厚で,ドナーが10^(15)cm^(-3)の濃度でドープされている。我々が使用するウェハ接合技術は,引用論文[13]に記されており,GaNウェハに表面に水素化されたシルセスキオキサン(HSQ)がスピンコーティングされた後,Siウェハが400℃,1時間の条件で熱圧着されることに基づいている。HSQは,易流動性を有する酸化物で,熱的安定性に優れ,1000℃を超す,Siデバイス及びGaNデバイス両方の製造プロセス中に求められる高い熱履歴に耐える。この技術によって,直径1インチのハイブリッドウェハが得られる。 Si(100)-GaN-Si(100)の実質的基板が製造されると,デバイスの製造プロセスが始まり,Siのｐ型MOSFETが製造される。・・・ GaNのHEMTを製造するために,緩衝酸化物のエッチャントが供給されたSF_(6)プラズマを用い,GaNデバイスの形成箇所における最上層の(100)面のSiとHSQ層をエッチングして,実質的基板に埋め込まれている,AlGaNとGaNとの積層を露出する。Si及びSiO_(2)とAlGaNとのエッチング選択比に優れ,エッチング後,平滑なAlGaN表面が得られた。AlGaNとGaNとの積層が露出されると,GaN HEMTが一般的な製造方法で製造される。 ・・・ 図3には,製造ステップ終了後の,集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスのSEM画像が示されている。2つのデバイスの間隔は,ほんの4μmである。・・・」(1015頁右欄下から11行ないし1016頁右欄9行) (イ)Fig.1.には,Si(100)-GaN-Si(100)の実質的基板の製造における主要なステップが記載されており,「0.As-grown GaN on Si(111)」(訳:Si(111)上にGaNを成長させる。),「1.Spin-coating HSQ」(訳:HSQをスピンコーティングする。),「2.Bonding to SOI wafer」(訳:SOIウェハを貼り合わせる。),「3.Selective etch of Si(111)」(訳:Si(111)を選択的にエッチングする。),「4.Bonding to Si(100) wafer」(訳:Si(100)ウェハを貼り合わせる。),及び「5.Selective etch of Si(100) & Buried oxide」(訳:Si(100)と埋め込み酸化膜を選択的にエッチングする。)の各ステップをこの順番で行うこと,並びにSi(100)ウェハ上に,「interlayer(HSQ)」(訳:中間層(HSQ)),AlGaNとGaNとの積層,「interlayer(HSQ)」(訳:中間層(HSQ)),Si(100)が,この順番で形成された,Si(100)-GaN-Si(100)の実質的基板が記載されていると認められる。 そして,Fig.1. には,Si(100)-GaN-Si(100)の実質的基板の製造ステップについて,以下の記載がある。 「Fig. 1. Schematic illustration of the main processing steps in the fabrication of Si(100)-GaN-Si(100) virtual substrates through the layer transfer technology described in [13]. The thin top Si(100) layer is obtained from the active Si layer of a silicon-on-insulator wafer. The doping of this layer sets the nMOS or pMOS character of the fabricated devices. The Si(111) substrate removal in step 3 is performed in a deep reactive ion etch system using an SF_(6)-based plasma. The fabrication process of the Si-GaN-Si virtual substrates can be simplified by leaving the Si(111) substrate and skipping steps 3 and 4.」 (訳:図1.引用論文[13]に記された層の移動技術による,Si(100)-GaN-Si(100)の実質的基板の製造における主要なステップの略図。薄い最上のSi層は,シリコン・オン・インシュレータ ウェハのSi活性層から得られる。この層への不純物をドープにより,製造されるデバイスについてn型MOSかｐ型MOSかの特性が設定される。ステップ3におけるSi(111)基板の除去は,SF_(6)ベースのプラズマを用いた,深い反応性イオンエッチングにより行われる。Si-GaN-Siの実質的基板の製造プロセスは,Si(111)基板を残し,ステップ3及び4を省くことで簡略化され得る。) (ウ)FIG.2.には,「Cross-sectional SEM image of the Si?GaN?Si virtual substrate.」(訳:Si-GaN-Siの実質的基板の断面のSEM画像)が示されており,これより,FIG.2.には,Si(100)基板上に,1000Åの厚さのSiO_(2)(HSQ),1.9μmの厚さのAlGaNとGaNとの積層,1000Åの厚さのSiO_(2)(HSQ),及び2000Åの厚さのSi(100)が,この順番で形成された構成を備えた,Si-GaN-Siの実質的基板が記載されていると認められる。 (エ)FIG.3.には,「(a) Cross-sectional schematic of fabricated Si p-MOSFETs and GaN HEMTs. 」(訳:Siのｐ型MOSFETとGaNのHEMTとが形成された構成の断面図)と,「(b) Plan-view SEM image of the fabricated transistors.」(訳:製造されたトランジスタの平面のSEM画像)が示されており,これらより,FIG.3.には,表面に「Oxide」(訳:酸化膜)が形成されたSi(100)基板上の左側部分に,AlGaNとGaNとの積層,「Oxide」(訳:酸化膜),及びMOSFETが形成されたSi(100)が,この順番で形成された構成と,上記Si(100)基板上の右側部分に,AlGaNとGaNとの積層に形成されたGaNのHEMTデバイスとを備えた,集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造が記載されていると認められる。 イ 引用発明 (ア)上記ア(ウ)及び(エ)より,引用文献には,表面にSiO_(2)が形成されたSi(100)基板上の左側部分に,AlGaNとGaNとの積層,SiO_(2),及びMOSFETが形成されたSi(100)が,この順番で形成された構成と,上記Si(100)基板上の右側部分に,AlGaNとGaNとの積層に形成されたGaNのHEMTデバイスとを備えた,集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造が記載されていると認められる。 そして,上記ア(ア)及び(イ)によれば,GaNのHEMTデバイスが形成される上記AlGaNとGaNとの積層は,Si(111)基板上にエピタキシャル成長させることにより形成されるものである。 そうすると,引用文献には,以下の集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造が記載されていると認められる。 「表面にSiO_(2)が形成されたSi(100)基板と, 上記Si(100)基板上の左側部分に,Si(111)基板上にエピタキシャル成長させて形成されたAlGaNとGaNとの積層,SiO_(2),及びMOSFETが形成されたSi(100)が,この順番で形成された構成と, 上記Si(100)基板上の右側部分に,上記AlGaNとGaNとの積層に形成されたGaNのHEMTデバイスとを備えた, 集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造。」 (イ)ところで,上記ア(イ)のとおり,引用文献には,Si-GaN-Siの実質的基板の製造プロセスでは,Si(111)基板を残し,Fig.1.に記載のSi(100)-GaN-Si(100)の実質的基板の製造におけるステップ「3.Selective etch of Si(111)」(訳:Si(111)を選択的にエッチングする。),及び「4.Bonding to Si(100) wafer」(訳:Si(100)ウェハを貼り合わせる。)を省くことで簡略化され得ることが記載されている。 そして,上記の場合には,「0.As-grown GaN on Si(111)」(訳:Si(111)上にGaNを成長させる。),「1.Spin-coating HSQ」(訳:HSQをスピンコーティングする。),「2.Bonding to SOI wafer」(訳:SOIウェハを貼り合わせる。),及び「5.Selective etch of Si(100) & Buried oxide」(訳:Si(100)と埋め込み酸化膜を選択的にエッチングする。)の各ステップが,この順番で行われ,Si(111)基板は除去されずに残されるから,その結果として得られるSi-GaN-Siの実質的基板は,Si(111)基板上に,上記Si基板上にエピタキシャル成長させて形成されたAlGaNとGaNとの積層,SiO_(2),及びSi(100)が,この順番で形成された構成を備えると認められる。 さらに,上記ア(ア)及び(エ)より,上記のSi-GaN-Siの実質的基板に,集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造を形成すると,以下の集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造が得られると認められる。 「Si(111)基板と, 上記Si(111)基板上の左側部分に,Si(111)基板上にエピタキシャル成長させて形成されたAlGaNとGaNとの積層,SiO_(2),及びMOSFETが形成されたSi(100)が,この順番で形成された構成と, 上記Si(111)基板上の右側部分に,上記AlGaNとGaNとの積層に形成されたGaNのHEMTデバイスとを備えた, 集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造。」 そうすると,引用文献には,Si(111)基板上に形成された,上記の集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造も記載されていると認められる。 (ウ)以上から,引用文献には,上記(イ)の「集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造」の発明(以下「引用発明」という。)が記載されていると認める。 (4)本願補正発明と引用発明との対比 ア 当該技術分野における技術常識を参酌すれば,引用発明の「Si(111)基板」における(111)面は,結晶シリコンの＜111＞軸に垂直である(すなわち,直交する)面であり,＜111＞結晶方位を有するといえるから,引用発明における「Si(111)基板」は,本願補正発明の「＜111＞結晶方位を有するシリコン基板」に相当するといえる。 イ 引用発明における「上記Si(111)基板上の左側部分」は,本願補正発明の「前記シリコン基板の第1の部分」に相当するといえる。 そして,引用発明の「上記Si(111)基板上の左側部分に,Si(111)基板上にエピタキシャル成長させて形成されたAlGaNとGaNとの積層,SiO_(2),及びMOSFETが形成されたSi(100)が,この順番で形成された構成」における「SiO_(2)」は,本願補正発明の「前記シリコン基板の第1の部分の上方に配置された絶縁性層」に相当するといえる。 ウ 引用発明の「上記Si(111)基板上の左側部分に,Si(111)基板上にエピタキシャル成長させて形成されたAlGaNとGaNとの積層,SiO_(2),及びMOSFETが形成されたSi(100)が,この順番で形成された構成」における「MOSFETが形成されたSi(100)」は,結晶シリコンの＜100＞軸に垂直である(すなわち,直交する)面であり,＜100＞結晶方位を有するといえるから,本願補正発明の「前記絶縁性層の上方に配置されたシリコン層であって,前記シリコン層が前記基板の前記結晶方位とは異なる＜100＞結晶方位を有する,シリコン層」に相当するといえる。 エ 引用発明における「上記Si(111)基板上の右側部分」は,本願補正発明の「前記シリコン基板の第2の部分」に相当するといえる。 そして,本願補正発明における「カラムIII-Vデバイス」について,本願明細書には,「一実施形態では,デバイスが,カラムIII-Vデバイスであり,III-Nデバイスである。」(【0009】),及び「次に,カラムIII-Nデバイス,ここでは例えば,シリコン層20がマスクされたままである間に図5に示したように,GaN HEMT34が,基板12と接触する窓を通して形成される。」(【0024】)と記載されているから,これらの記載に照らせば,引用発明における「GaNのHEMTデバイス」は,本願補正発明の「カラムIII-Vデバイス」に相当するといえる。 そうすると,本願補正発明の「前記シリコン基板の第2の部分の上に配置され,前記基板と同じ結晶方位を有するカラムIII-Vデバイス」と,引用発明における「上記Si(111)基板上の右側部分に,上記AlGaNとGaNとの積層に形成されたGaNのHEMTデバイス」とは,「前記シリコン基板の第2の部分の上に配置された,カラムIII-Vデバイス」である点で共通するといえる。 オ 引用発明における「AlGaNとGaNとの積層」は,「Si(111)基板上にエピタキシャル成長させて形成され」たものであり,また,上記アのとおり,引用発明における「SiO_(2)」は,本願補正発明の「前記シリコン基板の第1の部分の上方に配置された絶縁性層」に相当するといえる。 そうすると,引用発明は,本願補正発明の「前記カラムIII-Vデバイスが,前記基板と接触し,前記絶縁性層がSiO_(2)からなる」ことに相当する構成を備えているといえる。 カ 引用発明における「集積化されたSiのｐ型MOSFETとGaNのHEMTデバイスの構造」は,半導体に形成された構造といえるから,後述する相違点に係る構成を除き,本願補正発明の「半導体構造」に相当するといえる。 キ 上記アないしカより,本願補正発明と引用発明との一致点と相違点は,次のとおりであると認められる。 (ア)一致点 「＜111＞結晶方位を有するシリコン基板と, 前記シリコン基板の第1の部分の上方に配置された絶縁性層と, 前記絶縁性層の上方に配置されたシリコン層であって,前記シリコン層が前記基板の前記結晶方位とは異なる＜100＞結晶方位を有する,シリコン層と, 前記シリコン基板の第2の部分の上に配置された,カラムIII-Vデバイスと を備え, 前記カラムIII-Vデバイスが,前記基板と接触し,前記絶縁性層がSiO_(2)からなる半導体構造。」 (イ)相違点 ・相違点1 本願補正発明の「カラムIII-Vデバイス」は,「前記基板と同じ結晶方位を有する」のに対し,引用発明における「AlGaNとGaNとの積層に形成されたGaNのHEMTデバイス」が,「Si(111)基板」と同じ結晶方位を有することは明示されていない点。 (5)相違点についての検討 GaNのような窒化物半導体を(111)面にエピタキシャル成長させると六方晶系の結晶が得られることは,当該技術分野では技術常識であり,引用発明において,GaNのHEMTデバイスが形成されるAlGaNとGaNとの積層は,Si(111)基板上にエピタキシャル成長させて形成されるから,上記の技術常識に照らせば,上記のAlGaNとGaNとの積層は,六方晶系の窒化物半導体としてエピタキシャル成長されると認められる。 そして,引用発明における上記Si基板の(111)面は,結晶シリコンの＜111＞軸に垂直であるところ,上記のAlGaNとGaNとの積層をSi(111)基板上にエピタキシャル成長させる際に,上記Si基板表面に対し垂直方向に成長させることは当然であるから,それによって,結晶シリコンの＜111＞軸と,上記のAlGaNとGaNとの積層の成長方向である,六方晶系の結晶のc軸とが一致すると認められる。 そうすると,引用発明において,上記のAlGaNとGaNとの積層は,Si(111)基板上にエピタキシャル成長されて形成されたことで,当該Si基板と同じ結晶方位を有すると認められるので,相違点1は,実質的な相違点とはいえない。 また,そうでないとしても,引用発明において,上記のAlGaNとGaNとの積層を,Si(111)基板上にエピタキシャル成長させる際に,上記Si基板表面に対し,傾きなく垂直方向に成長させることは,当業者が普通に行い得るものであり,その結果,上記のAlGaNとGaNとの積層は,Si(111)基板と同じ結晶方位を有すると認められるから,相違点1に係る構成は,当業者が普通に行い得るものと認める。 以上から,相違点1は,本願補正発明と引用発明との実質的な相違点であるとはいえず,また,そうでないとしても,引用発明において当業者が普通に行い得るものと認められる。 (6)本願補正発明の作用効果について 本願明細書(【0012】ないし【0015】)に記載された,「シリコン基板は,GaN成長または他のカラムIII-N材料のための適正な結晶方位を有する」,「通常のCMOS熱処理条件が使用され得るように,この構造中にはゲルマニウムがない」,「ゲルマニウムクロスドーピングが排除される」,「1枚だけのウェハボンドを必要とするので,相対的に高価ではない」,及び「上部シリコン層が,CMOSおよび変形カラムIII-Aｓデバイス,変形カラムIII-Pデバイス,および変形カラムIII-Sbデバイスなどの変形カラムIII-Vデバイスを製造するために適正な結晶方位を有」するとの本願補正発明が奏する作用効果は,引用発明において,当業者が容易に予測し得るものと認められる。 そうすると,本願補正発明が奏する作用効果は,格別のものとはいえない。 (7)まとめ 本件補正後の請求項1に係る発明(本願補正発明)は,引用文献記載の発明(引用発明)と同一であるから,特許法第29条第1項第3号に該当し,特許出願の際独立して特許を受けることができないものであり,また,そうでないとしても,引用文献記載の発明(引用発明)に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。 5 むすび したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明の新規性及び進歩性の有無について 1 本願発明について 平成26年11月25日に提出された手続補正書による手続補正は前記のとおり却下されたので,本願の請求項1に係る発明(以下「本願発明」という。)は,平成26年2月26日付け手続補正書の特許請求の範囲の請求項1に記載された事項により特定される,次のとおりのものと認める。(再掲) 「【請求項1】 ＜111＞結晶方位を有するシリコン基板と, 前記シリコン基板の第1の部分の上方に配置された絶縁性層と, 前記絶縁性層の上方に配置されたシリコン層であって,前記シリコン層が前記基板の前記結晶方位とは異なる＜100＞結晶方位を有する,シリコン層と, 前記シリコン基板の第2の部分の上に配置され,前記基板と同じ結晶方位を有するカラムIII-Vデバイスと を備えた,半導体構造。」 2 引用文献の記載と引用発明 引用文献の記載は,前記第2の4(3)アのとおりであり,引用発明は,前記第2の4(3)イで認定したとおりである。 3 本願発明と引用発明との対比,及び容易想到性の判断 前記第2の1及び2より,本願発明は,本願補正発明において,補正事項1による発明特定事項(「カラムIII-Vデバイス」及び「絶縁性層」)に対する限定(限定的減縮)を取り除いたものである。 そして,前記第2の4(5)で検討したとおり,本願補正発明は,引用文献記載の発明(引用発明)と同一であるか,また,そうでないとしても,引用文献記載の発明(引用発明)に基づいて,当業者が容易に発明をすることができたものである。 そうすると,本願補正発明を包含する本願発明も,前記第2の4(5)で検討した理由により,引用文献記載の発明(引用発明)と同一であるか,また,そうでないとしても,引用文献記載の発明(引用発明)に基づいて,当業者が容易に発明をすることができたものである。 また,前記第2の4(6)の理由により,本願発明が奏する作用効果は,格別のものとはいえない。 5 まとめ 以上のとおり,本願の請求項1に係る発明(本願発明)は,引用文献記載の発明(引用発明)と同一であるから,特許法第29条第1項第3号に該当し,特許を受けることができないものであり,また,そうでないとしても,引用文献記載の発明(引用発明)に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができないものである。 第4 結言 したがって,本願の請求項1に係る発明は,特許法第29条第1項第3号,又は同法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2015-12-03 |
| 結審通知日 | 2015-12-04 |
| 審決日 | 2015-12-16 |
| 出願番号 | 特願2012-551224(P2012-551224) |
| 審決分類 |
P
1
8・
113-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 柴山 将隆 |
| 特許庁審判長 |
鈴木 匡明 |
| 特許庁審判官 |
河口 雅英 綿引 隆 |
| 発明の名称 | 共通基板上にカラムIII-VトランジスタとともにシリコンCMOSトランジスタを有する半導体構造 |
| 代理人 | 山本 修 |
| 代理人 | 夫馬 直樹 |
| 代理人 | 小林 泰 |
| 代理人 | 小野 新次郎 |
| 代理人 | 竹内 茂雄 |