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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G11C
管理番号 1314206
審判番号 不服2015-13565  
総通号数 198 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-06-24 
種別 拒絶査定不服の審決 
審判請求日 2015-07-17 
確定日 2016-05-24 
事件の表示 特願2010- 2973「半導体装置」拒絶査定不服審判事件〔平成23年 7月21日出願公開、特開2011-142566、請求項の数(4)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由
第1 手続の経緯

本願は、平成22年1月8日の出願であって、平成25年12月20日付けで拒絶理由が通知され、平成26年4月9日付けで手続補正がされ、平成26年9月3日付けで拒絶理由が通知され、平成26年12月8日付けで手続補正がされ、平成27年3月13日付けで拒絶査定がされ、これに対し、平成27年7月17日に拒絶査定不服審判が請求されたものである。


第2 本願発明
本願の請求項1-4に係る発明は、平成26年12月8日付けの手続補正で補正された特許請求の範囲の請求項1-4に記載された事項により特定されるものと認められるところ、本願の請求項1に係る発明(以下「本願発明」という。)は以下のとおりである。

「第1のクロック信号に対して位相制御された第2のクロック信号を生成するDLL回路と、
内部リードデータに基づき、前記第2のクロック信号に同期してデータを出力する出力ドライバと、
前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、
前記出力ドライバは、並列接続され、互いに同じ出力インピーダンスを有する複数の単位出力ドライバを含み、
前記モードレジスタは、前記複数の単位出力ドライバのうち、活性化される単位出力ドライバの数を指定することにより前記出力ドライバのスイング能力を設定し、
前記複数の単位出力ドライバのうち、非活性化される単位出力ドライバは、前記内部リードデータに関わらずハイインピーダンス状態となり、
前記DLL回路は、
前記第1のクロック信号を遅延させることによって前記第2のクロック信号を生成するディレイラインと、
前記出力ドライバのレプリカであり、前記第2のクロック信号を受けて第3のクロック信号を生成するレプリカドライバと、
前記第1のクロック信号と前記第3のクロック信号の位相を比較する位相判定回路と、
前記位相判定回路による判定結果に基づいて、前記ディレイラインの遅延量を調整する制御回路と、を有し、
前記レプリカドライバは、並列接続され、互いに同じ出力インピーダンスを有する複数の単位レプリカドライバを含み、
前記モードレジスタは、前記複数の単位レプリカドライバのうち、活性化される単位レプリカドライバの数を、活性化される前記単位出力ドライバの数と同数とすることにより、前記レプリカドライバのスイング能力を設定することを特徴とする半導体装置。」


第3 原査定の理由の概要

本願発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記

1.特開2003-188705号公報
2.特開2009-177778号公報
3.特開2009-278528号公報

●理由A(特許法第29条第2項)について

・請求項1
・引用文献等1-3

先に通知した引用文献1(特に、[0028]-[0048]、[0063]-[0073]、図1、2、8を参照。)には、半導体集積回路装置において、第2クロック信号(CLKOE)を出力するDLL回路(9)と、内部リードデータに基づき、クロック信号に同期してデータを出力する出力ドライバ(8)とモードレジスタ(7)と、を備えていることが記載されている。また、当該DLL回路は、ディレイライン(22)と、出力ドライバと同様の構成を有するレプリカドライバ(23)と、位相判定回路(25)と、制御回路(26)とを有している。
そして、当該出力ドライバは、並列接続された複数の単位出力ドライバ(例えば、【図2】における、QP2-4、又はQN2-4。)を含み、モードレジスタは、活性化する単位出力ドライバの数を制御することで出力ドライバの出力インピーダンスを可変している(【0045】を参照。)。さらに、[0048]には、サイズの大きいQP2-4、QN2-4により、tr/tfを調整してもよいことが記載されているから、引用文献1に記載されたものにおいて、トランジスタ(QP2-4、QN2-4)の並列数を変化させることで、駆動能力、すなわち、スイング能力を変化させることは明らかである。したがって、引用文献1に記載の「モードレジスタ」は、複数の単位出力ドライバのうち、活性化される単位出力ドライバの数を指定することにより、出力ドライバのスイング能力を設定しているといえる。
また、引用文献1に記載されたものにおいて、レプリカドライバ及び出力ドライバにおける単位ドライバの活性化数が同じであり、複数の単位出力ドライバ(トランジスタ)は、非活性化されると、内部リードデータに関わらず、ハイインピーダンス状態になることは明らかである。

そうしてみると、本願請求項1に係る発明と、引用文献1に記載されたものとは、出力ドライバ及びレプリカドライバにおいて、複数の単位出力ドライバが互いに同じ出力インピーダンスを有していない点、フィードバック経路にレプリカドライバ以外にバッファ回路を有している点で相違する。
しかし、出力ドライバ及びレプリカドライバにおいて、並列に接続された複数の単位出力ドライバを、互いに同じ出力インピーダンスを有するものにするか否かは、出力インピーダンスの可変範囲、可変ステップ、可変精度、面積等の仕様に応じて当業者が適宜選択しうる事項にすぎない。

また、引用文献2、3に示されるように、DLL回路において、位相比較回路に入力されるフィードバック経路において、出力ドライバのレプリカであるレプリカドライバのみを介するようにすることは周知技術である。
したがって、引用文献1に記載されたものにおいて、フィードバック経路において、上記周知技術を適用することは当業者にとって格別困難なことではない。

よって、本願請求項1に係る発明は引用文献1に記載されたもの及び上記周知技術に基づいて当業者が容易になし得るものである。

出願人は意見書において、「引用文献1に記載されているのは、例えば[0038]?[0040]段落に記載されているように、メインドライバ部11のｐMOSトランジスタQP2?QP4,nMOSトランジスタQN2?QN4によって出力インピーダンスの調整を行い、プリドライバ部12のnMOSトランジスタQN12?QN14,ｐMOSトランジスタQP22?QP24によって駆動能力の調整を行う構成です。つまり、「活性化される単位出力ドライバの数を指定することにより前記出力ドライバのスイング能力を設定」することについては記載も示唆もされておりません。このため、引用文献1に記載された発明では、上述した本発明の効果を得ることもできません。」と主張している。
しかし、引用文献1の[0048]には、メインドライバ部11のｐMOSトランジスタQP2?QP4,nMOSトランジスタQN2?QN4のサイズを大きくし、ｔｒ/ｔf、すなわち、スルーレートを調整してもよいことが記載されている。したがって、引用文献1に記載されたものにおいて、当該トランジスタQP2?QP4、QN2?QN4によって、出力ドライバのスイング能力を設定しているといえるから、引用文献1には、「活性化される単位出力ドライバの数を指定することにより前記出力ドライバのスイング能力を設定」することは記載されている。
したがって、出願人の意見は採用できない。


第4 当審の判断

1.引用発明

原査定の拒絶の理由に引用された特開2003-188705号公報(以下「引用例1」という。)には、

「【0027】図1は本発明の出力バッファ回路を備える半導体集積回路装置であるDRAMの一構成例を示すブロック図である。
【0028】図1に示すように、DRAMは、データが格納される複数のメモリセルから成るメモリアレイ1と、データの書き込み/読み出しを行うメモリセルに対してアクセスするためにアドレス(Ai)をデコードするXデコーダ(X-DEC)2及びYデコーダ(Y-DEC)3と、外部から入力されるアドレスを一時的に保持するROWアドレスバッファ4及びCOLUMアドレスバッファ5と、外部から入力される各種制御信号にしたがってDRAMの動作を制御するコントロール回路6と、外部から入力される各種制御信号にしたがってDRAMを所定の動作モードで動作させるモードコントロール回路7と、メモリアレイ1から読み出された出力データを一時的に保持すると共に所定のタイミングでDQ端子から出力する出力バッファ回路8と、システムクロックCLKに出力バッファ回路のデータ出力タイミングを一致させるための位相同期回路9とを有する構成である。」

「【0031】このような構成において、上述したように、メモリアレイ1から不図示のセンスアンプによって読み出されたデータは、不図示のバッファメモリで一旦保持され、コントロール回路6及びモードコントロール回路7による制御タイミングにしたがって出力バッファ回路8からDQ端子を介して外部に出力される。一方、外部からDQ端子を介して入力されたデータは不図示のバッファメモリに一旦保持され、コントロール回路6及びモードコントロール回路7による制御タイミングにしたがって不図示の書き込みアンプを介してメモリアレイ1に書き込まれる。このとき、出力バッファ回路8はコントロール回路6からの制御信号にしたがってその出力がHighインピーダンスで維持される。
【0032】位相同期回路9は、上述したようにDLLやPLL等から構成され、不図示の出力バッファ回路8と同様の遅延量を有する回路により出力バッファ回路8の遅延量をモニタし、システムクロックCLKから該遅延量を補償するための補償クロックCLKOEを生成し、生成した補償クロックCLKOEを出力バッファ回路8に供給する。出力バッファ回路8は位相同期回路9から供給された補償クロックCLKOEにデータ出力タイミングを同期させて出力する。なお、出力バッファ回路8の遅延量をモニタするための回路は、後述する制御信号φ1?φN、/φ1?/φNにより出力インピーダンス、スルーレート、あるいは遅延量が制御される。
【0033】(第1の実施の形態)次に本発明の出力バッファ回路の第1の実施の形態について図面を参照して説明する。
【0034】図2は本発明の出力バッファ回路の第1の実施の形態の構成を示す回路図である。
【0035】図2に示すように、本実施形態の出力バッファ回路は、DQ端子に繋がる負荷を駆動する、出力インピーダンスが変更可能なメインドライバ部11と、センスアンプ等から読み出されたデータ(DATA)にしたがってメインドライバ部11を駆動する、該メインドライバ部11の出力パルスのｔｒ/ｔfを変更するためのプリドライバ部12と、コントロール回路等から供給される制御信号φ1?φ6にしたがってメインドライバ部11の出力インピーダンス及び出力パルスのｔｒ/ｔfを変更するための信号を生成する制御部13とを有する構成である。なお、図2に示す制御信号/φ1?/φ6は、制御信号φ1?φ6をそれぞれ反転させた信号であり、図2では制御信号φ1?φ6を反転させるためのインバータ回路がそれぞれ省略されている。制御信号φ1?φ6は外部から図2に示した出力バッファ回路を含む半導体集積回路装置の外部から入力されるコマンドにしたがって、例えばコントロール回路により生成されて供給される信号である。また、図2に示す出力バッファ回路に供給されるデータは、図1に示した位相同期回路から出力された補償クロックCLKOEに同期させた後の信号とする。
【0036】メインドライバ部11は、ドレインがそれぞれ共通に接続された4対のｐチャネルMOSトランジスタ(以下、ｐMOSトランジスタと称す)QP1?QP4及びnチャネルMOSトランジスタ(以下、nMOSトランジスタと称す)QN1?QN4を有する構成である。
【0037】ｐMOSトランジスタQP1?QP4のソースはそれぞれ電源VDDに接続され、nMOSトランジスタQN1?QN4のソースはそれぞれ接地電位に接続され、ｐMOSトランジスタQP1?QP4及びnMOSトランジスタQN1?QN4のドレインはそれぞれDQ端子に接続される。また、ｐMOSトランジスタQP1及びnMOSトランジスタQN1のゲートはそれぞれプリドライバ部12に接続され、ｐMOSトランジスタQP2?QP4及びnMOSトランジスタQN2?QN4のゲートはそれぞれ制御部13に接続される。
【0038】ｐMOSトランジスタQP2?QP4はｐMOSトランジスタQP1と共にDQ端子に繋がる負荷を駆動することでメインドライバ部11のHighデータ出力時の出力インピーダンスを調整するためのものである。また、nMOSトランジスタQN2?QN4はnMOSトランジスタQN1と共に負荷を駆動することでメインドライバ部11のLｏｗデータ出力時の出力インピーダンスを調整するためのものである。
【0039】ｐMOSトランジスタQP2?QP4及びnMOSトランジスタQN2?QN4は、出力パルスのｔｒ/ｔfへの影響が少ないｐMOSトランジスタQP1及びnMOSトランジスタQN1よりも小さいデバイスサイズ(ゲート幅が狭い)のトランジスタが用いられる。ｐMOSトランジスタQP1に並列に接続するｐMOSトランジスタの数、及びnMOSトランジスタQN1に並列に接続するnMOSトランジスタの数は3つに限定されるものではなく、少なくとも1つ以上であればいくつであってもよい。
【0040】プリドライバ部12は、メインドライバ部11のｐMOSトランジスタQP1を駆動するためのｐMOSトランジスタQP11及びnMOSトランジスタQN11と、nMOSトランジスタQN11によるｐMOSトランジスタQP1の駆動能力を調整するためのnMOSトランジスタQN12?QN14と、nMOSトランジスタQN12?QN14をON/OFFさせるnMOSトランジスタQN15?QN17と、メインドライバ部11のnMOSトランジスタQN1を駆動するためのｐMOSトランジスタQP21及びnMOSトランジスタQN21と、ｐMOSトランジスタQP21によるnMOSトランジスタQN1の駆動能力を調整するためのｐMOSトランジスタQP22?QP24と、ｐMOSトランジスタQP22?QP24をON/OFFさせるｐMOSトランジスタQP25?QP27とを有する構成である。nMOSトランジスタQN15?QN17は制御信号φ1?φ3で制御され、ｐMOSトランジスタQP25?QP27は制御信号/φ4?/φ6で制御される。なお、図2では、ｐMOSトランジスタQP11及びnMOSトランジスタQN11を外部から供給されるデータ(DATA)にしたがって駆動するインバータINV1、及びｐMOSトランジスタQP21及びnMOSトランジスタQN21を外部から供給されるデータ(DATA)にしたがって駆動するインバータINV2を備える構成を例示しているが、インバータINV1、INV2は論理上問題がなければ無くてもよく、論理を反転しないドライバ回路であってもよい。
【0041】nMOSトランジスタQN12?QN14は、nMOSトランジスタQN11と共に負荷であるｐMOSトランジスタQP1を駆動することでｐMOSトランジスタQP1がOFFからONする時間、すなわちメインドライバ部11の出力パルスの立ち上がり時間ｔｒを調整するためのものである。また、ｐMOSトランジスタQP22?QP24は、ｐMOSトランジスタQP21と共に負荷であるnMOSトランジスタQN1を駆動することでnMOSトランジスタQN1がOFFからONする時間、すなわちメインドライバ部11の出力パルスの立ち下がり時間ｔfを調整するためのものである。nMOSトランジスタQN11に並列に接続するnMOSトランジスタの数、ｐMOSトランジスタQP21に並列に接続するｐMOSトランジスタの数は3つに限定されるものではなく、少なくとも1つ以上であればいくつであってもよい。」

「【0045】このような構成において、図2に示した出力バッファ回路の出力インピーダンスを調整する場合、上述したように、制御信号/φ1?/φ3をLｏｗレベルにすることで、対応するｐMOSトランジスタQP2?QP4をONさせ、Highデータ出力時の出力インピーダンスを小さくする。このとき、ONさせるｐMOSトランジスタの数が多いほど出力インピーダンスはより小さい値になる。同様に、制御信号φ4?φ6をHighレベルにすることで、対応するnMOSトランジスタQN2?QN4をONさせ、Lｏｗデータ出力時の出力インピーダンスを小さくする。このとき、ONさせるnMOSトランジスタの数が多いほど出力インピーダンスはより小さい値になる。
【0046】一方、出力パルスのｔｒ/ｔf(スルーレート)を調整する場合、制御信号φ1?φ3をHighレベルにすることで、対応するnMOSトランジスタQN12?QN14をONさせ、LｏｗデータからHighデータへの切り換わり時の立ち上がり時間ｔｒを短くする。このとき、ONさせるnMOSトランジスタの数が多いほど立ち上がり時間ｔｒはより短縮する。同様に、制御信号/φ4?/φ6をLｏｗレベルにすることで、対応するｐMOSトランジスタQP22?QP24をONさせ、HighデータからLｏｗデータへの切り換わり時の立ち下がり時間ｔfを短くする。このとき、ONさせるｐMOSトランジスタの数が多いほど立ち下がり時間ｔfはより短縮する。
【0047】本実施形態では、出力インピーダンスの調整とｔｒ/ｔfの調整とを同時に行う構成であり、例えば、出力インピーダンスを1段階下げるために制御信号/φ1をLｏｗレベル、制御信号φ4をHighレベルにすると、同時に、/φ1を反転させたφ1がHighレベルになってnMOSトランジスタQN12、QN15をそれぞれONさせ、φ4を反転させた/φ4がLｏｗレベルになってｐMOSトランジスタQP22、QP25をそれぞれONさせるため、ｔｒ/ｔfがそれぞれ1段階づつ短縮する。同様に、出力インピーダンスを2段階下げればｔｒ/ｔfもそれぞれ2段階短縮し、出力インピーダンスを3段階下げればｔｒ/ｔfもそれぞれ3段階短縮する。なお、Highデータ出力時の出力インピーダンスと立ち上がり時間ｔｒ、あるいはLｏｗデータ出力時の出力インピーダンスと立ち下がり時間ｔfは、それぞれ独立して調整することも可能である。
【0048】上述したように、ｐMOSトランジスタQP2?QP4及びnMOSトランジスタQN2?QN4は、ｐMOSトランジスタQP1及びnMOSトランジスタQN1に比べてｔｒ/ｔfへの影響が少ない小さいデバイスサイズのトランジスタであるため、図2に示した構成では、ｐMOSトランジスタQP1及びnMOSトランジスタQN1でのみｔｒ/ｔfを調整する構成を示している。ｐMOSトランジスタQP2?QP4及びnMOSトランジスタQN2?QN4のサイズがそれぞれ大きい場合は、各々のトランジスタでｔｒ/ｔfを調整する構成であってもよい。その場合、インバータINV11?INV16をそれぞれプリドライバ部と同様な構成にする必要があるため、回路規模が大きくなってしまう。したがって、図2に示すような1対のｐMOSトランジスタQP1及びnMOSトランジスタQN1でｔｒ/ｔfを調整する構成が好ましい。」

「【0062】(第3の実施の形態)第3の実施の形態では、第1の実施の形態及び第2の実施の形態で示した出力バッファ回路の構成を他の回路に適用する例について説明する。
【0063】上述したように、高速に動作するDDR-SDRAM等の半導体集積回路装置には、出力バッファ回路8のデータ出力タイミングをシステムクロックCLKに同期させるための位相同期回路9を備えている。
【0064】位相同期回路9は、例えば、図8に示すようなDLLで構成され、システムクロックCLKが入力される入力バッファ回路21と、入力バッファ回路21から出力されるクロックCLK1を遅延させ、出力バッファ回路8のデータ出力タイミングを補償するための補償クロックCLKOEを出力する可変遅延回路22と、補償クロックCLKOEが入力される、出力バッファ回路8の遅延量をモニタするためのディレイモニタ回路23と、ディレイモニタ回路23の出力信号が入力され、遅延量のモニタ結果である帰還クロックCLKFBを出力する入力バッファレプリカ回路24と、入力バッファ回路21から出力されるクロックCLK1と帰還クロックCLKFBの位相差に比例する値を出力する位相比較器(PD)25と、位相比較器25の出力値にしたがって可変遅延回路22による遅延量を制御するカウンタ回路(Cｏｕnｔeｒ)26とを有する構成である。
【0065】このような構成では、入力バッファ回路21から出力されるクロックCLK1と帰還クロックCLKFBの位相が一致するように動作するため(正確にはクロックCLK1に対して帰還クロックCLKFBが1周期遅れて一致する)、可変遅延回路22から出力される補償クロックCLKOEには、ディレイモニタ回路23及び入力バッファレプリカ回路24による遅延量を相殺するための位相情報を持つようになる。したがって、マルチプレクサ(MUX)27を用いて補償クロックCLKOEにメモリアレイ1から読み出したデータ(DATAR,DATAF)を同期させることで、出力バッファ回路8のデータ出力タイミングをシステムクロックCLKに一致させることができる。
【0066】ここで、出力バッファ回路8と同様の遅延量を有するディレイモニタ回路23として、半導体集積回路装置内に出力バッファ回路を余分に設け、その余分な出力バッファ回路を用いて遅延量をモニタする構成でもよいが、消費電流や回路面積を低減するために、各トランジスタのサイズをそれぞれ小さくした出力バッファ回路と同様構成の回路(レプリカ回路)を用いることが好ましい。
【0067】その場合、レプリカ回路の出力には、出力バッファ回路とレプリカ回路のトランジスタサイズ比に基づいて実負荷(シミュレーション値等)から求めた擬似負荷を接続すれば、周囲温度や電源電圧の変動による出力バッファ回路の遅延量の変化もモニタすることができる。なお、図8では擬似負荷がレプリカ回路(ディレイモニタ回路23)内に含まれる構成を示している。」

ここで、図1、図2、図8は、下記のとおりである。


の記載があるから、引用例1には、

「出力バッファ回路を備える半導体集積回路装置であって、
外部から入力される各種制御信号にしたがってDRAMを所定の動作モードで動作させるモードコントロール回路7と、メモリアレイ1から読み出された出力データを一時的に保持すると共に所定のタイミングでDQ端子から出力する出力バッファ回路8と、システムクロックCLKに出力バッファ回路のデータ出力タイミングを一致させるための位相同期回路9を有し、
位相同期回路9は、DLLから構成され、出力バッファ回路8と同様の遅延量を有する回路により出力バッファ回路8の遅延量をモニタし、システムクロックCLKから該遅延量を補償するための補償クロックCLKOEを生成し、生成した補償クロックCLKOEを出力バッファ回路8に供給し、出力バッファ回路8は位相同期回路9から供給された補償クロックCLKOEにデータ出力タイミングを同期させて出力し、
出力バッファ回路の構成は、
出力インピーダンスが変更可能なメインドライバ部11と、センスアンプ等から読み出されたデータにしたがってメインドライバ部11を駆動する、該メインドライバ部11の出力パルスのｔｒ/ｔfを変更するためのプリドライバ部12と、コントロール回路等から供給される制御信号φ1?φ6にしたがってメインドライバ部11の出力インピーダンス及び出力パルスのｔｒ/ｔfを変更するための信号を生成する制御部13とを有し、
制御信号φ1?φ6は半導体集積回路装置の外部から入力されるコマンドにしたがって、コントロール回路により生成されて供給される信号であり、
メインドライバ部11は、ドレインがそれぞれ共通に接続された4対のｐMOSトランジスタQP1?QP4及びnMOSトランジスタQN1?QN4を有し、
ｐMOSトランジスタQP2?QP4はｐMOSトランジスタQP1と共にDQ端子に繋がる負荷を駆動することでメインドライバ部11のHighデータ出力時の出力インピーダンスを調整するためのものであり、nMOSトランジスタQN2?QN4はnMOSトランジスタQN1と共に負荷を駆動することでメインドライバ部11のLｏｗデータ出力時の出力インピーダンスを調整するためのものであり、
ｐMOSトランジスタQP1?QP4のソースはそれぞれ電源VDDに接続され、nMOSトランジスタQN1?QN4のソースはそれぞれ接地電位に接続され、ｐMOSトランジスタQP1?QP4及びnMOSトランジスタQN1?QN4のドレインはそれぞれDQ端子に接続され、ｐMOSトランジスタQP1及びnMOSトランジスタQN1のゲートはそれぞれプリドライバ部12に接続され、ｐMOSトランジスタQP2?QP4及びnMOSトランジスタQN2?QN4のゲートはそれぞれ制御部13に接続され、
ｐMOSトランジスタQP2?QP4及びnMOSトランジスタQN2?QN4は、出力パルスのｔｒ/ｔfへの影響が少ないｐMOSトランジスタQP1及びnMOSトランジスタQN1よりも小さいデバイスサイズのトランジスタが用いられ、
プリドライバ部12は、メインドライバ部11のｐMOSトランジスタQP1を駆動するためのｐMOSトランジスタQP11及びnMOSトランジスタQN11と、nMOSトランジスタQN11によるｐMOSトランジスタQP1の駆動能力を調整するためのnMOSトランジスタQN12?QN14と、nMOSトランジスタQN12?QN14をON/OFFさせるnMOSトランジスタQN15?QN17と、メインドライバ部11のnMOSトランジスタQN1を駆動するためのｐMOSトランジスタQP21及びnMOSトランジスタQN21と、ｐMOSトランジスタQP21によるnMOSトランジスタQN1の駆動能力を調整するためのｐMOSトランジスタQP22?QP24と、ｐMOSトランジスタQP22?QP24をON/OFFさせるｐMOSトランジスタQP25?QP27とを有し、nMOSトランジスタQN15?QN17は制御信号φ1?φ3で制御され、ｐMOSトランジスタQP25?QP27は制御信号/φ4?/φ6で制御され、nMOSトランジスタQN12?QN14は、nMOSトランジスタQN11と共に負荷であるｐMOSトランジスタQP1を駆動することでｐMOSトランジスタQP1がOFFからONする時間、すなわちメインドライバ部11の出力パルスの立ち上がり時間ｔｒを調整するためのものであり、ｐMOSトランジスタQP22?QP24は、ｐMOSトランジスタQP21と共に負荷であるnMOSトランジスタQN1を駆動することでnMOSトランジスタQN1がOFFからONする時間、すなわちメインドライバ部11の出力パルスの立ち下がり時間ｔfを調整するためのものであり、
出力バッファ回路の出力インピーダンスを調整する場合、制御信号/φ1?/φ3をLｏｗレベルにすることで、対応するｐMOSトランジスタQP2?QP4をONさせ、Highデータ出力時の出力インピーダンスを小さくすることで、ONさせるｐMOSトランジスタの数が多いほど出力インピーダンスはより小さい値になり、制御信号φ4?φ6をHighレベルにすることで、対応するnMOSトランジスタQN2?QN4をONさせ、Lｏｗデータ出力時の出力インピーダンスを小さくすることで、ONさせるnMOSトランジスタの数が多いほど出力インピーダンスはより小さい値になり、
出力パルスのｔｒ/ｔfを調整する場合、制御信号φ1?φ3をHighレベルにすることで、対応するnMOSトランジスタQN12?QN14をONさせ、LｏｗデータからHighデータへの切り換わり時の立ち上がり時間ｔｒを短くすることで、ONさせるnMOSトランジスタの数が多いほど立ち上がり時間ｔｒはより短縮され、制御信号/φ4?/φ6をLｏｗレベルにすることで、対応するｐMOSトランジスタQP22?QP24をONさせ、HighデータからLｏｗデータへの切り換わり時の立ち下がり時間ｔfを短くする。このとき、ONさせるｐMOSトランジスタの数が多いほど立ち下がり時間ｔfはより短縮され、
ｐMOSトランジスタQP2?QP4及びnMOSトランジスタQN2?QN4は、ｐMOSトランジスタQP1及びnMOSトランジスタQN1に比べてｔｒ/ｔfへの影響が少ない小さいデバイスサイズのトランジスタであるため、ｐMOSトランジスタQP1及びnMOSトランジスタQN1でのみｔｒ/ｔfを調整する構成を示しているが、ｐMOSトランジスタQP2?QP4及びnMOSトランジスタQN2?QN4のサイズがそれぞれ大きい場合は、各々のトランジスタでｔｒ/ｔfを調整する構成であってもよく、その場合、インバータINV11?INV16をそれぞれプリドライバ部と同様な構成にする必要があり、
位相同期回路9は、DLLで構成され、システムクロックCLKが入力される入力バッファ回路21と、入力バッファ回路21から出力されるクロックCLK1を遅延させ、出力バッファ回路8のデータ出力タイミングを補償するための補償クロックCLKOEを出力する可変遅延回路22と、補償クロックCLKOEが入力される、出力バッファ回路8の遅延量をモニタするためのディレイモニタ回路23と、ディレイモニタ回路23の出力信号が入力され、遅延量のモニタ結果である帰還クロックCLKFBを出力する入力バッファレプリカ回路24と、入力バッファ回路21から出力されるクロックCLK1と帰還クロックCLKFBの位相差に比例する値を出力する位相比較器25と、位相比較器25の出力値にしたがって可変遅延回路22による遅延量を制御するカウンタ回路26とを有する構成であり、
出力バッファ回路8と同様の遅延量を有するディレイモニタ回路23として、各トランジスタのサイズをそれぞれ小さくした出力バッファ回路と同様構成のレプリカ回路を用いることが好ましい、
出力バッファ回路を備える半導体集積回路装置。」

の発明(以下「引用発明」という。)が記載されている。

2.本願発明と引用発明の対比

引用発明の「システムクロックCLK」は、本願発明の「第1のクロック信号」に相当し、
引用発明の「補償クロックCLKOE」は、本願発明の「第2のクロック信号」に相当する。
引用発明の「位相同期回路9」は、DLLから構成されており、システムクロックCLKが入力される入力バッファ回路21と、入力バッファ回路21から出力されるクロックCLK1を遅延させ、出力バッファ回路8のデータ出力タイミングを補償するための補償クロックCLKOEを出力しているから、引用発明は、本願発明の「第1のクロック信号に対して位相制御された第2のクロック信号を生成するDLL回路」を有しているといえる。

引用発明の「出力バッファ回路」は、「メモリアレイ1から読み出された出力データを一時的に保持すると共に所定のタイミングでDQ端子から出力」しているものであり、かつ、「出力バッファ回路8は位相同期回路9から供給された補償クロックCLKOEにデータ出力タイミングを同期させて出力」している。
ここで、引用発明の「出力バッファ回路」は、「メインドライバ部11」を有しているから、引用発明は、本願発明の「内部リードデータに基づき、前記第2のクロック信号に同期してデータを出力する出力ドライバ」を有しているといえる。

引用発明は、「制御信号φ1?φ6にしたがってメインドライバ部11の出力インピーダンス及び出力パルスのｔｒ/ｔfを変更するための信号を生成する制御部13」を有しており、該「制御信号φ1?φ6」は、コントロール回路により生成されて供給されている。
ｔｒは立ち上がり時間であり、ｔfは立ち下がり時間であるから、引用発明の「出力パルスのｔｒ/ｔf」は、本願発明の「スイング能力」に相当する。
したがって、引用発明は、本願発明の「前記出力ドライバのスイング能力を設定するモードレジスタ」を有しているといえる。

引用発明の「位相同期回路9」内の「可変遅延回路22」は、システムクロックCLKが入力バッファ回路21を介して入力されて、補償クロックCKLOEが出力されるから、引用発明の「可変遅延回路22」は、本願発明の「前記第1のクロック信号を遅延させることによって前記第2のクロック信号を生成するディレイライン」に相当する。

引用発明の「位相同期回路9」内の「ディレイモニタ回路23」は、「各トランジスタのサイズをそれぞれ小さくした出力バッファ回路と同様構成のレプリカ回路」である。
また、補償クロックCLKOEが、「ディレイモニタ回路23及び入力バッファレプリカ回路24」により遅延を受けて、帰還クロックCLKFBを出力しているから、「ディレイモニタ回路23」の出力信号は「クロック」であるといえ、引用発明の該「ディレイモニタ回路23の出力信号」は、本願発明の「第3のクロック信号」に相当する。
そうすると、引用発明の「ディレイモニタ回路23」は、「補償クロックCLKOE」が入力されて、「第3のクロック信号」を出力しているから、本願発明の「出力ドライバのレプリカであり、前記第2のクロック信号を受けて第3のクロック信号を生成するレプリカドライバ」であるといえる。

引用発明の「カウンタ回路26」は、位相判定回路の出力に基づいて「可変遅延回路22による遅延量を制御」しているから、本願発明の「前記位相判定回路による判定結果に基づいて、前記ディレイラインの遅延量を調整する制御回路」であるといえる。

したがって、本願発明と引用発明は、

「第1のクロック信号に対して位相制御された第2のクロック信号を生成するDLL回路と、
内部リードデータに基づき、前記第2のクロック信号に同期してデータを出力する出力ドライバと、
前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、
前記モードレジスタは、前記出力ドライバのスイング能力を設定し、
前記DLL回路は、
前記第1のクロック信号を遅延させることによって前記第2のクロック信号を生成するディレイラインと、
前記出力ドライバのレプリカであり、前記第2のクロック信号を受けて第3のクロック信号を生成するレプリカドライバと、
2つのクロック信号の位相を比較する位相判定回路と、
前記位相判定回路による判定結果に基づいて、前記ディレイラインの遅延量を調整する制御回路と、を有することを特徴とする半導体装置。」

で一致し、下記の点で相違する。

相違点1

本願発明は、出力ドライバが、「並列接続され、互いに同じ出力インピーダンスを有する複数の単位出力ドライバ」を含み、モードレジスタが「前記複数の単位出力ドライバのうち、活性化される単位出力ドライバの数を指定する」ことで、スイング能力を設定するのに対し、引用発明の出力バッファ回路は、「ドレインがそれぞれ共通に接続された4対のｐMOSトランジスタQP1?QP4及びnMOSトランジスタQN1?QN4」と、「メインドライバ部11のｐMOSトランジスタQP1を駆動するためのｐMOSトランジスタQP11及びnMOSトランジスタQN11と、nMOSトランジスタQN11によるｐMOSトランジスタQP1の駆動能力を調整するためのnMOSトランジスタQN12?QN14と、nMOSトランジスタQN12?QN14をON/OFFさせるnMOSトランジスタQN15?QN17と、メインドライバ部11のnMOSトランジスタQN1を駆動するためのｐMOSトランジスタQP21及びnMOSトランジスタQN21と、ｐMOSトランジスタQP21によるnMOSトランジスタQN1の駆動能力を調整するためのｐMOSトランジスタQP22?QP24と、ｐMOSトランジスタQP22?QP24をON/OFFさせるｐMOSトランジスタQP25?QP27とを有し、nMOSトランジスタQN15?QN17は制御信号φ1?φ3で制御され、ｐMOSトランジスタQP25?QP27は制御信号/φ4?/φ6で制御され」ており、「制御信号φ1?φ3をHighレベルにすることで、対応するnMOSトランジスタQN12?QN14をONさせ、LｏｗデータからHighデータへの切り換わり時の立ち上がり時間ｔｒを短く」する一方、「制御信号/φ4?/φ6をLｏｗレベルにすることで、対応するｐMOSトランジスタQP22?QP24をONさせ、HighデータからLｏｗデータへの切り換わり時の立ち下がり時間ｔfを短く」することで、スイング能力を設定している点。

相違点2

位相判定回路が比較する2つのクロック信号について、本願発明は、「第1のクロック信号」と「第3のクロック信号」の位相を比較しているのに対し、引用発明は、「入力バッファ回路を介した第1のクロック信号」と「入力バッファレプリカ回路を介した第3のクロック信号」の位相を比較している点。

3.判断

相違点1について

引用発明の出力バッファ回路におけるQP1?QP4は、制御信号φ1?φ3によって制御される一方、QN1?QN4は、φ1?φ3とは異なる制御信号であるφ4?φ6によって制御されるから、ｐMOSトランジスタQP2?QP4とnMOSトランジスタQN2?QN4は、その入力が独立にON/OFFされるから、「ペア」を構成しない。

ここで、QP2?QP4及びQN2?QN4のサイズがそれぞれ大きい場合については、QP2?QP4及びQN2?QN4によってｔｒ/ｔfを調整可能であって、該構成の場合は、インバータINV1?INV6がプリドライバと同様の構成を有することが記載されているものの、QP2?QP4の入力信号が、φ1?φ3及びNOR1?NOR3によってON/OFFされる一方、QN2?QN4の入力信号は、φ4?φ6及びNAND1?NAND3によってON/OFFされるから、その入力が独立にON/OFFされる点は代わりが無い。
そして、QP2?QP4とQN2?QN4は、そもそも、入力インピーダンスを調整するためのトランジスタであるから、同時に出力パルスのｔf/ｔfを調整するようにした場合であっても、入力インピーダンスを調整することは必要であるから、制御信号φ1?φ3、φ4?φ6による独立したON/OFFを行うことは不可欠な構成である。

上記によれば、引用発明の「出力バッファ回路」は、全体として「出力ドライバ」を構成しているに過ぎず、「複数の単位出力ドライバ」を有しない。

また、出力バッファが「複数の単位出力ドライバ」から構成され、「前記複数の単位出力ドライバのうち、活性化される単位出力ドライバの数を指定」するようにする構成が記載された文献を発見しない。

そして、本願発明は、相違点1に係る構成を有することにより、所定の効果を奏するものである。

したがって、少なくとも相違点1について、容易に想到することができる、とはいえないから、本願発明は、当業者が引用発明に基いて容易に発明をすることができたとはいえない。

本願の請求項2および請求項4についても、出力バッファ回路が「複数の単位出力バッファ」から構成されることは引用発明に記載されておらず、他の文献も発見しないから、当業者が引用発明に基いて容易に発明をすることができたとはいえない。

本願の請求項3に係る発明は、請求項2をさらに限定したものであるので、本願発明と同様に、当業者が引用発明に基づいて容易に発明をすることができたとはいえない。


第5 むすび

以上のとおり、本願の請求項1-4に係る発明は、いずれも、当業者が引用発明に基づいて容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2016-05-06 
出願番号 特願2010-2973(P2010-2973)
審決分類 P 1 8・ 121- WY (G11C)
最終処分 成立  
前審関与審査官 鬼塚 由佳、小林 正明  
特許庁審判長 水野 恵雄
特許庁審判官 吉田 隆之
佐藤 智康
発明の名称 半導体装置  
代理人 黒瀬 泰之  
代理人 緒方 和文  
代理人 鷲頭 光宏  

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