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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1314278
審判番号 不服2014-20387  
総通号数 198 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-06-24 
種別 拒絶査定不服の審決 
審判請求日 2014-10-08 
確定日 2016-05-02 
事件の表示 特願2010-209160「半導体装置」拒絶査定不服審判事件〔平成24年 3月29日出願公開,特開2012- 64849〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成22年9月17日を出願日とする出願であって,その手続の経緯は以下のとおりである。
平成22年 9月28日 手続補正書(特許願)
平成25年 9月12日 審査請求・手続補正書
平成25年 9月17日 早期審査に関する事情説明書・手続補正書
平成25年10月10日 拒絶理由通知
平成25年12月 5日 面接記録
平成25年12月16日 意見書・手続補正書
平成26年 3月12日 拒絶理由通知
平成26年 4月21日 面接記録
平成26年 5月19日 意見書・手続補正書
平成26年 7月 4日 拒絶査定
平成26年10月 8日 審判請求・手続補正書

第2 補正の却下の決定
[補正却下の決定の結論]
平成26年10月8日付けの手続補正(以下「本件補正」という。)を却下する。
[理由]
1 本件補正の内容
本件補正は,特許請求の範囲を補正するものであって,本件補正前の特許請求の範囲の請求項1については,本件補正の前後で以下のとおりである。
・補正前
「【請求項1】
縦型MOSFETが形成された素子部と,前記素子部に隣接して設けられダイオードが形成されたダイオード部と,を備えた半導体装置であって,
前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第1導電型の第1半導体層と,
前記第1半導体層上に形成された第2導電型の第2半導体層と,
前記素子部において,前記第2半導体層の表面に形成された第1導電型の第3半導体層と,
前記素子部において,前記第3半導体層に電気的に接続されたソース電極と,
前記素子部において,前記第1半導体層に電気的に接続されたドレイン電極と,
前記素子部において,前記第3半導体層から前記第1半導体層に達し,第1の間隔で設けられた複数の第1トレンチと,
前記素子部において,前記第1トレンチに設けられ第1の絶縁膜を介して前記第2半導体層に隣接したゲート電極と,
前記素子部において,前記第1トレンチに設けられた第1電極であって,第2の絶縁膜を介して前記ゲート電極の下に設けられ前記第1の絶縁膜よりも厚い第3の絶縁膜を介して前記第1半導体層に隣接した第1電極と,
前記ダイオード部において,前記第1半導体層に形成され,前記第1の間隔よりも広い間隔で設けられた複数の第2トレンチと,
前記ゲート電極よりも下の位置において前記第2トレンチに設けられ前記第1の絶縁膜よりも厚い第4の絶縁膜を介して前記第1半導体層に隣接した第2電極と,
を有することを特徴とする半導体装置。」
・補正後
「【請求項1】
縦型MOSFETが形成された素子部と,前記素子部に隣接して設けられダイオードが形成されたダイオード部と,を備えた半導体装置であって,
前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第1導電型の第1半導体層と,
前記第1半導体層上に形成された第2導電型の第2半導体層と,
前記素子部において,前記第2半導体層の表面に形成された第1導電型の第3半導体層と,
前記素子部において,前記第3半導体層に電気的に接続されたソース電極と,
前記素子部において,前記第1半導体層に電気的に接続されたドレイン電極と,
前記素子部において,前記第3半導体層から前記第1半導体層に達し,前記素子部及びダイオード部における最小寸法である第1の間隔で設けられた複数の第1トレンチと,
前記素子部において,前記第1トレンチに設けられ第1の絶縁膜を介して前記第2半導体層に隣接したゲート電極と,
前記素子部において,前記第1トレンチに設けられた第1電極であって,第2の絶縁膜を介して前記ゲート電極の下に設けられ前記第1の絶縁膜よりも厚い第3の絶縁膜を介して前記第1半導体層に隣接した第1電極と,
前記ダイオード部において,前記第1半導体層に形成され,前記第1の間隔よりも広い間隔で設けられた複数の第2トレンチと,
前記ゲート電極よりも下の位置において前記第2トレンチに設けられ前記第1の絶縁膜よりも厚い第4の絶縁膜を介して前記第1半導体層に隣接した第2電極と,
を有することを特徴とする半導体装置。」

2 補正事項の整理
本件補正による,本件補正前の特許請求の範囲の請求項1についての補正を整理すると次のとおりとなる。(当審注.下線は補正箇所を示し,当審で付加したもの。)
・補正事項1
本件補正前の請求項1の「前記素子部において,前記第3半導体層から前記第1半導体層に達し,第1の間隔で設けられた複数の第1トレンチと,」を,「前記素子部において,前記第3半導体層から前記第1半導体層に達し,前記素子部及びダイオード部における最小寸法である第1の間隔で設けられた複数の第1トレンチと,」に補正すること。

3 補正の適否について
本願の願書に最初に添付した明細書の段落【0025】の記載から,補正事項1は本願の願書に最初に添付した明細書,特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので,補正事項1は,特許法第17条の2第3項の規定に適合する。
そして,補正事項1において,本件補正前の請求項1における「前記素子部において,前記第3半導体層から前記第1半導体層に達し,第1の間隔で設けられた複数の第1トレンチ」を,「前記素子部において,前記第3半導体層から前記第1半導体層に達し,前記素子部及びダイオード部における最小寸法である第1の間隔で設けられた複数の第1トレンチ」とする補正は,「複数の第1トレンチ」間の間隔である「第1の間隔」を限定するもので,本件補正前の請求項1に記載された発明特定事項を限定的に減縮するものであるから,特許法第17条の2第4項の規定に適合することは明らかであり,また,同法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

4 独立特許要件についての検討
(1)検討の前提
上記3で検討したとおり,本件補正における,本件補正前の請求項1についての補正事項1は,特許法第17条の2第5項第2号に掲げる,特許請求の範囲の減縮を目的とする補正を含むから,本件補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき,更に検討する。

(2)本願補正発明
本件補正後の請求項1に係る発明(以下「本願補正発明」という。)は,本件補正後の請求項1に記載された,次のとおりのものと認める。(再掲)
「【請求項1】
縦型MOSFETが形成された素子部と,前記素子部に隣接して設けられダイオードが形成されたダイオード部と,を備えた半導体装置であって,
前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第1導電型の第1半導体層と,
前記第1半導体層上に形成された第2導電型の第2半導体層と,
前記素子部において,前記第2半導体層の表面に形成された第1導電型の第3半導体層と,
前記素子部において,前記第3半導体層に電気的に接続されたソース電極と,
前記素子部において,前記第1半導体層に電気的に接続されたドレイン電極と,
前記素子部において,前記第3半導体層から前記第1半導体層に達し,前記素子部及びダイオード部における最小寸法である第1の間隔で設けられた複数の第1トレンチと,
前記素子部において,前記第1トレンチに設けられ第1の絶縁膜を介して前記第2半導体層に隣接したゲート電極と,
前記素子部において,前記第1トレンチに設けられた第1電極であって,第2の絶縁膜を介して前記ゲート電極の下に設けられ前記第1の絶縁膜よりも厚い第3の絶縁膜を介して前記第1半導体層に隣接した第1電極と,
前記ダイオード部において,前記第1半導体層に形成され,前記第1の間隔よりも広い間隔で設けられた複数の第2トレンチと,
前記ゲート電極よりも下の位置において前記第2トレンチに設けられ前記第1の絶縁膜よりも厚い第4の絶縁膜を介して前記第1半導体層に隣接した第2電極と,
を有することを特徴とする半導体装置。」

(3)引用文献1の記載と引用発明
ア 引用文献1
原査定の拒絶の理由に引用された,本願の出願日前に日本国内において頒布された刊行物である,特開2010-10263号公報(以下「引用文献1」という。)には,図面とともに,次の記載がある。(当審注.下線は当審において付加した。以下同じ。)
(ア)「【技術分野】
【0001】
本発明は,縦型ゲート電極を有する縦型半導体装置に関する。
・・・
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら,ダミートレンチゲート電極を備える縦型半導体装置であっても,オン抵抗をさらに低減するために,隣接するトレンチゲート電極間の間隔が狭くして並列接続するチャンネル数を増加させようすると,トレンチゲート電極に挟まれたボディ層幅も狭くなり,トレンチゲート電極間に存在するボディ層の抵抗が必然的に増大する。そのため,外部からドレインに過渡的なサージが印加され,局所的に正孔電流が集中して注入された場合には,上述のように,トランジスタ動作領域のドレイン,ボディ層,ソース層で構成される寄生バイポーラトランジスタが動作し,ソース・ドレイン間に大電流が流れる。この大電流によってトレンチゲート電極のチャンネル側面のゲート絶縁膜が熱破壊を起こしデバイス破壊に至る。したがって,デバイス破壊を確実に防止することはできない。
・・・
【0013】
前記課題に鑑み,本発明は,ドレインに過渡的なサージが印加された場合であっても,デバイス破壊の発生を確実に防止することができる低オン抵抗の縦型半導体装置を提供することを目的とする。」
(イ)「【0022】
(第1の実施形態)
図1は,本発明の第1の実施形態における縦型半導体装置のゲート電極配置を示す平面レイアウト図である。図1に示すように,本実施形態の半導体装置は,互いに平行に配置された複数のゲート電極6aを備える。複数のゲート電極6aが形成された領域の外側には,互いに平行かつゲート電極6aと平行に配置された複数のダミーゲート電極6bが設けられている。・・・
【0023】
後述のように,ゲート電極6a間の半導体基板の表面部にはソース層が形成され,半導体基板の裏面側にドレイン層が形成されている。すなわち,ソース層,ドレイン層およびゲート電極6aにより,縦型のMOS型トランジスタが構成されている。ここで,ゲート電極6aを備え,MOS型トランジスタとして動作する領域が,MOS型トランジスタ領域31(以下,トランジスタ領域31という。)であり,ダミーゲート電極6bを備えた領域がダミー領域32である。・・・
・・・
【0024】
図2は,図1に示した縦型半導体装置の要部を拡大して示す平面レイアウト図である。また,図3は,図2中のA-A線に沿う断面図である。なお,図2では,半導体基板上に形成された各種薄膜およびゲート電極上の絶縁膜は図示していない。
【0025】
図3に示すように,トランジスタ領域31およびダミー領域32は,N型シリコン基板1上に設けられたN型エピタキシャル層2(以下,N型エピ層2という。)の表面部に設けられている。N型エピ層2およびN型シリコン基板1は,上述のドレイン層として機能する。
【0026】
トランジスタ領域31の各ゲート電極6aは,N型エピ層2の表面部に形成されたP型第1ボディ層4を貫通する状態で設けられている。各ゲート電極6aは,P型第1ボディ層4を貫通してN型エピ層2に到達するトレンチ(溝)15a内に,トレンチ15aの内壁に形成されたシリコン酸化膜等のゲート絶縁膜5aを介して埋め込まれたポリシリコン等の導電体からなる。各ゲート電極6aに隣接するP型第1ボディ層4の表面部には,N型ソース層10が設けられている。N型ソース層10は,図2に示すように,平面視において各ゲート電極6aと直角に交差する方向に,互いに離間して複数条設けられている。また,図2に示すように,各ソース層10の間では,P型第1ボディ層4の表面部に,平面視において各ゲート電極6aと直角に交差する方向にP型第2ボディ層9が設けられている。なお,図3に示すように,P型第2ボディ層9の底部は,P型第1ボディ層4の底部よりも浅く配置されている。
【0027】
トランジスタ領域31の表面に露出する,N型ソース層10およびP型第2ボディ層9は,N型エピ層2の上面に形成されたアルミ(アルミニウム)配線11aと電気的に接続されている。また,アルミ配線11aとゲート電極6aとは,各ゲート電極6a上に配置された第2層間絶縁膜7により電気的に分離されている。
【0028】
例えば,P型第1ボディ層4は,約1E17cm^(-3)の不純物濃度を有し,トレンチ15a側壁部に沿って形成されるチャンネル領域の閾値を制御することを目的として形成される。また,P型第2ボディ層9は1E19cm^(-3)以上の不純物濃度を有し,アルミ配線11aとオーミックコンタクトを構成することを目的として形成される。当該構成では,N型ソース層10,P型第1ボディ層4およびP型第2ボディ層9は共通接続となり,アルミ配線11aを通じて同電位が付与されることになる。
【0029】
一方,ダミー領域32の各ダミーゲート電極6bは,トランジスタ領域31から連続して延長されたP型第1ボディ層4を貫通する状態で設けられている。後述のように,トランジスタ領域31およびダミー領域32のP型第1ボディ層4は,同一工程で同時に一体で形成される。各ダミーゲート電極6bは,ゲート電極6aと同様に,P型第1ボディ層4を貫通してN型エピ層2に到達するダミートレンチ(ダミー溝)15b内に,ダミートレンチ15bの内壁に形成されたシリコン酸化膜等のダミーゲート絶縁膜5bを介して埋め込まれたポリシリコン等の導電体からなる。本実施形態では,各ダミーゲート電極6b間の間隔は,各ゲート電極6a間の間隔よりも大きくなっている。また,図2および図3に示すように,ゲート電極6bに隣接するP型第1ボディ層4の表面部には,トランジスタ領域31のソース層10間と同一の,P型第2ボディ層9が設けられている。上述のように,P型第2ボディ層9の底部は,P型第1ボディ層4の底部よりも浅く配置されている。上記アルミ配線11aはダミー領域32上にも形成されており,ダミー領域32のP型第2ボディ層9とアルミ配線11aとは,オーミックコンタクトを構成している。
・・・
【0031】
本実施形態の縦型半導体装置では,上述のように,ダミーゲート電極6bが,P型第1ボディ層4とP型第2ボディ層9との両方を含む領域に形成されており,ダミー領域32のP型第2ボディ層9が,トランジスタ領域31と同様に,アルミ配線11aとオーミックコンタクトを構成している。また,ダミーゲート電極6bは,いずれの配線にも接続されておらず電気的にフローティングになっている。したがって,ダミー領域32では,N型エピ層2とP型第1ボディ層4とがN/Pダイオードを形成しているとみなすことができる。」
(ウ)「【0032】
図4?図9は,上記構造を有する半導体装置の形成過程を示す工程断面図である。以下では,最表面に薄膜を形成する場合,適宜,半導体基板上に膜を形成すると表現する。
【0033】
図4に示すように,まず,N型シリコン基板1上に,公知のエピタキシャル成長法によりN型エピ層2が形成される。次いで,N型エピ層2の表面に,熱酸化法により,50?500nmの膜厚を有するシリコン酸化膜からなる第1層間絶縁膜3が形成される。第1層間絶縁膜3上には,公知のリソグラフィ技術により,以降の工程でゲート電極6aおよびダミーゲート電極6bが形成される領域(トランジスタ領域31およびダミー領域32)を包含する領域に開口を有するレジストパターン(図示せず)が形成される。当該レジストパターンをマスクとしたイオン注入により,N型エピ層2の表面部にP型不純物を導入することで,P型第1ボディ層4が形成される。
【0034】
続いて,第1ボディ層4の形成に使用したレジストパターンが除去された第1層間絶縁膜3上に,以降の工程でトレンチ15aおよびダミートレンチ15bが形成される領域に開口を有するレジストパターン(図示せず)が形成される。当該レジストパターンをマスクとしたエッチングにより,図5に示すように,トレンチ15aおよびダミートレンチ15b形成領域の第1層間絶縁膜3が除去され,その後に,レジストパターンも除去される。次いで,パターンニングされた第1層間絶縁膜3をマスクとしたドライエッチングにより,P型第1ボディ層4を貫通してN型エピ層2に到達する深さ0.8?3.0μmのトレンチ15aおよびダミートレンチ15bが形成される。
【0035】
形成されたトレンチ15aおよびダミートレンチ15bの内部表面には,図6に示すように,熱酸化等により,8?100nm程度の膜厚を有するゲート酸化膜5aおよびダミーゲート酸化膜5bが形成される。その後,ゲート電極材料となる200?800nmのポリシリコン膜が全面に堆積される。当該ポリシリコン膜には,N型不純物のイオン注入およびアニールを実施することにより導電性が付与される。その後,ポリシリコン膜上に,ポリシリコン配線6fとなる領域および各ゲート電極6aとポリシリコン配線6fとの接続部を被覆するレジストパターン(図示せず)が形成され,当該レジストパターンをマスクとしたエッチングが実施される。これにより,第1層間絶縁膜3上にポリシリコン配線6fと,ポリシリコン配線6fと接続されるとともにトレンチ15aに埋め込まれたゲート電極6aと,ポリシリコン配線6fと接続されることなくダミートレンチ15bに埋め込まれたダミーゲート電極6bとが形成される。・・・
・・・
【0039】
・・・なお,ドレイン層(N型シリコン基板1およびN型エピ層2)に電気的に接続するドレイン電極は,例えば,N型シリコン基板1の裏面側に形成される。」
(エ)「【0041】
本実施形態の縦型半導体装置は,トランジスタ領域31のゲート電極6aの間隔よりダミーゲート電極6bの間隔が広くなっている。図6に示したように,熱酸化法によってP型不純物,例えばボロンを含むシリコンからなるトレンチ側壁にゲート絶縁膜を形成する場合,熱酸化の過程で不純物の偏析効果によって不純物がゲート絶縁膜5a(ダミーゲート絶縁膜5b)側に吸い出される。すなわち,ゲート電極6a(ダミーゲート電極間6b)間に存在するP型第1ボディ層4の不純物濃度が低下する。この不純物濃度の低下の程度は,偏析が発生する半導体層中の不純物の絶対量に依存する。すなわち,不純物の絶対量が小さいほど,偏析により移動する不純物が当該絶対量に占める割合が大きくなるため,偏析の結果,不純物濃度が大きく低下することになる。したがって,本実施形態の構成では,ダミーゲート電極6bの間隔がゲート電極6aの間隔より大きくなっているため,ダミーゲート電極6b間のP型第1ボディ層4の不純物濃度が,ゲート電極6a間のP型第1ボディ層4の不純物濃度よりも若干高い状態になる。その結果,N型エピ層2とP型第1ボディ層4とで構成されるPN接合の耐圧はダミー領域32の方がトランジスタ領域31よりも低くなる。
【0042】
このような構造を有する半導体装置に,ドレイン層(N型シリコン基板1,N型エピ層2)側からサージが印加された場合,N型エピ層2とP型第1ボディ層4との接合耐圧がトランジスタ領域31よりもダミー領域32の方が低いため,ダミー領域32においてまずアバランシェ降伏が発生する。したがって,トランジスタ領域31におけるN型エピ層2,P型第1ボディ層4およびN型ソース層10から構成されるNPN寄生バイポーラトランジスタが動作して大電流が流れる前に,ダミー領域32におけるN型エピ層2と,P型第1ボディ層4およびP型第2ボディ層9とから構成されるN/Pダイオードの方にサージ電流を導くことができる。また,ダミー領域32におけるN型エピ層2と,P型第1ボディ層4およびP型第2ボディ層9とから構成されるN/Pダイオードに導かれたサージ電流は,ダミー領域32のP型第2ボディ層9を通じてアルミ配線11bに流入する。その結果,トランジスタ領域31のゲート酸化膜5aの破壊を防止することができる。」
(オ)図1ないし3には,縦型半導体装置において,トランジスタ領域31に隣接してダミー領域32が設けられた構成,及びトレンチ15aが一定の間隔で設けられた構成が,それぞれ記載されていると認められる。
(カ)図3ないし5には,縦型半導体装置のトランジスタ領域31及びダミー領域32におけるN型エピ層2が,同一工程で一体に形成されることが記載されていると認められる。

イ 引用発明
上記アより,引用文献1には,次の発明(以下「引用発明」という。)が記載されていると認められる。
「縦型のMOS型トランジスタが構成されているトランジスタ領域31と,上記トランジスタ領域31に隣接して設けられ,N/Pダイオードを形成しているダミー領域32と,を備えた縦型半導体装置であって,
N型シリコン基板1上に形成されたN型エピ層2と,
上記N型エピ層2の表面部に形成されたP型第1ボディ層4と,
上記トランジスタ領域31の上記P型第1ボディ層4の表面部に形成されたN型ソース層10と,
上記トランジスタ領域31の表面に露出する,N型ソース層10と電気的に接続されているアルミ配線11aと,
上記N型シリコン基板1の裏面側に形成され,上記N型シリコン基板1及び上記N型エピ層2に電気的に接続するドレイン電極と,
上記トランジスタ領域31のP型第1ボディ層4を貫通してN型エピ層2に到達し,一定の間隔で設けられた複数のトレンチ15aと,
上記トランジスタ領域31の上記トレンチ15a内に,上記トレンチ15aの内壁に形成されたゲート絶縁膜5aを介して埋め込まれたゲート電極6aと,
上記ダミー領域32のP型第1ボディ層4を貫通してN型エピ層2に到達する複数のダミートレンチ15bと,
上記ダミー領域32の上記ダミートレンチ15b内に,上記ダミートレンチ15bの内壁に形成されたダミーゲート絶縁膜5bを介して埋め込まれたダミーゲート電極6bとを有し,
上記各ダミーゲート電極6b間の間隔は,上記各ゲート電極6a間の間隔よりも大きい,
縦型半導体装置。」

(4)周知例の記載と周知技術
ア 周知例1
原査定の拒絶の理由に引用文献2として引用された,本願の出願日前に日本国内において頒布された刊行物である,特開2002-203964号公報(以下「周知例1」という。)には,従来技術に関する説明として,図11とともに,次の記載がある。
「【0010】図11に示すように,この電力用MOSFET110は,半導体基板111と,半導体基板111の一面に形成されたドリフト領域112と,ドリフト領域112の一面に順次形成されたチャネル領域113及びソース領域114と,ソース領域114の表面からソース領域114及びチャネル領域113を通してドリフト領域112内に達するトレンチ115と,トレンチ115内に分離して埋込み配置されたソース電極116及びゲート電極117と,ソース電極116とトレンチ115壁との間に充填される第1絶縁体118と,ゲート電極117とトレンチ115壁との間に充填される第2絶縁体119と,半導体基板111の他面に形成されたドレイン電極120と,ソース領域114の露出面に形成されたソース電極121とを備えている。なお,図11に図示の電力用MOSFET110においても,外部配置のゲート電極の図示は省略されている。
【0011】このように構成された電力用MOSFET110は,トレンチ115内の底面部側に厚さが厚い第1絶縁体118に充填されたソース電極116を埋込み,トレンチ115内のソース電極116の上側に厚さが薄い第2絶縁体119に充填されたゲート電極117を形成することにより,高耐圧特性を維持したまま,前記電力用MOSFET100が呈する特性とほぼ同じ低オン抵抗特性を得ることができ,さらに,ゲートードレイン間の容量を低減させることが可能になるものである。」
イ 周知例2
本願の出願日前に日本国内において頒布された刊行物である,特開2006-202931号公報(以下「周知例2」という。)には,図面とともに,次の記載がある。
(ア)「【0023】
チップ1の主面において上記ゲートフィンガGF1,GF2に囲まれる素子形成領域には,トレンチゲート構成のパワーMIS・FETQの複数のセルQcが配置されている。このトレインチゲート構成のパワーMIS・FETQのセルQcの構成を説明する。
【0024】
このセルQcは,nチャネル型の電界効果トランジスタで形成されており,基板1Aの主面のエピタキシャル層1EPに設けられたソース用のn^(+)型の半導体領域3と,基板1Aの裏面側のn^(+)型の基板部1Sおよびn型のエピタキシャル層1EPで形成されるドレイン用の半導体領域と,それらの領域の間のエピタキシャル層1EPに設けられたチャネル形成用のp型の半導体領域4とを有している。半導体領域3には,例えばリン(P)またはヒ素(As)が含有され,半導体領域4には,例えばホウ素(B)が含有されている。
【0025】
この基板1Aの主面には,基板1Aの主面に対して直交する方向に延在する複数の溝(第1溝)5aが形成されている。各溝5aは,基板1Aの主面からソース用の半導体領域3およびチャネル形成用の半導体領域4を貫通し,ドレイン用の半導体領域(ここではエピタキシャル層1EPの下部)で終端するように形成されている。
【0026】
この溝5aの内部下方には,ゲート絶縁層(第1絶縁層)6aを介してダミーゲート電極7Eが設けられている。また,この溝5aの内部上方には,ゲート絶縁層8を介してゲート電極9Eが設けられている。ゲート絶縁層6a,8は,共に,例えば酸化シリコン(SiO_(2)等)からなるが,ゲート絶縁層6aの方が,ゲート絶縁層8よりも厚く形成されている。具体的なゲート絶縁層6aの厚さは,例えば200nm程度,ゲート絶縁層8の厚さは,例えば50nm程度である。
【0027】
また,上記ダミーゲート電極7Eおよびゲート電極9Eは,共に,例えば低抵抗な多結晶シリコンからなるが,ダミーゲート電極7Eとゲート電極9Eとの間に介在された絶縁層(第2絶縁層)10により互いに絶縁されている。ダミーゲート電極7Eは,上記ソースパッドSPに電気的に接続され,基準電位(例えば接地電位で,0V)が供給されるようになっている。ダミーゲート電極7Eの機能については後述する。」
(イ)「【0037】
次に,上記ダミーゲート電極構造について図8?図11により説明する。
・・・
【0039】
ここで,セル密度が上がるとオン抵抗は低減されるが,デバイス自体の入力容量は大きくなる。また,ゲート-ドレイン間の寄生容量も無視できない大きさとなる。これにより,パワーMIS・FETのスイッチング速度が遅くなる。そこで,ゲート電極9EとドレインパッドDPとの間にシールド電極(ダミーゲート電極7E)を設けるようにした。図9は,左側のダミーゲート構造を持たないパワーMIS・FETのセルと,右側のダミーゲート構造を持つパワーMIS・FETのセルとの端子間容量成分を比較した説明図である。図9の右側に示すダミーゲート構造は,特にゲート-ドレイン間の容量(帰還容量)Cgdを低減するのに有効である。図10は図9の左側と右側のパワーMIS・FETの帰還容量?ドレイン電圧依存性を比較したグラフ図である。この図10に示すように,図9の左側のダミーゲート電極7Eを持たないパワーMIS・FETに比べて寄生容量Cgdを約1/3に低減することができる。この結果,ダミーゲート構造を持つパワーMIS・FETでは,ダミーゲート構造を持たないパワーMIS・FETに比べて高速スイッチングを実現することができる。」
ウ 周知例3
本願の出願日前に日本国内において頒布された刊行物である,特開平3-236283号公報(以下「周知例3」という。)には,従来技術に関する説明として,図面とともに,次の記載がある。
「従来よりUMOS・FET等の半導体装置としては,例えば第5図(a)に示すようなNチャネル形のUMOS・FETが使用されている。
図で示すように,このUMOS・FETでは,N^(+)基板1上にN形ドレイン層2が形成され,その表面上にP形チャネル層3が形成されている。
さらに,P形チャネル層3を貫通してN形ドレイン層2に至るU字状の溝11が形成され,その溝11の内面側には,ゲート酸化膜5,ゲート電極6が形成されている。
上記P形チャネル層3の表面には,上記溝11に一部が接するようにn^(+)形ソース領域4が形成され,その他の部分はP形チャネル層3の電位をn^(+)形ソース領域4と等しくするためのコンタクト領域としてP形チャネル層3が残されている。
また,上記ゲート電極6上にはゲート酸化膜5を介して中間絶縁層7が設けられ,この中間絶縁層7及びP形チャネル層3,n^(+)形ソース領域4等の素子表面には,全面に亘ってソース電極8が形成されていて,上記n^(+)ソース領域4およびP形チャネル層3にコンタクトするように構成されている。
図中9は,n^(+)基板1裏面に形成されたドレイン電極である。
さらに,この場合のUMOS・FETでは,溝11の平面配置は,互いに交差しない平行線状(以下,ストライプ配置と称する)であり,この様子を第5図(b)に示す。
この図では,溝11の幅B,それ以外のP形チャネル層3およびn^(+)形ソース領域4からなるチャネル・ソース領域(以下チャネル部と称する)10の横幅Aとして示されている。
なお,電界効果トランジスタ(FET)の単位面積当たりのオン抵抗は,単位面積当たりに配設されたチャネル部の長平方向の側線長を合計した総チャネル幅が広くなるほど,それに反比例して低減する。
そこで,上記UMOS・FETの場合には,総チャネル幅は第5図(b)の側線長を示す3つの溝11の側線長Cを合計した長さ6Cに等しいと考えられ,この総チャネル幅を拡げるほどオン抵抗を低減させることができる。
したがって,従来技術にあっては,チャネル部10の横幅Aをできるだけ狭くして表面パターンの微細化を図り,側線長Cが数多くなるように構成し,総チャネル幅を拡大することにより,すなわち,P形チャネル層3およびn^(+)形ソース領域4等の素子の単位面積当りのチャネル密度を増加することで導電率を向上させることで,オン抵抗を低減させるようにしている。」(1頁右下欄7行ないし2頁16行)
エ 周知技術
(ア)周知技術1
上記ア及びイより,トレンチゲート構成の縦型のMOS型トランジスタにおいて,トレンチ内に,上記トレンチの内壁に形成されたゲート絶縁膜を介して埋め込まれたゲート電極と,絶縁膜を介して上記ゲート電極の下に設けられ,上記トレンチ内に,上記トレンチの内壁に形成された上記ゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ,ソースに接続された電極とを備える構成とすることで,ゲート-ドレイン間の容量(帰還容量)Cgdを低減し,高速スイッチングを実現することは,本願の出願日前,当該技術分野では周知の技術(以下「周知技術1」という。)と認められる。
(イ)周知技術2
上記ウより,トレンチゲート構成の縦型のMOS型トランジスタにおいて,隣接するトレンチ間の間隔をできるだけ狭くすることで,単位面積当りのチャネル密度を増加し,オン抵抗を低減させることは,本願の出願日前,当該技術分野では周知の技術(以下「周知技術2」という。)と認められる。

(5)本願補正発明と引用発明との対比
ア 引用発明における「縦型のMOS型トランジスタが構成されているトランジスタ領域31」,「上記トランジスタ領域31に隣接して設けられ,N/Pダイオードを形成しているダミー領域32」,及び「縦型半導体装置」は,それぞれ,本願補正発明の「縦型MOSFETが形成された素子部」,「前記素子部に隣接して設けられダイオードが形成されたダイオード部」,及び「半導体装置」に相当するといえる。
イ 引用発明における「N型」及び「P型」は,それぞれ,本願補正発明の「第1導電型」及び「第2導電型」に相当するといえる。
そして,本願補正発明の「前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第1導電型の第1半導体層」と,引用発明における「N型シリコン基板1上に形成されたN型エピ層2」とは,「第1導電型の第1半導体層」である点で共通するといえる。
また,引用発明における「上記N型エピ層2の表面部に形成されたP型第1ボディ層4」は,本願補正発明の「第1半導体層」に関する後述の相違点に係る構成を除き,本願補正発明の「前記第1半導体層上に形成された第2導電型の第2半導体層」に相当するといえる。
さらに,引用発明における「上記トランジスタ領域31の上記P型第1ボディ層4の表面部に形成されたN型ソース層10」は,本願補正発明の「前記素子部において,前記第2半導体層の表面に形成された第1導電型の第3半導体層」に相当するといえる。
ウ 引用発明における「上記トランジスタ領域31の表面に露出する,N型ソース層10と電気的に接続されているアルミ配線11a」は,本願補正発明の「前記素子部において,前記第3半導体層に電気的に接続されたソース電極」に相当するといえる。
また,引用発明における「上記N型シリコン基板1の裏面側に形成され,上記N型シリコン基板1及び上記N型エピ層2に電気的に接続するドレイン電極」は,本願補正発明の「第1半導体層」に関する後述の相違点に係る構成を除き,本願補正発明の「前記素子部において,前記第1半導体層に電気的に接続されたドレイン電極」に相当するといえる。
エ 本願補正発明の「前記素子部において,前記第3半導体層から前記第1半導体層に達し,前記素子部及びダイオード部における最小寸法である第1の間隔で設けられた複数の第1トレンチ」と,引用発明における「上記トランジスタ領域31のP型第1ボディ層4を貫通してN型エピ層2に到達し,一定の間隔で設けられた複数のトレンチ15a」は,本願補正発明の「第1半導体層」に関する後述の相違点に係る構成を除き,「前記素子部において,前記第3半導体層から前記第1半導体層に達し,第1の間隔で設けられた複数の第1トレンチ」である点で共通するといえる。
オ 引用発明における「ゲート絶縁膜5a」は,本願補正発明の「第1の絶縁膜」に相当するということができる。
そして,引用発明における「ゲート電極6a」は,「上記トランジスタ領域31の上記トレンチ15a内に,上記トレンチ15aの内壁に形成されたゲート絶縁膜5aを介して埋め込まれ」ており,上記「ゲート絶縁膜5a」を介して,上記「トランジスタ領域31」の「P型第1ボディ層4」(本願補正発明の「第2半導体層」に相当。)に隣接していると認められる。
そうすると,引用発明における「上記トランジスタ領域31の上記トレンチ15a内に,上記トレンチ15aの内壁に形成されたゲート絶縁膜5aを介して埋め込まれたゲート電極6a」は,本願補正発明の「第1トレンチ」に関する後述の相違点に係る構成を除き,「前記素子部において,前記第1トレンチに設けられ第1の絶縁膜を介して前記第2半導体層に隣接したゲート電極」に相当するといえる。
カ 引用発明において,「上記ダミー領域32の上記ダミートレンチ15b内に,上記ダミートレンチ15bの内壁に形成されたダミーゲート絶縁膜5bを介して埋め込まれたダミーゲート電極6b」間の間隔は,「上記トランジスタ領域31の上記トレンチ15a内に,上記トレンチ15aの内壁に形成されたゲート絶縁膜5aを介して埋め込まれたゲート電極6a」間の間隔よりも大きいから,引用発明において,「上記ダミー領域32のP型第1ボディ層4を貫通してN型エピ層2に到達する複数のダミートレンチ15b」が,「前記素子部において,前記第3半導体層から前記第1半導体層に達し,前記素子部及びダイオード部における最小寸法である第1の間隔で設けられた複数の第1トレンチ」間の間隔よりも広い間隔で設けられていることは明らかである。
そうすると,引用発明における「上記ダミー領域32のP型第1ボディ層4を貫通してN型エピ層2に到達する複数のダミートレンチ15b」は,本願補正発明の「第1半導体層」に関する後述の相違点に係る構成を除き,本願補正発明の「前記ダイオード部において,前記第1半導体層に形成され,前記第1の間隔よりも広い間隔で設けられた複数の第2トレンチ」に相当するといえる。
キ 以上から,本願補正発明と引用発明とは,下記(ア)の点で一致し,下記(イ)の点で相違すると認める。
(ア)一致点
「縦型MOSFETが形成された素子部と,前記素子部に隣接して設けられダイオードが形成されたダイオード部と,を備えた半導体装置であって,
第1導電型の第1半導体層と,
前記第1半導体層上に形成された第2導電型の第2半導体層と,
前記素子部において,前記第2半導体層の表面に形成された第1導電型の第3半導体層と,
前記素子部において,前記第3半導体層に電気的に接続されたソース電極と,
前記素子部において,前記第1半導体層に電気的に接続されたドレイン電極と,
前記素子部において,前記第3半導体層から前記第1半導体層に達し,第1の間隔で設けられた複数の第1トレンチと,
前記素子部において,前記第1トレンチに設けられ第1の絶縁膜を介して前記第2半導体層に隣接したゲート電極と,
前記ダイオード部において,前記第1半導体層に形成され,前記第1の間隔よりも広い間隔で設けられた複数の第2トレンチと,
を有することを特徴とする半導体装置。」
(イ)相違点
・相違点1
本願補正発明の「第1導電型の第1半導体層」は,「前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である」のに対し,引用発明における「N型エピ層2」の「トランジスタ領域31」及び「ダミー領域32」それぞれにおける不純物濃度が同一であるか否かは不明である点。
・相違点2
本願補正発明の「複数の第1トレンチ」は,「前記素子部及びダイオード部における最小寸法である第1の間隔で設けられた」ものであるのに対し,引用発明における「複数のトレンチ15a」は,一定間隔で設けられていることは認められるものの,その間隔が,「トランジスタ領域31」及び「ダミー領域32」における最小寸法であることは特定されていない点。
・相違点3
本願補正発明は,「前記素子部において,前記第1トレンチに設けられた第1電極であって,第2の絶縁膜を介して前記ゲート電極の下に設けられ前記第1の絶縁膜よりも厚い第3の絶縁膜を介して前記第1半導体層に隣接した第1電極」を有するのに対し,引用発明は,上記の構成を備えていない点。
・相違点4
本願補正発明は,「前記ゲート電極よりも下の位置において前記第2トレンチに設けられ前記第1の絶縁膜よりも厚い第4の絶縁膜を介して前記第1半導体層に隣接した第2電極」を有するのに対し,引用発明は,上記の構成を備えていない点。

(6)相違点についての検討
ア 相違点1について
(ア)本願補正発明の「第1導電型の第1半導体層」について,本願明細書には,以下の記載がある。
「【0011】
図1に示すように,半導体装置1は,nチャネル型の縦型MOSFETを有する領域からなる素子部,及び素子部に隣接しダイオードを有する領域からなるダイオード部を有している。図1において,紙面左側が素子部,素子部に接して紙面右側がダイオード部である。
【0012】
素子部は,例えば,単結晶シリコンからなり,第1導電型の第1半導体層であるn+型半導体基板11を有している。n+型半導体基板11の第1主面(上面)上に,n+型半導体基板11よりも不純物濃度が低い,エピタキシャル成長された第1導電型の第2半導体層であるn-型ドリフト層12を有している。n-型ドリフト層12の表面に,選択的に,例えば,p型不純物が注入された第2導電型の第3半導体層であるp-型ベース層13を有している。p-型ベース層13の表面に,選択的に,n型不純物が注入された第1導電型の第4半導体層であるn+型ソース層14,及びp-型ベース層13の表面に,選択的に,p型不純物が注入された第2導電型の第5半導体層であるp+型コンタクト層15を有している。
・・・
【0019】
ダイオード部は,n+型半導体基板11,n-型ドリフト層12,p-型ベース層13,及びp+型コンタクト層15を有している。素子部に存在していたn+型ソース層14はなく,p+型コンタクト層15がp-型ベース層13の上に設けられた構成となっている。これらの4層は,素子部の対応する4層がそれぞれ連続的に延長されているので,素子部と共通の名称とする。後述の他の構成要素においても,素子部から連続的に延長,または同工程で形成される場合,素子部と共通または類似の名称とする。その結果,ダイオード部において,構成要素の名称は,必ずしも機能を表していない場合がある。また,素子部とダイオード部との境界部では,トレンチ16及びその中の構成要素は共有されている。
・・・
【0028】
次に,半導体装置1の製造工程について説明する。n+型半導体基板11上にn-型ドリフト層12をエピタキシャル成長するとき,素子部とダイオード部で製造工程が異なることはない。n-型ドリフト層12に,p-型ベース層13をイオン注入法で形成するとき,素子部とダイオード部で製造工程が異なることはない。n+型ソース層14,及びp+型コンタクト層15をイオン注入法で形成するとき,平面視における分布は異なる。つまり,ダイオード部ではp+型コンタクト層15を形成することになるものの,素子部のp+型コンタクト層15と同時形成となるので,マスクパターンの変更で対応でき,素子部とダイオード部で製造工程が異なることはない。」
そうすると,本願明細書の上記の記載より,本願補正発明の「第1導電型の第1半導体層」は,「素子部」から「ダイオード部」にかけて連続的に延長され,同工程で形成されていることから,「前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である」と認められる。
(イ)他方,上記(3)ア(ウ)によれば,引用発明は,「まず,N型シリコン基板1上に,公知のエピタキシャル成長法によりN型エピ層2が形成され」,「イオン注入により,N型エピ層2の表面部にP型不純物を導入することで,P型第1ボディ層4が形成され」,「ドライエッチングにより,P型第1ボディ層4を貫通してN型エピ層2に到達する深さ0.8?3.0μmのトレンチ15aおよびダミートレンチ15bが形成される」(【0033】及び【0034】)ことで,「トランジスタ領域31」の「P型第1ボディ層4」を貫通して「N型エピ層2」に到達し,一定の間隔で設けられた「複数のトレンチ15a」,及び「ダミー領域32」の「P型第1ボディ層4」を貫通して「N型エピ層2」に到達する「複数のダミートレンチ15b」がそれぞれ形成されるもので,上記(3)ア(カ)のとおり,「トランジスタ領域31」及び「ダミー領域32」における「N型エピ層2」は,同一工程で一体に形成されると認められる。
そうすると,引用発明における「N型エピ層2」は,「トランジスタ領域31」から「ダミー領域32」にかけて連続的に延長され,同工程で形成されていると認められる。
(ウ)上記(ア)及び(イ)より,引用発明における「N型エピ層2」は,本願補正発明の「第1導電型の第1半導体層」と同様,「素子部」(「トランジスタ領域31」)から「ダイオード部」(「ダミー領域32」)にかけて連続的に延長され,同工程で形成されているといえる。
そして,本願補正発明において,「第1導電型の第1半導体層」の形成後の半導体装置の製造工程で,熱酸化法等の高温下での処理により,「第1導電型の第1半導体層」中の不純物が拡散するなどして,「第1導電型の第1半導体層」の不純物濃度が多少変化することは,当該技術分野では技術常識である。
また,引用発明において,「N型エピ層2」の形成後,熱酸化法により「N型エピ層2」からなるトレンチの底部及び底部近傍の側壁にゲート絶縁膜を形成する場合に,不純物が「ゲート絶縁膜5a」及び「ダミーゲート絶縁膜5b」側に吸い出されるとしても,「N型エピ層2」は,「複数のトレンチ15a」及び「複数のダミートレンチ15b」によって分離されず,「トランジスタ領域31」から「ダミー領域32」にかけて連続的に延長する領域を有することに鑑みれば,「トランジスタ領域31」及び「ダミー領域32」それぞれにおける「N型エピ層2」の不純物濃度は,上記の不純物の吸い出しによって変化するとしても僅かであり,両者の間に有意な差は生じないと認められる。
そうすると,本願補正発明の「第1導電型の第1半導体層」と同様,「トランジスタ領域31」から「ダミー領域32」にかけて連続的に延長され,同工程で形成されている,引用発明における「N型エピ層2」は,「前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である」との構成を実質的に備えると認められる。
(エ)以上から,相違点1は,本願補正発明と引用発明との実質的な相違点であるとは認められない。
イ 相違点2について
上記(3)ア(ア)によれば,引用発明は,「ダミートレンチゲート電極を備える縦型半導体装置であっても,オン抵抗をさらに低減するために,隣接するトレンチゲート電極間の間隔が狭くして並列接続するチャンネル数を増加させようすると」,「外部からドレインに過渡的なサージが印加され,局所的に正孔電流が集中して注入された場合には,上述のように,トランジスタ動作領域のドレイン,ボディ層,ソース層で構成される寄生バイポーラトランジスタが動作し,ソース・ドレイン間に大電流が流れ」,「トレンチゲート電極のチャンネル側面のゲート絶縁膜が熱破壊を起こしデバイス破壊に至る」(【0010】)との従来技術における課題に鑑み,「ドレインに過渡的なサージが印加された場合であっても,デバイス破壊の発生を確実に防止することができる低オン抵抗の縦型半導体装置を提供することを目的」(【0013】)としたものである。
そして,上記(4)エ(イ)のとおり,トレンチゲート構成の縦型のMOS型トランジスタにおいて,隣接するトレンチ間の間隔をできるだけ狭くすることで,単位面積当りのチャネル密度を増加し,オン抵抗を低減させることは,本願の出願日前,当該技術分野では周知の技術(周知技術2)と認められる。
そうすると,引用発明における目的,及び周知技術2に鑑みれば,引用発明において,「複数のトレンチ15a」の間隔をできるだけ狭くすることで,オン抵抗を低減させることは,当業者が普通に行い得るものということができ,その際に,「複数のトレンチ15a」の間隔を,「トランジスタ領域31」及び「ダミー領域32」における最小寸法とすることは,当業者が当然に行い得るものと認められる。
以上から,相違点2は,引用発明において,当業者が適宜なし得たものと認める。
ウ 相違点3及び4について
以下,相違点3及び4についてまとめて判断する。
上記(4)エ(ア)のとおり,トレンチゲート構成の縦型のMOS型トランジスタにおいて,トレンチ内に,上記トレンチの内壁に形成されたゲート絶縁膜を介して埋め込まれたゲート電極と,絶縁膜を介して上記ゲート電極の下に設けられ,上記トレンチ内に,上記トレンチの内壁に形成された上記ゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ,ソースに接続された電極とを備える構成とすることで,ゲート-ドレイン間の容量(帰還容量)Cgdを低減し,高速スイッチングを実現することは本願の出願日前,当該技術分野では周知の技術(周知技術1)と認められる。
そして,「複数のトレンチ15a」のそれぞれに「ゲート絶縁膜5a」を介して埋め込まれた「ゲート電極6a」を有する,縦型のMOS型トランジスタを備えた引用発明においても,ゲート-ドレイン間の容量(帰還容量)Cgdを低減し,高速スイッチングを実現する必要があるとの課題が存在すると認められる。
そうすると,引用発明において,上記の課題を解決するために,「複数のトレンチ15a」の各トレンチ内に,上記トレンチの内壁に形成されたゲート絶縁膜を介して埋め込まれたゲート電極と,絶縁膜を介して上記ゲート電極の下に設けられ,上記トレンチ内に,上記トレンチの内壁に形成された上記ゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ,ソースに接続された電極とを備える構成とすることは,周知技術1に基づいて,当業者が容易に想到し得たものと認められる。
そして,上記(3)ア(ウ)によれば,引用発明では,「トレンチ15a」及び「ダミートレンチ15b」が形成された後,両者の内部表面に「ゲート酸化膜5a」及び「ダミーゲート酸化膜5b」が形成され,その後,ポリシリコン膜が全面に堆積され,当該ポリシリコン膜には,N型不純物のイオン注入及びアニールを実施することにより導電性が付与され,レジストパターンをマスクとしたエッチングが実施されることにより,「トレンチ15a」に埋め込まれた「ゲート電極6a」と,「ダミートレンチ15b」に埋め込まれた「ダミーゲート電極6b」とが形成され(【0035】),「トレンチ15a」内の「ゲート酸化膜5a」及び「ゲート電極6a」と,「ダミートレンチ15b」内の「ダミーゲート酸化膜5b」及び「ダミーゲート電極6b」とは,同一工程で同時に形成されるから,引用発明に周知技術1を適用する際,「複数のトレンチ15a」の各トレンチ内と同様,「複数のダミートレンチ15b」の各トレンチ内にも,上記トレンチの内壁に形成されたダミーゲート絶縁膜を介して埋め込まれたダミーゲート電極と,絶縁膜を介して上記ゲート電極の下に設けられ,上記トレンチ内に,上記トレンチの内壁に形成された上記ダミーゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ,ソースに接続された電極とを備える構成とすることは,当業者が普通に行い得るものと認められる。
以上から,相違点3及び4は,引用発明において,周知技術1に基づいて,当業者が容易に想到し得たものと認める。

(7)本願補正発明の作用効果について
本願補正発明が奏する作用効果について,本願明細書には,「ダイオード部のトレンチ16のピッチ32は,素子部のトレンチ16のピッチ31より大きく形成されている。両部においてトレンチ16は同じ寸法なので,隣接するトレンチ16間の距離は,ダイオード部においてより大きくなる。その結果,ダイオード部のn-型ドリフト層12は,素子部のn-型ドリフト層12に比較して空乏化しにくいため,耐圧が低下し,アバランシェ降伏が開始する電圧が低下する。ドレイン電極21とソース電極22との間に耐圧を超える電圧がかかると,素子部でブレークダウンが起こる前に,耐圧が低いダイオード部でアバランシェ降伏が起こる。アバランシェ降伏時,電流の大部分はダイオード部に流れる。素子部には,ほとんど電流が流れないので,寄生npnバイポーラトランジスタはターンオンしにくくなる。p+型コンタクト層とソース電極22との接触面積を大きく取れない構成においても,寄生npnバイポーラトランジスタのターンオンは抑制される。素子部は,バイポーラトランジスタを流れる電流集中による破壊が抑制され,アバランシェ動作による耐量を大きくすることができる。」(【0032】及び【0033】)と記載され,また,「素子部のトレンチ16内にソース埋込電極18及びゲート電極19からなる2段電極構造を有している。空乏層はp-型ベース層13及び両側のトレンチ16側から伸び,しかも,ピッチ31は狭いので,n-型ドリフト層12は空乏化し易くなり,耐圧が高くなる。その結果,トレンチ内の電極が通常の構造(1段電極構造)を有する半導体装置に比較して,n-型ドリフト層12は不純物濃度を上げることが可能となり,オン抵抗をより低くできる。」(【0034】)と記載されている。
他方,上記(3)ア(エ)によれば,引用発明は,熱酸化法によってP型不純物,例えばボロンを含むシリコンからなるトレンチ側壁にゲート絶縁膜を形成する場合,熱酸化の過程で不純物の偏析効果によって不純物が「ゲート絶縁膜5a」(「ダミーゲート絶縁膜5b」)側に吸い出され,「ダミーゲート電極6b」の間隔が「ゲート電極6a」の間隔より大きいため,「ダミーゲート電極6b」間の「P型第1ボディ層4」の不純物濃度が,「ゲート電極6a」間の「P型第1ボディ層4」の不純物濃度よりも若干高い状態となり,「N型エピ層2」と「P型第1ボディ層4」とで構成されるPN接合の耐圧は「ダミー領域32」の方が「トランジスタ領域31」よりも低くなるので,ドレイン層(「N型シリコン基板1」,「N型エピ層2」)側からサージが印加された場合,「ダミー領域32」においてまずアバランシェ降伏が発生し,「トランジスタ領域31」における「N型エピ層2」,「P型第1ボディ層4」及び「N型ソース層10」から構成されるNPN寄生バイポーラトランジスタが動作して大電流が流れる前に,「ダミー領域32」における「N型エピ層2」と,「P型第1ボディ層4」及び「P型第2ボディ層9」とから構成されるN/Pダイオードの方にサージ電流を導くことができる(【0041】及び【0042】)との作用効果を奏する。
そして,引用発明において,「N型エピ層2」には「P型第1ボディ層4」から空乏層が延伸することは技術常識と認められ,引用発明でも,「ダミーゲート電極6b」の間隔が「ゲート電極6a」の間隔より大きい,すなわち,「ダミートレンチ15b」の間隔が「トレンチ15a」の間隔より大きいから,本願補正発明と同様,「ダミー領域32」の「N型エピ層2」は,「トランジスタ領域31」の「N型エピ層2」に比較して空乏化しにくいと認められる。
そうすると,引用発明は,「ダミー領域32」における「P型第1ボディ層4」の不純物濃度が「トランジスタ領域31」におけるそれより若干高いことに加え,「ダミー領域32」の「N型エピ層2」が「トランジスタ領域31」の「N型エピ層2」に比較して空乏化しにくいことにも起因して,「N型エピ層2」と「P型第1ボディ層4」とで構成されるPN接合の耐圧は「ダミー領域32」の方が「トランジスタ領域31」よりも低くなり,上記の作用効果を奏すると認められる。
また,上記(6)イのとおり,引用発明において,「トレンチ15a」の間隔を,「トランジスタ領域31」及び「ダミー領域32」における最小寸法とすることは,オン抵抗の低減との所期の目的効果を達成するために,当業者が当然に行い得るものと認められ,その場合に,「トランジスタ領域31」の「N型エピ層2」が空乏化し易くなり,耐圧が高くなることは,当業者には自明であると認められる。
さらに,上記(6)ウのとおり,引用発明において,「複数のトレンチ15a」の各トレンチ内に,上記トレンチの内壁に形成されたゲート絶縁膜を介して埋め込まれたゲート電極と,絶縁膜を介して上記ゲート電極の下に設けられ,上記トレンチ内に,上記トレンチの内壁に形成された上記ゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ,ソースに接続された電極とを備える構成とすること,及び「複数のトレンチ15a」の各トレンチ内と同様,「複数のダミートレンチ15b」の各トレンチ内にも,上記トレンチの内壁に形成されたダミーゲート絶縁膜を介して埋め込まれたダミーゲート電極と,絶縁膜を介して上記ゲート電極の下に設けられ,上記トレンチ内に,上記トレンチの内壁に形成された上記ダミーゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ,ソースに接続された電極とを備える構成とすることは,周知技術1に基づいて当業者が容易に想到し得たものと認められ,その結果,「N型エピ層2」において,空乏層は「P型第1ボディ層4」と,両側の「トレンチ15a」側,及び「トレンチ15b」側から伸びることは,上記の構成から当業者には自明な事項と認められる。
以上から,本願明細書に記載の本願補正発明が奏する作用効果は,引用発明において,周知技術1及び2に基づいて,当業者が容易に予測し得るものと認められ,格別のものとはいえない。

(8)まとめ
本件補正後の請求項1に係る発明(本願補正発明)は,引用文献1記載の発明(引用発明),周知例1及び2にみられるような周知技術(周知技術1),並びに周知例3にみられるような周知技術(周知技術2)に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。

5 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の特許性の有無について

1 本願発明について
平成26年10月8日に提出された手続補正書による手続補正は前記のとおり却下された。
そして,本願の請求項1に係る発明(以下「本願発明」という。)は,平成26年5月19日付け手続補正書の特許請求の範囲の請求項1に記載された,次のとおりのものと認める。(再掲)
「【請求項1】
縦型MOSFETが形成された素子部と,前記素子部に隣接して設けられダイオードが形成されたダイオード部と,を備えた半導体装置であって,
前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第1導電型の第1半導体層と,
前記第1半導体層上に形成された第2導電型の第2半導体層と,
前記素子部において,前記第2半導体層の表面に形成された第1導電型の第3半導体層と,
前記素子部において,前記第3半導体層に電気的に接続されたソース電極と,
前記素子部において,前記第1半導体層に電気的に接続されたドレイン電極と,
前記素子部において,前記第3半導体層から前記第1半導体層に達し,第1の間隔で設けられた複数の第1トレンチと,
前記素子部において,前記第1トレンチに設けられ第1の絶縁膜を介して前記第2半導体層に隣接したゲート電極と,
前記素子部において,前記第1トレンチに設けられた第1電極であって,第2の絶縁膜を介して前記ゲート電極の下に設けられ前記第1の絶縁膜よりも厚い第3の絶縁膜を介して前記第1半導体層に隣接した第1電極と,
前記ダイオード部において,前記第1半導体層に形成され,前記第1の間隔よりも広い間隔で設けられた複数の第2トレンチと,
前記ゲート電極よりも下の位置において前記第2トレンチに設けられ前記第1の絶縁膜よりも厚い第4の絶縁膜を介して前記第1半導体層に隣接した第2電極と,
を有することを特徴とする半導体装置。」

2 引用文献の記載と引用発明,及び周知例の記載と周知技術
引用文献1の記載は,前記第2の4(3)アのとおりであり,引用発明は,前記第2の4(3)イで認定したとおりである。
また,原査定の拒絶の理由に引用文献2として引用された,周知例1の記載は,前記第2の4(4)アのとおりであり,周知技術1は,前記第2の4(4)エ(ア)で認定したとおりである。

3 本願発明と引用発明との対比
前記第2の1及び2から明らかなように,本願発明は,本願補正発明から,平成26年10月8日に提出された手続補正書による補正事項1に係る技術的限定(前記第2の2参照。)を取り除いたものである。
そして,上記補正事項1に係る技術的限定は,本願補正発明と引用発明との相違点2に係る構成を含むものである。
そうすると,本願発明と引用発明とを対比すると,前記第2の4(5)より,両者は,本願補正発明と引用発明との相違点1,相違点3,及び相違点4の点で相違し,その余の点で一致すると認められる。

4 相違点についての検討
前記第2の4(6)アで検討したとおり,本願補正発明と引用発明との相違点1は,実質的な相違点であるとは認められず,また,本願補正発明と引用発明との相違点3及び4は,いずれも,引用発明において周知技術1に基づいて,当業者が容易に想到し得たものと認められる。
また,前記第2の4(7)と同様の理由により,本願発明が奏する作用効果は,引用発明において,周知技術1に基づいて,当業者が容易に予測し得るものと認められ,格別のものとはいえない。

5 まとめ
以上のとおり,本願の請求項1に係る発明(本願発明)は,引用文献1記載の発明(引用発明),及び周知例1にみられるような周知技術(周知技術1)に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができないものである。

第4 結言

したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-02-22 
結審通知日 2016-02-26 
審決日 2016-03-17 
出願番号 特願2010-209160(P2010-209160)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 工藤 一光  
特許庁審判長 飯田 清司
特許庁審判官 綿引 隆
河口 雅英
発明の名称 半導体装置  
代理人 大西 邦幸  
代理人 原 拓実  
代理人 高橋 拓也  
代理人 黒田 久美子  
代理人 野木 新治  
代理人 石川 隆史  
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