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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1315222
審判番号 不服2015-630  
総通号数 199 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-07-29 
種別 拒絶査定不服の審決 
審判請求日 2015-01-13 
確定日 2016-05-31 
事件の表示 特願2009-293033「半導体素子及び半導体素子のパターン形成方法」拒絶査定不服審判事件〔平成22年 7月 8日出願公開、特開2010-153872〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2009年12月24日(パリ条約による優先権主張 2008年12月24日 韓国)を国際出願日とする出願であって、平成25年11月15日付けで拒絶理由が通知され、平成26年2月26日付けで手続補正がなされるとともに意見書が提出されたが、同年9月11日付けで拒絶査定がなされ、これに対して、平成27年1月13日に拒絶査定不服審判請求がなされるとともに、同時に手続補正がなされたものである。

第2 平成27年1月13日になされた手続補正(以下「本件補正」という。)についての補正却下の決定
[補正却下の決定の結論]
本件補正を却下する。

[理由]
1 補正の内容
本件補正は、補正前(平成26年2月26日付け手続補正書によるもの)の特許請求の範囲の請求項20につき、
「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第1層を形成する段階と、
前記第1層上にデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングし、前記センター部分で第1方向に沿って相互平行に延びて前記第1方向に垂直な第2方向で第1間隔を挟んで互に離隔されており、前記第2方向で第1幅を各々有し、前記エッジ部分に対面する第1マスク端部を各々有する複数の第1マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第1方向で前記第1幅より広い第2幅を有する複数の第2マスクパターンを含むマスクパターンを形成する段階と、
前記複数の第1マスクパターンの両側壁を覆う複数の第1スペーサと、前記複数の第2マスクパターンの側壁を覆う複数の第2スペーサとを含むスペーサを形成する段階と、
前記第1マスクパターンを除去する段階と、
前記複数の第2マスクパターン、前記複数の第1スペーサ、及び前記複数の第2スペーサをエッチングマスクとして利用し、前記素子領域で前記第1層をエッチングする段階と、を含む
ことを特徴とする半導体素子のパターン形成方法。」
とあったものを、
「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第1層を形成する段階と、
前記第1層上にデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングし、前記センター部分で第1方向に沿って相互平行に延びて前記第1方向に垂直な第2方向で第1間隔を挟んで互に離隔されており、前記第2方向で第1幅を各々有し、前記エッジ部分に対面する第1マスク端部を各々有する複数の第1マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第1方向で前記第1幅より広い第2幅を有する複数の第2マスクパターンを含むマスクパターンを形成する段階と、
前記複数の第1マスクパターンの両側壁を覆う複数の第1スペーサと、前記複数の第2マスクパターンの側壁を覆う複数の第2スペーサとを含むスペーサを形成する段階と、
前記第1マスクパターンを除去する段階と、
前記複数の第2マスクパターン、前記複数の第1スペーサ、及び前記複数の第2スペーサをエッチングマスクとして利用し、前記素子領域で前記第1層をエッチングする段階と、を含み、
前記マスクパターンの非パターン領域を形成している前記第1方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる
ことを特徴とする半導体素子のパターン形成方法。」
に補正する内容を含むものである(下線は請求人が付したとおりである。)。

2 補正の目的
本件補正は、補正前の請求項20において、「マスクパターン」に係り、「マスクパターンの非パターン領域を形成している前記第1方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」との発明特定事項を付加する補正であるから、上記1の本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

3 独立特許要件(下線は当審が付した。以下同じ。)。
(1)特許法第36条第6項第2号について
ア 本願請求項20によれば、「マスクパターン」は、「前記センター部分で第1方向に沿って相互平行に延びて前記第1方向に垂直な第2方向で第1間隔を挟んで互に離隔されており、前記第2方向で第1幅を各々有し、前記エッジ部分に対面する第1マスク端部を各々有する複数の第1マスクパターン」と、「前記センター部分及び前記エッジ部分に位置されて前記第1方向で前記第1幅より広い第2幅を有する複数の第2マスクパターン」「を含む」とされるところ、上記記載をみても「マスクパターンの非パターン領域」は特定されておらず、字義どおり解釈すれば「マスクパターン」のない場所すべてを意味し得るものであるから、請求項の記載のみでは、具体的な場所が特定できない。

イ これに対して、本願明細書には、「非パターン領域」に関して、次の記載がある。
(ア)「【0011】
前記素子領域のセンター部分には、前記複数のラインパターンで前記第2方向に沿うそれぞれの幅より長く前記第1方向に沿って延び、前記ラインパターンのない非パターン領域を含みうる。前記非パターン領域は、前記選択された第1ラインパターン及び前記第3ラインパターンと、前記選択された第2ラインパターン及び前記第4ラインパターンにより前記第1方向に沿う幅が限定され、前記複数のラインパターンのうちから選択された2つのラインパターンにより前記第2方向に沿う幅が限定されうる。」
(イ)「【0092】
前記複数の第1素子分離膜542は一定方向、例えば、図5Aでy方向に一直線上に配されて所定距離AY1ほど離隔された状態で隣接している2つの第1素子分離膜542を含みうる。前記複数の第2素子分離膜544は一定方向、例えば、図5Aでy方向に一直線上に配されて所定距離AY2ほど離隔された状態で隣接している2つの第2素子分離膜544を含みうる。前記複数の第1素子分離膜542の間及び複数の第2素子分離膜544間で離隔された所定距離AY1、AY2に該当する領域は前記素子分離膜540が形成されていない非パターン領域になりうる。ここで、前記距離AY2は前記距離AY1よりさらに小さくあり得る。」
(ウ)「【0096】
また、前記セルアレイ領域530の他の一部領域、例えば、前記複数の第1素子分離膜542の間及び複数の第2素子分離膜544の間で離隔された所定距離AY1、AY2に該当する非パターン領域で、互に隣接する複数の第1素子分離膜542及び複数の第2素子分離膜544によりアイランド型活性領域532Iが定義されうる。」

ウ 上記イによれば、本願発明における「非パターン領域」とは、「ラインパターンのない」領域、あるいは、「素子分離膜540が形成されていない」領域を意味すると解される。
ここで、上記アによれば、本願請求項20に係る発明では、「ラインパターンのない」領域、あるいは、「素子分離膜540が形成されていない」領域に関して、「第2方向で第1間隔を挟んで互に離隔され」ることは特定されるが、「第1方向の離隔」が特定されないため、「第1方向の離隔距離」がいかなる距離なのか理解できない。
そうすると、本願請求項20の発明特定事項である、「第1方向の離隔距離」の意味を明確に理解できないから、上記2で述べた、「マスクパターンの非パターン領域を形成している前記第1方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」との発明特定事項が、如何なること特定するのかも明確に理解することができない。

エ したがって、本願請求項20の、「マスクパターンの非パターン領域を形成している前記第1方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」との記載は不明確である。

オ よって、本件補正後の本願請求項20に係る発明は、特許法第36条第6項第2号に規定する要件を満たしていない。

(2)特許法第36条第6項第1号について
ア 本願請求項20は「マスクパターン」に関して、
「前記センター部分で第1方向に沿って相互平行に延びて前記第1方向に垂直な第2方向で第1間隔を挟んで互に離隔されており、前記第2方向で第1幅を各々有し、前記エッジ部分に対面する第1マスク端部を各々有する複数の第1マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第1方向で前記第1幅より広い第2幅を有する複数の第2マスクパターンを含むマスクパターン」であること、及び、「前記マスクパターンの非パターン領域を形成している前記第1方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」こと(以下「発明特定事項A」という。)を発明特定事項とするものにおいて、
「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第1層を形成する段階と、前記第1層上にデュアルマスク層を形成する段階と、前記デュアルマスク層をパターニングし、・・・マスクパターンを形成する段階と、前記複数の第1マスクパターンの両側壁を覆う複数の第1スペーサと、前記複数の第2マスクパターンの側壁を覆う複数の第2スペーサとを含むスペーサを形成する段階と、前記第1マスクパターンを除去する段階と、前記複数の第2マスクパターン、前記複数の第1スペーサ、及び前記複数の第2スペーサをエッチングマスクとして利用し、前記素子領域で前記第1層をエッチングする段階と、を含む、半導体素子のパターン形成方法」であること(以下「発明特定事項B」という。)を発明特定事項とするものである。

イ そして、「発明特定事項A」に関して、第1実施例として、本願明細書の段落【0086】?【0101】、図5A及び図5Bに記載され、続けて、段落【0102】「図6A、図6B及び図6Cないし図11A、図11B及び図11Cは、図3Aないし図3Hを参照して説明した第1工程を利用して図5Aの半導体素子500を製造する方法を説明するための図面である。」として、図6Aないし図14Cに関して段落【0086】?【0140】の記載が認められる。

ウ しかしながら、上記記載をみても、「発明特定事項A」であるものにおいて、「発明特定事項B」を採用したもの、特に「前記複数の第2マスクパターン、前記複数の第1スペーサ、及び前記複数の第2スペーサをエッチングマスクとして利用し、前記素子領域で前記第1層をエッチングする段階」を含ものは記載されていない。

エ 以上によれば、上記アの構成を備える本願請求項20に係る発明が、明細書に記載されていたものとはいえないから、本願請求項20に係る発明が本願明細書の発明の詳細な説明に記載されているものということはできない。

オ よって、本願請求項20に係る発明が本願明細書の発明の詳細な説明に記載されているものとは認められないから、本願は、特許請求の範囲の記載が、特許法第36条第6項第1号に規定する要件を満たしていない。

(3)特許法第29条第2項について
なお、上記(1)及び(2)で述べたとおり、本願の特許請求の範囲は不明確であり、また、明細書に記載されたものではないが、本願の特許請求の範囲が明確であって、かつ、明細書に記載されたものであっても、以下に検討するとおり、本件補正後の請求項20に係る発明(以下「本件補正発明」という。)は、特許出願の際独立して特許を受けることができないものであるから、本件補正を認める余地はない。
ア 刊行物の記載
(ア)原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開2008-27978号公報(以下「引用文献」という。)には、下記の事項が記載されている。
a 「【0019】
[第1の実施の形態]
本発明の第1の実施の形態に係る半導体装置の製造方法を、図1A?6Bを参照して説明する。以下の例では、半導体基板10上にシリコン酸化膜20を介して形成されたポリシリコン膜25を被エッチング部材としてエッチングするものとする。そして、メモリセルアレイ領域においては側壁転写プロセスを用いてリソグラフィの解像限界以下の配線パターンをポリシリコン膜25により形成し、周辺回路部分には、それ以外の任意の幅の配線パターン又はコンタクトフリンジ領域を同時にポリシリコン膜25により形成するものとする。
【0020】
まず、図1Aに示すように、被エッチング部材としてのポリシリコン膜25上に、これをエッチングするために用いる第1ハードマスク30を堆積する。第1ハードマスク30は、この例では、下から順にシリコン窒化膜(SiN)33、BSG膜34、TEOS膜35、シリコン窒化膜36、BSG膜37、TEOS膜38を堆積することにより形成されるものとする。これはあくまでも一例であり、エッチング条件やマスク材料等を考慮して、様々な形式(層数、各層の厚さ、材料等)のものが用いられ得る。
【0021】
第1ハードマスク30のうち、BSG膜37、TEOS膜38は、後述するように、側壁膜を形成するための側壁形成膜として機能するものである。この第1ハードマスク30の上に更に、アモルファスシリコンからなる第2ハードマスク40が形成される。この第2ハードマスク40は、BSG膜37及びTEOS膜38(側壁形成膜)を含む第1ハードマスク30を所望のパターンにエッチングするために形成されるものである。側壁形成膜は、ここではBSG膜37及びTEOS膜38としたが、本発明はこれに限定されるものではなく、同一の効果が得られる範囲で様々に変更が可能である。また、第2のハードマスク40としては、アモルファスシリコンの代わりに、ポリシリコンなどイオン注入によりウエットエッチングに対するエッチングレートが変化する性質を有する材料により側壁膜70を形成することも可能であり、これは、以降の実施の形態において同様である。
【0022】
次に図1Bに示すように、この第2ハードマスク40の全面に反射防止膜(図示せず)とレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト50を形成する。この例では、メモリセルアレイ領域ではレジスト50は最小線幅Wのラインアンドスペースを有し、ラインとスペースの間隔Wは略等しいものとする。
【0023】
続いて図1Cに示すように、等方性エッチングにより、図示しない反射防止膜をエッチングすると同時にレジスト50をスリミング処理して、フォトリソグラフィの解像限界以下の幅までレジスト50を細化させる。ここでは例えば、メモリセルアレイ部分でのライン幅が1/2W、スペース幅が3/2Wになるようにする。なお、周辺回路部分におけるレジスト50の寸法も細化される。続いて図1Dに示すように、スリミング処理されたレジスト50をマスクとした異方性エッチングにより、第2ハードマスク40をエッチングする。エッチング後は、レジスト50は剥離される。
【0024】
そして、図2Aに示すように、第2ハードマスク40のうち側壁転写プロセスによりリソグラフィの解像限界以下のラインアンドスペースパターンを形成したい領域(ここではメモリセルアレイの部分)にのみレジスト60を形成し、このレジスト60をマスクとして不純物イオン(ボロン(B)、リン(P)、砒素(As)又は二フッ化ボロン(BF_(2))が好ましい)を第2ハードマスク40に注入する。一例として、イオン注入がされるハードマスク40Bにおける不純物濃度が1×10^(20)cm^(-3)となるようにイオン注入条件を調整する。これにより、レジスト60で覆われずイオン注入を受けた第2ハードマスク40Bは、レジスト60で覆われイオン注入を受けなかった第2ハードマスク40に比べ、アルカリ系溶液を用いたウエットエッチングに対するエッチングレートが低いものとされる。
【0025】
続いて、このレジスト60を剥離した後、図2Bに示すように、第2ハードマスク40、40Bをマスクとした異方性エッチングにより、第1ハードマスク30のうち、側壁形成膜となるTEOS膜38及びBSG膜37をエッチングする。その後、図2Cに示すように、アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第2ハードマスク40を選択的に除去し、イオン注入がされた第2ハードマスク40Bは残存させる。アルカリ系溶液によるウエットエッチングでは、酸化膜、窒化膜に対する選択比も高いため、側壁形成材であるTEOS膜38、及びBSG膜37、及び下地層のシリコン窒化膜36にはなんら悪影響を与えない。この方法により、メモリセルアレイの第2ハードマスク40のみを容易に且つ、他への副作用を生じることなく除去することができる。
【0026】
その後、第1ハードマスク30上の全面に、エッチングされたTEOS膜38及びBSG膜37の側壁、及び第2ハードマスク40Bの上面も含め、アモルファスシリコン膜をCVD法により堆積させる。その後異方性エッチングにより、TEOS膜38及びBSG膜37の側壁、第2ハードマスク40Bの側壁のみにアモルファスシリコン膜が残るようにエッチングし、この残存された膜が図3に示すように側壁膜70(アモルファスシリコン膜)とされる。側壁膜70は、周辺回路領域において、TEOS膜38及びBSG膜37が次工程(図4)でエッチングされることを防止するため、第2ハードマスク40Bの側壁にまで到達していることが望ましい。
メモリセルアレイ領域においてTEOS膜38及びBSG膜37は解像限界に従う最小線幅Wの半分の1/2W程度の幅にエッチングされている。従ってここでは、側壁膜70の幅が1/2W程度になるよう、アモルファスシリコンの堆積厚さ、エッチング条件等を設定する。
【0027】
続いて、図4に示すように、希フッ酸などのウエットエッチングを用い、メモリセルアレイ領域において側壁膜70の間に挟まれ上部が露出したTEOS膜38及びBSG膜37をエッチング除去する。一方、周辺回路領域において第2ハードマスク40Bにより覆われたTEOS膜38及びBSG膜37はエッチングされず残存する。これにより、メモリセルアレイ領域においては、1/2Wの幅の側壁膜70のみがスペース幅1/2Wでシリコン窒化膜36上に残存する。このような側壁膜70のみをマスクとしたエッチングにより、ライン幅1/2W、スペース幅1/2Wのリソグラフィの解像限界以下の配線パターンがメモリセルアレイ領域に形成される。一方、周辺回路領域では、第2ハードマスク40B及び側壁膜70により覆われたTEOS膜38及びBSG膜37がエッチングされず残存され、これが側壁膜70と共にエッチングマスクとされる。従って、レジスト50(図1C)において任意の幅を設定することにより、周辺回路領域においては任意の幅の配線パターン及びコンタクトフリンジ領域をメモリセルアレイ領域における側壁転写プロセスによる配線パターン(リソグラフィの解像限界以下の配線パターン)と同一の工程で形成することができる。
【0028】
その後、図5Aに示すように、アモルファスシリコンからなる側壁膜70、及び同様にアモルファスシリコンからなる第2ハードマスク40Bをマスクとした異方性エッチングにより、シリコン窒化膜36をエッチングする。このとき第2ハードマスク40Bもエッチング除去されて無くなるような膜厚に第2ハードマスク40Bを設定しておくことが好ましい。
【0029】
更に側壁膜70をマスクとしてエッチングを継続し、図5Bに示すようにTEOS膜35及びBSG膜34のエッチングを行う。周辺回路領域では、第2ハードマスク40Bが除去された下地層のTEOS膜38、BSG膜37及びシリコン窒化膜36もエッチングされるが、完全にシリコン窒化膜36がエッチングされないような膜厚設定及びエッチング条件の設定を行っておく事が好ましい。
【0030】
続いて、図5Cに示すように、被エッチング部材であるポリシリコン膜25の上のシリコン窒化膜33をエッチングする。この時点では、少なくとも周辺回路領域において第1ハードマスク30として残っている膜は、シリコン窒化膜33、BSG膜34、及びTEOS膜35のみである。ただし、TEOS膜35が除去され、BSG膜34のみがシリコン窒化膜33上に残存するようにエッチング条件等を選定することが好適である。
【0031】
次に、図6Aに示すように、BSG膜34をマスクに被エッチング部材であるポリシリコン膜25をエッチングし、更に図6Bに示すように、フッ酸ベーパー処理などシリコン酸化膜20に対して選択比の高い条件でBSG膜34のみ除去する。これにより、シリコン窒化膜33をキャップ層としたポリシリコン膜25が形成される。
【0032】
このように、本実施の形態によれば、アモルファスシリコンからなる第2ハードマスク40の所望の一部にボロン等の不純物イオンがイオン注入されることにより、リソグラフィの解像限界以下の配線パターンと、それ以外の任意の幅の配線パターンとを、同一のリソグラフィにより形成可能であり、従来に比べると格段にリソグラフィの難易度を低減することができる。」

b 図1ないし図6Bは、次のものである。


c 上記aの「メモリセルアレイ領域では」「最小線幅Wのラインアンドスペースを有」する「所望のパターン形状」(段落【0022】)は、上記(ア)を踏まえてbの図2Bをみると、BSG膜37及びTEOS膜38に形成されたパターンは、メモリセルアレイ領域で図面視横方向で第1間隔を挟んで互に離隔されており、前記図面視横方向で第1幅を各々有する複数のメモリセルアレイ領域のラインアンドスペースのマスクパターンと、周辺回路領域で前記図面視横方向で前記第1幅より広い第2幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状であることがみてとれる。

(イ)上記(ア)の記載を総合すると、引用文献には、次の発明が記載されていると認められる(以下「引用発明」という。)。
「半導体基板10上にシリコン酸化膜20を介してポリシリコン膜25を形成し、
前記ポリシリコン膜25上に、下から順にシリコン窒化膜(SiN)33、BSG膜34、TEOS膜35、シリコン窒化膜36、BSG膜37、TEOS膜38を堆積して第1ハードマスク30を形成し、
前記第1ハードマスク30の上に更に、アモルファスシリコンからなる第2ハードマスク40を形成し、
前記第2ハードマスク40の全面に反射防止膜とレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト50を形成し、メモリセルアレイ領域ではレジスト50は最小線幅Wのラインアンドスペースを有し、
前記レジスト50をマスクとした異方性エッチングにより、第2ハードマスク40をエッチングし、エッチング後は、レジスト50は剥離され、
前記第2ハードマスク40のうち側壁転写プロセスによりリソグラフィの解像限界以下のラインアンドスペースパターンを形成したいメモリセルアレイ領域にのみレジスト60を形成し、このレジスト60をマスクとして不純物イオンを第2ハードマスク40に注入し、
前記レジスト60を剥離した後、第2ハードマスク40、40Bをマスクとした異方性エッチングにより、第1ハードマスク30のうち、側壁形成膜となるTEOS膜38及びBSG膜37をエッチングし、その後、アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第2ハードマスク40を選択的に除去し、イオン注入がされた第2ハードマスク40Bは残存させ、
その後、第1ハードマスク30上の全面に、エッチングされたTEOS膜38及びBSG膜37の側壁、及び第2ハードマスク40Bの上面も含め、アモルファスシリコン膜をCVD法により堆積させ、その後異方性エッチングにより、TEOS膜38及びBSG膜37の側壁、第2ハードマスク40Bの側壁のみにアモルファスシリコン膜が残るようにエッチングし、この残存された膜が側壁膜70(アモルファスシリコン膜)とされ、
続いて、希フッ酸などのウエットエッチングを用い、メモリセルアレイ領域において側壁膜70の間に挟まれ上部が露出したTEOS膜38及びBSG膜37をエッチング除去し、前記メモリセルアレイ領域においては、1/2Wの幅の側壁膜70のみがスペース幅1/2Wでシリコン窒化膜36上に残存し、前記側壁膜70のみをマスクとしたエッチングにより、ライン幅1/2W、スペース幅1/2Wのリソグラフィの解像限界以下の配線パターンが形成され、周辺回路領域では、第2ハードマスク40B及び側壁膜70により覆われたTEOS膜38及びBSG膜37がエッチングされず残存され、これが側壁膜70と共にエッチングマスクとされ、前記周辺回路領域においては任意の幅の配線パターン及びコンタクトフリンジ領域をメモリセルアレイ領域における側壁転写プロセスによる配線パターン(リソグラフィの解像限界以下の配線パターン)と同一の工程で形成することができ、
その後、アモルファスシリコンからなる側壁膜70、及び同様にアモルファスシリコンからなる第2ハードマスク40Bをマスクとした異方性エッチングにより、シリコン窒化膜36をエッチングし、このとき第2ハードマスク40Bもエッチング除去されて無くなり、
更に側壁膜70をマスクとしてエッチングを継続し、TEOS膜35及びBSG膜34のエッチングを行い、
続いて、被エッチング部材であるポリシリコン膜25の上のシリコン窒化膜33をエッチングし、
次に、BSG膜34をマスクに被エッチング部材であるポリシリコン膜25をエッチングし、更に、フッ酸ベーパー処理などシリコン酸化膜20に対して選択比の高い条件でBSG膜34のみ除去し、これにより、シリコン窒化膜33をキャップ層としたポリシリコン膜25が形成され、
前記BSG膜37及び前記TEOS膜38に形成された上記所望のパターン形状は、メモリセルアレイ領域で(図面視横方向で)第1間隔を挟んで互に離隔されており、(前記図面視横方向で)で第1幅を各々有する複数のメモリセルアレイ領域のラインアンドスペースのマスクパターンと、周辺回路領域で(前記図面視横方向で)で前記第1幅より広い第2幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状である、
半導体装置の製造方法。」

イ 対比・判断
(ア)本件補正発明と引用発明を対比する。
a 引用発明の「半導体基板10」、「『ポリシリコン膜25』及び『シリコン窒化膜(SiN)33』」、「『BSG膜37』及び『TEOS膜38』」、「側壁膜70」、「メモリセルアレイ領域のマスクパターン」、「周辺回路領域のマスクパターン」並びに「半導体装置の製造方法」は、本件補正発明の「基板」、「第1層」、「デュアルマスク層」、「『第1スペーサ』、『第2スペーサ』及び『スペーサ』」、「第1マスクパターン」、「第2マスクパターン」並びに「半導体素子のパターン形成方法」にそれぞれ相当する。

b 引用発明の「半導体基板10」が、「センター部分」及び「エッジ部分」からなる「素子領域」を有することは本願優先日当時周知の事項である。

c 引用発明の、「半導体基板10上にシリコン酸化膜20を介してポリシリコン膜25を形成し、前記ポリシリコン膜25上に、下から順にシリコン窒化膜(SiN)33、BSG膜34、TEOS膜35、シリコン窒化膜36、BSG膜37、TEOS膜38を堆積して第1ハードマスク30を形成し」ている段階は、上記(ア)及び(イ)を踏まえれば、センター部分、エッジ部分及び素子領域を含む半導体基板10上にシリコン酸化膜20を介してポリシリコン膜25とシリコン窒化膜(SiN)33を形成する段階と、前記ポリシリコン膜25とシリコン窒化膜(SiN)33の上にBSG膜37、TEOS膜38を形成する段階とからなるといえるから、本件補正発明の「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第1層を形成する段階と、前記第1層上にデュアルマスク層を形成する段階」に相当する。

d 引用発明の「前記第1ハードマスク30の上に更に、アモルファスシリコンからなる第2ハードマスク40を形成し、前記第2ハードマスク40の全面に反射防止膜とレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト50を形成し、メモリセルアレイ領域ではレジスト50は最小線幅Wのラインアンドスペースを有し、前記レジスト50をマスクとした異方性エッチングにより、第2ハードマスク40をエッチングし、エッチング後は、レジスト50は剥離され」る段階で、前記BSG膜37及び前記TEOS膜38に形成された上記「所望のパターン形状」は、「メモリセルアレイ領域で(図面視横方向で)第1間隔を挟んで互に離隔されており、(前記図面視横方向で)で第1幅を各々有する複数のメモリセルアレイ領域のラインアンドスペースのマスクパターンと、周辺回路領域で(前記図面視横方向で)で前記第1幅より広い第2幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状である」から、BSG膜37及びTEOS膜38にパターンを形成し、メモリセルアレイ領域で(図面視奥行き方向で)相互平行に延びて(図面視奥行き方向に垂直な図面視横方向で)第1間隔を挟んで互に離隔されており(ラインアンドスペース)、(前記図面視横方向で)第1幅を各々有する複数のメモリセルアレイ領域のマスクパターンと、周辺回路領域で(前記図面視横方向で)前記第1幅より広い第2幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状を含む所望のパターン形状を有するマスクパターンを形成する段階ということができる。
また、引用発明における「メモリセルアレイ領域」及び「周辺回路領域」は、それぞれ、基板上の「センター部分」及び「エッジ部分」の適宜の位置に配置されるものであることは本願優先日当時周知の事項であるから、引用発明の「メモリセルアレイ領域」及び「周辺回路領域」は、「半導体基板10」の「センター部分」、及び、「センター部分」及び「エッジ部分」にそれぞれ位置していてよい。
さらに、「ラインアンドスペース」のパターンは(図面視横方向)に垂直な方向に沿って相互平行に延びるパターンであるといえる。
そうすると、引用発明の、前記BSG膜37及び前記TEOS膜38に形成された上記「所望のパターン形状」は、「メモリセルアレイ領域で(図面視横方向で)第1間隔を挟んで互に離隔されており、(前記図面視横方向で)で第1幅を各々有する複数のメモリセルアレイ領域のラインアンドスペースのマスクパターンと、周辺回路領域で(前記図面視横方向で)で前記第1幅より広い第2幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状である」、「前記第1ハードマスク30の上に更に、アモルファスシリコンからなる第2ハードマスク40を形成し、前記第2ハードマスク40の全面に反射防止膜とレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト50を形成し、メモリセルアレイ領域ではレジスト50は最小線幅Wのラインアンドスペースを有し、前記レジスト50をマスクとした異方性エッチングにより、第2ハードマスク40をエッチングし、エッチング後は、レジスト50は剥離され」る段階は、本件補正発明の「前記デュアルマスク層をパターニングし、前記センター部分で第1方向に沿って相互平行に延びて前記第1方向に垂直な第2方向で第1間隔を挟んで互に離隔されており、前記第2方向で第1幅を各々有し、前記エッジ部分に対面する第1マスク端部を各々有する複数の第1マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第1方向で前記第1幅より広い第2幅を有する複数の第2マスクパターンを含むマスクパターンを形成する段階」と、「前記デュアルマスク層をパターニングし、前記センター部分で第1方向に沿って相互平行に延びて前記第1方向に垂直な第2方向で第1間隔を挟んで互に離隔されており、前記第2方向で第1幅を各々有し、複数の第1マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第1方向で前記第1幅より広い第2幅を有する複数の第2マスクパターンを含むマスクパターンを形成する段階」の点で一致する。

e 引用発明の「異方性エッチングにより、TEOS膜38及びBSG膜37の側壁、第2ハードマスク40Bの側壁のみにアモルファスシリコン膜が残るようにエッチングし、この残存された膜が側壁膜70(アモルファスシリコン膜)とされ」る段階は、本件補正発明の「前記複数の第1マスクパターンの両側壁を覆う複数の第1スペーサと、前記複数の第2マスクパターンの側壁を覆う複数の第2スペーサとを含むスペーサを形成する段階」に相当する。

f 引用発明の「希フッ酸などのウエットエッチングを用い、メモリセルアレイ領域において側壁膜70の間に挟まれ上部が露出したTEOS膜38及びBSG膜37をエッチング除去」する段階は、メモリセルアレイ領域のマスクパターンであるTEOS膜38及びBSG膜37をエッチング除去するものであるから、本件補正発明の「前記第1マスクパターンを除去する段階」に相当する。

g 引用発明の「その後、アモルファスシリコンからなる側壁膜70、及び同様にアモルファスシリコンからなる第2ハードマスク40Bをマスクとした異方性エッチングにより、シリコン窒化膜36をエッチングし、このとき第2ハードマスク40Bもエッチング除去されて無くなり、更に側壁膜70をマスクとしてエッチングを継続し、TEOS膜35及びBSG膜34のエッチングを行い、続いて、被エッチング部材であるポリシリコン膜25の上のシリコン窒化膜33をエッチングし、次に、BSG膜34をマスクに被エッチング部材であるポリシリコン膜25をエッチングし、更に、フッ酸ベーパー処理などシリコン酸化膜20に対して選択比の高い条件でBSG膜34のみ除去し、これにより、シリコン窒化膜33をキャップ層としたポリシリコン膜25が形成され」る段階は、側壁膜70、及びTEOS膜38及びBSG膜37の上にある第2ハードマスク40B(周辺回路領域のマスクパターン)をマスクとした異方性エッチングにより、周辺回路領域でシリコン窒化膜33をエッチングし、次に、ポリシリコン膜25をエッチングする段階であるから、本件補正発明の「前記複数の第2マスクパターン、前記複数の第1スペーサ、及び前記複数の第2スペーサをエッチングマスクとして利用し、前記素子領域で前記第1層をエッチングする段階」に相当する。

h 以上によれば、両者は
「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第1層を形成する段階と、
前記第1層上にデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングし、前記センター部分で第1方向に沿って相互平行に延びて前記第1方向に垂直な第2方向で第1間隔を挟んで互に離隔されており、前記第2方向で第1幅を各々有し、複数の第1マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第1方向で前記第1幅より広い第2幅を有する複数の第2マスクパターンを含むマスクパターンを形成する段階と、
前記複数の第1マスクパターンの両側壁を覆う複数の第1スペーサと、前記複数の第2マスクパターンの側壁を覆う複数の第2スペーサとを含むスペーサを形成する段階と、
前記第1マスクパターンを除去する段階と、
前記複数の第2マスクパターン、前記複数の第1スペーサ、及び前記複数の第2スペーサをエッチングマスクとして利用し、前記素子領域で前記第1層をエッチングする段階と、を含む、
半導体素子のパターン形成方法。」
で一致し、以下の点で相違する。

・本件補正発明の「マスクパターン」は、「第1マスクパターン」が「前記エッジ部分に対面する第1マスク端部を各々有」し、「前記マスクパターンの非パターン領域を形成している前記第1方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」のに対して、引用発明の「パターン形状」は、このような特定がなされない点(以下「相違点1」という。)。

(イ)判断
上記相違点について検討する。
a 引用発明の「パターン形状」は、「ラインアンドスペースを有」するものであるところ、当該ラインは当然に端部を有し、かつ、当該ラインの端部は、「半導体基板10」のセンター部分及びエッジ部分のいずれかの場所に位置するものであることは本願優先日当時周知の事項である。
そして、その当該ラインの端部を、「半導体基板10」の「エッジ部分」に対面する構成とすることは、当業者が容易になし得たことである。

b また、「マスクパターンの非パターン領域を形成している前記第1方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」点も、必要な回路構成に応じて適宜設定し得る設計的事項であるから、引用発明において、適宜の箇所に「マスクパターンの非パターン領域を形成している前記第1方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」構成となすことは、設計的事項にすぎない。

c したがって、本件補正発明は、引用発明の、「ラインアンドスペースを有」する「パターン形状」を適宜の用途に応じて、当該ラインの端部を、「半導体基板10」の「エッジ部分」に対面する構成としつつ、上記周知の事項である「マスクパターンの非パターン領域を形成している前記第1方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」構成となすことにより当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないものである。

(4)まとめ
以上のとおりであるから、本件補正後の請求項20の記載は、特許法第36条第6項第1号及び同条第6項第2号に規定する要件を満たさないものであり、また、特許法第29条第2項の規定により特許を受けることができないものであって、本件補正発明は、特許出願の際独立して特許を受けることができないものである。

4 本件補正についてのむすび
上記3での検討によれば、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するものであるから、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 進歩性について
1 本願発明
本件補正は上記第2のとおり却下されたので、本願の請求項に係る発明は、平成26年2月26日付け手続補正書により補正された特許請求の範囲の請求項1?37に記載された事項によって特定されるものであるところ、その請求項20に係る発明(以下「本件発明」という。)は、上記第2、[理由]1において、補正前のものとして示したとおりのものである。

2 刊行物の記載及び引用発明
上記第2、[理由]3(3)アのとおりである。

3.対比・判断
本件発明と引用発明とを対比すると、上記第2、[理由]3(3)イ(ア)の検討を踏まえれば、一致点と相違点は、以下のとおりである。

(1)[一致点]
「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第1層を形成する段階と、
前記第1層上にデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングし、前記センター部分で第1方向に沿って相互平行に延びて前記第1方向に垂直な第2方向で第1間隔を挟んで互に離隔されており、前記第2方向で第1幅を各々有し、複数の第1マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第1方向で前記第1幅より広い第2幅を有する複数の第2マスクパターンを含むマスクパターンを形成する段階と、
前記複数の第1マスクパターンの両側壁を覆う複数の第1スペーサと、前記複数の第2マスクパターンの側壁を覆う複数の第2スペーサとを含むスペーサを形成する段階と、
前記第1マスクパターンを除去する段階と、
前記複数の第2マスクパターン、前記複数の第1スペーサ、及び前記複数の第2スペーサをエッチングマスクとして利用し、前記素子領域で前記第1層をエッチングする段階と、を含む、
半導体素子のパターン形成方法。」

(2)[相違点]
本件発明の「第1マスクパターン」は、「前記エッジ部分に対面する第1マスク端部を各々有する」のに対して、引用発明の「パターン形状」は、このような特定がなされない点(以下「相違点2」という。)。

(3)上記相違点2について検討する。
引用発明の「パターン形状」は、「ラインアンドスペースを有」するものであるところ、当該ラインは当然に端部を有し、かつ、当該ラインの端部は、「半導体基板10」のセンター部分及びエッジ部分のいずれかの場所に位置するものであることは本願優先日当時周知の事項である。
そして、その当該ラインの端部を、「半導体基板10」の「エッジ部分」に対面する構成とすることにより、本件発明に係る上記相違点2に係る構成となすことは、当業者が容易になし得たことである。

4 むすび
以上のとおり、本件発明は、引用発明及び周知の事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができないものである。

よって、結論のとおり審決する。
 
審理終結日 2015-12-21 
結審通知日 2016-01-04 
審決日 2016-01-15 
出願番号 特願2009-293033(P2009-293033)
審決分類 P 1 8・ 537- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 渡戸 正義秋田 将行  
特許庁審判長 森林 克郎
特許庁審判官 土屋 知久
松川 直樹
発明の名称 半導体素子及び半導体素子のパターン形成方法  
代理人 木内 敬二  
代理人 崔 允辰  
代理人 実広 信哉  
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