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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
審判 査定不服 5項独立特許用件 取り消して特許、登録 G06F
管理番号 1316168
審判番号 不服2015-11386  
総通号数 200 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-08-26 
種別 拒絶査定不服の審決 
審判請求日 2015-06-17 
確定日 2016-07-12 
事件の表示 特願2007-317161「タイミング制御回路および半導体記憶装置」拒絶査定不服審判事件〔平成21年 6月25日出願公開、特開2009-140322、請求項の数(24)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成19年12月7日の出願であって、平成27年2月10日付けで拒絶査定がされ、これに対し、同年6月17日に拒絶査定不服審判が請求され、同時に手続補正がされたものである。

第2 平成27年6月17日付けの手続補正(以下、「本件補正」という。)の適否
1.補正の内容
本件補正は、特許請求の範囲の請求項14を、
「 【請求項14】
活性化信号と周期T1を有するクロック信号とを入力し、タイミング信号を出力する方法であって、
mを否負の整数、tdaをアナログ遅延回路による遅延量としたときに、前記活性化信号が入力されたときの前記クロック信号のエッジを基準とし、遅延時間が、m・T1+tdaの前記タイミング信号を出力し、
前記タイミング信号は、直後に立ち下がりエッジが続く少なくとも一つの立ち上がりエッジを有し、これにより前記周期T1内において前記クロック信号のパルスの幅と実質的に等しいパルスが定義されることを特徴とするタイミング制御方法。」
とする補正事項(以下、「補正事項1」という。)を含んでいる。

2.補正の適否
本件補正の補正事項1は、請求項1に記載した発明を特定するために必要な事項である「タイミング信号」について、「前記タイミング信号は、直後に立ち下がりエッジが続く少なくとも一つの立ち上がりエッジを有し、これにより前記周期T1内において前記クロック信号のパルスの幅と実質的に等しいパルスが定義される」との限定を付加するものであって、補正前の請求項14に記載された発明と補正後の請求項14に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。
また、特許法第17条の2第3項、第4項に違反するところはない。
そこで、本件補正後の前記請求項14に記載された発明(以下、「補正発明」という。)が特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について以下に検討する。

(1)刊行物の記載事項、引用発明
原査定の拒絶の理由に引用された特開2002-343081号公報(以下、「刊行物1」という。)には、次の記載がある(下線は、本審決において着目した箇所を示す。)。
「【0041】図3は、このSDRAMのデータの読出/書込制御に関連する部分の構成を示すブロック図である。図3において、このSDRAMは、クロックバッファ1に含まれる入力バッファ20と、制御信号バッファ2に含まれる入力バッファ21?23およびラッチ回路26?28と、IOバッファ10に含まれる入力バッファ24、出力バッファ25およびラッチ回路29,30と、制御回路5に含まれるコマンドデコーダ31、行系制御信号発生回路32、列系制御信号発生回路33、遅延回路34、ラッチ回路35、パルス発生回路36、シフトレジスタ37および出力系制御信号発生回路38とを備える。
【0042】入力バッファ20は、外部クロック信号CLKに従って内部クロック信号intCKを生成し、その内部クロック信号intCKをラッチ回路26?30、パルス発生回路36およびシフトレジスタ37に与える。
【0043】入力バッファ21?23は、それぞれ外部制御信号/RAS,/CAS,/WEをラッチ回路26?28に与える。ラッチ回路26?28は、それぞれ内部クロック信号intCKの立上がりエッジに応答して外部制御信号/RAS,/CAS、/WEをラッチし、内部制御信号intR,intC,intWを生成してコマンドデコーダ31に与える。
【0044】入力バッファ24は、外部データ信号DIをラッチ回路29に与える。ラッチ回路29は、内部クロック信号intCKの立上がりエッジに応答して外部データ信号DIをラッチし、内部データ信号DI′を生成してデータバスDBに与える。ラッチ回路30は、内部クロック信号intCKの立上がりエッジに応答してデータバスDBからの内部データ信号DO′をラッチして出力バッファ25に与える。出力バッファ25は、信号OEMが活性化レベルの「H」レベルにされたことに応じて、ラッチ回路30からのデータ信号DOを外部に出力する。
【0045】コマンドデコーダ31は、内部制御信号intR,intC,intWの論理レベルの組合せに従って、行系活性化信号ACTおよび列系活性化信号READ,WRITEを生成する。行系制御信号発生回路32は、信号ACT,READ,WRITEに従って行アドレスラッチ信号RAL、ワード線トリガ信号φWL、ビット線イコライズ信号BLEQ、ビット線インターラプト信号BLI、センスアンプ活性化信号SEなどを生成し、行系の動作を制御する。
【0046】遅延回路34は、信号ACTを予め定められた遅延時間Td(たとえば12ns)だけ遅延させて信号ACTDを生成し、その信号ACTDをラッチ回路35に与える。遅延時間Tdは、信号ACTが活性化レベルの「H」レベルにされてから行系回路の動作が完了するまでに必要十分な時間に設定される。
【0047】パルス発生回路36は、内部クロック信号intCKの立上がりエッジおよび立下がりエッジに応答して信号HCKをパルス的に「H」レベルにする。信号HCKは、内部クロック信号intCKの2倍の周波数を有するクロック信号となる。ラッチ回路35は、信号HCKの立上がりエッジに応答して遅延回路34からの信号ACTDのレベルをラッチし、列デコーダ活性化信号CDEを生成して列系制御信号発生回路33およびシフトレジスタ37に与える。
【0048】列系制御信号発生回路33は、信号CDE,READ,WRITE,HCKに従って、列アドレスラッチ信号CAL、データ入力ラッチ信号DIL、列選択線活性化信号φCSL、IO切換信号IOSW、IOイコライズ信号IOEQ、プリアンプ活性化信号PAE、ライトドライバ活性化信号WDEなどを生成し、列系の動作を制御する。
【0049】シフトレジスタ37は、内部クロック信号intCKの各立上がりエッジに応答して信号CDEのレベルを取り込み、その次の立上がりエッジに応答して前回取り込んだ信号CDEのレベルを出力する。シフトレジスタ37の出力信号は、データバス活性化信号DBEとなる。出力系制御信号発生回路38は、信号DBE,READに従って信号OEMを生成し、その信号OEMを出力バッファ25に与える。
【0050】図4は、クロック信号CLKの周期TCLKが比較的短い場合(たとえばTCLK=8ns)におけるSDRAMの読出制御を示すタイムチャートである。図4において、クロック信号CLKのある立上がりエッジ(時刻t0)に同期してアクティブコマンド(/RAS=L,/CAS=H,/WE=H)が入力されると、内部制御信号intR,intC,intWがそれぞれ「H」レベル,「L」レベル,「L」レベルになり、これに応じて信号ACTが「H」レベルに立上げられる。
【0051】信号ACTが「H」レベルに立上げられると、ビット線対BL,/BLのイコライズが停止され、行アドレス信号RA0,RAiで指定されたワード線WLが「H」レベルに立上げられ、センスアンプ15が活性化される。
【0052】信号ACTが「H」レベルに立上げられてから遅延回路34の遅延時間Td(12ns)が経過すると信号ACTDが「H」レベルに立上げられ、その直後における信号HCKの立上がりエッジ(信号ACTが「H」レベルに立上げられてからクロック信号CLKの4つ目のエッジ;時刻t2)に応答して信号ACTDのレベルがラッチされ、信号CDEが「H」レベルに立上げられる。
【0053】また、アクティブコマンドの入力から2クロックサイクル後におけるクロック信号CLKの立上がりエッジ(時刻t2)に同期してリードコマンド(/RAS=H,/CAS=L,/WE=H)が入力されると、内部制御信号intR,intC,intWがそれぞれ「L」レベル,「H」レベル,「L」レベルになり、これに応じて信号READが「H」レベルに立上げられる。
【0054】信号CDE,READがともに「H」レベルになると、列アドレス信号CA0?CAiで指定された所定数(たとえば2つ)の列選択線CSLが1クロックサイクルずつ順次「H」レベルに立上げられる。2つ目以降の列選択線CSLの列アドレス信号は、1つ目の列選択線CSLの列アドレス信号CA0?CAiに基づいてSDRAM内部で生成される。また、信号CDEが「H」レベルに立上げられてからクロック信号CLKの2回目の立上がりエッジ(時刻t4)に応答して信号DBEが「H」レベルに立上げられ、これに応じて所定数の読出データ信号DOがクロック信号CLKに同期して順次出力される。
【0055】アクティブコマンドの入力からクロック信号CLKの6回目の立上がりエッジに同期してプリチャージコマンド(/RAS=L,/CAS=H,/WE=L)が入力されると、内部制御信号intR,intC,intWがそれぞれ「H」レベル,「L」レベル,「H」レベルとなり、これに応じて信号ACTが「L」レベルに立下げられる。
【0056】信号ACTが「L」レベルに立下げられると、ワード線WLが「L」レベルに立下げられ、センスアンプ15が非活性化され、ビット線対BL,/BLのイコライズが開始され、列選択線CSLが「L」レベルにされて読出動作が終了する。
【0057】図5は、クロック信号CLKの周期TCLKが比較的長い場合(たとえばTCLK=12ns)におけるSDRAMの読出動作を示すタイムチャートである。図5において、クロック信号CLKのある立上がりエッジ(時刻t10)に同期してアクティブコマンドが入力され、信号ACTが「H」レベルに立上げられる。信号ACTが「H」レベルに立上げられると、ビット線対BL,/BLのイコライズが停止され、ワード線WLが「H」レベルに立上げられ、センスアンプ15が活性化される。
【0058】信号ACTが「H」レベルに立上げられてから遅延回路34の遅延時間Tdが経過すると信号ACTDが「H」レベルに立上げられ、その直後における信号HCKの立上がりエッジ(信号ACTが「H」レベルに立上げられてからクロック信号CLKの3つ目のエッジ)に応答して信号ACTDのレベルがラッチされ、信号CDEが「H」レベルに立上げられる。
【0059】また、アクティブコマンドの入力から1クロックサイクル後におけるクロック信号CLKの立上がりエッジ(時刻t11)に同期してリードコマンドが入力され、信号READが「H」レベルに立上げられる。信号CDE,READがともに「H」レベルになると、列アドレス信号CA0?CAiで指定された所定数の列選択線CSLが1クロックサイクルずつ順次「H」レベルに立上げられる。また、信号CDEが「H」レベルに立上げられてからクロック信号CLKの2回目の立上がりエッジ(時刻t13)に応答して信号DBEが「H」レベルに立上げられ、これに応じて所定数の読出データ信号DOがクロック信号CLKに同期して順次出力される。」

そして、上記記載を関連図面と技術常識に照らし、図3に示される「遅延回路34」、「ラッチ回路35」、「パルス発生回路36」からなる回路部分により実行される「列デコーダ活性化信号CDE」を出力する方法に着目すると、次のことがいえる。

ア.上記「列デコーダ活性化信号CDE」を出力する方法は、「行系活性化信号ACTと、内部クロック信号intCKとを入力し、列デコーダ活性化信号CDEを出力する方法」といえる。
イ.上記「遅延回路34」は、「行系活性化信号ACTを予め定められた遅延時間Tdだけ遅延させて信号ACTDを生成」するように動作するものである。
ウ.上記「ラッチ回路35」は、上記「内部クロック信号intCK」が変化するごとに上記「信号ACTD」をラッチし、上記「列デコーダ活性化信号CDE」として出力するように動作するものである。

以上を踏まえると、刊行物には、次の発明(以下、「引用発明」という。)が記載されているといえる。
「行系活性化信号ACTと、内部クロック信号intCKとを入力し、列デコーダ活性化信号CDEを出力する方法であって、
遅延回路34により前記行系活性化信号ACTを遅延時間Tdだけ遅延させて信号ACTDを生成し、ラッチ回路35により前記信号ACTDを前記内部クロック信号intCKが変化するごとにラッチし、前記列デコーダ活性化信号CDEとして出力する方法。」

(2)対比
補正発明と引用発明を対比すると、引用発明の「行系活性化信号ACT」、「内部クロック信号intCK」、「列デコーダ活性化信号CDE」は、それぞれ、補正発明の「活性化信号」、「周期T1を有するクロック信号」、「タイミング信号」に相当し、引用発明の「列デコーダ活性化信号CDEを出力する方法」は、補正発明と同様に「タイミング制御方法」ともいい得る。
したがって、補正発明と引用発明の間には、次の一致点、相違点があるといえる。
(一致点)
「活性化信号と周期T1を有するクロック信号とを入力し、タイミング信号を出力するタイミング制御方法。」である点。

(相違点)
補正発明の「タイミング制御方法」は、
「mを否負の整数、tdaをアナログ遅延回路による遅延量としたときに、前記活性化信号が入力されたときの前記クロック信号のエッジを基準とし、遅延時間が、m・T1+tdaの前記タイミング信号を出力し、
前記タイミング信号は、直後に立ち下がりエッジが続く少なくとも一つの立ち上がりエッジを有し、これにより前記周期T1内において前記クロック信号のパルスの幅と実質的に等しいパルスが定義される」
という構成を有するのに対し、引用発明の「方法」は、そのような構成を有するものではない点。

(3)判断
当審は、引用発明において上記相違点に係る補正発明の構成を採用することは、当業者が容易に想到し得たこととはいえないと判断する。理由は次のとおりである。

ア.原査定で引用した特開2004-147039号公報(以下、「刊行物2」という。)の【0040】?【0043】、【図2】?【図4】の記載に着目すると、そこに示される「クロック調整部15」は、「入力クロックHS2CKを、「周期T(入力クロックHS2CKの周期の1/4)の第1の整数倍+遅延時間Δ(0.1ナノ秒?数ナノ秒程度の時間)の第2の整数倍」の時間だけ遅延させたクロック」を出力するものということができ、その「第1の整数倍」、「周期T」、「遅延時間Δの第2の整数倍」を、補正発明の「m」、「T1」、「tda」にそれぞれ対応させれば、刊行物2には、上記相違点に係る補正発明の「mを否負の整数、tdaをアナログ遅延回路による遅延量としたときに、前記活性化信号が入力されたときの前記クロック信号のエッジを基準とし、遅延時間が、m・T1+tdaの前記タイミング信号を出力」という構成と、「mを否負の整数、tdaをアナログ遅延回路による遅延量としたときに、入力信号のエッジを基準とし、遅延時間が、m・T1+tdaのタイミング信号を出力」の点で共通する構成が示されているということはできる。
イ.しかしながら、上記刊行物2に示される「クロック調整部15」は、刊行物2の段落【0023】、【図2】?【図4】等の記載からも明らかなように「所定の周期を有する矩形波である供給クロックの位相を変化させて同じ周期を有する矩形波である外部クロック」を生成するものであって、引用発明の「行系活性化信号ACT」のような所定の周期を有するものではない信号を遅延させるものではないから、その「クロック調整部15」が具備する構成は、引用発明において直ちに採用可能なものとはいえない。
ウ.また、その点をさておくとしても、上記刊行物1、2にも、原査定で引用されたその他の刊行物にも、「活性化信号が入力されたときの前記クロック信号のエッジ」を基準として、所定の遅延時間を有するタイミング信号を出力することは示されていないし、引用発明をそのようなものに変更すべき理由は見当たらない。
エ.したがって、原査定で引用された刊行物の記載をもっては、引用発明において上記相違点に係る補正発明の構成を採用することが容易であったとはいえない。
オ.ほかに、引用発明において上記相違点に係る補正発明の構成を採用することを容易であったというべき理由を発見しない。

以上のとおりであるから、補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたとはいえない。

ほかに、補正発明を出願の際独立して特許を受けることができないものと言うべき理由は見当たらない。

よって、本件補正の補正事項1は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合する。

本件補正のその余の補正事項についても、特許法第17条の2第3項ないし第6項に違反するところはない。

第3 本願発明
本件補正は上記のとおり、特許法第17条の2第3項ないし第6項の規定に適合するから、本願の請求項1-24に係る発明は、本件補正により補正された特許請求の範囲の請求項1?24に記載された事項により特定されるとおりのものである。
そして、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2016-06-28 
出願番号 特願2007-317161(P2007-317161)
審決分類 P 1 8・ 575- WY (G06F)
P 1 8・ 121- WY (G06F)
最終処分 成立  
前審関与審査官 征矢 崇  
特許庁審判長 和田 志郎
特許庁審判官 小曳 満昭
山澤 宏
発明の名称 タイミング制御回路および半導体記憶装置  
代理人 緒方 和文  
代理人 鷲頭 光宏  
代理人 黒瀬 泰之  
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