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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1316787
審判番号 不服2015-3002  
総通号数 200 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-08-26 
種別 拒絶査定不服の審決 
審判請求日 2015-02-17 
確定日 2016-07-15 
事件の表示 特願2012-537156「半導体素子」拒絶査定不服審判事件〔平成23年 5月 5日国際公開,WO2011/053880,平成25年 3月14日国内公表,特表2013-509729〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,2010年(平成22年)10月29日(パリ条約による優先権主張 外国庁受理2009年10月30日,米国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成24年 4月23日 上申書
平成24年 6月18日 国際出願翻訳文・手続補正書(図面)
平成24年 9月14日 手続補正書(図面)
平成24年 9月14日 却下理由通知書
(平成24年6月18日付手続補正書)
平成25年 1月22日 手続却下の処分
(平成24年6月18日付手続補正書)
平成25年 5月29日 審査請求・上申書
平成25年 9月 2日 手続補正書(審査請求書)
平成26年 3月12日 拒絶理由通知
平成26年 8月27日 意見書・手続補正書
平成26年10月10日 拒絶査定
平成27年 2月17日 審判請求・手続補正書
平成27年 3月25日 手続補正書(審判請求書)
平成27年 3月27日 手続補正書
(審判請求書「請求の理由」を補正。)

第2 補正の却下の決定
[補正却下の決定の結論]
平成27年2月17日付けの手続補正(以下「本件補正」という。)を却下する。
[理由]
1 本件補正の内容
本件補正は,特許請求の範囲を補正するものであって,本件補正前の特許請求の範囲の記載は,本件補正の前後で以下のとおりである。
・補正前
「【請求項1】
半導体素子であって,
導電性サブストレートと,
ドレインコンタクトであって,前記サブストレートは,介在層によって前記ドレインコンタクトから分離される,ドレインコンタクトと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって,前記ゲートトレンチのそれぞれは第一のフィラー材料によって充填されている,複数のゲートトレンチと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって,前記ソースコンタクトトレンチのそれぞれは,前記第1のフィラー材料とは異なる第2のフィラー材料によって充填されている,複数のソースコンタクトトレンチと,
前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって,前記フィードスルートレンチのそれぞれは前記第2のフィラー材料によって充填されており,かつ,前記ドレインコンタクトに連結されており,前記複数のフィードスルートレンチは,前記ドレインコンタクトの下方において互いに隣接している,フィードスルートレンチと,
を含む,半導体素子。
【請求項2】
前記第1のフィラー材料はポリシリコンを含み,前記第2のフィラー材料はタングステンを含む,請求項2に記載の半導体素子。
【請求項3】
前記フィードスルートレンチのそれぞれは,前記第2のフィラー材料を前記介在層から分離させるコンフォーマルコーティングによってライニングされる,請求項1または2に記載の半導体素子。
【請求項4】
前記コンフォーマルコーティングは,チタンおよび窒化チタンからなる群から選択された材料を含む,請求項3に記載の半導体素子。
【請求項5】
前記コンフォーマルコーティングは,厚さが約60ナノメータ(600オングストローム)のチタンと,厚さが約20ナノメータ(200オングストローム)の窒化チタンとを含む,請求項3または4に記載の半導体素子。
【請求項6】
前記素子はフリップチップを含み,前記フリップチップの表面上には,複数の半田ボールが形成され,前記ドレインコンタクトは,前記半田ボールのうち少なくとも1つに連結される,請求項1から5のいずれか1項に記載の半導体素子。
【請求項7】
前記フィードスルートレンチは,前記素子のドレイン領域内の前記ドレインコンタクトの下方に非均一にアレイ状に配置され,前記複数のフィードスルートレンチは,前記素子のソース領域に向かって集中的に配置される,請求項1から6のいずれか1項に記載の半導体素子。
【請求項8】
前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ8.7ミクロンであり,幅はおよそ0.9ミクロンであり,ピッチはおよそ1.7ミクロンである,請求項1から7のいずれか1項に記載の半導体素子。
【請求項9】
フリップチップ半導体素子であって,
前記素子の第1の表面上のドレインコンタクトに連結された半田ボールを含む複数の半田ボールと,
前記素子の第2の表面上の第1の金属層であって,前記第2の表面は前記第1の表面と反対側の表面である,第1の金属層と,
前記第1の金属層に隣接するサブストレートであって,前記サブストレートは,介在層によって前記ドレインコンタクトから分離される,サブストレートと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって,前記ゲートトレンチのそれぞれは第1のフィラー材料によって充填されている,複数のゲートトレンチと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって,前記ソースコンタクトトレンチのそれぞれは,前記第1のフィラー材料とは異なる第2のフィラー材料によって充填されている,複数のソースコンタクトトレンチと,
前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって,前記フィードスルートレンチのそれぞれは前記第2のフィラー材料によって充填されており,かつ,前記ドレインコンタクトに連結されており,前記フィードスルートレンチは,前記介在層を通じて前記サブストレート内へと延び,前記複数のフィードスルートレンチは,前記ドレインコンタクトの下方において互いに隣接しており,動作工程において,前記素子は回路を含み,前記回路は,ソースコンタクトから前記介在層,前記サブストレートおよび前記フィードスルートレンチを通じて前記ドレインコンタクトへと延びる,フィードスルートレンチと,
を含む,半導体素子。
【請求項10】
前記第1のフィラー材料はポリシリコンを含み,前記第2のフィラー材料はタングステンを含む,請求項9に記載の半導体素子。
【請求項11】
前記ソースコンタクトトレンチおよび前記フィードスルートレンチそれぞれは,前記第2のフィラー材料を前記介在層から分離させるコンフォーマルコーティングによってライニングされる,請求項9または10に記載の半導体素子。
【請求項12】
前記コンフォーマルコーティングは,チタンおよび窒化チタンからなる群から選択された材料を含む,請求項9から11のいずれか1項に記載の半導体素子。
【請求項13】
前記フィードスルートレンチは,前記ドレインコンタクトおよび前記サブストレートの間の前記ドレインコンタクトの下方において,非均一に分布されており,前記ソースコンタクトに向かって前記フィードスルートレンチの密度が高くなる,請求項9から12のいずれか1項に記載の半導体素子。
【請求項14】
フリップチップを作製する方法であって,
構造のエピタキシャル層の表面内に複数のゲートトレンチを形成する工程であって,前記ゲートトレンチは,前記エピタキシャル層の中に部分的に延びるが前記エピタキシャル層を完全には貫通せず,複数のソーストレンチも前記エピタキシャル層の前記表面内に形成され,前記ソーストレンチは,前記エピタキシャル層の中に部分的に延びるが前記エピタキシャル層を完全には貫通しない,工程と,
前記表面内に複数のフィードスルートレンチを形成する工程であって,前記フィードスルートレンチは,前記エピタキシャル層を完全に貫通してサブストレート内へと延びて,前記エピタキシャル層の第2の表面に隣接する,工程と,
第1のフィラー材料を前記ゲートトレンチ中に堆積させ,第2のフィラー材料を前記ソーストレンチおよび前記フィードスルートレンチ双方の内部に堆積させる工程であって,前記第2のフィラー材料は前記第1のフィラー材料と異なり,その後前記ソーストレンチはソースコンタクトとして用いられる第1の半田ボールへと電気的に連結され,前記複数のフィードスルートレンチはドレインコンタクトの下方で互いに隣接しており,その後前記フィードスルートレンチは前記ドレインコンタクトとして用いられる第2の半田ボールへと電気的に連結される,工程と,
を含む,方法。
【請求項15】
前記第1のフィラー材料はポリシリコンを含み,前記第2のフィラー材料はタングステンを含む,請求項14に記載の方法。
【請求項16】
前記ゲートトレンチおよび前記フィードスルートレンチが形成された後であって,前記第2のフィラー材料が堆積される前に,実行される,同一のプロセス工程において,前記ソーストレンチをライニングしかつ前記フィードスルートレンチをライニングするコンフォーマルコーティングを堆積させる工程をさらに含む,請求項14または15に記載の方法。
【請求項17】
前記コンフォーマルコーティングは,チタンおよび窒化チタンからなる群から選択された材料を含む,請求項14から16のいずれか1項に記載の方法。
【請求項18】
前記フィードスルートレンチは,前記ドレインコンタクトの下方の前記ドレイン領域内おいて非均一に分布されており,前記フィードスルートレンチは,前記フリップチップのソース領域に向かって集中的に配置される,請求項14から17のいずれか1項に記載の方法。」
・補正後
「【請求項1】
半導体素子であって,
導電性サブストレートと,
ドレインコンタクトであって,前記サブストレートは,介在層によって前記ドレインコンタクトから分離される,ドレインコンタクトと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって,前記ゲートトレンチのそれぞれは第一のフィラー材料によって充填されている,複数のゲートトレンチと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって,前記ソースコンタクトトレンチのそれぞれは,前記第1のフィラー材料とは異なる第2のフィラー材料によって充填されている,複数のソースコンタクトトレンチと,
前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって,前記フィードスルートレンチのそれぞれは前記第2のフィラー材料によって充填されており,かつ,前記ドレインコンタクトに連結されており,前記複数のフィードスルートレンチは,前記ドレインコンタクトの下方において互いに隣接している,フィードスルートレンチと,
を含む,半導体素子。
【請求項2】
前記第1のフィラー材料はポリシリコンを含み,前記第2のフィラー材料はタングステンを含む,請求項2に記載の半導体素子。
【請求項3】
前記フィードスルートレンチのそれぞれは,前記第2のフィラー材料を前記介在層から分離させるコンフォーマルコーティングによってライニングされる,請求項1または2に記載の半導体素子。
【請求項4】
前記コンフォーマルコーティングは,チタンおよび窒化チタンからなる群から選択された材料を含む,請求項3に記載の半導体素子。
【請求項5】
前記コンフォーマルコーティングは,厚さが約60ナノメータ(600オングストローム)のチタンと,厚さが約20ナノメータ(200オングストローム)の窒化チタンとを含む,請求項3または4に記載の半導体素子。
【請求項6】
前記素子はフリップチップを含み,前記フリップチップの表面上には,複数の半田ボールが形成され,前記ドレインコンタクトは,前記半田ボールのうち少なくとも1つに連結される,請求項1から5のいずれか1項に記載の半導体素子。
【請求項7】
前記フィードスルートレンチは,前記素子のドレイン領域内の前記ドレインコンタクトの下方に非均一にアレイ状に配置され,前記複数のフィードスルートレンチは,前記素子のソース領域に向かって集中的に配置される,請求項1から6のいずれか1項に記載の半導体素子。
【請求項8】
前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ8.7ミクロンであり,最深点における深さはおよそ9.3ミクロンであり,幅はおよそ0.9ミクロンであり,ピッチはおよそ1.7ミクロンである,請求項1から7のいずれか1項に記載の半導体素子。
【請求項9】
フリップチップ半導体素子であって,
前記素子の第1の表面上のドレインコンタクトに連結された半田ボールを含む複数の半田ボールと,
前記素子の第2の表面上の第1の金属層であって,前記第2の表面は前記第1の表面と反対側の表面である,第1の金属層と,
前記第1の金属層に隣接するサブストレートであって,前記サブストレートは,介在層によって前記ドレインコンタクトから分離される,サブストレートと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって,前記ゲートトレンチのそれぞれは第1のフィラー材料によって充填されている,複数のゲートトレンチと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって,前記ソースコンタクトトレンチのそれぞれは,前記第1のフィラー材料とは異なる第2のフィラー材料によって充填されている,複数のソースコンタクトトレンチと,
前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって,前記フィードスルートレンチのそれぞれは前記第2のフィラー材料によって充填されており,かつ,前記ドレインコンタクトに連結されており,前記フィードスルートレンチは,前記介在層を通じて前記サブストレート内へと延び,前記複数のフィードスルートレンチは,前記ドレインコンタクトの下方において互いに隣接しており,動作工程において,前記素子は回路を含み,前記回路は,ソースコンタクトから前記介在層,前記サブストレートおよび前記フィードスルートレンチを通じて前記ドレインコンタクトへと延びる,フィードスルートレンチと,
を含む,半導体素子。
【請求項10】
前記第1のフィラー材料はポリシリコンを含み,前記第2のフィラー材料はタングステンを含む,請求項9に記載の半導体素子。
【請求項11】
前記ソースコンタクトトレンチおよび前記フィードスルートレンチそれぞれは,前記第2のフィラー材料を前記介在層から分離させるコンフォーマルコーティングによってライニングされる,請求項9または10に記載の半導体素子。
【請求項12】
前記コンフォーマルコーティングは,チタンおよび窒化チタンからなる群から選択された材料を含む,請求項9から11のいずれか1項に記載の半導体素子。
【請求項13】
前記フィードスルートレンチは,前記ドレインコンタクトおよび前記サブストレートの間の前記ドレインコンタクトの下方において,非均一に分布されており,前記ソースコンタクトに向かって前記フィードスルートレンチの密度が高くなる,請求項9から12のいずれか1項に記載の半導体素子。
【請求項14】
フリップチップを作製する方法であって,
構造のエピタキシャル層の表面内に複数のゲートトレンチを形成する工程であって,前記ゲートトレンチは,前記エピタキシャル層の中に部分的に延びるが前記エピタキシャル層を完全には貫通せず,複数のソーストレンチも前記エピタキシャル層の前記表面内に形成され,前記ソーストレンチは,前記エピタキシャル層の中に部分的に延びるが前記エピタキシャル層を完全には貫通しない,工程と,
前記表面内に複数のフィードスルートレンチを形成する工程であって,前記フィードスルートレンチは,前記エピタキシャル層を完全に貫通してサブストレート内へと延びて,前記エピタキシャル層の第2の表面に隣接する,工程と,
第1のフィラー材料を前記ゲートトレンチ中に堆積させ,第2のフィラー材料を前記ソーストレンチおよび前記フィードスルートレンチ双方の内部に堆積させる工程であって,前記第2のフィラー材料は前記第1のフィラー材料と異なり,その後前記ソーストレンチはソースコンタクトとして用いられる第1の半田ボールへと電気的に連結され,前記複数のフィードスルートレンチはドレインコンタクトの下方で互いに隣接しており,その後前記フィードスルートレンチは前記ドレインコンタクトとして用いられる第2の半田ボールへと電気的に連結される,工程と,
を含む,方法。
【請求項15】
前記第1のフィラー材料はポリシリコンを含み,前記第2のフィラー材料はタングステンを含む,請求項14に記載の方法。
【請求項16】
前記ゲートトレンチおよび前記フィードスルートレンチが形成された後であって,前記第2のフィラー材料が堆積される前に,実行される,同一のプロセス工程において,前記ソーストレンチをライニングしかつ前記フィードスルートレンチをライニングするコンフォーマルコーティングを堆積させる工程をさらに含む,請求項14または15に記載の方法。
【請求項17】
前記コンフォーマルコーティングは,チタンおよび窒化チタンからなる群から選択された材料を含む,請求項14から16のいずれか1項に記載の方法。
【請求項18】
前記フィードスルートレンチは,前記ドレインコンタクトの下方の前記ドレイン領域内において非均一に分布されており,前記フィードスルートレンチは,前記フリップチップのソース領域に向かって集中的に配置される,請求項14から17のいずれか1項に記載の方法。」

2 補正事項の整理
本件補正による,本件補正前の特許請求の範囲についての補正を整理すると次のとおりとなる。(当審注.下線は補正箇所を示し,当審で付加したもの。)
・補正事項1
本件補正前の請求項8の「前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ8.7ミクロンであり,幅はおよそ0.9ミクロンであり,ピッチはおよそ1.7ミクロンである,」を,「前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ8.7ミクロンであり,最深点における深さはおよそ9.3ミクロンであり,幅はおよそ0.9ミクロンであり,ピッチはおよそ1.7ミクロンである,」と補正すること。

3 補正の適否について
本願の願書に最初に添付した明細書の段落【0024】の記載から,補正事項1は本願の願書に最初に添付した明細書,特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので,補正事項1は,特許法第17条の2第3項の規定に適合する。
そして,補正事項1において,本件補正前の請求項8における「前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ8.7ミクロンであり,」を,「前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ8.7ミクロンであり,最深点における深さはおよそ9.3ミクロンであり,」とする補正は,「複数のフィードスルートレンチ」のそれぞれのトレンチの深さを限定するもので,本件補正前の請求項8に記載された発明特定事項を限定的に減縮するものであるから,特許法第17条の2第4項の規定に適合することは明らかであり,また,同法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

4 独立特許要件についての検討
(1)検討の前提
上記3で検討したとおり,本件補正における,本件補正前の請求項8についての補正事項1は,特許法第17条の2第5項第2号に掲げる,特許請求の範囲の減縮を目的とする補正を含むから,本件補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき,更に検討する。

(2)本願補正発明
本件補正後の請求項1において,「前記ゲートトレンチのそれぞれは第一のフィラー材料によって充填されている,」との記載は,「前記ゲートトレンチのそれぞれは第1のフィラー材料によって充填されている,」の誤記(当審注.下線は誤記の箇所を示すもので,当審で付した。)と認められるので,本件補正後の請求項1に係る発明(以下「本願補正発明」という。)は,次のとおりのものと認める。
「【請求項1】
半導体素子であって,
導電性サブストレートと,
ドレインコンタクトであって,前記サブストレートは,介在層によって前記ドレインコンタクトから分離される,ドレインコンタクトと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって,前記ゲートトレンチのそれぞれは第1のフィラー材料によって充填されている,複数のゲートトレンチと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって,前記ソースコンタクトトレンチのそれぞれは,前記第1のフィラー材料とは異なる第2のフィラー材料によって充填されている,複数のソースコンタクトトレンチと,
前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって,前記フィードスルートレンチのそれぞれは前記第2のフィラー材料によって充填されており,かつ,前記ドレインコンタクトに連結されており,前記複数のフィードスルートレンチは,前記ドレインコンタクトの下方において互いに隣接している,フィードスルートレンチと,
を含む,半導体素子。」

(3)引用文献の記載と引用発明
ア 引用文献
原査定の拒絶の理由に引用された,本願の優先権主張の日(以下「本願優先日」という。)前に日本国内において頒布された刊行物である,特表2004-502293号公報(以下「引用文献」という。)には,図面とともに,次の記載がある。(当審注.下線は当審において付加した。以下同じ。)
(ア)「【0012】
(好ましい実施形態の詳細な説明)
図1乃至図6は,本発明の半導体デバイスの第1の実施形態を示す図である。この第1の実施形態は,フリップチップパワーMOSFETの形態であって,全ての電極を1つの平面内に有し,コンタクトバンプを有することで,支持体構造,たとえばプリント回路基板のトレースまたはその他の導体へのコンタクトが可能である。記載すべきデバイスは,他のどんなタイプのデバイスでも良く,たとえばP/Nまたはショットキーダイオード,IGBT,サイリスタ,複数の部品を有する集積回路ダイなどである。また,図1乃至図6のデバイスは,Pチャネルデバイスを示している。伝導型を反対にしてNチャネルデバイスを作製することができる。また,図1乃至図6のデバイスは,トレンチ型のデバイスとして示しているが,後述するようにプレーナセルラまたはストライプ構造であっても良い。
・・・
【0015】
図4及び図6は,図1および図3のデバイスに対するトレンチ型パワーMOSFET形状を示す図である。すなわち,Pチャネルデバイスの場合には,P^(+)シリコン基板50を使用し,低濃度P型の接合収容層(junction receiving layer)51を,P^(+)基板50上にエピタキシャル成長させる。次に,N型ベースまたはチャネル拡散層(diffusion)52(図4および図5)を形成する。
【0016】
その後,従来技術を用いて,隔離されたメサ領域を形成する複数の平行なトレンチ60,61(図4),または交差するトレンチのアレイを形成し,次に,薄い絶縁層たとえば二酸化ケイ素を,各トレンチ60?61の壁に成長させる(それぞれ,ゲート絶縁層70?71として示す)。次に,導電性ポリシリコンゲート75を,各トレンチ内部のゲート酸化層上に堆積させた後,エッチング除去して,ポリシリコンをトレンチ,ゲートバス,およびパッド領域内にのみ残す。その後,TEOS層80を堆積させてパターニングし,絶縁キャップ76および77(TEOSでも良い)を,トレンチ60および61内部のポリシリコン75の最上部上に残す(図4)。
【0017】
P^(+)ソース拡散層53を,N拡散層52の最上部に形成して,層52および53を通してエッチングする。次に,コンタクト開口部81および82(図4)を,P^(+)ソース層53を貫通してチャネル層52内までエッチングした後,N^(+)コンタクト拡散層を開口部81および82の底部に形成する。次に,誘電体材料を横方向にエッチングして,ダイ表面上のソース領域の部分をコンタクト用に露出させる。次に,連続アルミニウム層をデバイス表面上に堆積させて,アルミニウムをP^(+)ソース領域53およびN型チャネル領域52にコンタクトさせる。このアルミニウム層をエッチングによって分離して,ソースコンタクト31,ドレインコンタクト32,およびゲートパッド33にする。
・・・
【0019】
図4において,ドレイン金属32は,P^(+)基板50の上方向に延びる部分とコンタクトするように示されている。これは模式的に示したものであり,実際には,表面ドレイン32からP+基板50へのコンタクトが,図7または図8に示すように形成されている。すなわち図7においては,P^(+)「シンカ」拡散層90を用いてコンタクトが形成されている。図8においては,トレンチ91がトレンチエッチングプロセス(活性領域を形成するため)の間に形成されて,金属または導電性ポリシリコン92が充填されている。
【0020】
図1乃至図8のデバイスの動作は,当業者には明らかである。すなわち,デバイスをオンにするためには,好適な電位をソースおよびドレイン電極31および32に印加し,ゲート電位をゲート75に印加することによって,ゲート酸化層70?71に隣接するN型シリコンがP型に反転する。その結果,回路として,ソース電極31から,ソース領域53を通り,反転領域を通ってP領域51,P^(+)基板50まで,そしてP^(+)基板50を横方向に通って,上方向に(領域90または92を通って)ドレイン電極31へ向かう回路が完成される。
【0021】
図1乃至図8のデバイスによって,マウントできるデバイスのサイズが最小限になる;すなわち,ダイのサイズになる。ダイそれ自体は,垂直構造,セルラートレンチ技術を用いて,RDSONが非常に低い。たとえば,デザインに110×10^(6)セル/in^(2)(17×10^(6)セル/cm^(2))以上を用いることができる。しかし標準のトレンチFETデザインとは異なり,ドレイン接続は,ダイの前面または最上部になされる。ダイの底面を背面研磨したり,またはダイの底面に金属を堆積させたりする必要は全くない。背面研磨しないことによって,P^(+)基板がより厚いため,ドレイン電流の流れに対する横方向抵抗を小さくすることができる。好ましくは,ダイ底面は粗くて未研磨で,その表面積を増加させてチップからの熱除去を助長しても良い。」
(イ)図8には,「トレンチ91」が「ドレインコンタクト32」を構成する材料で充填された構成が記載されていると認められる。
イ 引用発明
(ア)上記ア(ア)の引用文献の記載(【0016】)及び当該記載で参酌する図4より,引用文献には,「P^(+)基板50」上の「低濃度P型の接合収容層51」内に延びるが,上記「低濃度P型の接合収容層51」を完全には貫通しない複数の平行な「トレンチ60,61」それぞれに「導電性ポリシリコンゲート75」が充填された構成が記載されていると認められる。
(イ)上記ア(ア)の引用文献の記載(【0017】)及び当該記載で参酌する図4より,引用文献には,「P^(+)基板50」上の「低濃度P型の接合収容層51」に形成された「N型ベースまたはチャネル拡散層52」内に延びるが,上記「N型ベースまたはチャネル拡散層52」を完全には貫通しない「コンタクト開口部81および82」に,「ソースコンタクト31」を構成するアルミニウムが充填された構成が記載されていると認められる。
(ウ)上記ア(ア)の引用文献の記載(【0017】,【0019】及び【0020】),並びに当該記載で参酌する図4及び図8より,引用文献には,「ドレインコンタクト32」が,「P^(+)基板50」上の「低濃度P型の接合収容層51」の表面に形成された構成,上記「低濃度P型の接合収容層51」を完全に貫通して上記「P^(+)基板50」に達する「トレンチ91」に,「金属または導電性ポリシリコン92」が充填された構成,上記「トレンチ91」が上記「ドレインコンタクト32」に連結された構成がそれぞれ記載されていると認められる。
(エ)以上から,引用文献には,次の発明(以下「引用発明」という。)が記載されていると認められる。
「トレンチ型パワーMOSFETである半導体デバイスであって,
P^(+)シリコン基板50と,上記P^(+)シリコン基板50上の低濃度P型の接合収容層51とを備え,
ドレインコンタクト32が上記低濃度P型の接合収容層51の表面に形成され,
上記低濃度P型の接合収容層51内に延びるが,上記低濃度P型の接合収容層51を完全には貫通しない複数の平行なトレンチ60及び61それぞれに,導電性ポリシリコンゲート75が充填され,
上記低濃度P型の接合収容層51に形成されたN型ベースまたはチャネル拡散層52内に延びるが,上記N型ベースまたはチャネル拡散層52を完全には貫通しないコンタクト開口部81及び82に,ソースコンタクト31を構成するアルミニウムが充填され,
上記低濃度P型の接合収容層51を完全に貫通して上記P^(+)シリコン基板50に達するトレンチ91に,金属または導電性ポリシリコン92が充填され,且つ上記トレンチ91が上記ドレインコンタクト32に連結された,
半導体デバイス。」

(4)周知例の記載と周知技術
ア 周知例1
原査定の拒絶の理由に引用された,本願優先日前に日本国内において頒布された刊行物である,特開2007-184553号公報(以下「周知例1」という。)には,図面とともに,次の記載がある。
「【0015】
ここで,本発明の半導体装置について,トレンチ構造のアップドレイン型MOSトランジスタを一例として説明する。
【0016】
先ず,図1に示すように一導電型,例えばN型シリコンから成る半導体基板1上にN型エピタキシャル層2が形成され,このエピタキシャル層2の表層にP型拡散層3(チャネル領域CH)が形成されている。・・・
【0017】
また,P型拡散層3の表層から前記エピタキシャル層2の所定深さ位置にまで達するトレンチ溝4が形成されている。このトレンチ溝4内には,絶縁膜5で取り囲まれたポリシリコン膜から成る導電層が埋設され,ゲート電極(G)6が構成されている。なお,本実施形態では,例えばトレンチ溝4の深さは2μmであり,トレンチ溝4の中央部の開口径は0.4μmである。
【0018】
エピタキシャル層2の表層には,トレンチ溝4の両側壁部に前記絶縁膜5に隣接したN型のソース層7が形成されている。そして,隣り合うソース層7の間にまたがるようにP型ボディー層(BD)8が形成されている。また,各ソース層7上には,例えばアルミニウム(Al)合金膜から成るソース電極7A(S)が形成されている。
【0019】
また,エピタキシャル層2の表層から半導体基板1の裏面まで貫通するように,例えば60μm?70μmの開口径を有する貫通孔10が穿設されている。この貫通孔10内には,貫通電極構造を成すドレイン層11が構成されている。・・・
・・・
【0024】
次に,図3に示すように,貫通孔10の底部の第1金属膜18上と半導体基板1の表面上にスパッタ法を用いて,例えばTi膜等から成る第2金属膜13を形成する。・・・
・・・
【0027】
続いて,図4に示すように,CVD法を用いて貫通孔10内を含む全面に,例えばTiN膜またはWN膜またはTaN等から成るバリアメタル膜14(第3金属膜)を形成する。・・・
【0028】
そして,図5に示すように,バリアメタル膜14上にCVD法やスパッタ法等の薄膜形成法を用いてCu層から成るシード層(不図示)を形成する。シード層は,配線層15をメッキ形成するための下地電極となる導電層である。次に,シード層上に電解メッキ法を用いてCu層から成る配線層15(第4金属膜)を形成する。
・・・
【0032】
また,本発明では,不純物層から成るドレイン層59ではなく,貫通電極構造から成るドレイン層11が形成されている。そのため,従来の半導体装置に比べて低抵抗化が図れる。ここで,貫通電極の体積を広げることでより低抵抗化を図ることができる。また,複数の貫通電極を形成するものであっても良い。」
イ 周知例2
本願優先日前に日本国内において頒布された刊行物である,特開2002-353452号公報(以下「周知例2」という。)には,図面とともに,次の記載がある。
(ア)「【0004】トレンチ構造のパワーMOSFETは,半導体基板上にトレンチ構造のMOSFETセルを多数並設したものであり,U-MOSFETと称される。・・・」
(イ)「【0034】<第1の実施形態>図1は,本発明の電力用半導体素子の第1の実施形態に係るNチャネル型のU-MOSFETの一例を示す断面図である。図2は,図1のU-MOSFETの上面パターンの一例を示す上面図である。
・・・
【0036】即ち,図1中,半導体基板は,N^(+)ドレイン層10の表層部にN^(-)層11がエピタキシャル成長されたものである。このN^(-)層11の表層部には選択的にPベース層12が形成され,このPベース層12の表層部には選択的にN^(+)ソース領域14が形成され,このN^(+)ソース領域14の表面からN^(-)層11に達する深さのゲートトレンチ15が形成されている。
【0037】そして,このゲートトレンチ15の内壁にはゲート絶縁膜16が形成され,ゲートトレンチ15の内部には,不純物がドープされたポリシリコンからなるトレンチゲート電極17が埋め込み形成されている。
・・・
【0041】さらに,チップ上の周辺領域には絶縁膜(1-OX)27が形成され,前記トレンチゲート電極17,ポリシリコンゲート配線25を含む半導体基板上に層間絶縁膜18が堆積され,この層間絶縁膜18の所定の位置にコンタクトホールが開口されている。この層間絶縁膜18上には,前記コンタクトホールを通じて前記N^(+)ソース領域14の表面の一部およびPベース層12の表面の一部に共通にコンタクトするようにメタル(例えばアルミニウム膜)からなるソース(Source)電極(第1の主電極)20が形成されている。これと同時に,前記ポリシリコンゲート配線25にコンタクトするようにメタル(例えばアルミニウム膜)からなるメタルゲート配線21およびこれに連なる広いゲート(Gate)パッド(表面ゲート電極,制御電極)21aが形成されている。
【0042】なお,N^(+)ソース領域14の表面からPベース層12の途中の深さ位置に達するまで,つまり,N^(+)ソース領域14よりも深くソースコンタクト用のトレンチを形成しておき,ソース電極20が上記トレンチ内部でN^(+)ソース領域14およびPベース層12にコンタクトするように形成するトレンチコンタクト構造13が採用されている。
【0043】さらに,本実施形態では,前記コンタクト領域23の表面からN^(-)層11を貫通してN^(+)ドレイン層10に達する深さの電極引き出し用のトレンチが例えばRIE(反応性イオンエッチング)により形成されている。そして,上記トレンチの内部には,低抵抗の電極材(例えばメタルあるいは低抵抗ポリシリコン)が埋め込まれ,あるいは,N^(+)ドレイン層10と同じ導電型の高不純物濃度のシリコン層が形成されることによって,導電プラグ19が形成されている。」
(ウ)「【0057】そして,前記導電プラグ19の平面パターンも,円形状,ストライプ状,メッシュ状,オフセットメッシュ状など任意に設定することが可能である。但し,導電プラグ19用のトレンチをゲートトレンチと同じ工程でRIEにより加工する際の技術的な制約とか導電プラグ19のコンタクト抵抗の低減化などの理由により,導電プラグ19を複数個に分散した配列で形成すること,および,前記ゲートトレンチ15の内部に埋め込まれているトレンチゲート電極17よりも導電プラグ19を太く形成することが望ましい。」
(エ)図2には,U-MOSFETにおいて,「導電プラグ19」が複数個に分散した配列で形成された構成が記載されている。
ウ 周知例3
本願優先日前に日本国内において頒布された刊行物である,特開2006-121041号公報(以下「周知例3」という。)には,図面とともに,次の記載がある。
(ア)「【0013】
図1は,本発明の第1の実施形態に係る半導体装置であるプレーナ型MOSFETの構造を模式的に示す断面図である。
【0014】
この図において,符号1は,第1導電型半導体基板であるN型シリコン基板(N+基板)を示し,このN+基板1の一方の面にNドリフト層2が形成されている。このNドリフト層2の表面の所定の領域に,第2導電型層であるP型層3が形成され,さらにP型層3の表面の所定の領域に,Nソース層4が形成されている。
【0015】
そして,P型層3とNソース層4にそれぞれ接するように,第1の主電極であるソース電極5が形成されている。また,Nソース層4の表面からP型層3の表面およびNドリフト層2の表面に亘って,制御用電極であるゲート電極6が形成されている。ゲート電極6は絶縁膜(ゲート酸化膜)7を介してNソース層4,P型層3およびNドリフト層2に対向するように配置されている。
【0016】
また,N+基板1の他方の面(Nドリフト層2と反対側の面,以下裏面ともいう。)には,第2の主電極であるドレイン電極8が形成されている。・・・ドレイン電極8の厚さは5μm以上であることが好ましく,20?30μmであることがより好ましい。ドレイン電極8の厚さを5μm以上とすることにより,後述するN+層からドレイン電極8を通って導電部(貫通ビア)に至る電流経路の抵抗値を下げることができる。さらに,ドレイン電極8の厚さを20?30μmとした場合には,貫通孔の形成をレーザ照射により行うとき,ドレイン電極8をレーザのストッパ層として利用することができるという利点がある。
【0017】
さらに,Nドリフト層2の表面にはN+層9が形成されている。このN+層9は,P型層3と接しないように所定の領域に形成されている。
【0018】
また,N+層9の形成領域に,N+基板1およびNドリフト層2を貫通する貫通孔10が形成されている。そして,この貫通孔10内には,導体金属をメッキするなどの方法で導電部11が形成されている。導電部11はドレイン電極8と接続され,シリコン基板の表裏面を導通させる貫通ビア12が形成されている。なお,貫通ビア12は,貫通孔10とその内部に形成された導電部11とを合わせたスルーホール導通部を示している。
・・・
【0022】
そして,ソース電極5と同じ面側の貫通ビア12上に,接続用の電極パッドであるドレインパッド14が形成されている。貫通ビア12の導電部11はドレインパッド14とコンタクトしており,貫通ビア12を通じてドレインパッド14とドレイン電極8が接続されている。・・・」
(イ)「【0038】
なお,図8は,チップサイズが大型の半導体装置における貫通ビア12の配置を示し,1個のバンプ電極に対応して複数の貫通ビア12が設けられている。効果を均一化して電流の局部的集中を防止するために,各貫通ビア12の大きさ(貫通孔の直径および導電部の厚さ)は同一にすることが好ましい。」
エ 周知技術
上記アないしウより,高不純物濃度の第1導電型の半導体基板と,当該半導体基板上に形成された低不純物濃度の第1導電型半導体層と,当該第1導電型半導体層に形成された,ゲート絶縁膜及びゲート電極からなる絶縁ゲート構造,第2導電型のベース領域,並びに当該ベース領域内に形成された第1導電型のソース領域と,上記第1導電型半導体層上に形成された,上記ベース領域及び上記ソース領域に接触するソース電極,並びにドレイン電極とを備える,縦型構造の絶縁ゲート型電界効果トランジスタ(MOSFET)において,導体金属が充填された複数のトレンチや貫通孔により,上記半導体基板と上記ドレイン電極とを接続することは,周知例1ないし3にみられるように,本願優先日前,当該技術分野において周知の技術と認められ,また,それによってコンタクト抵抗を低減化できることも,本願優先日前,当業者には周知の事項と認められる。

(5)本願補正発明と引用発明との対比
ア 引用発明における「トレンチ型パワーMOSFETである半導体デバイス」は,本願補正発明の「半導体素子」に相当するといえる。
イ 引用発明における「P^(+)シリコン基板50」は,本願補正発明の「導電性サブストレート」に相当するといえる。
そして,引用発明における「ドレインコンタクト32」は,「P^(+)シリコン基板50」上の「低濃度P型の接合収容層51」の表面に形成されており,上記「P^(+)シリコン基板50」は,上記「低濃度P型の接合収容層51」によって上記「ドレインコンタクト32」から分離されているともいえるので,引用発明における「ドレインコンタクト32」及び「低濃度P型の接合収容層51」は,それぞれ,本願補正発明の「ドレインコンタクト」及び「介在層」に相当するといえる。
そうすると,引用発明における「P^(+)シリコン基板50と,上記P^(+)シリコン基板50上の低濃度P型の接合収容層51とを備え,ドレインコンタクト32が上記低濃度P型の接合収容層51の表面に形成され,」との構成は,本願補正発明における「導電性サブストレートと,ドレインコンタクトであって,前記サブストレートは,介在層によって前記ドレインコンタクトから分離される,ドレインコンタクトと」を含むとの構成に相当するといえる。
ウ 引用発明における「複数の平行なトレンチ60及び61」のそれぞれには,「導電性ポリシリコンゲート75」が充填されて,トレンチ型パワーMOSFETのゲート電極が構成されるから,上記「複数の平行なトレンチ60及び61」は,本願補正発明の「複数のゲートトレンチ」に相当するといえる。
そして,上記「複数の平行なトレンチ60及び61」に充填される導電性ポリシリコンは,本願補正発明の「第1のフィラー材料」に相当するといえる。
そうすると,引用発明における「上記低濃度P型の接合収容層51内に延びるが,上記低濃度P型の接合収容層51を完全には貫通しない複数の平行なトレンチ60及び61それぞれに,導電性ポリシリコンゲート75が充填され,」との構成は,本願補正発明の「前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって,前記ゲートトレンチのそれぞれは第1のフィラー材料によって充填されている,複数のゲートトレンチ」を含むとの構成に相当するといえる。
エ 引用発明における「上記低濃度P型の接合収容層51に形成されたN型ベースまたはチャネル拡散層52内に延びるが,上記N型ベースまたはチャネル拡散層52を完全には貫通しない」ことは,本願補正発明の「前記介在層内に延びるが前記介在層を完全には貫通しない」ことに相当するといえる。
そして,引用発明における「コンタクト開口部81及び82」のそれぞれには,「ソースコンタクト31」を構成するアルミニウムが充填され,それにより「ソースコンタクト31」が「P^(+)ソース領域53」及び「N型チャネル領域52」と接触しているから,上記「コンタクト開口部81及び82」は,本願補正発明の「複数のソースコンタクトトレンチ」に相当するといえる。
また,引用発明の上記「コンタクト開口部81及び82」に充填される「ソースコンタクト31を構成するアルミニウム」は,本願補正発明の「前記第1のフィラー材料とは異なる第2のフィラー材料」に相当するといえる。
そうすると,引用発明における「上記低濃度P型の接合収容層51に形成されたN型ベースまたはチャネル拡散層52内に延びるが,上記N型ベースまたはチャネル拡散層52を完全には貫通しないコンタクト開口部81及び82に,ソースコンタクト31を構成するアルミニウムが充填され,」との構成は,本願補正発明の「前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって,前記ソースコンタクトトレンチのそれぞれは,前記第1のフィラー材料とは異なる第2のフィラー材料によって充填されている,複数のソースコンタクトトレンチ」を含むとの構成に相当するといえる。
オ 引用発明における「トレンチ91」は,「金属または導電性ポリシリコン92」で充填され,且つ上記「トレンチ91」は「ドレインコンタクト32」に連結されるから,本願補正発明の「フィードスルートレンチ」と引用発明における「トレンチ91」とは,後述する相違点に係る構成を除き,「前記介在層を完全に貫通して前記サブストレートに達する」「フィードスルートレンチであって,前記フィードスルートレンチ」は「フィラー材料によって充填されており,かつ,前記ドレインコンタクトに連結されて」いる「フィードスルートレンチ」である点で共通するといえる。
カ 以上から,本願補正発明と引用発明とは,下記(ア)の点で一致し,下記(イ)の点で相違すると認める。
(ア)一致点
「半導体素子であって,
導電性サブストレートと,
ドレインコンタクトであって,前記サブストレートは,介在層によって前記ドレインコンタクトから分離される,ドレインコンタクトと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって,前記ゲートトレンチのそれぞれは第1のフィラー材料によって充填されている,複数のゲートトレンチと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって,前記ソースコンタクトトレンチのそれぞれは,前記第1のフィラー材料とは異なる第2のフィラー材料によって充填されている,複数のソースコンタクトトレンチと,
前記介在層を完全に貫通して前記サブストレートに達するフィードスルートレンチであって,前記フィードスルートレンチはフィラー材料によって充填されており,かつ,前記ドレインコンタクトに連結されている,フィードスルートレンチと,
を含む,半導体素子。」
(イ)相違点
・相違点1
本願補正発明は,複数の「フィードスルートレンチ」を含み,当該複数の「フィードスルートレンチ」は,「ドレインコンタクトの下方において互いに隣接している」のに対し,引用発明は,複数の「トレンチ91」が「ドレインコンタクト32」の下方において互いに隣接しているとの構成を備えていない点。
・相違点2
本願補正発明は,複数の「フィードスルートレンチ」のそれぞれは,「ソースコンタクトトレンチ」の充填材料である「第2のフィラー材料」によって充填されているのに対し,引用発明では,「トレンチ91」の充填材料と,「コンタクト開口部81及び82」の充填材料との関係について明記されていない点。

(6)相違点についての検討
ア 相違点1について
上記(4)エのとおり,高不純物濃度の第1導電型の半導体基板と,当該半導体基板上に形成された低不純物濃度の第1導電型半導体層と,当該第1導電型半導体層に形成された,ゲート絶縁膜及びゲート電極からなる絶縁ゲート構造,第2導電型のベース領域,並びに当該ベース領域内に形成された第1導電型のソース領域と,上記第1導電型半導体層上に形成された,上記ベース領域及び上記ソース領域に接触するソース電極,並びにドレイン電極とを備える,縦型構造の絶縁ゲート型電界効果トランジスタ(MOSFET)において,導体金属が充填された複数のトレンチや貫通孔により,上記半導体基板と上記ドレイン電極とを接続することは,周知例1ないし3にみられるように,本願優先日前,当該技術分野において周知の技術と認められ,また,それによってコンタクト抵抗を低減化できることも,本願優先日前,当業者には周知の事項と認められる。
そうすると,トレンチ型パワーMOSFETの発明である引用発明において,複数の「トレンチ91」を含む構成とし,コンタクト抵抗の低減化を図ることは,上記周知技術に基づいて,当業者が容易に想到し得たものと認められる。
そして,引用発明に上記周知技術を適用し,複数の「トレンチ91」を含む構成とする際に,上記「トレンチ91」が,「ドレインコンタクト32」の下方において互いに隣接する構成とすることは,当業者が普通に行い得るものといえる。
以上から,引用発明において,複数の「トレンチ91」を含み,当該複数の「トレンチ91」が「ドレインコンタクト32」の下方において互いに隣接しているとの構成,すなわち相違点1に係る構成を備えるようにすることは,上記周知技術に基づいて,当業者が容易に想到し得たものである。
イ 相違点2について
上記(3)イ(イ)のとおり,引用文献には,「P^(+)基板50」上の「低濃度P型の接合収容層51」に形成された「N型ベースまたはチャネル拡散層52」内に延びるが,上記「N型ベースまたはチャネル拡散層52」を完全には貫通しない「コンタクト開口部81及び82」に,「ソースコンタクト31」を構成するアルミニウムが充填された構成が記載されていると認められる。
そして,上記(3)ア(ア)によれば,引用文献には,アルミニウム層をエッチングによって分離して,「ソースコンタクト31」及び「ドレインコンタクト32」とすることが記載されており(【0017】),また,上記(3)ア(イ)のとおり,引用文献の図8には,「トレンチ91」が「ドレインコンタクト32」を構成する材料で充填された構成が記載されていると認められる。
してみれば,引用発明において,「トレンチ91」が,「コンタクト開口部81及び82」の充填材料によって充填されることは,引用文献に実質的に記載された事項と認められ,引用発明が実質的に備えている構成といえる。
また,仮にそうでないとしても,引用発明において,「コンタクト開口部81及び82」への導電材料の充填と,「トレンチ91」への導電材料の充填を同時に行い得ることや,引用文献に記載の「導電性ポリシリコンゲート75」及び「ゲートパッド33」の形成(【0016】及び【0017】,上記(3)ア(ア)参照。)と同様,「コンタクト開口部81及び82」及び「トレンチ91」それぞれの内部にのみ充填すべき導電材料を残し,その後に,「ソースコンタクト31」及び「ドレインコンタクト32」を形成することが可能であることは,引用文献の記載から当業者には自明と認められるから,引用発明において,「トレンチ91」が,「コンタクト開口部81及び82」の充填材料によって充填される構成とすることは,引用文献の記載から当業者が普通に行い得るものと認められる。
そうすると,上記アのとおり,引用発明において,複数の「トレンチ91」を含み,当該複数の「トレンチ91」が「ドレインコンタクト32」の下方において互いに隣接している構成とすることは,周知例1ないし3にみられるような周知技術に基づいて,当業者が容易に想到し得たものといえるところ,その際に,複数の「トレンチ91」のそれぞれが,「コンタクト開口部81および82」の充填材料によって充填されるようにすることは,引用文献の記載から当業者が普通に行い得るものと認められる。
以上から,相違点2に係る構成は,引用発明に上記周知技術を適用する際に,当業者が適宜なし得たものである。

(7)本願補正発明の作用効果について
本願明細書には,本願補正発明が奏する作用効果について,「・・・多数のフィードスルー230をドレイン金属216の領域内において(下側に)配置することができ,その結果,半田ボール308の下側において半田ボール308へと接続することができる。多数のフィードスルー230がアレイ310内に含まれるため,エレクトロマイグレーションの問題を引き起こすことなく高電流を前記フィードスルーに流すことが可能になる。」(【0021】)と記載されている。
他方,上記(6)アのとおり,引用発明に周知例1ないし3にみられるような周知技術を適用し,複数の「トレンチ91」を含み,当該複数の「トレンチ91」が「ドレインコンタクト32」の下方において互いに隣接している構成とする際に,上記複数の「トレンチ91」の大きさを同一にすることで電流の局部的集中を防止できることは,周知例3の記載(【0038】,(4)ウ(イ)参照。)にみられるように,当業者には自明であり,また,電流の局部的集中を防止することで,エレクトロマイグレーションの発生が防止できることも,当業者には自明である。
そうすると,本願補正発明が奏する上記の作用効果は,引用発明及び上記周知技術に基づいて,当業者が容易に予測し得るものと認められ,格別のものとはいえない。

(8)まとめ
本件補正後の請求項1に係る発明(本願補正発明)は,引用文献記載の発明(引用発明),及び周知例1ないし3にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。

5 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の特許性の有無について

1 本願発明について
平成27年2月17日に提出された手続補正書による手続補正は前記のとおり却下された。
そして,平成26年8月27日付け手続補正書の特許請求の範囲の請求項1において,「前記ゲートトレンチのそれぞれは第一のフィラー材料によって充填されている,」との記載は,「前記ゲートトレンチのそれぞれは第1のフィラー材料によって充填されている,」の誤記(当審注.下線は誤記の箇所を示すもので,当審で付した。)と認められるので,本願の請求項1に係る発明(以下「本願発明」という。)は,次のとおりのものと認める。
「【請求項1】
半導体素子であって,
導電性サブストレートと,
ドレインコンタクトであって,前記サブストレートは,介在層によって前記ドレインコンタクトから分離される,ドレインコンタクトと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって,前記ゲートトレンチのそれぞれは第1のフィラー材料によって充填されている,複数のゲートトレンチと,
前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって,前記ソースコンタクトトレンチのそれぞれは,前記第1のフィラー材料とは異なる第2のフィラー材料によって充填されている,複数のソースコンタクトトレンチと,
前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって,前記フィードスルートレンチのそれぞれは前記第2のフィラー材料によって充填されており,かつ,前記ドレインコンタクトに連結されており,前記複数のフィードスルートレンチは,前記ドレインコンタクトの下方において互いに隣接している,フィードスルートレンチと,
を含む,半導体素子。」

2 引用文献の記載と引用発明,及び周知例の記載と周知技術
引用文献の記載は,前記第2の4(3)アのとおりであり,引用発明は,前記第2の4(3)イ(エ)で認定したとおりである。
また,周知例1ないし3の記載は,前記第2の4(4)アないしウのとおりであり,周知技術は,前記第2の4(4)エで認定したとおりである。

3 本願発明と引用発明との対比,及び容易想到性の判断
前記第2の1及び2から明らかなように,平成27年2月17日に提出された手続補正書により,本願の特許請求の範囲の請求項1の記載は補正されていないので,本願発明は,本願補正発明と同一である。
そして,前記第2の4(6)で検討したとおり,本願補正発明は,引用文献記載の発明(引用発明),及び周知例1ないし3にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものである。
そうすると,本願補正発明と同一である本願発明も,前記第2の4(6)で検討した理由により,引用文献記載の発明(引用発明),及び周知例1ないし3にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものである。
また,前記第2の4(7)の理由により,本願発明が奏する作用効果は,格別のものとはいえない。

4 まとめ
以上のとおり,本願の請求項1に係る発明(本願発明)は,引用文献記載の発明(引用発明),及び周知例1ないし3にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができないものである。

第4 結言

したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-02-17 
結審通知日 2016-02-18 
審決日 2016-03-02 
出願番号 特願2012-537156(P2012-537156)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 行武 哲太郎土谷 慎吾  
特許庁審判長 飯田 清司
特許庁審判官 河口 雅英
柴山 将隆
発明の名称 半導体素子  
代理人 舛谷 威志  

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