ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C 審判 査定不服 1項3号刊行物記載 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1317555 |
| 審判番号 | 不服2014-13758 |
| 総通号数 | 201 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2016-09-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2014-07-15 |
| 確定日 | 2016-07-27 |
| 事件の表示 | 特願2013- 16683「多数の外部電力供給部を有する不揮発性半導体メモリ」拒絶査定不服審判事件〔平成25年 4月25日出願公開、特開2013- 77375〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1 手続の経緯 本願は、平成20年2月12日に出願した特願2009-549344号(パリ条約による優先権主張外国庁受理2007年2月16日、米国、2007年7月16日、米国、2007年12月13日、米国)の一部を平成25年1月31日に新たな特許出願としたものであって、平成25年3月22日付けで手続補正書の提出がなされ、同年8月8日付けで拒絶理由の通知がなされ、平成26年2月13日付けで意見書及び手続補正書の提出がなされ、同年3月24日付けで拒絶査定がなされ、これに対して同年7月15日付けで拒絶査定不服審判の請求がなされた。そして、当審において、平成27年7月3日付けで拒絶理由の通知がなされ、平成28年1月7日付けで意見書の提出がなされたものである。 2 本願発明 本願の請求項1に係る発明は、平成26年2月13日付け手続補正書によって補正された特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである(以下「本願発明」という。)。 「データを記憶するためのメモリと、 前記メモリ内の前記データへのアクセスを可能とする入力出力ロジックと、 前記入力出力ロジックへ電力を供給する第1の外部電圧を受け取るための第1の入力ピンと、 第2の外部電圧を受け取る第2の入力ピンであって、前記第2の電圧の大きさは前記第1の電圧の大きさよりも大きい、第2の入力ピンと、 前記第2の電圧を受け取り、前記第2の電圧を少なくとも第1の内部電圧と、第2の内部電圧と、第3の内部電圧とに変換するための電力管理回路であって、前記第1、第2、第3の内部電圧とが、互いに且つ前記第2の外部電圧の平均電圧ポテンシャルとも異なる平均電圧ポテンシャルを有する、電力管理回路とを含み、 前記電力管理回路によって提供される前記第1、第2、第3の内部電圧によって、少なくとも一部の前記メモリ内のデータの変更が可能となる、メモリデバイス。」 3 引用文献 平成27年7月3日付けの拒絶理由通知において引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平6-96593号公報(以下「引用文献」という。)には、下記の事項が記載されている。 A 「【0038】以上、第1?第6の実施例を参照して本発明の構成及び効果を説明してきた。続いて、第7の実施例としてNAND型EEPROMに適する昇圧回路について述べる。 【0039】第7の実施例で提供する昇圧回路は、従来と異なり、外部から高電圧が入力されるときは内部昇圧回路を一部止め、低消費電力および高速な書き込みを実現している。これはNAND型EEPROMの書き込み及び消去電圧を発生させるため回路構成をさらに適正化したものである。 【0040】上述したように、NAND構造のEEPROMでは、トンネル電流で書込みが行われる。このため、書込み時にメモリセルに流れる電流は非常に小さい。従って、数百?数千個のメモリセルに同時に書込みを行うことが可能である。この結果、所定容量の昇圧回路をチップ内部に有することにより例えば5Vの単一電源が実現できる。ここで、必要となる高電圧は上述したように書き込み時には20V、10V、及び書き込みを行わないメモリセルに接続されたビット線に供給する書き込み禁止電圧である8Vである。また、消去時には20Vが必要となる。第7の実施例の昇圧回路の全体回路構成を[図18]?[図22]を参照して説明する。 【0041】[図18]に昇圧回路周辺の回路構成を示す。すなわち、高電圧V’ｐｐ(この場合18V以上)を入力する外部ｐad401と、V’ｐｐが所定電圧(18V)を越えたときにEXPOを“H”にする高圧検知回路403と、EXPO信号により制御されVｐｐHおよびVinをV’ｐｐよりも高電圧にする制御回路405と、EXPOが“H”のときに所定周波数で発振出力をRINGAに出力するオシレータ407と、VｐｐHによりV’ｐｐを接続・遮断するトランジスタ431と、RINGAの発振出力を用いてトランジスタ431の出力であるIVｐｐをさらに20Vに昇圧する昇圧回路420と、昇圧回路420の出力VｐｐE、VｐｐWが所定電圧以上に上がりすぎないように制御するリミッタ431、432と、IVｐｐを10Vおよび8Vの降圧しVM10とVM8を生成する制御回路412、411及びリミッタ433、434と、さらにVｐｐE(20V),VｐｐW(20V),VM10(10V),VM8(8V)を5Vから昇圧する昇圧回路424、421、422、423とからなる。」 B 「【0044】昇圧回路420の詳細は[図2]に示すとおりである。本実施例の昇圧回路420は18Vの入力電圧を昇圧して20Vの消去および書込み電圧を発生させている。これらの電圧によりウェルなどの大きな容量を充電するため、キャパシタは大容量のものを用いている。制御回路412、413は通常のレベルシフト回路である。MOSトランジスタのしきい値落ちを利用して所定の電圧を作り出している。 【0045】続いて、この昇圧回路の動作を説明する。すなわち、外部ｐad401に18V程度の高電圧が印加されると、高電圧検知回路403の出力信号EXPOが“H”レベルになる。続いてこの信号により制御回路411で外部から入力されV’ｐｐ電圧を内部に伝達するためのトランジスタ431のゲートを昇圧する。この昇圧電圧がVｐｐHである。続いて、チップ内部に伝達されたIVｐｐは昇圧回路420により20Vまで昇圧されVｐｐE及びVｐｐWがつくられる。また、制御回路412および制御回路413により10V及び8VのVM10及びVM8がつくられる。外部ｐad401に印加される電圧が所定電圧(18V)であればEXPOは“L”レベルのままであるため、制御回路411はトランジスタ431のゲートを昇圧せず、この結果、チップ内部に高電圧が伝達されない。また、オシレータ407も動作せず、この結果昇圧回路420は起動しない。このとき、内部の昇圧回路424、421、422、423が独立に動作をすることは言うまでもない。 【0046】以上のように、内部昇圧回路のみを有し外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応できる。とくに外部から高電圧を取り込む際には内部の昇圧回路はほとんど電力を消費しない。例えば、16MのNAND型EEPROMの場合、書き込み電流は80mAの大電流を流していたが、外部ｐadから高電圧を入力する際には内部昇圧回路の電力消費分が減少するため、1mAの書き込み電流ですむ。 【0047】また、内部昇圧回路のみを用いたときと異なり、昇圧時間が非常に短くなる。これを示したのが[図22]である。書き込み時のビット充電時間(プリチャージ時間)が短くなる。これは書き込み時間の短縮につながる。 【0048】さらに、外部高電圧電源がチップの使用中に降下した場合には高電圧検知回路が動作して内部の昇圧回路を動作させ、書き込み及び消去に必要な電圧を発生する。従って、外部高電圧電源の変動に対して安定な不揮発性半導体記憶装置を提供できる。 【0049】このように、内部昇圧回路を有し、かつ外部からも高電圧を取り込めるようにしたため、書き込み電流の低減、ビット線の充電時間(プリチャージ時間)の短縮及び外部高電圧電源の変動に対する安定性の向上という効果がある。」 C 図18の上段には、外部Pad401に接続され、電圧VM8を発生させる制御回路、電圧VM10を発生させる制御回路、電圧VｐｐW及び電圧VｐｐEを発生させる昇圧回路が記載され、図18の下段には、半導体記憶装置が、電圧VｐｐEが供給されるメモリセルアレイ、カラムデコーダ、電圧VM10及び電圧VｐｐWが供給されるロウデコーダ、電圧VM8が供給されるビット線充電回路を備えた構成であることが記載されている。 D 図22には、「外部Padから高電圧を入力した場合」として、V’ｐｐ(審決注:図中の「Vｐｐ’」の記載は「V’ｐｐ」の誤記と認められる。)が入力される前は5[V]であったVｐｐWの電圧が、V’ｐｐが入力された時点から20[V]へ昇圧が始まる動作波形が記載されている。 ここで、上記引用文献の記載事項について検討する。 E 半導体記憶装置の構成について 上記Cから、引用文献の図面には、半導体記憶装置が、メモリセルアレイ、カラムデコーダ、ロウデコーダ、ビット線充電回路、制御回路及び昇圧回路を備えた構成があることが記載されている。 F 半導体記憶装置の供給される電源について 上記Aには、「NAND構造のEEPROMでは、トンネル電流で書込みが行われる。このため、書込み時にメモリセルに流れる電流は非常に小さい。・・・中略・・・この結果、所定容量の昇圧回路をチップ内部に有することにより例えば5Vの単一電源が実現できる」ことが摘記され、上記Bには、「内部昇圧回路のみを有し外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応」することが摘記されている。 よって、引用文献には、「半導体記憶装置」が、「5Vの外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応する」ものであることが記載されている。 G 昇圧回路による昇圧電圧について 上記Aには、「高電圧V’ｐｐ(この場合18V以上)を入力する外部ｐad401」、「V’ｐｐを接続・遮断するトランジスタ431」、「トランジスタ431の出力であるIVｐｐをさらに20Vに昇圧する昇圧回路420」を備えることが摘記されているので、外部ｐad401から入力した高電圧V’ｐｐは、トランジスタ431が「接続」状態になることで電圧IVｐｐとして昇圧回路420に供給される構成が記載されている。 上記Bには、「外部ｐad401に18V程度の高電圧が印加されると、・・・中略・・・IVｐｐは昇圧回路420により20Vまで昇圧されVｐｐE及びVｐｐWがつくられる。また、制御回路412および制御回路413により10V及び8VのVM10及びVM8がつくられる」ことが摘記されている。 よって、引用文献には、「外部ｐad401に18V程度の高電圧が印加されると、前記高電圧から昇圧回路420により20Vまで昇圧したVｐｐWをつくり、制御回路412により10VのVM10をつくり、制御回路413により8VのVM8をつくる」ことが記載されている。 H 書き込み動作時の電圧 上記Aには、「必要となる高電圧は上述したように書き込み時には20V、10V、及び書き込みを行わないメモリセルに接続されたビット線に供給する書き込み禁止電圧である8Vである。」ことが摘記され、上記Bには、「昇圧回路420により20Vまで昇圧されVｐｐE及びVｐｐWがつくられる。また、制御回路412および制御回路413により10V及び8VのVM10及びVM8がつくられる」ことが摘記され、上記Cから、図18には、電圧VM10及び電圧VｐｐWがロウデコーダに供給され、電圧VM8がビット線充電回路に供給される構成が記載されている。 よって、引用文献には、「書き込み時に、20Vの電圧VｐｐW及び10Vの電圧VM10がロウデコーダに供給され、8Vの電圧VM8がビット線充電回路に供給される」ことが記載されている。 よって、A乃至H及び関連図面の記載から、引用文献には、下記の発明(以下「引用発明」という。)が記載されていると認められる。 「半導体記憶装置は、メモリセルアレイ、カラムデコーダ、ロウデコーダ、ビット線充電回路、制御回路412、制御回路413及び昇圧回路420を備え、5Vの外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応するものであり、 外部ｐad401に18V程度の高電圧が印加されると、前記高電圧から昇圧回路420により20Vまで昇圧した電圧VｐｐWをつくり、制御回路412により10Vの電圧VM10をつくり、制御回路413により8Vの電圧VM8をつくり、 書き込み時に、前記20Vの電圧VｐｐW及び前記10Vの電圧VM10が前記ロウデコーダに供給され、前記8Vの電圧VM8が前記ビット線充電回路に供給される半導体記憶装置。」 4.対比 (1)本願発明と引用発明との対応関係について ア 引用発明の「半導体記憶装置」は、メモリセルアレイ、カラムデコーダ、ロウデコーダ、ビット線充電回路、制御回路412、制御回路413及び昇圧回路420を備えているところ、「メモリセルアレイ」は「データを記憶するためのメモリ」を含むものであり、「カラムデコーダ」及び「ロウデコーダ」は、「メモリ内のデータへのアクセスを可能とする入力出力ロジック」と呼び得るものである。 イ 引用発明の「半導体記憶装置」は、「5Vの外部単一電源」と「チップ外部から高電圧」の電源の「二つの電源モードに対応する」ものであり、「外部ｐad401に18V程度の高電圧が印加される」ものであること、引用文献には上記3のDに記載したように、V’ｐｐが入力される前は5[V]であったVｐｐWの電圧が、V’ｐｐが入力された時点から20[V]へ昇圧が始まる動作波形が記載されていることを踏まえると、引用発明の「半導体記憶装置」は、「5V」の電圧と「18V程度の高電圧」の2つの電圧が電源電圧として入力されるものであり、「5V」の電源電圧は高電圧を必要としない回路へ供給されるものと認められる。 よって、引用発明の「5Vの外部単一電源」の「5V」は、本願発明の「入力出力ロジックへ電力を供給する第1の外部電圧」に相当し、引用発明の「外部ｐad401」に印加される「18V程度の高電圧」は、本願発明の「第2の外部電圧」であって「前記第2の電圧の大きさは前記第1の電圧の大きさよりも大きい」に相当する。 ウ 引用発明では、「18V程度の高電圧」が印加されると、印加された18Vの電圧から、「昇圧回路420」により20VのVｐｐWがつくられ、「制御回路412」により10VのVM10がつくられ、「制御回路413」により8VのVM8がつくられるので、引用発明の「昇圧回路420」、「制御回路412」及び「制御回路413」からなる回路は、本願発明の「電力管理回路」に相当し、引用発明の「20Vの電圧VｐｐW」、「10Vの電圧VM10」及び「8Vの電圧VM8」は、各々本願発明の「第1の内部電圧」、「第2の内部電圧」及び「第3の内部電圧」に相当する。 そして、引用発明の「18V程度の高電圧」、「20Vの電圧VｐｐW」、「10Vの電圧VM10」及び「8Vの電圧VM8」の平均電圧ポテンシャルは、それぞれ「18V程度」、「20V」、「10V」及び「8V」であると認められるので、引用発明の「20Vの電圧VｐｐW」、「10Vの電圧VM10」及び「8Vの電圧VM8」は、互いに且つ「18V程度の高電圧」の平均電圧ポテンシャルとも異なる平均電圧ポテンシャルを有しているといえる。 エ 引用発明では、「書き込み時に、前記20Vの電圧VｐｐW及び前記10Vの電圧VM10が前記ロウデコーダに供給され、前記8Vの電圧VM8が前記ビット線充電回路に供給され」ていること、及び上記ウの対応関係を踏まえると、引用発明も「電力管理回路によって提供される前記第1、第2、第3の内部電圧によって、少なくとも一部の前記メモリ内のデータの変更が可能となる」ものであるといえる。 オ 引用発明の「半導体記憶装置」は、「メモリデバイス」とも呼び得るものである。 (2)本願発明と引用発明の一致点について 上記の対応関係から、本願発明と引用発明は、下記の点で一致し、また相違する。 (一致点) 「データを記憶するためのメモリと、 前記メモリ内の前記データへのアクセスを可能とする入力出力ロジックと、 第2の電圧を受け取り、前記第2の電圧を少なくとも第1の内部電圧と、第2の内部電圧と、第3の内部電圧とに変換するための電力管理回路であって、前記第1、第2、第3の内部電圧とが、互いに且つ前記第2の外部電圧の平均電圧ポテンシャルとも異なる平均電圧ポテンシャルを有する、電力管理回路とを含み、 前記電力管理回路によって提供される前記第1、第2、第3の内部電圧によって、少なくとも一部の前記メモリ内のデータの変更が可能となる、メモリデバイス。」 (相違点) 本願発明は、「前記入力出力ロジックへ電力を供給する第1の外部電圧を受け取るための第1の入力ピンと、第2の外部電圧を受け取る第2の入力ピンであって、前記第2の電圧の大きさは前記第1の電圧の大きさよりも大きい、第2の入力ピン」を含んだものであるのに対し、引用発明は、18V程度の高電圧が印加される外部ｐad401を有しているものの、5Vの外部単一電源を供給するための入力ピン及び18V程度の高電圧を供給するための入力ピンを備えているか定かではない点。 5.当審の判断 (1)相違点について 引用文献には、上記3のAに摘記された「所定容量の昇圧回路をチップ内部に有することにより例えば5Vの単一電源が実現できる」こと、上記3のBに摘記された「内部昇圧回路のみを有し外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応」するものであることを踏まえると、引用発明の「半導体記憶装置」は、外部から取り込む高電圧のみで動作するものではなく、基本的には「5Vの外部単一電源」により動作するものであり、高電圧が印加された場合には、該高電圧を利用して昇圧することで「昇圧時間が非常に短くなる」効果を有するものである。 そして、上記3のDから「V’ｐｐが入力される前は5[V]であったVｐｐWの電圧が、V’ｐｐが入力された時点から20[V]へ昇圧が始まる」ことが図22から読み取れること、引用文献の図18には、「18V程度」の高電圧から「8V」以上の電圧をつくることは記載されているものの、「5V」以下の電圧をつくる構成は記載されておらず、一般に「5Vの外部単一電源」で動作する「半導体記憶装置」において、高電圧を印加する必要が無い回路に「8V」以上の電圧を供給して動作させるとは認められないことから、引用発明では、高電圧を利用して昇圧を行っている間であっても、「5Vの外部単一電源」が供給されていると解するのが自然である。 さらに、「半導体記憶装置」のような「デバイス」では、何らかの「入力ピン」により外部から電圧を供給ように構成することが一般的に行われているところ、一般的な電源電圧Vcc用の入力ピンとは別個に高電圧用の入力ピンを備える半導体記憶装置は、例えば、特開2004-318950号公報(図11には、Vｐｐの入力ピンとVccの入力ピンを備えたフラッシュメモリの48ピンパッケージの構成が記載されている。)、特開2002-288999号公報(図1には、Vｐｐの電源端子とVccの電源端子を備えたフラッシュメモリのブロック図が記載されている。)に記載されているように周知な構成である。 してみれば、引用文献には、「5V」の電圧及び「18V程度」の高電圧をそれぞれ受け取るための入力ピンを備えることは明記されていないが、引用発明の「半導体記憶装置」は、「5V」の電圧を受け取るための「入力ピン」及び「18V程度」の高電圧を受け取るための「入力ピン」をそれぞれ備えているものと認められるので、上記相違点は実質的な相違点とはいえない。 また、仮にそうでないとしても、引用発明の「半導体記憶装置」において、「5V」の電圧を受け取るための「入力ピン」及び「18V程度」の高電圧を受け取るための「入力ピン」を備えることは、当業者が普通に行い得るものと認められる。 以上から,上記相違点は,本願発明と引用発明との実質的な相違点であるとはいえず,また,そうでないとしても,引用発明において当業者が普通に行い得るものと認められる。 (2)本願発明の作用効果について 本願発明の作用効果も、引用発明、引用文献の記載及び周知技術から当業者が予測できる範囲のものである。 6.むすび 以上のとおり,本願発明は、引用発明と同一であるから引用文献に記載された発明であり、特許法第29条第1項第3号に該当し、特許を受けることができないものである。また、そうでないとしても、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができないものである。 したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2016-02-15 |
| 結審通知日 | 2016-02-16 |
| 審決日 | 2016-03-17 |
| 出願番号 | 特願2013-16683(P2013-16683) |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
P 1 8・ 113- WZ (G11C) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 園田 康弘 |
| 特許庁審判長 |
鈴木 匡明 |
| 特許庁審判官 |
小野田 誠 飯田 清司 |
| 発明の名称 | 多数の外部電力供給部を有する不揮発性半導体メモリ |
| 代理人 | 緒方 和文 |
| 代理人 | 黒瀬 泰之 |
| 代理人 | 鷲頭 光宏 |