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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1318640
審判番号 不服2014-20258  
総通号数 202 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-10-28 
種別 拒絶査定不服の審決 
審判請求日 2014-10-07 
確定日 2016-08-24 
事件の表示 特願2012-533445「積層されたマルチダイパッケージにおけるシリコン貫通ビアの再構成」拒絶査定不服審判事件〔平成23年 4月28日国際公開,WO2011/047470,平成25年 3月 7日国内公表,特表2013-508941〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯

本願は,2010年(平成22年)10月19日(パリ条約による優先権主張 外国庁受理2009年10月19日,2010年5月4日,米国)を国際出願日とする出願であって,平成23年5月31日に特許法184条の4第1項の規定による翻訳文が提出され,平成25年10月9日に手続補正がされ,同年12月4日付けの拒絶理由通知に対し,平成26年3月10日に意見書が提出され,同年6月3日付けで拒絶査定がされ,これに対して同年10月7日に審判請求がされたものである。

第2 本願発明の進歩性の有無について

1 本願発明について
平成25年10月9日付け手続補正書の特許請求の範囲の請求項1には,「前記関連するビアと結合されるルータであって,」との記載があるが,当該記載の「関連するビア」は既述された文言ではないから,「前記関連するビアと結合されるルータであって,」は,「関連するビアと結合されるルータであって,」との誤記と認められる。
以上から,本願の請求項1に係る発明(以下「本願発明」という。)は,次のとおりのものと認める。
「【請求項1】
リングトポロジに接続された複数の集積回路ダイを備える積層された集積回路装置において,
それぞれのダイは,
前記ダイに対する信号に外部アクセスを供給するための,前記ダイを通って延在する複数のビアであって,前記複数のダイは,それぞれのダイの前記ビアが,隣接するダイの前記ビアに接続されて,隣接するダイの間で直列接続を形成するように,積み重なって配置されている,ビアと,
関連するビアと結合されるルータであって,前記関連するビアに,前記ダイの固有回路が,前記関連するビアのうちの選択されたものによって接続されて,隣接するダイとシグナリングするシグナリング接続構成をとらせるように,および
前記関連するビアに,前記ダイの前記固有回路が接続されずに,前記隣接するダイとシグナリングするシグナリング切断構成をとらせるように構成されているルータとを含む,
積層された集積回路装置。」

2 引用文献の記載と引用発明
(1)引用文献1
ア 引用文献1の記載
原査定の拒絶の理由に引用された,本願の優先権主張の日(以下「本願優先日」という。)前に米国内において頒布された刊行物である,米国特許出願公開第2009/15322号明細書(以下「引用文献1」という。)には,図面とともに,次の記載がある。(当審注.下線は当審において付加し,訳は当審で作成した。)
(ア)「[0027] FIG. 1 schematically illustrated a portion of an integrated circuit including a main circuit block and a redundant (spare) circuit block within a stack of circuit block;
[0028] FIG. 2 schematically illustrates two layers of circuits suitable for superimposition;
[0029] FIG. 3 schematically illustrates the role of the stack control circuitry in substituting a functioning circuit block for a defective circuit block within a layer of circuits;
[0030] FIG. 4 illustrates one possible way in which the stack control circuitry may be configured and controlled;
(訳:[0027] 図1は,回路ブロックのスタック内の主回路ブロック及び冗長用(予備)の回路ブロックを含む集積回路の一部を模式的に示す。
[0028] 図2は,重畳するのに適した回路の2層を模式的に示す。
[0029] 図3は,回路層内の欠陥のある回路ブロックを機能する回路ブロックに代える,スタック制御回路の役割を示す概略図である。
[0030] 図4は,スタック制御回路が構成され,制御される一方法を示す図である。)
(イ)「[0042] FIG. 1 schematically illustrates two circuit blocks 2, 4 which have a substantially identical form and functionality. ・・・The physical correspondence between the two circuit blocks 2, 4, and the corresponding layouts of the layers of circuits 6, 8 within which they are formed, enable the layers of circuits 6, 8 to be superimposed such that the circuit blocks 2, 4 are adjacent one another and form a stack. A cross-die via 10 is used to link together points at which input signals pass into the circuit blocks 2, 4 and a further cross-die via 12 can be used to link together points at which output signals leave the circuit blocks 2, 4. Associated with these cross-vias wires are “robust” switches which form stack control circuitry, or at least part thereof. These switches can be robust in the sense that they are manufactured of physically larger gates and accordingly are less prone to manufacturing defect; operate with different threshold voltages; or having other characteristics making them more reliable.
(訳:[0042] 図1は,実質的に同一の形態及び機能を有する2個の回路ブロック2,4を模式的に示す。・・・2個の回路ブロック2,4との間の物理的な一致と,回路6,8それぞれに構成される一致したレイアウトは,回路ブロック2,4が互いに隣接し,スタックを形成するようにして,回路6,8を重ね合わせることを可能にする。クロス-ダイ ビア10は,入力信号が回路ブロック2,4に入る点を接続するために使用され,また,クロス-ダイ ビア12は,出力信号が回路ブロック2,4から出る点を接続するために使用される。これらクロス-ビア配線は,スタック制御回路,又はその少なくとも一部を構成する堅牢なスイッチに関係づけられる。これらスイッチは物理的に大きなゲートから製造され,したがって,製造欠陥が発生し難くく,そして,異なる閾値電圧で動作し,又は信頼性を向上させる他の特性を有するという意味で,堅牢といえるものである。)
(ウ)[0043] FIG. 2 illustrates two layers of circuits 14, 16. These two layers of circuits 14, 16 have a corresponding layout enabling one layer 16 to be placed over the other layer 14 such that the individual circuit blocks within the layers of circuits 14, 16 lie adjacent each other and can be linked by appropriate stack control circuitry and linking mechanisms, such as, for example, cross-die vias, capacitive coupling or solder bumps.
[0044] In the example of FIG. 2 it will be seen that each of the layers includes one defective circuit block, as indicated by the cross, with the remaining circuit blocks being non-defective, as indicated by the tick. Both of the layers of circuits 14, 16 are non functioning on their own and would be scrap on their own. However, between the two layers of circuits 14, 16 they do process one none defective circuit block within each stack when they are superimposed and accordingly can produce one functioning integrated circuit from what otherwise would be two layers of circuits 14, 16. Thus, the functioning CPU in layer 1 16 provides redundancy for the defective CPU in layer 0 14 while the functioning input/output unit of layer 14, provides redundancy for the defective input/output unit of layer 1 16. ・・・
[0045] FIG. 3 illustrates how the redundancy provided by the input/output unit of layer 0 14 is achieved. The layer 1 16 circuit elements are active and used throughout the remainder of the overall integrated circuit formed of the two combined layers 14, 16 other than for the input/output circuit block. When signals pass into this input/output circuit block, they are routed via stack control circuitry 18 from layer 1 16 to layer 0 14, where they are processed by the non-defective input/output circuit block of layer 0 14. When output signals are generated by the input/output circuit block of layer 0 14, they are routed back up to layer 1 16 via stack control circuitry 20 and continue to be processed by the other circuit blocks within layer 1 16.
[0046] FIG. 4 schematically illustrates a stack of circuit blocks and how the stack control circuitry might be controlled. In this embodiment the stack control circuitry is shown as an input multiplexer 22 and an output multiplexer 24. These multiplexers 22, 24 are provided in the form of robust switches, as previously discussed, and may be formed with components above a certain size, such as above a 65 nm process size, and operate at a voltage above that of the main circuit blocks which are operated at a low voltage for power saving reasons, but at the cost of reduced reliability. ・・・
[0047] The two multiplexers 22, 24 are switched together to select one of the two circuit blocks 26, 28 to be active within a given stack of circuit blocks. A bit within a programmable or fuse register 30 is used to provide the control signal to the multiplexers 22, 24. This bit may be dynamically calculated by a configuration processor 32 provided within the integrated circuit, or may be determined at manufacturing test time and programmed into a fuse register 30.」
(訳:[0043] 図2は,回路14,16の層を示している。回路14,16の2層は,一致するレイアウトを持ち,それによって,各層内の個々の回路ブロックが,互いに隣接して配置され,そして,適切なスタック制御回路と,クロス-ダイ ビア,容量結合又はハンダバンプといった接続機構とにより接続されるように,層16を他の層14の上に配置することが可能になる。
[0044] 図2の例では,各層は,×印で示された1個の不良回路ブロックを含み,残りは,チェック印に示された不良品ではない回路ブロックである。このままでは,回路14,16の両方が単体では機能せず,廃棄されるであろう。しかし,回路14,16の2層間で,積層した各スタックの不良でない回路を機能させ,回路14,16の2層からなる集積回路を製造することができる。このように,層0,回路14の動作可能な入出力ユニットは,層1,回路16における動作不良の入出力ユニットの冗長系となる一方で,層1,回路16の動作可能なCPUは,層0,回路14における動作不良のCPUの冗長系となる。・・・
[0045] 図3は,層0,回路14の入出力ユニットによって提供される冗長系が,どのようにして達成されるかを示している。層1,回路16の回路素子は動作可能であり,入出力回路ブロックを除く,回路14,16を組み合わせた2層で構成される集積回路の残りの部分で使用される。信号がこの入出力回路ブロックに入ると,信号は,スタック制御回路18で層1,回路16から層0,回路14に経路指定され,そして,信号は,動作不良でない,層0,回路14の入出力回路ブロックで処理される。層0,回路14の入出力回路ブロックで出力信号が生成されると,信号は,スタック制御回路20で経路指定され,層1,回路16に戻され,層1,回路16の他の回路ブロックで処理され続ける。
[0046] 図4は積層された回路ブロックとスタック制御回路がどのように制御されるかを,模式的に示している。本実施形態では,スタック制御回路は,入力マルチプレクサ22と出力マルチプレクサ24として示されている。これらのマルチプレクサ22,24は,前述のとおり,堅牢なスイッチの形態で提供されており,65nm超のプロセスサイズのような,所定以上の大きさで構成されたものでよく,そして,信頼性の低下は犠牲にして,省電力のために低電圧で動作するメイン回路ブロックよりも,大きい電圧で動作するものでよい。・・・
[0047] 2個のマルチプレクサ22,24は,積層された回路ブロックのうちアクティブにすべき回路ブロックを,2個の回路ブロック26,28から選択する。プログラマブルまたはヒューズレジスタ30内のビットは,マルチプレクサ22,24に提供する制御信号として使用される。このビットは,集積回路内に設けられたコンフィギュレーション・プロセッサ32によって算出された動的なものであってもよいし,製造テスト時に決定され,ヒューズレジスタ30にプログラムされるものであってもよい。)
(エ)「[0062] It will be appreciated that some of the layers of circuits may not contain any defective circuit blocks and may nevertheless be joined together to provide redundancy, such as to provide double or triple modular redundancy in highly safely critical environments. Furthermore, a non-defective layer of circuits at manufacturing time may be subject to wear out during use, particularly with smaller geometry integrated circuits wear out is a more significant issue, and accordingly the redundancy provided by the present technique can provide a longer field service life by substituting the worn out circuit block. ・・・」
(訳:[0062] 回路層のいくつかは,不良回路ブロックを含んでいなくてもよいこと,及びそれにもかかわらず,高度に安全な臨界的な環境での,二重または三重のモジュール式冗長系を提供することができることは理解されよう。さらに,特に微細構造の集積回路の消耗は重要な問題であり,製造時,動作不良でない回路層が使用中に消耗するかもしれないが,本発明により提供される冗長系は,消耗した回路ブロックを代えることによって,より長いフィールドサービス寿命を提供することができる。)
(オ)図1(FIG. 1)には,互いに隣接し,スタックを形成する回路ブロック2及び4は,いずれも,複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12を備えること,複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12は,いずれも回路ブロック2及び4を通って延在すること,並びに回路ブロック2の複数のクロス-ダイ ビア10及び複数のクロス-ダイ ビア12は,それぞれ,回路ブロック4の複数のクロス-ダイ ビア10及び複数のクロス-ダイ ビア12と直列接続を形成することが記載されていると認められる。
イ 引用発明
(ア)上記ア(ア)及び(イ)より,引用文献1には,実質的に同一の形態及び機能を有する2個の回路ブロック2,4が互いに隣接し,スタックを形成する集積回路が記載されていると認められる。
そして,上記ア(イ)及び(オ)より,引用文献1には,回路ブロック2,4は,入力信号が回路ブロック2,4に入る点を接続するために使用される複数のクロス-ダイ ビア10と,出力信号が回路ブロック2,4から出る点を接続するために使用される複数のクロス-ダイ ビア12を備えることが記載されていると認められる。
また,上記ア(オ)より,引用文献1には,複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12は,いずれも回路ブロック2及び4を通って延在し,回路ブロック2の複数のクロス-ダイ ビア10と回路ブロック4の複数のクロス-ダイ ビア10,及び回路ブロック2の複数のクロス-ダイ ビア12と回路ブロック4の複数のクロス-ダイ ビア12は,それぞれ直列接続を形成することが記載されていると認められる。
さらに,上記ア(イ)より,引用文献1には,複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12が,スタック制御回路に関係づけられていることが記載されていると認められ,また,上記ア(イ)及び(ウ)より,引用文献1には,スタック制御回路が堅牢なスイッチで構成されることが記載されていると認められる。
そして,上記ア(ウ)によれば,引用文献1には,回路14,16を組み合わせた2層で構成される集積回路において,信号は,スタック制御回路18,及びスタック制御回路20で経路指定されることが記載されているから,引用文献1には,スタック制御回路が信号の経路指定をすることが記載されていると認められる。
(イ)上記(ア)より,引用文献1には,次の発明(以下「引用発明」という。)が記載されていると認められる。
「実質的に同一の形態及び機能を有する2個の回路ブロック2,4が互いに隣接し,スタックを形成する集積回路であって,
回路ブロック2,4は,入力信号が回路ブロック2,4に入る点を接続するために使用される複数のクロス-ダイ ビア10と,出力信号が回路ブロック2,4から出る点を接続するために使用される複数のクロス-ダイ ビア12とを備え,複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12は,いずれも回路ブロック2及び4を通って延在し,回路ブロック2の複数のクロス-ダイ ビア10及び複数のクロス-ダイ ビア12は,それぞれ,回路ブロック4の複数のクロス-ダイ ビア10及び複数のクロス-ダイ ビア12と直列接続を形成し,
複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12は,堅牢なスイッチで構成されるスタック制御回路に関連づけられ,堅牢なスイッチで構成されるスタック制御回路は信号の経路指定をする
スタックを形成する集積回路。」

(2)引用文献2
原査定の拒絶の理由に引用された,本願優先日前に日本国内及び外国において頒布された刊行物である,国際公開第2009/79772号(以下「引用文献2」という。)には,図面とともに,次の記載がある。(当審注.下線は当審において付加し,訳は対応する公表特許公報(特表2011-507283号公報)による。)
「[0035] Generally, the present invention provides a multi-chip device and method of stacking a plurality of substantially identical chips to produce the device. The multi-chip device, or circuit, includes at least one through-chip via providing a parallel connection between signal pads from at least two chips, and at least one through-chip via providing a serial or daisy chain connection between signal pads from at least two chips. ・・・
・・・
[0039] An embodiment of the present invention provides a method for making serially connected multi-chip devices. Advantageously, the present technique provides a method to make short line connections using the through-silicon-via method. The term "serial connection" and variations thereof as used herein represent any connection facilitating a daisy chain or ring topology connection. In a ring topology of serially connected chips, the last chip can loop back to the controller.」
(訳:[0035] 一般に,本発明は,デバイスを製作するために複数の実質的に同一のチップを積層する,マルチチップデバイスおよび方法を提供する。・・・
・・・
[0039] 本発明の一実施形態は,直列接続されたマルチチップデバイスを作る方法を提供する。有利には,現在の技術は,スルーシリコンバイア法を使用して短線接続を作る方法を提供する。本明細書で使用される用語「直列接続」およびその変形は,デイジーチェーン接続またはリングトポロジー接続を容易にする任意の接続を示す。直列接続されたチップのリングトポロジーにおいて,最後のチップは,一巡してコントローラに戻ることができる。)

(3)本願発明と引用発明との対比
ア 後述する「複数の集積回路ダイ」の接続に関する相違点を除き,引用発明における「回路ブロック2」及び「回路ブロック4」,「スタックを形成する」,並びに「集積回路」は,それぞれ,本願発明の「集積回路ダイ」,「積層された」及び「集積回路装置」に相当するということができ,また,引用発明における「2個の回路ブロック2,4」を備えることは,本願発明の「複数の集積回路ダイを備える」ことに相当するといえる。
そうすると,本願発明と引用発明とは,「複数の集積回路ダイを備える積層された集積回路装置」に関する発明である点で共通するということができる。
イ 引用発明における「入力信号が回路ブロック2,4に入る点を接続するために使用される複数のクロス-ダイ ビア10」及び「出力信号が回路ブロック2,4から出る点を接続するために使用される複数のクロス-ダイ ビア12」は,本願発明の「前記ダイに対する信号に外部アクセスを供給するための」「複数のビア」に相当するといえる。
してみれば,引用発明における「入力信号が回路ブロック2,4に入る点を接続するために使用される複数のクロス-ダイ ビア10と,出力信号が回路ブロック2,4から出る点を接続するために使用される複数のクロス-ダイ ビア12とを備え,複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12は,いずれも回路ブロック2及び4を通って延在」するとの構成は,本願発明の「前記ダイに対する信号に外部アクセスを供給するための,前記ダイを通って延在する複数のビア」であるとの構成に相当するということができる。
そして,引用発明において,「回路ブロック2」と「回路ブロック4」は互いに隣接し,スタックを形成するところ,「回路ブロック2の複数のクロス-ダイ ビア10及び複数のクロス-ダイ ビア12は,それぞれ,回路ブロック4の複数のクロス-ダイ ビア10及び複数のクロス-ダイ ビア12と直列接続を形成」する構成を備えるから,引用発明における上記の構成は,本願発明の「前記複数のダイは,それぞれのダイの前記ビアが,隣接するダイの前記ビアに接続されて,隣接するダイの間で直列接続を形成するように,積み重なって配置されている」との構成に相当するといえる。
そうすると,引用発明における「回路ブロック2,4は,入力信号が回路ブロック2,4に入る点を接続するために使用される複数のクロス-ダイ ビア10と,出力信号が回路ブロック2,4から出る点を接続するために使用される複数のクロス-ダイ ビア12とを備え,複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12は,いずれも回路ブロック2及び4を通って延在し,回路ブロック2の複数のクロス-ダイ ビア10と回路ブロック4の複数のクロス-ダイ ビア10,及び回路ブロック2の複数のクロス-ダイ ビア12と回路ブロック4の複数のクロス-ダイ ビア12は,それぞれ直列接続を形成」するとの構成は,本願発明の「それぞれのダイは,前記ダイに対する信号に外部アクセスを供給するための,前記ダイを通って延在する複数のビアであって,前記複数のダイは,それぞれのダイの前記ビアが,隣接するダイの前記ビアに接続されて,隣接するダイの間で直列接続を形成するように,積み重なって配置されている,ビア」を含むとの構成に相当するということができる。
ウ 引用発明は「複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12は,堅牢なスイッチで構成されるスタック制御回路に関連づけられ,堅牢なスイッチで構成されるスタック制御回路は信号の経路指定をする」との構成を備えるところ,引用発明の「回路ブロック2」及び「回路ブロック4」それぞれにおいて,「堅牢なスイッチで構成されるスタック制御回路」が,信号の経路指定のために「複数のクロス-ダイ ビア10」及び「複数のクロス-ダイ ビア12」と結合されていることは,引用文献1の記載(上記2(1)ア(ウ))より明らかである。
また,引用発明における「堅牢なスイッチで構成されるスタック制御回路」は信号の経路指定をすることから,「ルータ」と称することができる。
そうすると,本願発明と引用発明とは,「それぞれのダイ」は,「関連するビアと結合されるルータ」を含む点で共通するといえる。
エ 後述する「複数の集積回路ダイ」の接続に関する相違点を除き,引用発明における「スタックを形成する集積回路」は,本願発明の「積層された集積回路装置」に相当するといえる。
オ 上記アないしエより,本願補正発明と引用発明との一致点と相違点は,次のとおりであると認められる。
(ア)一致点
「複数の集積回路ダイを備える積層された集積回路装置において,
それぞれのダイは,
前記ダイに対する信号に外部アクセスを供給するための,前記ダイを通って延在する複数のビアであって,前記複数のダイは,それぞれのダイの前記ビアが,隣接するダイの前記ビアに接続されて,隣接するダイの間で直列接続を形成するように,積み重なって配置されている,ビアと,
関連するビアと結合されるルータとを含む,
積層された集積回路装置。」
(イ)相違点
・相違点1
本願発明の「複数の集積回路ダイ」は「リングトポロジに接続された」ものであるのに対し,引用発明における「回路ブロック2」及び「回路ブロック4」は,上記の構成を備えていない点。
・相違点2
本願発明の「ルータ」は,「前記関連するビアに,前記ダイの固有回路が,前記関連するビアのうちの選択されたものによって接続されて,隣接するダイとシグナリングするシグナリング接続構成をとらせるように,および前記関連するビアに,前記ダイの前記固有回路が接続されずに,前記隣接するダイとシグナリングするシグナリング切断構成をとらせるように構成されている」のに対し,引用発明における「堅牢なスイッチで構成されるスタック制御回路」が上記のように構成されていることは特定されていない点。

(4)相違点についての検討
ア 相違点1について
上記2(2)によれば,引用文献2には,複数のチップを積層するマルチチップデバイスにおいて,複数のチップをリングトポロジに接続することが記載されており,複数の集積回路ダイを備える積層された集積回路装置において,上記複数の集積回路ダイをリングトポロジに接続することは,本願優先日前,当該技術分野では,当業者により普通に行われていたものと認められる。
そうすると,引用発明において,回路ブロック(本願発明の「集積回路ダイ」に相当。)をリンクトポロジに接続することは,引用文献2に記載の事項に接した当業者が,適宜なし得たものと認められる。
以上から,相違点1に係る構成は,引用発明において,引用文献2に記載の事項に接した当業者が適宜なし得たものである。
イ 相違点2について
(ア)上記2(1)ア(ウ)によれば,引用文献1には,回路14,16の2層からなり,回路16を回路14の上に配置した集積回路であって,層0,回路14の動作可能な入出力ユニットは,層1,回路16における動作不良の入出力ユニットの冗長系となる集積回路において,信号が層0,回路14の入出力回路ブロックで処理され,出力信号が生成されると,信号は,スタック制御回路20で経路指定され,層1,回路16に戻され,層1,回路16の他の回路ブロックで処理されることが記載されている。
すなわち,引用文献1には,2つの回路ブロックからなる,積層された集積回路において,一方の回路ブロックにおける動作可能な回路からの信号が,「堅牢なスイッチで構成されるスタック制御回路」で経路指定され,隣接する他の回路ブロックに送られることが記載されていると認められる。
してみれば,「実質的に同一の形態及び機能を有する2個の回路ブロック2,4が互いに隣接し,スタックを形成する集積回路」である引用発明において,一方の回路ブロックの動作可能な回路からの信号が,「堅牢なスイッチで構成されるスタック制御回路」で経路指定され,隣接する他の回路ブロックに送られる構成は,引用文献1の上記の記載から,引用発明が実質的に備えていると認められ,また,仮にそうでないとしても,引用文献1の上記の記載に接した当業者が普通に行い得るものといえる。
そして,引用発明は,「複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12は,堅牢なスイッチで構成されるスタック制御回路に関連づけられ,スタック制御回路は信号の経路指定をする」との構成を備えるところ,一方の回路ブロックの動作可能な回路からの信号が,「堅牢なスイッチで構成されるスタック制御回路」で経路指定され,隣接する他の回路ブロックに送られるようにするために,「堅牢なスイッチで構成されるスタック制御回路」に関連づけられた複数のクロス-ダイ ビアのうちの選択されたクロス-ダイ ビアを,上記一方の回路ブロックにおける動作可能な回路に接続するように,「堅牢なスイッチで構成されるスタック制御回路」を構成することは,当業者が当然に行い得るものと認められる。
そうすると,引用発明において,「堅牢なスイッチで構成されるスタック制御回路」に関連づけられた複数のクロス-ダイ ビアに,「回路ブロック2」及び「回路ブロック4」のいずれか一方における動作可能な回路が,上記関連づけられた複数のクロス-ダイ ビアのうちの選択されたものによって接続されて,上記動作可能な回路からの信号が,「回路ブロック2」及び「回路ブロック4」のいずれか他方の隣接する回路ブロックに送られる構成をとらせるように,「堅牢なスイッチで構成されるスタック制御回路」を構成することは,引用文献1の記載に接した当業者が適宜なし得たものと認める。
(イ)上記2(1)ア(エ)によれば,引用文献1には,「回路層のいくつかは,不良回路ブロックを含んでいなくてもよいこと」,及び「二重または三重のモジュール式冗長系を提供することができること」が記載され,加えて,「製造時,動作不良でない回路層が使用中に消耗するかもしれないが,本発明により提供される冗長系は,消耗した回路ブロックを代えることによって,より長いフィールドサービス寿命を提供することができる」ことが記載されている。
してみれば,「実質的に同一の形態及び機能を有する2個の回路ブロック2,4が互いに隣接し,スタックを形成する集積回路」である引用発明において,一方の回路ブロックで,製造時は動作不良でないが,使用中に消耗した回路が生じた場合に,当該消耗した回路を,冗長系を提供する他方の回路ブロックにおける回路で代えることは,引用文献1の上記の記載から,引用発明が実質的に備えていると認められ,また,仮にそうでないとしても,引用文献1の上記の記載に接した当業者が普通に行い得るものといえる。
そして,引用発明は,「複数のクロス-ダイ ビア10,及び複数のクロス-ダイ ビア12は,堅牢なスイッチで構成されるスタック制御回路に関連づけられ,スタック制御回路は信号の経路指定をする」との構成を備えるところ,一方の回路ブロックにおいて使用中消耗した回路を,冗長系を提供する他方の回路ブロックにおける回路で代えるために,「堅牢なスイッチで構成されるスタック制御回路」に関連づけられた複数のクロス-ダイ ビアのうち,上記一方の回路ブロックにおいて使用中消耗した回路に接続されたクロス-ダイ ビアを当該消耗した回路から切断するように,「堅牢なスイッチで構成されるスタック制御回路」を構成することは,当業者が当然に行い得るものと認められる。
さらに,その結果,上記一方の回路ブロックにおいて,「堅牢なスイッチで構成されるスタック制御回路」に関連づけられた複数のクロス-ダイ ビアは,上記一方の回路ブロックにおいて使用中消耗した回路が接続されずに,隣接する他方の回路ブロックと接続され,信号が送られるようになると認められる。
そうすると,引用発明において,「堅牢なスイッチで構成されるスタック制御回路」に関連づけられた複数のクロス-ダイ ビアに,「回路ブロック2」及び「回路ブロック4」のいずれか一方において使用中消耗した回路が接続されずに,「回路ブロック2」及び「回路ブロック4」のいずれか他方の隣接する回路ブロックと接続され,信号が送られる構成をとらせるように,「堅牢なスイッチで構成されるスタック制御回路」を構成することは,引用文献1の記載に接した当業者が適宜なし得たものと認める。
(ウ)上記(ア)及び(イ)より,引用発明において,「堅牢なスイッチで構成されるスタック制御回路」に関連づけられた複数のクロス-ダイ ビアに,「回路ブロック2」及び「回路ブロック4」のいずれか一方における動作可能な回路が,上記関連づけられた複数のクロス-ダイ ビアのうちの選択されたものによって接続されて,上記動作可能な回路からの信号が,「回路ブロック2」及び「回路ブロック4」のいずれか他方の隣接する回路ブロックに送られる構成をとらせるように,並びに「堅牢なスイッチで構成されるスタック制御回路」に関連づけられた複数のクロス-ダイ ビアに,「回路ブロック2」及び「回路ブロック4」のいずれか一方において使用中消耗した回路が接続されずに,「回路ブロック2」及び「回路ブロック4」のいずれか他方の隣接する回路ブロックと接続され,信号が送られる構成をとらせるように,「堅牢なスイッチで構成されるスタック制御回路」を構成することは,引用文献1の記載に接した当業者が適宜なし得たものと認める。
以上から,本願発明において,「ルータ」が「前記関連するビアに,前記ダイの固有回路が,前記関連するビアのうちの選択されたものによって接続されて,隣接するダイとシグナリングするシグナリング接続構成をとらせるように,および前記関連するビアに,前記ダイの前記固有回路が接続されずに,前記隣接するダイとシグナリングするシグナリング切断構成をとらせるように構成されている」こと,すなわち,相違点2に係る構成は,引用発明において,引用文献1の記載に接した当業者が適宜なし得たものである。

(5)本願発明の作用効果について
本願明細書には,本願発明が奏する作用効果について,「別の例としては,図8における1つのダイが故障した場合,それは,取り除くことが可能であり,スペアダイと交換可能であり,それによって,最終的には図7cに示す構成に到達し,マルチチップパッケージの有用寿命を延長する。」(【0052】)と記載されている。
他方,上記2(1)ア(エ)によれば,引用文献1には,「Furthermore, a non-defective layer of circuits at manufacturing time may be subject to wear out during use, particularly with smaller geometry integrated circuits wear out is a more significant issue, and accordingly the redundancy provided by the present technique can provide a longer field service life by substituting the worn out circuit block. 」(訳:さらに,特に微細構造の集積回路の消耗は重要な問題であり,製造時,動作不良でない回路層が使用中に消耗するかもしれないが,本発明により提供される冗長系は,消耗した回路ブロックを代えることによって,より長いフィールドサービス寿命を提供することができる)と記載されている。
そうすると,引用文献1の記載より,引用発明は,本願発明と同様の作用効果を奏すると認められ,本願発明が奏する上記の作用効果は格別のものとはいえない。

(6)まとめ
以上のとおり,本願の請求項1に係る発明(本願発明)は,引用文献1記載の発明(引用発明),及び引用文献2に記載の事項に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができないものである。

第3 結言

したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-03-23 
結審通知日 2016-03-29 
審決日 2016-04-11 
出願番号 特願2012-533445(P2012-533445)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 鈴木 匡明
特許庁審判官 河口 雅英
飯田 清司
発明の名称 積層されたマルチダイパッケージにおけるシリコン貫通ビアの再構成  
代理人 緒方 和文  
代理人 黒瀬 泰之  
代理人 鷲頭 光宏  
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