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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1318776
審判番号 不服2015-7836  
総通号数 202 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-10-28 
種別 拒絶査定不服の審決 
審判請求日 2015-04-27 
確定日 2016-09-13 
事件の表示 特願2010-141336「半導体装置及び半導体装置の製造方法」拒絶査定不服審判事件〔平成24年 1月12日出願公開、特開2012- 9481、請求項の数(8)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成22年6月22日の出願であって、平成26年2月4日付けで拒絶理由が通知され、同年3月14日に意見書及び手続補正書が提出され、同年7月4日付けで最後の拒絶理由が通知され、同年9月3日に意見書及び手続補正書が提出されたが、平成27年2月5日付けで拒絶査定がされ、これに対し、同年4月27日に拒絶査定不服審判が請求されたものである。


第2 本願発明
本願の請求項1?8に係る発明は、平成26年9月3日に提出された手続補正書により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項1?8に記載された事項により特定される以下のとおりのものと認められる。

「 【請求項1】
第1導電型領域と、
前記第1導電型領域の下面を覆うように配置された第1の第2導電型領域と、
前記第1導電型領域の側面を取り囲むように配置され、且つ、前記第1の第2導電型領域と接している第2の第2導電型領域と、
前記第2の第2導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリングと、
前記第1導電型領域の上面を覆うように配置された絶縁膜と、
前記絶縁膜上に配置されたアナログ素子と、
交互に積層された層間絶縁膜と配線層とを含む多層配線層と、
を有し、
前記ガードリングは、
前記第2の第2導電型領域の表層に形成されて、平面視において前記第1導電型領域を環状に囲む、第2導電型の高濃度拡散領域と、
前記多層配線層の層間絶縁膜に埋め込まれた接続部材と、
前記多層配線層の配線層に形成されているとともに、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第1導電型領域を囲んでいる導体パターンと、
を含み、
前記導体パターンが形成された前記配線層は、前記アナログ素子に接続された引出配線を含み、
前記導体パターンには、前記引出配線を通過させる開口が形成されており、
前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている半導体装置。
【請求項2】
前記アナログ素子は抵抗素子である請求項1に記載の半導体装置。
【請求項3】
前記抵抗素子は第2導電型である請求項2に記載の半導体装置。
【請求項4】
平面視において、前記第1導電型領域の外形線は前記アナログ素子の外形線の外側に位置する請求項1乃至3の何れか一項に記載の半導体装置。
【請求項5】
前記アナログ素子には1GHz以上の周波数の高周波信号が入力される請求項1乃至4の何れか一項に記載の半導体装置。
【請求項6】
前記固定電位端子は、グランド端子である請求項1乃至5の何れか一項に記載の半導体装置。
【請求項7】
交互に積層された層間絶縁膜と配線層とを含む多層配線層を有する半導体装置を製造する方法において、
第1導電型領域の下面が第1の第2導電型領域により覆われた状態となるように第1導電型領域を形成する工程と、
前記第1導電型領域の側面を取り囲み、且つ、前記第1の第2導電型領域と接するように、第2の第2導電型領域を形成する工程と、
前記第2の第2導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程と、
前記第1導電型領域の上面を覆うように絶縁膜を形成する工程と、
前記絶縁膜上にアナログ素子を形成する工程と、
を有し、
前記ガードリングを形成する工程は、
前記第2の第2導電型領域の表層に、平面視において前記第1導電型領域を環状に囲む、第2導電型の高濃度拡散領域を形成する工程と、
前記多層配線層の層間絶縁膜に埋め込まれた接続部材を形成する工程と、
前記多層配線層の1つの配線層を形成する工程であって、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第1導電型領域を囲んでいる導体パターンを含む1つの配線層を形成する工程と、
を含み、
前記多層配線層の1つの配線層を形成する工程では、
前記導体パターンとともに、前記アナログ素子に接続された引出配線を形成し、
前記導体パターンを、前記引出配線を通過させる開口を有するものとして形成し、
前記引出配線を、前記開口を通して前記導体パターンの内側から外側へと引き出されたものとして形成する半導体装置の製造方法。
【請求項8】
前記固定電位は、グランド電位であることを特徴とする請求項7に記載の半導体装置の製造方法。」

以下、本願の請求項1に係る発明ないし請求項8に係る発明を、それぞれ、「本願発明1」ないし「本願発明8」という。


第3 原査定の理由の概要
原査定の根拠となった平成26年7月4日付けの最後の拒絶理由通知の概要は、次のとおりである。
「(理由B)
この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
……(中略)……
3.請求項1?8/理由B/引用文献1?5
出願人は、意見書において、補正後の請求項1に係る発明における「前記導体パターンには、前記引出配線を通過させる開口が形成されており、前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている」との構成は、先記引用文献1?4にはない新規な構成である旨主張している。しかしながら、ガードリングに開口部を設けて引出配線を通過させる構成は、引用文献5(図3?5等)にも記載されているように周知の技術にすぎず、当該技術を先記引用文献1?4からなる装置に適用することに格別の困難性はみいだせない。

引 用 文 献 等 一 覧
1.特開2009-295867号公報
2.特開2009-64974号公報
3.特開2000-150798号公報
4.特開2008-53257号公報
5.特開昭61-194740号公報」


第4 当審の判断
1 各引用例
(1)引用例1
ア 引用例1の記載事項
前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開2009-295867号公報(以下「引用例1」という。)には、「半導体装置」(発明の名称)について、図1?図10とともに、以下の事項が記載されている(下線は、参考のため、当審において付したものである。以下、同様。)。
a 「【発明が解決しようとする課題】
【0004】
半導体装置101では、抵抗素子104に、外部電源からの数百Vの高電圧が配線107を介して印加される。一方、P型基板102は、接地電位(0V)とされる。そのため、P型基板102と抵抗素子104とで挟まれる素子分離膜103には、抵抗素子104への印加電圧とほぼ同じ大きさの電圧が印加される。この印加電圧による素子分離膜103の絶縁破壊を防止すべく、半導体装置101の耐圧を向上させる必要がある。」

b 「【課題を解決するための手段】
【0006】
上記目的を達成するための請求項1記載の発明は、半導体層と、前記半導体層の表面に形成された絶縁膜と、前記絶縁膜上に形成された抵抗素子と、前記半導体層における前記絶縁膜を挟んで前記抵抗素子と対向する部分に形成され、周囲から電気的にフローティングされたフローティング領域とを備える、半導体装置である。
この構成によれば、半導体層の表面には、絶縁膜が形成されている。絶縁膜上には、抵抗素子が形成されている。また、半導体層は、絶縁膜を挟んで抵抗素子と対向する部分に、周囲から電気的にフローティングされたフローティング領域を備えている。したがって、抵抗素子は、絶縁膜を介してフローティング領域内に広がる空乏層と対向する。
【0007】
これにより、半導体層と抵抗素子との間に印加される電圧は、空乏層に分散される。そのため、抵抗素子への電圧の印加に伴う絶縁膜への印加電圧を低減することができる。抵抗素子に高電圧が印加されても、高電圧の一部を空乏層に分散することができるので、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。さらに、絶縁膜の厚さを増大させる必要がないので、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【0008】
また、請求項2に記載の発明は、前記半導体層の下層に設けられた第1導電型の半導体基板と、前記半導体層に前記フローティング領域を取り囲む環状に形成された第1導電型のアイソレーション領域とを備え、前記フローティング領域は、第2導電型を有する、請求項1に記載の半導体装置である。
この構成によれば、半導体層の下層に第1導電型の半導体基板が設けられている。また、半導体層には、フローティング領域を取り囲む環状の第1導電型のアイソレーション領域が形成されている。一方、フローティング領域は、第2導電型を有する。したがって、フローティング領域は、その下方の半導体基板およびその周囲のアイソレーション領域により、周囲から電気的にフローティングされている。
【0009】
そして、この半導体装置では、半導体基板と抵抗素子との間に印加される電圧は、フローティング領域、半導体基板およびアイソレーション領域に広がる空乏層に分散される。そのため、請求項1と同様に、抵抗素子に高電圧が印加されても、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。また、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【0010】
また、請求項3に記載の発明は、前記アイソレーション領域に対応する環状に形成され、前記アイソレーション領域と前記絶縁膜を挟んで対向するガードリングをさらに備える、請求項2に記載の半導体装置である。
この構成によれば、アイソレーション領域に対応する環状に形成されたガードリングが、絶縁膜を挟んでアイソレーション領域と対向している。
【0011】
高電圧が印加される高耐圧半導体装置では、その内部配線に高電圧が印加されると、その電圧により生じる電界の影響により、該配線の下方の半導体層の導電型が反転するなどの現象が生じやすい。そして、半導体層の導電型が反転すると、リーク電流が発生するなどの不具合が生じる。
請求項3に記載されているように、アイソレーション領域とガードリングとが対向していれば、半導体装置に高電圧が印加されても、ガードリングを接地しておくことにより、アイソレーション領域への電界の影響を低減することができる。その結果、アイソレーション領域の導電型の反転を抑制することができる。」

c 「【発明を実施するための最良の形態】
【0017】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図2は、図1にII-IIで示される切断線で切断したときの断面図である。
半導体装置1は、たとえば、パワーエレクトロニクス分野などに用いられる、高電圧が印加される高耐圧半導体装置である。
【0018】
半導体装置1は、その基体をなすP型基板2を備えている。
P型基板2には、半導体層としてのN型のエピタキシャル層3が積層されている。エピタキシャル層3には、その表層部に、各種能動素子(トランジスタ、ダイオードなど)が多数作り込まれている(図示せず)。
また、エピタキシャル層3には、エピタキシャル成長後のままの状態が維持される、フローティング領域としてのN型領域4が形成されている。N型領域4は、断面視でP型基板2に接するエピタキシャル層3の下面から表面に至る、平面視略矩形状の領域である。
【0019】
また、エピタキシャル層3において、N型領域4の周囲の領域は、N型領域4を取り囲むアイソレーション領域としてのP型領域5をなしている。P型領域5は、断面視でエピタキシャル層3の下面から表面に至り、N型領域4の外周面に接する環状の内周面を有する領域である。
したがって、N型領域4は、その下面および外周面全域に反対導電型のP型基板2およびP型領域5がそれぞれ接することにより、周囲から電気的にフローティング(絶縁分離)されている。
【0020】
エピタキシャル層3の表面には、たとえば、酸化シリコンからなる、絶縁膜としての素子分離膜6(図1では省略)が形成されている。素子分離膜6は、エピタキシャル層3における各素子の形成領域(アクティブ領域)を区画する膜である。素子分離膜6は、N型領域4の表面全域を被覆し、さらにN型領域4からP型領域5の表面に跨って形成されている。
【0021】
素子分離膜6上には、ポリシリコンからなる抵抗素子7が形成されている。抵抗素子7は、半導体装置1の内部回路の一部をなし、たとえば、内部回路において電流の制限や電圧の分圧などを行なう素子である。抵抗素子7は、平面視で略矩形状(長方形状)に形成されている。そして、抵抗素子7は、その全域が素子分離膜6を挟んでN型領域4と対向するように配置されている。具体的には、抵抗素子7は、素子分離膜6におけるN型領域4に接する部分上に、その部分の各隅とN型領域4の各隅との距離が略一定となるように配置されている。
【0022】
エピタキシャル層3には、たとえば、酸化シリコンからなる第1層間絶縁膜8(図1では省略)が積層されている。第1層間絶縁膜8は、素子分離膜6および抵抗素子7を被覆している。
第1層間絶縁膜8には、第1層間絶縁膜8を膜厚方向に貫通する、平面視略矩形状のコンタクトホール9が複数形成されている。複数のコンタクトホール9は、抵抗素子7の長手方向(図1の左右方向)における両端部の一方側および他方側と対向する部分に5つずつ設けられている。複数のコンタクトホール9は、一方側の各コンタクトホール9と他方側の各コンタクトホール9とが抵抗素子7の長手方向に対をなして対向するように配置されている。
【0023】
各コンタクトホール9には、導電材料からなるコンタクトプラグ10が埋設されている。各コンタクトプラグ10は、抵抗素子7の端部表面において、抵抗素子7にそれぞれコンタクト(接触)している。これにより、各コンタクトプラグ10は、抵抗素子7に電気的に接続されている。
第1層間絶縁膜8上には、1対の第1配線11が形成されている。各第1配線11は、それぞれ平面視略矩形状に、平面視でN型領域4内に収まるようにパターニングされている。つまり、各第1配線11は、平面視でP型領域5と重なっていない。また、各第1配線11は、抵抗素子7の長手方向に平行な幅方向の約半分が抵抗素子7の長手方向における各端部と重なっており、その重なる部分がコンタクトプラグ10を一括して覆っている。これにより、各第1配線11は、コンタクトプラグ10に電気的に接続されている。
【0024】
第1層間絶縁膜8には、たとえば、酸化シリコンからなる第2層間絶縁膜12(図1では省略)が積層されている。第2層間絶縁膜12は、第1配線11を被覆している。
第2層間絶縁膜12には、第2層間絶縁膜12を膜厚方向に貫通する、平面視略矩形状のコンタクトホール13が複数形成されている。複数のコンタクトホール13は、抵抗素子7の長手方向においてコンタクトホール9よりも外側に、1対の第1配線11の一方および他方と対向する部分に5つずつ設けられている。複数のコンタクトホール13は、一方の各コンタクトホール13と他方の各コンタクトホール13とが抵抗素子7の長手方向に対をなして対向するように配置されている。
【0025】
各コンタクトホール13には、導電材料からなるコンタクトプラグ14が埋設されている。各コンタクトプラグ14は、対応する第1配線11の表面において、第1配線11にそれぞれコンタクト(接触)している。これにより、各コンタクトプラグ14は、第1配線11に電気的に接続されている。
第2層間絶縁膜12上には、1対の第2配線15が形成されている。各第2配線15は、それぞれ平面視略矩形状に、平面視でN型領域4の内外に跨るようにパターニングされている。つまり、各第2配線15は、抵抗素子7の長手方向に沿って、平面視でN型領域4に重なる第1部分16と、N型領域4と重ならずP型領域5に重なる第2部分17とを一体的に有している。また、各第2配線15は、第1部分16がコンタクトプラグ14を一括して覆っている。これにより、各第2配線15は、コンタクトプラグ14に電気的に接続されている。また、一方の第2配線15は、配線18を介して外部電源に電気的に接続され、他方の第2配線15は、配線19を介して別の素子(能動素子)に電気的に接続される。
【0026】
半導体装置1では、抵抗素子7に、外部電源からの数百Vの高電圧が配線18を介して印加される。一方、P型基板2は、接地電位(0V)とされる。
そして、この半導体装置1では、N型領域4の下方にP型基板2が設けられ、その側方にP型領域5が形成されている。N型領域4は、その下面および外周面全域に反対導電型のP型基板2およびP型領域5がそれぞれ接することにより、周囲から電気的にフローティングされている。抵抗素子7は、平面視でその全域が素子分離膜6を挟んでN型領域4と対向するように配置されている。したがって、抵抗素子7は、素子分離膜6を介して、P型基板2、N型領域4およびP型領域5内に広がる空乏層20と対向する。
【0027】
これにより、P型基板2と抵抗素子7との間に印加される電圧は、空乏層20に分散される。そのため、抵抗素子7への電圧の印加に伴う素子分離膜6への印加電圧を低減することができる。抵抗素子7に高電圧が印加されても、高電圧の一部を空乏層20に分散することができるので、素子分離膜6の絶縁破壊を抑制することができる。その結果、素子分離膜6の厚さを増大させることなく、素子分離膜6の絶縁破壊に対する耐圧を向上させることができる。さらに、素子分離膜6の厚さを増大させる必要がないので、素子分離膜6の厚さを適当に設計することにより、抵抗素子7とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【0028】
また、平面視でP型領域5と対向する配線、つまり、第2配線15の第2部分17とP型領域5との間には、複数の層間絶縁膜(第1層間絶縁膜8および第2層間絶縁膜12)が介在されている。
高電圧が印加される高耐圧半導体装置では、その内部配線に高電圧が印加されると、その電圧により生じる電界の影響により、該配線の下方の半導体層の導電型が反転するなどの現象が生じやすい。そして、半導体層の導電型が反転すると、リーク電流が発生するなどの不具合が生じる。
【0029】
半導体装置1のように、第2部分17とP型領域5との間に複数の層間絶縁膜(第1層間絶縁膜8および第2層間絶縁膜12)が介在されるので、第2部分17とP型領域5との距離を大きくすることができる。そのため、第2配線15に高電圧が印加されても、P型領域5への電界の影響を低減することができる。その結果、P型領域5の導電型の反転を抑制することができる。」

d 「【0038】
図4は、本発明の第2の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図5は、図4にV-Vで示される切断線で切断したときの断面図である。また、図4および図5において、図1または図2に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【0039】
この半導体装置31では、素子分離膜6上に、P型領域5に対応する第1ガードリング32が形成されている。つまり、第1ガードリング32は、平面視で抵抗素子7を取り囲み、N型領域4の外周に沿った矩形環状に形成されている。これにより、第1ガードリング32は、素子分離膜6を挟んでP型領域5と対向している。また、第1ガードリング32は、抵抗素子7と同じ材料(ポリシリコン)を用いて形成されている。
【0040】
第1層間絶縁膜8には、第1層間絶縁膜8を膜厚方向に貫通する、平面視略矩形状のブリッジ用ホール33が多数形成されている。多数のブリッジ用ホール33は、第1ガードリング32と対向する部分に設けられている。多数のブリッジ用ホール33は、第1ガードリング32の形状に対応して矩形環状に整列して配置されている。
各ブリッジ用ホール33には、導電材料からなるブリッジプラグ34が埋設されている。ブリッジプラグ34は、第1ガードリング32と後述する接地ガードリング35とをブリッジするためのプラグであり、第1ガードリング32の表面において、第1ガードリング32に接触している。これにより、ブリッジプラグ34は、第1ガードリング32に電気的に接続されている。
【0041】
また、第1層間絶縁膜8上には、第1ガードリング32を接地電位(0V)とするための接地ガードリング35が形成されている。接地ガードリング35は、平面視で第1ガードリング32とほぼ同一形状の矩形環状に形成されている。接地ガードリング35は、平面視で第1ガードリング32とほぼ一致するように配置され、ブリッジプラグ34を一括して覆っている。これにより、接地ガードリング35は、ブリッジプラグ34に電気的に接続されている。そして、接地ガードリング35は、接地された接地配線36と電気的に接続されることにより、接地電位とされる。接地配線36が接地ガードリング35に接続された状態では、ブリッジプラグ34を介して接地ガードリング35に電気的に接続された第1ガードリング32も接地電位とされる。
【0042】
その他の構成は、前述の第1の実施形態の場合と同様であり、また、動作も同様である。
そして、この半導体装置31では、素子分離膜6上におけるP型領域5に対向する部分に、第1ガードリング32が形成されている。そして、第1ガードリング32は、接地ガードリング35の接地に伴い、接地電位とされる。
【0043】
そのため、第2配線15に高電圧が印加されても、P型領域5への電界の影響を一層低減することができる。その結果、P型領域5の導電型の反転を一層抑制することができる。
また、第1ガードリング32は、抵抗素子7と同じ材料(ポリシリコン)を用いて、素子分離膜6上に形成されている。そのため、後述する半導体装置31の製造工程において、抵抗素子7と第1ガードリング32とを同じ工程(図6Fおよび図6G参照。)で作製することができる。その結果、第1ガードリング32を作製するための工程を別途設ける必要がないので、製造工程を簡易にすることができる。」

e 「【0044】
図6A?図6Kは、図4に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図6Aに示すように、エピタキシャル成長法により、P型基板2上に、エピタキシャル層3が形成される。
次いで、図6Bに示すように、フォトリソグラフィにより、エピタキシャル層3上にP型領域5を形成すべき部分と対向する開口を有するマスク21が形成される。そして、マスク21を用いて、P型不純物がエピタキシャル層3の表面からその内部に注入される。そして、P型不純物を拡散させるための熱処理が行なわれることにより、図6Cに示すように、エピタキシャル層3にP型領域5が形成されるとともに、P型領域5の内側にN型領域4が形成される。
【0045】
次いで、熱酸化処理により、エピタキシャル層3の表面に、SiO2(酸化シリコン)からなる犠牲酸化膜(図示せず)が形成される。その後、P-CVD(Plasma Chemical Vapor Deposition:プラズマ化学気相成長)法またはLP-CVD(Low Pressure Chemical Vapor Deposition)法により、この犠牲酸化膜上にSiN(窒化シリコン)からなる犠牲窒化膜が形成され、この犠牲窒化膜がパターニングされることによって、素子分離膜
6を形成すべき部分と対向する部分に開口を有するハードマスク(図示せず)が形成される。そして、当該開口から露出するエピタキシャル層3が熱酸化処理されることにより、図6Dに示すように、エピタキシャル層3の表面に素子分離膜6が形成される。素子分離膜6の形成後、エピタキシャル層3上のハードマスクは、除去される。
【0046】
次いで、図6Eに示すように、LP-CVD法により、エピタキシャル層3上にポリシリコン膜22が堆積される。素子分離膜6は、ポリシリコン膜22により被覆される。
ポリシリコン膜22の形成後、図6Fに示すように、フォトリソグラフィにより、ポリシリコン膜22上に抵抗素子7および第1ガードリング32を形成すべき部分と対向する開口を有するマスク37が形成される。そして、マスク37を用いて、P型不純物がポリシリコン膜22の表面からその内部に注入される。P型不純物の注入後、マスク37は、除去される。
【0047】
次いで、図6Gに示すように、フォトリソグラフィにより、抵抗素子7および第1ガードリング32を形成すべき部分と対向する領域とは異なる領域に開口を有するマスク38が形成される。そして、マスク38の開口から露出するポリシリコン膜22がエッチングされることにより、ポリシリコン膜22の不要部分(抵抗素子7および第1ガードリング32以外の部分)が除去される。これにより、抵抗素子7および第1ガードリング32が形成される。抵抗素子7および第1ガードリング32の形成後、マスク38は、除去される。
【0048】
その後、図6Hに示すように、CVD法により、エピタキシャル層3上に第1層間絶縁膜8が積層される。抵抗素子7、第1ガードリング32および素子分離膜6は、第1層間絶縁膜8により被覆される。
続いて、フォトリソグラフィにより、第1層間絶縁膜8上にコンタクトホール9およびブリッジ用ホール33を形成すべき部分と対向する開口を有するマスク(図示せず)が形成される。そして、そのマスクを用いたエッチングにより、図6Iに示すように、第1層間絶縁膜8にコンタクトホール9およびブリッジ用ホール33が形成される。コンタクトホール9およびブリッジ用ホール33の形成後、第1層間絶縁膜8上のマスクは除去される。
【0049】
次いで、スパッタ法により、第1層間絶縁膜8上に導電材料が付着される。導電材料は、コンタクトホール9およびブリッジ用ホール33を埋め尽くし、第1層間絶縁膜8上に薄膜を形成するように付着(堆積)される。そして、フォトリソグラフィおよびエッチングにより、第1層間絶縁膜8上の導電材料の薄膜がパターニングされる。これにより、図6Iに示すように、コンタクトプラグ10および第1配線11、ならびにブリッジプラグ34および接地ガードリング35が形成される。
【0050】
その後、図6Jに示すように、CVD法により、第1層間絶縁膜8上に第2層間絶縁膜12が積層される。第1配線11および接地ガードリング35は、第2層間絶縁膜12により被覆される。
続いて、フォトリソグラフィにより、第2層間絶縁膜12上にコンタクトホール13を形成すべき部分と対向する開口を有するマスク(図示せず)が形成される。そして、そのマスクを用いたエッチングにより、図6Kに示すように、第2層間絶縁膜12にコンタクトホール13が形成される。コンタクトホール13の形成後、第2層間絶縁膜12上のマスクは除去される。
【0051】
次いで、スパッタ法により、第2層間絶縁膜12上に導電材料が付着される。導電材料は、コンタクトホール13を埋め尽くし、第2層間絶縁膜12上に薄膜を形成するように付着(堆積)される。そして、フォトリソグラフィおよびエッチングにより、第2層間絶縁膜12上の導電材料の薄膜がパターニングされる。これにより、図6Kに示すように、コンタクトプラグ14および第1部分16と第2部分17とを有する第2配線15が形成される。以上の工程を経ることにより、図4に示す半導体装置31が得られる。」

f 図4の半導体装置の断面図である図5には、素子分離膜6より下の構造は、図1及び図2に図示される半導体装置における素子分離膜6より下の構造と同じであること、図5における第1層間絶縁膜8は、前記素子分離膜6、抵抗素子7に加えて第1ガードリング32を被覆していること、図5における第2層間絶縁膜12は、第1配線11に加えて接地ガードリング35を被覆していること、前記抵抗素子7と1対の第2配線15とは、1対の第1配線11、コンタクトプラグ10及びコンタクトプラグ14を介して電気的に接続されること、が図示されている。
なお、図5には、図2と同様に、P型基板2は接地されることが図示されている。

イ 引用発明1
引用例1には、特に第4の1(1)アc及び同dで摘記したように、「第2の実施形態に係る半導体装置」の発明として、次の発明(以下「引用発明1」という。)が記載されている。
「半導体装置の基体をなすP型基板2と、
前記P型基板2に積層されているN型のエピタキシャル層3に形成され、断面視で前記P型基板2に接する前記エピタキシャル層3の下面から表面に至り、平面視略矩形状のフローティング領域であるN型領域4と、
断面視で前記エピタキシャル層3の下面から表面に至り、前記N型領域4の外周面に接する環状の内周面を有し、前記N型領域4の周囲を取り囲むアイソレーション領域であるP型領域5と、を備え、
前記N型領域4は、その下面および外周面全域に反対導電型の前記P型基板2及び前記P型領域5がそれぞれ接することにより、周囲から電気的にフローティング(絶縁分離)されており、さらに、
前記エピタキシャル層3の表面に形成されて、前記N型領域4の表面全域を被覆するとともに、前記N型領域4から前記P型領域5の表面に跨って形成される、絶縁膜としての素子分離膜6と、
前記素子分離膜6上に形成され、ポリシリコンからなり、平面視で略矩形状に形成されるとともに、その全域が前記素子分離膜6を挟んで前記N型領域4と対向するように配置されている抵抗素子7と、
前記抵抗素子7と同じ材料を用いて前記素子分離膜6上に形成され、前記素子分離膜6を挟んで前記P型領域5と対向して平面視で前記抵抗素子7を取り囲み、前記N型領域4の外周に沿った矩形環状に形成されている第1ガードリング32と、
前記素子分離膜6、前記抵抗素子7及び前記第1ガードリング32を被覆している第1層間絶縁膜8と、
前記第1層間絶縁膜8上に形成され、それぞれ平面視略矩形状に、平面視でN型領域4内に収まるようにパターニングされている1対の第1配線11と、
前記第1層間絶縁膜8上に形成され、平面視で、前記第1ガードリング32とほぼ同一形状の矩形環状に形成されて、前記第1ガードリング32とほぼ一致するように配置され、接地された接地配線36と電気的に接続されることにより接地電位とされる接地ガードリング35と、
前記第1配線11及び前記接地ガードリング35を被覆している第2層間絶縁膜12と、
前記第2層間絶縁膜12上に形成され、前記抵抗素子7の長手方向に沿って、それぞれ平面視で前記N型領域4に重なる第1部分16と、前記P型領域5に重なる第2部分17とを一体的に有し、一方は配線18を介して外部電源に電気的に接続され、他方は配線19を介して別の素子に電気的に接続される1対の第2配線15と、
を含み、
前記第1層間絶縁膜8の前記抵抗素子7の長手方向における両端部の一方側および他方側と対向する部分に当該第1層間絶縁膜8を膜厚方向に貫通して形成されている複数のコンタクトホール9にそれぞれ埋設される、導電材料からなるコンタクトプラグ10を介して、前記抵抗素子7と各前記第1配線11とは電気的に接続され、
前記第2層間絶縁膜12を膜厚方向に貫通する複数のコンタクトホール13にそれぞれ埋設される、導電材料からなるコンタクトプラグ14を介して、各前記第1配線11と各前記第2配線15とは電気的に接続されており、そして、
第1層間絶縁膜8に当該第1層間絶縁膜8を膜厚方向に貫通して形成され、前記第1ガードリング32と対向する部分に当該第1ガードリング32の形状に対応して矩形環状に整列して配置されている多数のブリッジ用ホール33にそれぞれ埋設される、導電材料からなるブリッジプラグ34を介して、前記第1ガードリング32は前記接地ガードリング35に電気的に接続され、
前記ブリッジプラグ34を介して前記接地ガードリング35に電気的に接続された前記第1ガードリング32が接地電位とされることで、前記第2配線15に高電圧が印加されても、前記P型領域5への電界の影響を一層低減する結果、前記P型領域5の導電型の反転を抑制することを特徴とする半導体装置。」

ウ 引用発明2
引用例1には、特に第4の1(1)アeで摘記したように、「第2の実施形態に係る半導体装置」の製造方法の発明として、次の発明(以下「引用発明2」という。)が記載されている。
「P型基板2上に、N型のエピタキシャル層3を形成する工程と、
マスク21を用いて、P型不純物を前記エピタキシャル層3の表面から注入し、熱処理を行なうことにより、前記エピタキシャル層3の下面から表面に至る領域にP型領域5を形成するとともに、前記P型領域5の内側の前記エピタキシャル層3の下面から表面に至る領域にN型領域4を形成する工程と、
前記エピタキシャル層3の表面に絶縁膜としての素子分離膜6を形成する工程と、
前記素子分離膜6を被覆するように堆積したポリシリコン膜22にP型不純物を注入した後に、マスク38を用いて前記ポリシリコン膜22をエッチングすることにより、抵抗素子7、及び、平面視で前記抵抗素子7を取り囲み前記N型領域4の外周に沿った矩形環状の第1ガードリング32を形成する工程と、
前記抵抗素子7、前記第1ガードリング32及び前記素子分離膜6を、第1層間絶縁膜8により被覆する工程と、
前記第1層間絶縁膜8に、当該第1層間絶縁膜8を膜厚方向に貫通する複数のコンタクトホール9および多数のブリッジ用ホール33を形成する工程と、
前記第1層間絶縁膜8上に導電材料が付着させて、前記コンタクトホール9及び前記ブリッジ用ホール33を前記導電材料で埋め尽くしてコンタクトプラグ10及びブリッジプラグ34を形成するとともに、前記第1層間絶縁膜8上に形成した前記導電材料の薄膜をパターニングすることにより、1対の第1配線11、及び、平面視で前記第1ガードリング32とほぼ同一形状の矩形環状に形成されて前記第1ガードリング32とほぼ一致するように配置される接地ガードリング35を形成する工程と、
前記第1層間絶縁膜8上に第2層間絶縁膜12を積層して、前記第1配線11及び前記接地ガードリング35を前記第2層間絶縁膜12により被覆する工程と、
前記第2層間絶縁膜12に、当該第2層間絶縁膜12を膜厚方向に貫通する複数のコンタクトホール13を形成する工程と、
前記第2層間絶縁膜12上に導電材料が付着させて、前記コンタクトホール13を前記導電材料で埋め尽くしてコンタクトプラグ14を形成するとともに、前記第2層間絶縁膜12上に形成した前記導電材料の薄膜をパターニングすることにより、それぞれ、第1部分16と第2部分17とを一体的に有する1対の第2配線15を形成する工程とを含み、
前記第1ガードリング32を形成する工程と前記ブリッジプラグ34及び前記接地ガードリング35を形成する工程とにより、前記ブリッジプラグ34を介して、前記第1ガードリング32を、接地された接地配線36と電気的に接続される前記接地ガードリング35に電気的に接続し、
前記抵抗素子7を形成する工程と前記コンタクトプラグ10及び前記1対の第1配線11を形成する工程と前記コンタクトプラグ14及び前記1対の第2配線15を形成する工程とにより、前記1対の第1配線11、前記コンタクトプラグ10及び前記コンタクトプラグ14を介して、前記抵抗素子7は前記1対の第2配線15と電気的に接続される半導体装置の製造方法。」

(2)引用例2
ア 引用例2の記載事項
前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開2009-64974号公報(以下「引用例2」という。)には、「半導体装置」(発明の名称)について、図1?図6とともに、以下の事項が記載されている。
a 「【0018】
シリコン等から成るP型の半導体基板1の表面にはN-型のエピタキシャル層2が形成され、エピタキシャル層2の底部にはエピタキシャル層2よりも高濃度であるN+型の埋め込み層3が形成されている。エピタキシャル層2及び埋め込み層3は、半導体基板1にN型不純物(例えばリン)を高濃度に注入し、エピタキシャル成長させることで形成される。
【0019】
エピタキシャル層2の表面にはバイポーラトランジスタ構造(本実施形態ではNPN型のバイポーラトランジスタ50)が形成されている。すなわち、エピタキシャル層2の所定領域にはP不純物層4がベース領域として形成され、P不純物層4の表面にはN+不純物層5がエミッタ領域として形成されている。そして、エピタキシャル層2の表面にはエピタキシャル層2よりも高濃度のN+不純物層6が形成され、エピタキシャル層2とN+不純物層6とでコレクタ領域が構成されている。また、エピタキシャル層2を被覆して絶縁膜7(例えば、熱酸化法やCVD法によるシリコン酸化膜)が形成されている。絶縁膜7の所定領域にはコンタクトホールが形成され、各コンタクトホールにはP不純物層4と接続されたベース電極8、N+不純物層5と接続されたエミッタ電極9、N+不純物層6と接続されたコレクタ電極10が形成されている。なお、ベース電極8とエミッタ電極9とは不図示の配線を介して接続されている。
……(中略)……
【0021】
また、エピタキシャル層2を複数の島領域に分離するためのP+分離層11が形成されている。P+分離層11は、P型不純物が添加された上分離層11aと下分離層11bとがエピタキシャル層2内で一部同士が重畳して一体化した構成になっており、本実施形態ではバイポーラトランジスタ50が形成された領域を取り囲むようにして環状に形成されている。上分離層11aは、エピタキシャル層2の上面からボロン(B)等のP型不純物を拡散させることにより形成される。一方、下分離層11bは、エピタキシャル層2の底部側からボロン(B)等のP型不純物を拡散させることにより形成される。P+分離層11によって隣り合う素子は電気的に分離されるため、当該バイポーラトランジスタ50と隣り合うようにしてエピタキシャル層2上には様々な素子(MOSトランジスタやキャパシタや別のバイポーラトランジスタ等)が形成されていてもよい。
【0022】
また、絶縁膜7のP+分離層11に対応する位置にはコンタクトホールが形成され、当該コンタクトホール内に基板電位固定電極12が形成されている。基板電位固定電極12によって半導体基板1の電位が固定される。なお、基板電位固定電極12を設ける位置に限定はないが、P+分離層11との接続部を当該バイポーラトランジスタ50と隣り合うように配置することが、当該バイポーラトランジスタ50による静電破壊保護特性を向上させる上で好ましい。寄生ダイオードの順方向特性が向上するからである。この点については後述する。」

b 「【0029】
VSS配線23には接地電圧GNDが供給され、VDD配線24には電源電圧VDDが供給されている。なお、P+分離層11は基板電位固定電極12を介してVSS配線23と接続され、半導体基板1は接地電位に固定されている。」

c 「【0032】
バイポーラトランジスタ50a,50b,50cの静電破壊保護動作について簡単に説明する。この回路において、入力端子21に過剰な正電圧が印加され、その過電圧がバイポーラトランジスタ50aを超えると、バイポーラトランジスタ50aに電流が流れ、当該電流はVSS配線23を通して外部に逃げる。また、入力端子21に過剰な負電圧が印加され、つまりはVDD配線24側が正の極性となる過電圧が印加され、その過電圧がバイポーラトランジスタ50bのスナップバック電圧を超えると、バイポーラトランジスタ50bに電流が流れ、当該電流はVDD配線24を流れて外部に逃げる。また、VSS配線23に対してVDD配線24が過大な正電圧となり、当該過電圧がバイポーラトランジスタ50cのスナップバック電圧を超えると、バイポーラトランジスタ50cに電流が流れ、当該電流はVSS配線23を通して外部に逃げる。このようにして、CMOS回路26や内部回路20は静電破壊から保護される。」

イ 引用例2に記載された公知技術
引用例2には、以下の公知技術が記載されている。
「P型の半導体基板の表面に形成され、MOSトランジスタやキャパシタやバイポーラトランジスタ等が形成されるN-型のエピタキシャル層と、
前記エピタキシャル層を取り囲むようにして環状に形成されて、前記バイポーラトランジスタ等を隣り合う素子から電気的に分離し、P型不純物が高濃度に添加された上分離層11aとP型不純物が低濃度に添加された下分離層11bとがエピタキシャル層2内で一部同士が重畳して一体化したP+分離層と、
前記エピタキシャル層を被覆する絶縁膜と、を備える半導体装置において、
前記絶縁膜の前記P+分離層に対応する位置にはコンタクトホールを形成し、当該コンタクトホール内に形成した基板電位固定電極をVSS配線を接続することにより、前記半導体基板を、前記P+分離層及び前記基板電位固定電極を介して接地電位に固定して、入力端子やVDD配線に印加される過大電圧に基づく電流を前記VSS配線を通して外部に逃がすことを特徴とする、内部回路の静電破壊からの保護装置。」

(3)引用例3
ア 引用例3の記載事項
前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開2000-150798号公報(以下「引用例3」という。)には、「半導体装置」(発明の名称)について、図1?図13とともに、以下の事項が記載されている。
a 「【0046】なお、上記の第1?第6の実施の形態において、全ての導電型(P型,N型)を逆に構成してもよい。また、第1?第6の実施の形態におけるポリシリコン層70については、特に導電型を限定するものではなくP型,N型のいずれでもよいが、現行では、精度の管理のし易さ(PCMにて管理)及び作り易さの面から、第1?第3の実施の形態のように容量の下部電極として用いる場合はN型とし、第4?第6の実施の形態のように抵抗として用いる場合はP型としている。」

イ 引用例3に記載された公知技術
引用例3には、ポリシリコン層を抵抗として用いる場合は、当該ポリシリコン層をP型とすること、が記載されている。

(4)引用例4
ア 引用例4の記載事項
前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開2008-53257号公報(以下「引用例4」という。)には、「半導体装置」(発明の名称)について、図1?図16とともに、以下の事項が記載されている。
a 「【発明の開示】
【発明が解決しようとする課題】
【0007】
図1及び図2は、従来の典型的な基板ノイズガードリングの例を示す。図1では、ガードリングはNウェルで引き回されてガードリング専用の独立電源に接続されている。図2では、ガードリングはP+拡散層で引き回されてガードリング専用のグラウンドに接地されている。図3及び図4は、それぞれ図1の断面線と断面図を示す。
従来技術においては、ガードリングは専用電源を必要としており、半導体装置においてはこれを引き込む為にパッドが1つ必要となる。その他、回路においては配線の引き回しが必要となる。
その結果、半導体装置の設計制約および製作コストがいずれも増加してしまう。
【0008】
また、ディープNウェルのガードリングの場合は、さらなるマスクおよび工程が追加されるため、設計契約および製作コストが尚一層増加してしまう。」

b 「【0023】
図6は、本実施形態例における半導体チップ200のアナログ回路部211に相当する半導体装置211を示す。本実施形態例における半導体装置211は、半導体基板201と、アナログ回路302と、ガードリング303と、アナログ回路用電源304と、コンタクト306とを具備する。
図6の半導体基板201は、図5の半導体基板201の一部である。したがって、ノイズ232がアナログ回路部211に向かって来る方向も確定している。
【0024】
以下、半導体基板201がP型半導体で、ガードリング303がNウェルで、アナログ回路用電源304が正の電圧を印加するものとして説明する。
ただし、本実施形態例の全体において半導体の導電性と電源の極性を逆にしても一向に構わない。すなわち、半導体基板201がN型半導体で、ガードリング303がPウェルで、アナログ回路用電源304がグラウンドである場合も、本実施形態例は同様に動作する。
【0025】
ガードリング303は、シリコンに不純物がドープされたNウェルなので、抵抗としての性質をも持つ。
……(中略)……
【0027】
図6において、アナログ回路302は、半導体基板201上に形成されている。ガードリング303は、アナログ回路302の周囲を囲むようにして、同じく半導体基板201上に形成されている。
……(中略)……
【0031】
なお、ガードリング303とアナログ回路用電源304の間に、高い抵抗値を持つ抵抗素子305が接続されているので、ガードリング303の電位は交流的には実質的なフローティング状態となっている。
ガードリング303がフローティング状態の時、半導体基板201の電位が変化した場合に、半導体基板201から電荷がガードリング303に注入される。すると、ガードリング303の電位が降下してしまい、アナログ回路部211の動作に不具合を生じさせる恐れがある。
しかし、本実施形態例では、ガードリング303とアナログ回路用電源304とがNウェル抵抗305aを介して接続されている。この為、ガードリング303に注入された電荷は、Nウェル抵抗305aを介してアナログ回路用電源304に逃がされる。
【0032】
ノイズ232は、アナログ回路部211に到達すると、ガードリング303に吸収される。ガードリング303に吸収されたノイズ232は、ガードリング303内部を伝播する間に、ガードリング303のNウェルとしての抵抗によって減衰する。」

c 「【0037】
図10は、抵抗素子305がNウェル抵抗305aである場合の、図8のB-B’断面である。本実施形態例におけるアナログ回路部211では、最下層には半導体基板201と、その上の層にはPウェル310、Nウェルによるガードリング303およびNウェル抵抗305aと、そのさらに上の層にはSTI(静電誘導トランジスタ)309とN+拡散層313とを具備する。さらに、N+拡散層313の上部にはコンタクト306が、306コンタクトの上部には金属配線311が、金属配線311にはアナログ回路用電源304が、それぞれ接続されている。」

イ 引用例4に記載された公知技術
引用例4の段落【0037】には、「ガードリング303」と「コンタクト306」との間に設けられ、図10によれば、「N+拡散層313」が埋め込まれた層309を、「STI(静電誘導トランジスタ)」と称している。しかし、「静電誘導トランジスタ」の英語表記は“Static Induction Transistor”であるから、前記「STI」は“Shallow Trench Isolation”の略語であると認められ、したがって、前記「静電誘導トランジスタ」はシャロートレンチアイソレーションの誤記であると認められる。
そうすると、引用例4には、以下の公知技術が記載されている。
「P型半導体基板201上に形成されているアナログ回路302と、
前記アナログ回路302の周囲を囲むように、前記半導体基板201上にNウェルにより形成されているガードリング303と、
前記Nウェルによるガードリング303の上の層に具備するN+拡散層313と、
前記N+拡散層313が埋め込まれているシャロートレンチアイソレーション309と、
前記N+拡散層313の上部に設けられるコンタクト306と、を備え、
半導体装置の上方から供給されるアナログ回路用電源304と前記ガードリング303とが、前記N+拡散層313とNウェル抵抗305aを介して接続されている為に、前記ガードリング303に注入された電荷は前記Nウェル抵抗305aを介して前記アナログ回路用電源304に逃がされるとともに、アナログ回路部211に到達するノイズ232は前記ガードリング303に吸収される基板ノイズガードリングを備えた半導体装置。」

(5)引用例5
ア 引用例5の記載事項
前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開昭61-194740号公報(以下「引用例5」という。)には、「半導体装置」(発明の名称)について、第1図?第5図とともに、以下の事項が記載されている。
a 「フューズを切断することにより回路の置き換え、つまり回路の切り換えを行うことができる。また、このフューズの切断に際しては、フューズにレーザ光を投射してこれを焼き切る方法が比較的多く使用されている。
そして、このようなレーザ光を用いたフューズ切断方式では、レーザ光が効果的にフューズに作用し得るように、フューズ上に形成した保護膜(層間絶縁膜)に開口を開設してフューズを露呈させ、この開口を通してレーザ光をフューズに投射させる構成がとられている。しかしながら、この構成では、この開口をとおして種々の汚染物が半導体基板内に入り易くなり、半導体装置の信頼性を低下させるおそれがある。このため、フューズの周囲にこれを囲むようにガードリングを形成し、汚染物をこのガードリングで遮蔽して半導体基板内への侵入を防止する構成も併せてとられている」(第1頁下右欄第11行?第2頁上左欄第8行)

b 「なお、アルミニウム層が単層の場合には、第3図および第4図に示す構造となる。すなわち、アルミニウム層20の一部を用いてフューズ3の接続用の配線部21と開口12の周辺部を覆うカバ一部22とを構成する一方、同じアルミニウム層20でガードリング4のコンタクト層23を構成している。したがって、コンタクト層23は配線部21との交差部において、相互に離間配置された平面構造とされる。図中、第1図及び第2図と同一部分には同一符号を付しである。」(第3頁上右欄第20行?同頁下左欄第9行)

c 第3図には、平面視矩形で環状のガードリング4は、前記ガードリング4を2分割した形状を有する2つのコンタクト層23から形成され、前記ガードリング4により囲まれるフューズ23の接続用の配線部21は、前記ガードリング4が2分割される部分に形成される2つの相互に離間する部分から、前記ガードリング4の外に引き出されること、が記載されている。

イ 引用例5に記載された公知技術
引用例5には、以下の公知技術が記載されている。
「レーザ光を用いてフューズ23を切断するに際に生じる種々の汚染物が半導体基板内に入らないように、フューズ23の周囲にこれを囲むように形成することで前記汚染物を遮蔽して半導体基板内への侵入を防止するガードリング4を、前記ガードリング4を2分割した形状を有する2つのコンタクト層23で形成し、
前記ガードリング4により囲まれるフューズ23の接続用の配線部21を、前記ガードリング4が2分割される部分に形成される2つの相互に離間する部分から前記ガードリング4の外に引き出すことで、
前記フューズ23の接続用の配線部21と前記ガードリング4のコンタクト層23とを構成するアルミニウム層を単層にして、前記コンタクト層23は、前記配線部21との交差部において、相互に離間配置された平面構造とされる半導体装置。」

2 本願発明1について
(1)対比
ア 本願発明1と引用発明1との対比
本願発明1と引用発明1とを対比する。
(ア)半導体装置の構造について
a 引用発明1の「前記P型基板2に積層されているN型のエピタキシャル層3に形成され、断面視で前記P型基板2に接する前記エピタキシャル層3の下面から表面に至り、平面視略矩形状のフローティング領域であるN型領域4」は、本願発明1の「第1導電型領域」に相当する。

b 引用発明1の「半導体装置の基体をなすP型基板2」は、その上に前記「N型領域4」が「積層されている」から、本願発明1の「前記第1導電型領域の下面を覆うように配置された第1の第2導電型領域」に相当する。

c 引用発明1の「断面視で前記エピタキシャル層3の下面から表面に至り、前記N型領域4の外周面に接する環状の内周面を有し、前記N型領域4の周囲を取り囲むアイソレーション領域であるP型領域5」は、「断面視で前記エピタキシャル層3の下面から表面に至」るから、前記「N型領域4」と同様に、「前記P型基板2に積層されている」ものである。
したがって、引用発明1の前記「P型領域5」は、本願発明1の「前記第1導電型領域の側面を取り囲むように配置され、且つ、前記第1の第2導電型領域と接している第2の第2導電型領域」に相当する。

d 引用発明1の「前記エピタキシャル層3の表面に形成されて、前記N型領域4の表面全域を被覆するとともに、前記N型領域4から前記P型領域5の表面に跨って形成される、絶縁膜としての素子分離膜6」は、本願発明1の「前記第1導電型領域の上面を覆うように配置された絶縁膜」に相当する。

e 引用発明1の「前記素子分離膜6上に形成され、ポリシリコンからなり、平面視で略矩形状に形成されるとともに、その全域が前記素子分離膜6を挟んで前記N型領域4と対向するように配置されている抵抗素子7」は、本願発明1の「前記絶縁膜上に配置されたアナログ素子」に相当する。

f まず、本願発明1の「層間絶縁膜」と「配線層」について、本願明細書の記載を参酌する。
本願明細書には、段落【0030】に「半導体装置100は、交互に積層された層間絶縁膜と配線層とを含む多層配線層(一部分のみを図示)を有している。P+拡散領域7上、絶縁膜5上、絶縁膜51上及び抵抗素子6上には、この多層配線層の第1層目の層間絶縁膜9が形成され、コンタクトプラグ8は、層間絶縁膜9に埋め込まれている。」と、段落【0031】に「更に、層間絶縁膜9及びコンタクトプラグ8の上層には、上記多層配線層の第1層目の配線層10が形成されている。」と、段落【0032】には「第1層配線には、一対の引出配線12、13と、導体パターン14と、グランド接続引出配線19と、が含まれる。」と記載されている。すなわち、「層間絶縁膜9」は「抵抗素子6」と「第1層配線」の間にある絶縁膜であり、「配線層10」は前記「第1層配線」が形成される層である。
そうすると、引用発明1の「前記素子分離膜6、前記抵抗素子7及び前記第1ガードリング32を被覆」するとともに、その「上」に「1対の第1配線11」が形成される「第1層間絶縁膜8」は、本願発明1の「層間絶縁膜」に相当する。
また、引用発明1の「前記第1配線11及び前記接地ガードリング35を被覆している」とともに、その「上」に「1対の第2配線15」が形成される「第2層間絶縁膜12」は、本願発明1の「配線層」に相当する。
そして、引用発明1の前記「第1層間絶縁膜8」上に「第2層間絶縁膜12」が積層される層構造は、本願発明1の「交互に積層された層間絶縁膜と配線層とを含む多層配線層」に相当する。

g 引用発明1の「半導体装置」と、本願発明1の「半導体装置」とは、「半導体装置」である点で一致する。

(イ)ガードリングについて
a まず、本願発明1と引用発明1の「ガードリング」の機能について検討する。
本願明細書には、段落【0041】に「このようなガードリング4により、抵抗素子6に対して不要な外来ノイズが入力されてしまうことを抑制しながら、高周波における抵抗素子6のインピーダンスの変動を抑制することができる。」と、段落【0064】に「半導体基板1及びP型ウェル領域3は、ガードリング4を介してグランド電位18に電気的に接続されているので、これら半導体基板1及びP型ウェル領域3によって、高周波信号のノイズを遮蔽することができる。」と記載されている。すなわち、本願明細書に記載の「ガードリング」は「P型ウェル領域3」と「グランド電位18」に電気的に接続されるという構成を備えることで、「抵抗素子6」を不要な外来ノイズから遮蔽するという機能を有するものである。
これに対して、引用発明1の「前記抵抗素子7と同じ材料を用いて前記素子分離膜6上に形成され、前記素子分離膜6を挟んで前記P型領域5と対向して平面視で前記抵抗素子7を取り囲み、前記N型領域4の外周に沿った矩形環状に形成されている第1ガードリング32」と「平面視で、前記第1ガードリング32とほぼ同一形状の矩形環状に形成されて、前記第1ガードリング32とほぼ一致するように配置され、接地された接地配線36と電気的に接続されることにより接地電位とされる接地ガードリング35」と、「当該第1層間絶縁膜8を膜厚方向に貫通して形成され」て「前記第1ガードリング32」と「前記接地ガードリング35」とを「電気的に接続」する「ブリッジプラグ34」とからなる構成は、「前記ブリッジプラグ34を介して前記接地ガードリング35に電気的に接続された前記第1ガードリング32が接地電位とされることで、前記第2配線15に高電圧が印加されても、前記P型領域5への電界の影響を一層低減する結果、前記P型領域5の導電型の反転を抑制する」という機能を有する。
すなわち、本願明細書の記載を参酌すれば、引用発明1の前記「第1ガードリング32」と前記「接地ガードリング35」と前記「ブリッジプラグ34」とからなる構成と、本願発明1の「ガードリング」とは、同じ「ガードリング」という名称を有するものの、「半導体装置」においてその果たす機能はまったく異なっている。

したがって、引用発明1の前記「第1ガードリング32」と前記「接地ガードリング35」と前記「ブリッジプラグ34」とからなり、「前記ブリッジプラグ34」を介して「接地された接地配線36と電気的に接続されることにより接地電位とされる接地ガードリング35」に「電気的に接続された前記第1ガードリング32が接地電位とされる」構成と、本願発明1の「前記第2の第2導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリング」とは、「固定電位端子」に「電気的に接続され」ている「リング」状の部材である点で一致する。

b そして、引用発明1の「第1層間絶縁膜8に当該第1層間絶縁膜8を膜厚方向に貫通して形成され、前記第1ガードリング32と対向する部分に当該第1ガードリング32の形状に対応して矩形環状に整列して配置されている多数のブリッジ用ホール33にそれぞれ埋設される、導電材料からなるブリッジプラグ34」は、本願発明1の「前記多層配線層の層間絶縁膜に埋め込まれた接続部材」に相当する。

c 一方、引用発明1の「前記第1層間絶縁膜8上に形成され、平面視で、前記第1ガードリング32とほぼ同一形状の矩形環状に形成されて、前記第1ガードリング32とほぼ一致するように配置され、接地された接地配線36と電気的に接続されることにより接地電位とされる接地ガードリング35」は、「第1ガードリング32」と同様に、「平面視で前記抵抗素子7を取り囲み、前記N型領域4の外周に沿った矩形環状に形成されている」と認められる。
したがって、引用発明1の「前記第1層間絶縁膜8上に形成され、平面視で、前記第1ガードリング32とほぼ同一形状の矩形環状に形成されて、前記第1ガードリング32とほぼ一致するように配置され、接地された接地配線36と電気的に接続されることにより接地電位とされる接地ガードリング35」と、本願発明1の「前記多層配線層の配線層に形成されているとともに、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第1導電型領域を囲んでいる導体パターン」とは、「前記多層配線層の配線層に形成されている」とともに「平面視において前記第1導電型領域を囲んでいる導体パターン」である点で共通する。

(ウ)引出配線の構造について
a 引用発明1において、前記「接地ガードリング35」は、「前記第1層間絶縁膜8上に形成され」るものの、「第2層間絶縁膜12」によって「被覆」されているから、前記「第2層間絶縁膜12」内に形成されているといい得ると認められる。
したがって、引用発明1において、「前記接地ガードリング35」とともに前記「第2層間絶縁膜12」によって「被覆」され、「導電材料からなるコンタクトプラグ10を介して、前記抵抗素子7」と「電気的に接続され」る「1対の第1配線11」は、本願発明1の「前記導体パターンが形成された前記配線層」が含む「前記アナログ素子に接続された引出配線」に相当する。

b しかしながら、引用発明1においては、前記「1対の第1配線11」を「被覆している第2層間絶縁膜12」上に形成される「1対の第2配線15」によって、前記「1対の第1配線11」は「外部電源」と「別の素子」に引き出される。
これに対して、本願発明1においては、「前記導体パターンには、前記引出配線を通過させる開口が形成され」て、「前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている」。

イ 一致点と相違点
以上から、本願の請求項1に記載された構成に基いて本願発明1と引用発明1とを対比すると、本願発明1と引用発明1とは、以下の点で一致するとともに、以下の各点で相違する。
(ア)一致点
「第1導電型領域と、
前記第1導電型領域の下面を覆うように配置された第1の第2導電型領域と、
前記第1導電型領域の側面を取り囲むように配置され、且つ、前記第1の第2導電型領域と接している第2の第2導電型領域と、
固定電位端子に電気的に接続されているリング状の部材と、
前記第1導電型領域の上面を覆うように配置された絶縁膜と、
前記絶縁膜上に配置されたアナログ素子と、
交互に積層された層間絶縁膜と配線層とを含む多層配線層と、
を有し、
前記リング状の部材は、
前記多層配線層の層間絶縁膜に埋め込まれた接続部材と、
前記多層配線層の配線層に形成されているとともに、平面視において前記第1導電型領域を囲んでいる導体パターンと、
を含み、
前記導体パターンが形成された前記配線層は、前記アナログ素子に接続された引出配線を含む半導体装置。」

(イ)相違点1
本願発明1の「ガードリング」は「前記第2の第2導電型領域に電気的に接続されている」のに対して、引用発明1の前記「第1ガードリング32」と前記「接地ガードリング35」と前記「ブリッジプラグ34」とからなる構成における前記「第1ガードリング32」は、「素子分離膜6」により「P型領域5」とは分離されている点。

(ウ)相違点2
本願発明1の「ガードリング」は「前記第2の第2導電型領域の表層に形成されて、平面視において前記第1導電型領域を環状に囲む、第2導電型の高濃度拡散領域」を含むのに対して、引用発明1の「前記N型領域4の外周面に接する環状の内周面を有」する前記「P型領域5」は表層に高濃度拡散領域を有しない点。

(エ)相違点3
本願発明1の「ガードリング」が含む「導体パターン」は「前記接続部材を介して前記高濃度拡散領域に電気的に接続され」るのに対して、引用発明1の「接地ガードリング35」は、「導電材料からなるブリッジプラグ34を介して、前記第1ガードリング32」と「電気的に接続され」ているものの、前記「第1ガードリング32」は「素子分離膜6」により「P型領域5」とは分離されている点。

(オ)相違点4
本願発明1の「ガードリング」が含む「前記導体パターン」には「前記引出配線を通過させる開口が形成されており」、「前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている」のに対して、引用発明1の「1対の第1配線11」を「被覆している第2層間絶縁膜12」上に形成される「1対の第2配線15」によって、前記「1対の第1配線11」は「外部電源」と「別の素子」に引き出される点。

(2)判断
ア 相違点1ないし相違点3について
(ア)引用例2には、第4の1(2)イで指摘したように、「P型の半導体基板の表面に形成」した「N-型のエピタキシャル層」を「取り囲むようにして環状に形成されて、前記バイポーラトランジスタ等を隣り合う素子から電気的に分離し、P型不純物が高濃度に添加された上分離層11aとP型不純物が低濃度に添加された下分離層11b」からなる「P+分離層」と「VSS配線」とを、「前記エピタキシャル層を被覆する絶縁膜」の設けた「コンタクトホール」内に形成した「基板電位固定電極」を介して「接続する」ことにより、「前記半導体基板を、前記P+分離層及び前記基板電位固定電極を介して接地電位に固定して、入力端子やVDD配線に印加される過大電圧に基づく電流を前記VSS配線を通して外部に逃がす」ことが記載されている。
引用例2の上記の記載より、引用例2の前記「P+分離層」は、「入力端子やVDD配線に印加される過大電圧に基づく電流」を遮蔽するガードリングをして機能するといえるが、前記「P+分離層」上の前記「絶縁膜」の上方に、前記「入力端子やVDD配線に印加される過大電圧に基づく電流」から遮蔽保護しようとする構成や、本願発明1の「ガードリング」に対応する構成を設けることは、引用例2には記載も示唆もされていない。

(イ)引用例4には、第4の1(4)イで指摘したように、「前記アナログ回路302の周囲を囲むように、前記半導体基板201上にNウェルにより形成されているガードリング303」の「上の層」に「N+拡散層313」を設け、「半導体装置の上方から供給されるアナログ回路用電源304と前記ガードリング303」とが「シャロートレンチアイソレーション309」に埋め込まれている「前記N+拡散層313」と「Nウェル抵抗305a」とを介して接続されている為に、「前記ガードリング303に注入された電荷は前記Nウェル抵抗305aを介して前記アナログ回路用電源304に逃がされるとともに、アナログ回路部211に到達するノイズ232は前記ガードリング303に吸収される」ことが記載されている。
したがって、引用例4に記載された「ガードリング303」は、当該「ガードリング303」の上の高濃度層を介して、当該「ガードリング303」と「アナログ回路用電源304」とを電気的に接続することで、当該「ガードリング303」の内部を、外部から到達する過大電圧に基づく電流やノイズから遮蔽するという機能を有する。
しかしながら、引用例4の「ガードリング303」は、絶縁膜であると認められる「シャロートレンチアイソレーション309」の下に設けられており、前記「シャロートレンチアイソレーション309」の上方に本願発明1の「ガードリング」に対応する構成を設けることは、引用例4には記載も示唆もされていない。

(ウ)そうすると、「前記第2配線15に高電圧が印加されても、前記P型領域5への電界の影響を一層低減する結果、前記P型領域5の導電型の反転を抑制する」という機能を有する、引用発明1の前記「第1ガードリング32」と前記「接地ガードリング35」と前記「ブリッジプラグ34」とからなる構成に、当該機能とは異なる機能を有する前記引用例2及び引用例4に記載された技術を適用しようとすることを、当業者が想起するとは認められない。
仮にそうでないとしても、引用発明1に、前記引用例2及び引用例4に記載された公知技術を単に適用しても、相違点1ないし相違点3に係る構成が得られるとは認められない。

(エ)さて、引用例1の段落【0026】には「P型基板2は、接地電位(0V)とされる。」と記載され、その図5には、P型基板2は接地されることが記載されている。
そうすると、引用発明1は、接地電位とされる「半導体装置の基体をなすP型基板2」上に形成されて、少なくとも略接地電位となる「P型領域5」上に、「絶縁膜としての素子分離膜6」を介して、「接地された接地配線36と電気的に接続されることにより接地電位とされる接地ガードリング35」に「電気的に接続され」ることで接地される「第1ガードリング32」を設けることにより、「前記第2配線15に高電圧が印加されても」、前記「第1ガードリング32」と前記「P型領域5」との間の電界強度は大幅に緩和され、「前記P型領域5への電界の影響を一層低減する結果、前記P型領域5の導電型の反転を抑制する」ものである。
したがって、仮に、当業者が、引用例2及び引用例4に記載された、半導体層の周囲に設けられた第2導電型の半導体層の直上に第2導電型の高濃度不純物層を設け、当該高濃度不純物層上の絶縁膜を介して、当該高濃度不純物層と前記絶縁膜上の導体とを電気的に接続するという公知技術を、引用発明1に適用しようとしても、「絶縁膜としての素子分離膜6」によって「P型領域5」とは絶縁分離されることが前提である、引用発明1の「第1ガードリング32」と前記「接地ガードリング35」と前記「ブリッジプラグ34」とからなる構成に、前記絶縁膜上の導体と前記高濃度不純物層とを電気的に接続することで、外部から到達するノイズをガードリングとなる「P+分離層」や「ガードリング303」によって遮蔽保護するという機能を有する引用例2及び引用例4に記載された公知技術を適用することには、阻害要因があると認められる。

(オ)以上から、引用発明1において、相違点1ないし3に係る構成とすることは、引用例2及び引用例4にそれぞれ記載された技術に基いて、当業者が容易に想到し得たとは認められない。

イ 相違点4について
(ア)第4の1(5)イで指摘したように、引用例5には、「前記ガードリング4により囲まれるフューズ23の接続用の配線部21を、前記ガードリング4が2分割される部分に形成される2つの相互に離間する部分から前記ガードリング4の外に引き出す」ことで「前記フューズ23の接続用の配線部21と前記ガードリング4のコンタクト層23とを構成するアルミニウム層を単層にして、前記コンタクト層23は、前記配線部21との交差部において、相互に離間配置された平面構造とされる」ことが記載されている。

(イ)しかしながら、引用例5の「ガードリング4」は「レーザ光を用いてフューズ23を切断するに際に生じる種々の汚染物が半導体基板内に入らないように、フューズ23の周囲にこれを囲むように形成することで前記汚染物を遮蔽して半導体基板内への侵入を防止する」ものであり、「前記第2配線15に高電圧が印加されても、前記P型領域5への電界の影響を一層低減する結果、前記P型領域5の導電型の反転を抑制する」という引用発明1の前記「第1ガードリング32」と前記「接地ガードリング35」と前記「ブリッジプラグ34」とからなる構成とは全く異なる機能を有する。
したがって、引用発明1の上記の構成に、引用例5に記載された公知技術を適用することを、当業者が想起するとは認められない。

(ウ)仮に、導電体配線の層の数を減らすという観点から、引用発明1に引用例5に記載された公知技術を適用することを想起し得たとした場合について検討する。
この場合、引用発明1の「抵抗素子7」に接続されて外部に引き出される配線部と交差する箇所で、引用発明1の前記「第1ガードリング32」のみは形成し、前記「接地ガードリング35」と前記「ブリッジプラグ34」は形成することは、引用例1ないし引用例5には、記載も示唆もされていない。
したがって、引用発明1の「抵抗素子7」に接続されて外部に引き出される配線部と交差する箇所では、引用発明1の前記「第1ガードリング32」と前記「接地ガードリング35」と前記「ブリッジプラグ34」とからなる構成は形成されないことで、前記配線部を引き出すための開口部を構成すると認められる。
しかしながら、前記開口部直下の領域においては、「前記第2配線15に高電圧が印加され」たとき、「前記P型領域5への電界の影響を一層低減する」という効果を奏することができず、「前記P型領域5の導電型の反転を抑制すること」はできない。
したがって、引用発明1に引用例5に記載された公知技術を適用することは、引用発明1の課題に照らして、阻害要因がある。

(エ)以上から、引用発明1において、相違点4に係る構成とすることは、引用例5に記載された技術に基いて、当業者が容易に想到し得たとは認められない。

ウ 小括
以上から、引用例2ないし引用例5に記載された公知技術を参酌しても、本願発明1は、当業者が引用発明1に基いて容易に発明をすることができたとはいえない。

3 本願発明2ないし本願発明6について
本願の請求項2ないし請求項6は、いずれも、本願の請求項1を直接または間接に引用している。
したがって、本願発明2ないし本願発明6は、いずれも、本願発明1をさらに限定したものであるので、本願発明1と同じ理由により、当業者が引用発明1に基いて容易に発明をすることができたとはいえない。

4 本願発明7について
(1)対比
ア 本願発明7と引用発明2との対比
本願発明7と引用発明2とを対比する。
(ア)半導体装置の基本構成に製造工程について
a 本願明細書に記載された「層間絶縁膜」と「配線層」については、第4の2(1)ア(ア)で指摘したとおりである。
そうすると、「前記抵抗素子7、前記第1ガードリング32及び前記素子分離膜6を、第1層間絶縁膜8により被覆する工程」と「前記第1層間絶縁膜8上に第2層間絶縁膜12を積層して、前記第1配線11及び前記接地ガードリング35を前記第2層間絶縁膜12により被覆する工程」を有することで、前記「第1層間絶縁膜8」上に「第2層間絶縁膜12」が積層される層構造を有する「半導体装置」を製造する引用発明2の「半導体装置の製造方法」は、本願発明7の「交互に積層された層間絶縁膜と配線層とを含む多層配線層を有する半導体装置を製造する方法」に相当する。

b 引用発明2の「P型基板2上に、N型のエピタキシャル層3を形成する」とともに「前記エピタキシャル層3の下面から表面に至る領域にN型領域4を形成する工程」は、本願発明7の「第1導電型領域の下面が第1の第2導電型領域により覆われた状態となるように第1導電型領域を形成する工程」に相当する。

c 引用発明2の「前記エピタキシャル層3の下面から表面に至る領域にP型領域5を形成する」とともに、前記「N型領域4」をその「内側」に有する「前記P型領域5」を「形成する工程」は、本願発明7の「前記第1導電型領域の側面を取り囲み、且つ、前記第1の第2導電型領域と接するように、第2の第2導電型領域を形成する工程」に相当する。

d 引用発明2の「前記エピタキシャル層3の表面に絶縁膜としての素子分離膜6を形成する工程」は、本願発明7の「前記第1導電型領域の上面を覆うように絶縁膜を形成する工程」に相当する。

e 引用発明2の「前記素子分離膜6を被覆するように堆積したポリシリコン膜22にP型不純物を注入した後に、マスク38を用いて前記ポリシリコン膜22をエッチングすることにより、抵抗素子7」を「形成する工程」は、本願発明7の「前記絶縁膜上にアナログ素子を形成する工程」に相当する。

(イ)ガードリング形成工程について
a 本願発明7と引用発明2の「ガードリング」の機能については、第4の2(1)ア(イ)で指摘したとおりである。
したがって、引用発明2の「前記第1ガードリング32を形成する工程と前記ブリッジプラグ34及び前記接地ガードリング35を形成する工程とにより、前記ブリッジプラグ34を介して、前記第1ガードリング32を、接地された接地配線36と電気的に接続される前記接地ガードリング35に電気的に接続」する工程と、本願発明7の「前記第2の第2導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程」とは、「固定電位」に「電気的に接続される」ように「リング」状の部材を形成する工程である点で共通する。

b そして、引用発明2の「前記第1層間絶縁膜8上に導電材料が付着させ」て「前記ブリッジ用ホール33を前記導電材料で埋め尽くし」て「ブリッジプラグ34を形成する」工程は、本願発明7の「前記多層配線層の層間絶縁膜に埋め込まれた接続部材を形成する工程」に相当する。

c 引用発明2の「第1ガードリング32」は「平面視で前記抵抗素子7を取り囲み前記N型領域4の外周に沿った矩形環状」の形状を有する。
したがって、引用発明2の「前記第1層間絶縁膜8上に導電材料が付着させて」、「前記第1層間絶縁膜8上に形成した前記導電材料の薄膜をパターニングする」ことにより「平面視で前記第1ガードリング32とほぼ同一形状の矩形環状に形成されて前記第1ガードリング32とほぼ一致するように配置される接地ガードリング35を形成する工程」と、本願発明7の「前記多層配線層の1つの配線層を形成する工程であって、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第1導電型領域を囲んでいる導体パターンを含む1つの配線層を形成する工程」とは、「前記多層配線層の1つの配線層を形成する工程であって」、「平面視において前記第1導電型領域を囲んでいる導体パターンを含む1つの配線層を形成する工程」である点で共通する。

(ウ)配線層の形成工程について
a 引用発明2において、「接地ガードリング35」は、「前記第1層間絶縁膜8上に形成した前記導電材料の薄膜をパターニングする」ことにより形成されるものの、「前記第2層間絶縁膜12により被覆」されるから、前記「第2層間絶縁膜12」内に形成されるといい得ると認められる。
したがって、引用発明2の「前記第1層間絶縁膜8上に導電材料が付着させて、前記コンタクトホール9及び前記ブリッジ用ホール33を前記導電材料で埋め尽くしてコンタクトプラグ10及びブリッジプラグ34を形成するとともに、前記第1層間絶縁膜8上に形成した前記導電材料の薄膜をパターニングすることにより、1対の第1配線11、及び、平面視で前記第1ガードリング32とほぼ同一形状の矩形環状に形成されて前記第1ガードリング32とほぼ一致するように配置される接地ガードリング35を形成する工程」と「前記第1層間絶縁膜8上に第2層間絶縁膜12を積層して、前記第1配線11及び前記接地ガードリング35を前記第2層間絶縁膜12により被覆する工程」とを併せた工程は、本願発明7の「前記多層配線層の1つの配線層を形成する工程」に相当する。

b そして、引用発明2において、「前記1対の第1配線11」は「前記抵抗素子7」と「電気的に接続される」から、引用発明2の「前記第1層間絶縁膜8上に形成した前記導電材料の薄膜をパターニングすることにより、1対の第1配線11、及び、平面視で前記第1ガードリング32とほぼ同一形状の矩形環状に形成されて前記第1ガードリング32とほぼ一致するように配置される接地ガードリング35を形成する工程」は、本願発明7の「前記導体パターンとともに、前記アナログ素子に接続された引出配線を形成」する工程に相当する。

イ 一致点と相違点
以上から、本願の請求項7に記載された構成に基いて本願発明7と引用発明2とを対比すると、本願発明7と引用発明2とは、以下の点で一致するとともに、以下の各点で相違する。
(ア)一致点
「交互に積層された層間絶縁膜と配線層とを含む多層配線層を有する半導体装置を製造する方法において、
第1導電型領域の下面が第1の第2導電型領域により覆われた状態となるように第1導電型領域を形成する工程と、
前記第1導電型領域の側面を取り囲み、且つ、前記第1の第2導電型領域と接するように、第2の第2導電型領域を形成する工程と、
固定電位に電気的に接続されるようにリング状の部材を形成する工程と、
前記第1導電型領域の上面を覆うように絶縁膜を形成する工程と、
前記絶縁膜上にアナログ素子を形成する工程と、
を有し、
前記リング状の部材を形成する工程は、
前記多層配線層の層間絶縁膜に埋め込まれた接続部材を形成する工程と、
前記多層配線層の1つの配線層を形成する工程であって、平面視において前記第1導電型領域を囲んでいる導体パターンを含む1つの配線層を形成する工程と、
を含み、
前記多層配線層の1つの配線層を形成する工程では、
前記導体パターンとともに、前記アナログ素子に接続された引出配線を形成する半導体装置の製造方法。」

(イ)相違点5
本願発明7の「ガードリング」は「前記第2の第2導電型領域に電気的に接続される」のに対して、引用発明2の前記「第1ガードリング32」と前記「接地ガードリング35」と前記「ブリッジプラグ34」とからなる構成における前記「第1ガードリング32」は「素子分離膜6」により「P型領域5」とは分離されている点。

(ウ)相違点6
本願発明7の「ガードリングを形成する工程」は「前記第2の第2導電型領域の表層に、平面視において前記第1導電型領域を環状に囲む、第2導電型の高濃度拡散領域を形成する工程」を含むのに対して、引用発明2はそのような工程を有しない点。

(エ)相違点7
本願発明7の「ガードリングを形成する工程」は、「前記接続部材を介して前記高濃度拡散領域に電気的に接続され」る「1つの配線層を形成する工程」を含むのに対して、引用発明2は「平面視で前記第1ガードリング32とほぼ同一形状の矩形環状に形成されて前記第1ガードリング32とほぼ一致するように配置される接地ガードリング35を形成する工程」を有するものの、「前記ブリッジプラグ34」を介して「前記接地ガードリング35に電気的に接続」される「第1ガードリング32」は「素子分離膜6」により「P型領域5」とは分離されている点。

(オ)相違点8
本願発明7の「前記多層配線層の1つの配線層を形成する工程」では「前記導体パターンを、前記引出配線を通過させる開口を有するものとして形成し」て、「前記引出配線を、前記開口を通して前記導体パターンの内側から外側へと引き出されたものとして形成する」のに対して、引用発明2においては、「前記第1層間絶縁膜8上に形成」されて「第2層間絶縁膜12により被覆」される「前記1対の第1配線11」は、前記「第2層間絶縁膜12を膜厚方向に貫通する複数のコンタクトホール13」を「前記導電材料で埋め尽く」して形成される「コンタクトプラグ14」を介して、「前記第2層間絶縁膜12上に形成」される「1対の第2配線15」に引き出される点。

(2)判断
前記相違点5ないし相違点8は、発明のカテゴリの相違により表現振りが異なるだけで、前記相違点1ないし相違点4と、それぞれ、実質的に同じ内容のものと認められる。
そうすると、第4の2(2)と同様の理由により、引用発明2において、相違点5ないし7に係る構成とすることは、引用例2及び引用例4にそれぞれ記載された技術に基いて、当業者が容易に想到し得たとは認められず、また、引用発明2において、相違点8係る構成とすることは、引用例5に記載された技術に基いて、当業者が容易に想到し得たとは認められない。
よって、本願発明1と同じ理由により、引用例2ないし引用例5に記載された公知技術を参酌しても、本願発明7は、当業者が引用発明2に基いて容易に発明をすることができたとはいえない。

5 本願発明8について
本願の請求項8は、本願の請求項7を引用しているから、本願発明8は、本願発明7をさらに限定したものである。
したがって、本願発明7と同じ理由により、本願発明8は、当業者が引用発明2に基いて容易に発明をすることができたとはいえない。


第5 むすび
以上のとおり、本願の請求項1ないし請求項6に係る発明は、当業者が引用発明1及び引用例2ないし引用例5に記載された公知技術に基いて容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
そして、本願の請求項7ないし請求項8に係る発明は、当業者が引用発明2及び引用例2ないし引用例5に記載された公知技術に基いて容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。
 
審決日 2016-08-31 
出願番号 特願2010-141336(P2010-141336)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 樫本 剛  
特許庁審判長 飯田 清司
特許庁審判官 河口 雅英
鈴木 匡明
発明の名称 半導体装置及び半導体装置の製造方法  
代理人 速水 進治  
代理人 天城 聡  
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