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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1320516
審判番号 不服2015-9829  
総通号数 204 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-12-22 
種別 拒絶査定不服の審決 
審判請求日 2015-05-27 
確定日 2016-11-01 
事件の表示 特願2008-154374「半導体装置」拒絶査定不服審判事件〔平成21年12月24日出願公開、特開2009-302249、請求項の数(14)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成20年6月12日の出願であって、その手続の経緯は以下のとおりである。

平成23年 4月 8日 審査請求
平成25年 7月 2日 手続補正書
平成25年12月13日 拒絶理由通知
平成26年 7月 7日 意見書・手続補正書
平成27年 1月22日 拒絶査定(以下、「原査定」という。)
平成27年 5月27日 審判請求・手続補正書
平成27年 7月 9日 手続補正書(審判請求書に対する)
平成28年 3月14日 拒絶理由通知(以下、「当審拒絶理由」という。)
平成28年 8月30日 意見書・手続補正書

第2 本願発明
本願の請求項1-14に係る発明は、平成28年8月30日付けの手続補正で補正(以下、「本件補正」という。)された特許請求の範囲の請求項1-14に記載された事項により特定されるものと認められるところ、本願の請求項1に係る発明(以下、「本願発明」という。)は以下のとおりである。
「【請求項1】
絶縁材料で基板と電気的に絶縁され、フローティングボデイとなるチャネルボデイ部にホールを蓄積して情報を記憶する電界効果トランジスタからなるキャパシタレスランダムアクセスメモリであって、
前記電界効果トランジスタのp型のチャネルボデイ部を含み、第1の半導体材料で構成される第1の半導体層と、
前記電界効果トランジスタのn型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第2の半導体材料で構成される第2の半導体層と、
前記チャネルボデイ部上にゲート絶縁膜を介して形成されるゲート電極と、を備え、
前記第2の半導体材料のバンドギャップが前記第1の半導体バンドギャップより大きく、
前記第1の半導体層と前記第2の半導体層が接して設けられていることを特徴とするキャパシタレスランダムアクセスメモリ。」

第3 原査定の理由の概要
本願発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。



引用文献1:特開2004-039762号公報
引用文献2:特開平05-283691号公報
引用文献3:特開平10-092592号公報

埋め込み絶縁膜上に設けた、半導体層にソース/ドレイン領域を形成したトランジスタは、ソース領域とドレイン領域との間の領域に該当するトランジスタのボディーがフローティング構造(FBC構造)となることは、周知(引用文献2、3参照)であるところ、引用文献1の図1、2(段落【0004】、【0026】-【0032】、【0058】参照)には、埋め込み絶縁膜上に形成された、SiGe層をチャネルボディとし、ソース/ドレインを2層構造のシリコンとした、トランジスタが記載されており、FBC構造を有する半導体装置と認められる。そして、引用文献1には、SiGe層をチャネルとするMOSFETでCMOSを構成すること、ソース/ドレイン領域(34、35)上には、異なるシリサイド層39を形成することも記載されている。
引用文献2の図1、2(段落【0024】-【0028】参照)には、絶縁膜上に形成された、SiGe層をチャネルボディとし、ソース/ドレインをシリコンとした、nチャネルのFBC構造を有する半導体装置が記載されている。そして、ソース/ドレインへのコンタクトプラグを設けることも記載されている。
FBC構造で共通する、引用文献1に引用文献2に示された技術事項を適用し、SiGe層をチャネルボディとし、ソース/ドレインを2層構造のシリコンとし、コンタクトプラグを設けた、nチャネルのFBC構造を有する半導体装置とすることは、当業者が容易に想到しえたことである。

第4 原査定の理由の判断
(1)引用文献1の記載と引用発明1
ア 引用文献1
原査定の拒絶の理由に引用された本願の出願日前に日本国内で頒布された刊行物である引用文献1には、図面とともに以下の記載がある。
(ア) 「【0002】
【従来の技術】
近年、電界効果トランジスタ(MOSFET)のゲート長の短縮に対する技術的,経済的な障壁が急激に高くなっており、この状況を緩和するために高移動度のチャネル材料、特に歪みSiや歪みSiGeを用いる技術が注目されている。
【0003】
歪みSiGeは、Si基板上に格子整合したSiGe結晶薄膜であり、基板面内方向に圧縮歪みを有している。この圧縮歪みの影響でバンド構造が変化し、特に正孔移動度がSiに比べて増大する。この場合、Ge組成が高くなるほど歪みが増大し、正孔移動度は高くなる。一方、歪みSiは、より格子定数の大きな格子緩和SiGe上に形成され、基板面内方向に引張り歪みを有している。この引張り歪みの影響でバンド構造が変化し、電子,正孔の移動度はいずれもSiに比べて増大する。この場合、下地のSiGeのGe組成が大きくなるほど歪みSiの歪み量が大きくなり、移動度はより高くなる。
【0004】
これら歪みSiGe又は歪みSiチャネルを有するMOSFETでCMOSを構成すれば、同じサイズのSi-CMOSよりも高速動作が期待できる。
・・・・
【0006】
図11に、この歪みSOI-MOSFETの構造概略を示す。本素子は、Si基板11上に埋め込み酸化膜12、Si_(0.9) Ge_(0.1) バッファ層51、歪みSiチャネル52、ゲート酸化膜31、ゲート電極32が順次積層されている。本構造では、歪みSiチャネルのキャリア移動度が高いことによるメリットのほか、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のSOI構造に起因するメリットを併せ持つ。従って、本構造でCMOS論理回路を構成すれば、より高速かつ低消費電力の動作が期待される。
【0007】
しかしながら、この種のトランジスタにあっては次のような問題があった。即ち、ゲート長が短くなるにつれて、トランジスタの動作速度を律速する要因として、移動度よりもむしろソース端36でのキャリア速度の比重が増してくる。このため、高移動度チャネルを導入しても移動度の増大ほどには駆動電流が増大しないという問題があった。」

(イ) 「【0022】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わるMOSFETの素子構造、Ge組成,エネルギー分布を示す図である。
【0023】
本実施形態は、図1(a)に示すように、SiO_(2) 膜12上に形成された歪みSi_(1-x) Ge_(x) 層20をチャネルとするpMOSFETである。このチャネル層20の上に、ゲート酸化膜31を介してポリSiGeゲート32が形成され、ゲート32の側部には側壁絶縁膜33が形成されている。また、ゲート32の両側でSiGe層20にp型不純物をドーピングすることによりソース領域34及びドレイン領域35が形成されている。
【0024】
ここで、図1(b)に示すように、チャネル層20のGe組成xは、ゲートの中心付近で最大(x=0.35)となり、ソース,ドレイン領域34,35で最小(x=0.065)となる。高Ge濃度領域41のSiGe膜厚は低Ge濃度領域42のSiGe膜厚に比べて薄くなっている。このGe濃度に対応して、SiGe層中の基板面に平行方向の圧縮歪みもゲートの中心付近で最大となり、ソース7,ドレイン領域34,35で最小となる。
【0025】
従って、ソース近傍36では、ドレイン方向に向かって圧縮歪みが増大している。その結果、図1(c)のバンド図に示すように、価電子帯頂部のエネルギーが均一組成の場合のエネルギーよりも増大するため、ソースから注入された正孔はこの歪み勾配に起因する付加的な電界によって、均一組成の場合に比べて速やかに加速され、より短時間にドレインに到達する。
【0026】
次に、本実施形態のMOSFETの製造方法を、図2を参照して説明する。
【0027】
まず、図2(a)に示すように、SiO_(2) 等の酸化膜12上に厚さ20nmのSi層13を形成したSOI層10上に、厚さ23nmのSi_(0.85)Ge_(0.15)層21、厚さ10nmのSiキャップ層22をUHV-CVD(Ultra-High Vacuum Chemical Vapor Deposition)、LP-CVD(Low-Pressure Chemical Vapor Deposition)等によりエピタキシャル成長する。続いて、キャップ層22上に厚さ100nmのSi_(3) N_(4) 膜(耐酸化性マスク層)25をCVDにより堆積し、フォトリソグラフィとRIEにより幅100nmの溝を掘ってSiキャップ層22を露出させる。
【0028】
次いで、図2(b)に示すように、酸素雰囲気中において1050℃で酸化すると、SiGe層21,Siキャップ層22はSi_(3) N_(4) 膜25の溝部直下の領域のみが酸化され、これによりSiO_(2 )膜26が形成される。この際、酸化膜26中からGe原子がはじき出され、溝部直下41のGe組成は酸化が進行するにつれて上昇する。これは、酸化濃縮法と称される技術である(特開2002-76347号公報)。なお、この熱処理においては、GeとSiの相互拡散によりSi層13,22とSiGe層21の界面が消失してしまい、これらはSiGe層20の単層となる。
【0029】
一方、マスクにより保護されている領域42においては、Ge原子とSi原子の相互拡散により、Ge組成は減少していく。ここで、Ge組成が40%以下であれば、SiGe層は格子緩和することなくGe組成のみが変化していく。従って、Ge組成の高い領域ほど圧縮歪みが大きくなる。高Ge組成領域41の最薄部の厚さが10nmになるまで酸化を行う。
【0030】
次いで、図2(c)に示すように、酸化膜26を剥離した後、2nm厚さのSiキャップ層を成長し(図示せず)、このSiキャップ層の表面を酸化することで1.5nm厚さのゲート酸化膜31を形成し、更にゲート電極となるポリSiGe膜32で溝を埋め込む。次いで、図2(d)に示すように、CMP(Chemical Mechanical Polishing)プロセスにより表面のポリSiGe膜32を除去し、平坦化する。その後、ポリSiGe膜32の表面を酸化し、酸化膜320を形成する。
【0031】
次いで、図2(e)に示すように、RIE(反応性イオンエッチング)によりゲート側壁絶縁膜27を形成した後、BF_(2 )イオンを注入し、ソース・ドレインのエクステンション領域37を形成する。次いで、図2(f)に示すように、側壁絶縁膜27の外側に、更に側壁絶縁膜33を形成した後、酸化膜320を除去し、UHV-CVD又はLP-CVDによりSi層38を選択成長し、さらにBF_(2) イオンを注入し、1050℃,1秒のパルスアニールを行い、ソース,ドレイン領域34,35,及びゲート32の不純物を活性化する。
【0032】
次いで、図2(g)に示すように、ソース,ドレイン,ゲート上面をシリサイド化して金属シリサイド39を形成する。これ以降は、通常の配線工程を施すことによりMOSFETが完成する。
【0033】
このように本実施形態によれば、絶縁膜12上のSiGe層20上に一部開口を有する耐酸化性マスク層25を形成し、熱酸化を行うことによりマスク層25の開口直下のSiGe層20のGe組成を高める。そして、Ge組成が部分的に高められたSiGe層20をチャネル層とした電界効果トランジスタを形成することにより、前記図1(c)に示すような、ソース端における価電子帯頂部のエネルギーが増大したバンド構造を実現することができる。このため、ソース端におけるキャリアを速やかに加速することができ、高速動作が可能となる。」
(ウ) 図2(g)より、歪みSi_(1-x) Ge_(x) 層20がPMOSFETのチャネル層を含んでいることは自明である。
(エ) 上記(イ)の【0031】、図2(e)及び図2(f)には、歪みSi_(1-x) Ge_(x) 層20にBF_(2 )イオンを注入し、ソース及びドレインのエクステンション領域37を形成し、その上に、Si層38を形成し、さらに、BF_(2) イオンを注入し、パルスアニールを行い、ソース及びドレイン領域34、35を形成する旨の記載がある。
ところで、SiのバンドギャップがSiGeのバンドギャップより大きいことは、本願出願日前の技術常識である。
そうすると、「PMOSFETの少なくともソース及びドレイン領域34、35の上部を構成する半導体層の半導体材料は、歪みSi_(1-x) Ge_(x) 層20のバンドギャップより大きい半導体材料で構成されている」といえる。
また、図2(f)及び(g)より、「ソース及びドレイン領域34、35の上部を構成する半導体層とチャネル層を含む歪みSi_(1-x) Ge_(x) 層20とが接して設けられている」といえる。
(オ) 上記(イ)の【0031】、図2(e)及び図2(f)より、ソース及びドレイン領域34、35はBF_(2)をイオン注入することにより形成されているので、ソース、ドレイン領域34、35はp型の半導体であるといえる。

イ 引用発明1
上記アより、引用文献1には以下の発明(以下、「引用発明1」という)が記載されていると認められる。
「SiO_(2)膜12上に形成された、チャネル層を有するpMOSFETであって、
pMOSFETのチャネル層を含む、Ge組成xが、ゲートの中心付近で最大となり、ソース及びドレイン領域34,35で最小となる歪みSi_(1-x) Ge_(x) 層20と、
p型のソース及びドレイン領域34、35と、
チャネル層20の上に、ゲート酸化膜31を介して形成されるポリSiGeゲート32とを備え、
p型のソース及びドレイン領域34、35の上部を構成する半導体層の半導体材料のバンドギャップは、チャネル層を含む歪みSi_(1-x) Ge_(x) 層20のバンドギャップより大きく、
ソース及びドレイン領域34、35の上部を構成する半導体層とチャネル層を含む歪みSi_(1-x) Ge_(x) 層20とが接して設けられているpMOSFET。」

(2)引用文献2の記載と引用発明2
ア 引用文献2
原査定の拒絶の理由に引用された本願の出願日前に日本国内で頒布された刊行物である引用文献2には、図面とともに以下の記載がある。
(ア) 「【0007】
【課題を解決するための手段】本発明薄膜トランジスタは、その一例の略線的拡大断面図を図1に示すように、チャネル領域4を、結晶化SiGe薄膜より構成する。
【0008】また本発明薄膜トランジスタは、上述の構成において、少なくともドレイン領域5bを、結晶化Si又は結晶化SiGeより構成する。」
(イ) 「【0023】
【実施例】以下本発明薄膜トランジスタの一例を、その製造方法の一例と共に詳細に説明する。この場合、ゲート電極を上側から取り出すいわゆるトップゲート型(プレーナ型)薄膜トランジスタを作製する場合を示す。
【0024】先ず、図2にその一製造工程を示すように、ガラス、SiO_(2 )等より成る基板上に、通常のCVD、例えばプラズマCVDによって、Pをドープした非晶質Si層2を被着した後、ソース及びドレイン領域を形成すべき領域にフォトリソグラフィ等の適用によってパターニング形成し、チャネル領域となるべき部分を除去する。そして、この上にp型或いは真性の非晶質SiGe層3を全面的にCVD等により被着して後、チャネル領域を形成すべき部分のみを残して、同様にフォトリソグラフィ等の適用によってパターニング形成する。更に、これらSi層2及びSiGe層3に対してXeClエキシマレーザ等のエネルギービームEをパルス照射、これら各層2及び3を結晶化する。
【0025】そしてこの上に、図1に示すように、CVD等によりSiO2 等の絶縁層6を被着した後、所定位置に即ち結晶化したSi層より成るソース及びドレイン領域5a及び5b上に達するコンタクトホール7をフォトリソグラフィ等により穿設して、AlまたはMo、Cr等より成るソース及びドレイン電極8a及び8b、更に結晶化したSiGeより成るチャネル領域4上に、ゲート電極9をそれぞれパターニング形成して、ヘテロ型の薄膜トランジスタを得ることができる。」

イ 引用発明2
上記アより、引用文献2には以下の発明(以下、「引用発明2」という。)が記載されていると認められる。

「結晶化したSiGeより成るチャネル領域、並びに、結晶化したSi層より成るソース及びドレイン領域5a及び5bを有するヘテロ型の薄膜トランジスタ。」

(3)引用文献3の記載と引用発明3
ア 引用文献3
原査定の拒絶の理由に引用された本願の出願日前に日本国内で頒布された刊行物である引用文献3には、図面とともに以下の記載がある。
(ア) 「【特許請求の範囲】
【請求項1】基板の主表面に、ゲートがワード線、ソースがビット線、ドレインが電源線にそれぞれ接続され、チャネル領域下にダブルヘテロ接合構造を有するnチャネルMOSトランジスタからなるメモリセルを集積してなり、
前記ダブルヘテロ接合構造は、第1の半導体層、第2の半導体層および第3の半導体層がこの順で基板側から積層されてなり、前記第2の半導体層の価電子帯の上端と真空準位とのエネルギー差が、前記第1および第3の半導体層の価電子帯の上端と真空準位とのエネルギー差よりも小さいことを特徴とする半導体記憶装置。」
(イ) 「【0023】
【発明の実施の形態】以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。
(第1の実施形態)図1は、本発明の第1の実施形態に係るDRAM装置のメモリセルを示す平面図である。また、図2、図3は、それぞれ図1のメモリセルのA-A´断面図、B-B断面図である。
【0024】このメモリセルは、SOI基板に形成された1個のnチャネルMOSトランジスタからなる1トランジスタセルであるとともに、読み出し時にメモリセル自身が記憶信号を増幅するゲインメモリでもある。このMOSトランジスタの構造上の特徴は、チャネル領域下のSOI基板内にダブルヘテロ接合構造が形成されていることにある。以下、本実施形態のメモリセルについて詳細に説明する。
【0025】図中、1はp型シリコン基板を示しており、このp型シリコン基板1の主表面にはシリコン酸化層2を介してp型シリコン層3が設けられている。素子形成領域(トランジスタ領域)21のp型シリコン層21は、素子分離領域22のp型シリコン層3の表面に対して凸部をなしている。
【0026】素子形成領域21のp型シリコン層3上にはp型シリコンゲルマニウム層4、p型シリコン層5が順次設けられている。このp型シリコン層5の両端側には、それぞれ高濃度のn型ドレイン拡散層6およびn型ソース拡散層7が選択的に形成されている。
【0027】ここで、p型シリコン層3とp型シリコンゲルマニウム層4とはヘテロ接合を形成し、また、p型シリコンゲルマニウム層4とp型シリコン層5とはヘテロ接合を形成する。すなわち、p型シリコン層3とp型シリコンゲルマニウム層4とp型シリコン層5とによりダブルヘテロ接合構造が形成されている。
【0028】SOI基板をSIMOX法により形成した場合には、シリコン酸化層2は埋め込みシリコン酸化層となり、p型シリコン層3とp型シリコン基板1とは同一のものとなる。
【0029】また、素子分離領域22には素子分離絶縁膜8が形成されている。SOI基板で溝で素子分離を行なう場合、通常、素子分離領域上にシリコン層を残さないが、本実実施形態では、p型シリコン層3の凹部という形で残っている。
【0030】これは、本実施形態では、p型シリコン層3の凹部を基板コンタクトとして利用し、この基板コンタクトに印加する電圧を制御することにより、記憶信号の書き込み動作を高速に行なうからである。
・・・・
【0036】図4に、本実施形態のnチャネルMOSトランジスタのバンド図を示す。これはゲート電圧が0V、かつp型シリコンゲルマニウム層4内に正孔が全く閉じ込まれていない状態のものである。
【0037】図に示すように、価電子帯E_(V) にダブルヘテロ接合が形成されているので、SOI基板の多数キャリアである正孔を2つのヘテロ接合間のp型シリコンゲルマニウム層4内に閉じ込めることができる。本実施形態では、p型シリコンゲルマニウム層4内に閉じ込まれた正孔の量(閉じ込め正孔量)の違いを記憶信号(2値データ)に利用する。」

イ 引用発明3
上記アより、引用文献3には以下の発明(以下、「引用発明3」という。)が記載されていると認められる。

「p型シリコン層3上にはp型シリコンゲルマニウム層4、p型シリコン層5が順次設けられ、
p型シリコン層5の両端側に、n型ドレイン拡散層6およびn型ソース拡散層7が選択的に形成されているnチャネルMOSトランジスタからなるメモリセルにおいて、
チャネル領域下に、p型シリコン層3とp型シリコンゲルマニウム層4から形成されるヘテロ接合及びp型シリコンゲルマニウム層4とp型シリコン層5から形成されるヘテロ接合を有するダブルヘテロ接合構造を有し、
正孔を2つのヘテロ接合間のp型シリコンゲルマニウム層4内に閉じ込め、p型シリコンゲルマニウム層4内に閉じ込まれた正孔の量の違いを記憶信号に利用するメモリセル。」

(4) 本願発明と引用発明1との対比
ア 引用発明1の「pMOSFET」は、下記の相違点を除き、本願発明の「電界効果トランジスタ」に相当する。
そして、引用発明1の「SiO_(2)膜12」及び「チャネル層」は、本願発明の「絶縁材料」及び「チャネルボデイ部」に相当するといえる。
そうすると、本願発明の「絶縁材料で基板と電気的に絶縁され、フローティングボデイとなるチャネルボデイ部にホールを蓄積して情報を記憶する電界効果トランジスタからなるキャパシタレスランダムアクセスメモリ」との構成と、引用発明1の「SiO_(2)膜12上に形成された、チャネル層を有するpMOSFET」との構成とは、「絶縁材料上にチャネルボディ部を有する電界効果トランジスタ」という点で共通するといえる。

イ 引用発明1の「ソース及びドレイン領域34、35」は、本願発明の「ソース及びドレイン」に相当する。

ウ 引用発明1の「ゲート酸化膜31」及び「ポリSiGeゲート32」は、本願発明の「ゲート絶縁膜」及び「ゲート電極」に相当する。
そうすると、上記アより、引用発明1の「チャネル層」は本願発明の「チャネルボディ部」に相当するので、引用発明1の「チャネル層20の上に、ゲート酸化膜31を介して形成されるポリSiGeゲート32」は、本願発明の「前記チャネルボデイ部上にゲート絶縁膜を介して形成されるゲート電極」に相当するといえる。

エ 引用発明1の「pMOSFETのチャネル層を含む、Ge組成xが、ゲートの中心付近で最大となり、ソース及びドレイン領域34,35で最小となる歪みSi_(1-x) Ge_(x) 層20」との構成から、「歪みSi_(1-x) Ge_(x) 層20」は、「チャネル層」を含んでいると認められる。他方、本願発明においても、「チャネルボデイ部を含み、第1の半導体材料で構成される第1の半導体層」と特定していることから、「第1の半導体層」は「チャネルボディ部」を含んでいると認められる。
そうすると、引用発明1の「歪みSi_(1-x) Ge_(x) 層20」は、本願発明の「第1の半導体層」に相当するといえる。
また、本願発明において、「第1の半導体材料で構成される第1の半導体層」と特定していることから、引用発明1の「歪みSi_(1-x) Ge_(x) 層20」を構成する「Si_(1-x) Ge_(x)」が本願発明の「第1の半導体材料」に相当するといえる。

オ 引用発明1の「ソース及びドレイン領域34、35の上部を構成する半導体層」との構成から、上記半導体層は、ソース及びドレイン領域34、35の一部を含んでいると認められる。他方、本願発明は、「前記電界効果トランジスタのn型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第2の半導体材料で構成される第2の半導体層」と特定していることから、「第2の半導体層」は「ソース及びドレイン」を含んでいると認められる。
そうすると、引用発明1の「ソース及びドレイン領域34、35の上部を構成する半導体層」は、本願発明の「第2の半導体層」に相当するといえる。
また、本願発明において「第2の半導体材料で構成される第2の半導体層」と特定していることから、引用発明1の「ソース及びドレイン領域34、35の上部を構成する半導体層」を構成する「半導体材料」が本願発明の「第2の半導体材料」に相当するといえる。

カ 上記エ及びオより、引用発明1の「p型のソース及びドレイン領域34、35の上部を構成する半導体層の半導体材料のバンドギャップは、チャネル層を含む歪みSi_(1-x) Ge_(x) 層20のバンドギャップより大き」いとの構成は、本願発明の「前記第2の半導体材料のバンドギャップが前記第1の半導体バンドギャップより大き」いとの構成に相当するといえる。

キ 上記エ及びオより、引用発明1の「ソース及びドレイン領域34、35の上部を構成する半導体層とチャネル層を含む歪みSi_(1-x) Ge_(x) 層20とが接して設けられている」構成は、本願発明の「記第1の半導体層と前記第2の半導体層が接して設けられている」構成に相当するといえる。

ケ 以上をまとめると本願発明と引用発明1の一致点及び相違点は次のとおりである。
(ア) 一致点
「絶縁層上にチャネルボディ部を有する電界効果トランジスタであって、
前記電界効果トランジスタのチャネルボデイ部を含み、第1の半導体材料で構成される第1の半導体層と、
前記電界効果トランジスタのn型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第2の半導体材料で構成される第2の半導体層と、
前記チャネルボデイ部上にゲート絶縁膜を介して形成されるゲート電極と、
前記第2の半導体材料のバンドギャップが前記第1の半導体バンドギャップより大きく、
前記第1の半導体層と前記第2の半導体層が接して設けられていることを特徴とする電界効果トランジスタ。」

(イ) 相違点
・相違点1
一致点における「絶縁層上にチャネルボディ部を有する電界効果トランジスタ」において、本願発明は、「絶縁材料で基板と電気的に絶縁され」る「電界効果トランジスタ」と特定しているのに対し、引用発明1は、「基板」が特定されていない点。

・相違点2
本願発明は、「フローティングボデイとなるチャネルボデイ部にホールを蓄積して情報を記憶する電界効果トランジスタからなるキャパシタレスランダムアクセスメモリ」と特定しているのに対し、引用発明1は、チャネル層が「フローティングボデイ」であること、及び、チャネル層に「ホールを蓄積して情報を記憶する」「キャパシタランダムアクセスメモリ」が特定されていない点。

・相違点3
本願発明は、「n型のソース及びドレイン」及び「p型のチャネルボデイ部」、と特定しているのに対し、引用発明1は、「p型のソース及びドレイン領域」と特定し、「チャネル層」は導電型が特定されていない点。

(5) 相違点についての検討
相違点2について検討する。
引用文献2には、チャネル層が「フローティングボデイ」であること、及び、チャネル層に「ホールを蓄積して情報を記憶する」「キャパシタランダムアクセスメモリ」について開示も示唆もない。よって、相違点2に係る構成は、引用発明1及び引用発明2から、当業者が容易に成し得るものではない。
また、上記(3)イより、引用発明3は、「p型シリコン層3上にはp型シリコンゲルマニウム層4、p型シリコン層5が順次設けられ、p型シリコン層5の両端側に、n型ドレイン拡散層6およびn型ソース拡散層7が選択的に形成されているnチャネルMOSトランジスタからなるメモリセルにおいて、チャネル領域下に、p型シリコン層3とp型シリコンゲルマニウム層4から形成されるヘテロ接合及びp型シリコンゲルマニウム層4とp型シリコン層5から形成されるヘテロ接合を有するダブルヘテロ接合構造を有し、正孔を2つのヘテロ接合間のp型シリコンゲルマニウム層4内に閉じ込め、p型シリコンゲルマニウム層4内に閉じ込まれた正孔の量の違いを記憶信号に利用するメモリセル。」と特定されている。引用発明1は「MOSFET」 についての技術であり、引用発明3はメモリセルについての技術であるから、引用発明1に引用発明3を適用する動機付けがない。さらに、引用発明3は、チャネル領域下のp型シリコンゲルマニウム層4内に正孔が閉じ込められていることを特定されており、チャネル領域に正孔を閉じ込めることは特定されていない。よって、相違点2に係る構成は引用文献3に開示も示唆もされていないと認められる。
よって、相違点2に係る構成は引用発明1及び引用発明3から当業者が容易に成し得るものではない。
したがって、相違点2に係る構成に想到することは、引用文献1ないし3に基づいて当業者が容易に成し得ることではない。

(6) 小括
したがって、本願発明は、当業者が引用発明1ないし3に基づいて容易に発明をすることができたとはいえない。
本願の請求項2-14に係る発明は、本願発明をさらに限定したものであるので、本願発明と同様に、当業者が引用発明に基づいて容易に発明をすることができたとはいえない。
よって、原査定の理由によっては、本願を拒絶することはできない。

第5 当審拒絶理由について
1.当審拒絶理由の概要
理由1.この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第1号に規定する要件を満たしていない。
理由2.この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。


A 理由1
・請求項1-19
本願明細書には、図面とともに以下の事項が記載されている。なお、下線は当合議体において付加したものである。
(ア)「【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、詳しくは、絶縁材料で基板と電気的に絶縁されたフローテイングボデイセル(Floating Body Cell;以下、FBC)型のキャパシタレスRAM(Random Access Memory)及びその製造方法に関する。
【背景技術】
【0002】
従来のDRAMはキャパシタに電荷を蓄えて情報を記憶させていた。高集積化を行なうために個々のキャパシタは占有領域(フットプリント)が微細化されて極めて小さく、必要とする容量を得るには高アスペクト比の形状となり、その製造が難しくなってきている。これを克服するために、キャパシタを用いずにトランジスタのフローテイングボデイ効果を用いて上方を記憶するセル(FBC)が提案されている。例えば、FBC型RAMについては特許文献1?4などがある。
【0003】
FBC型RAMは、SOI(Silicon On Insulator)基板上に形成した電界効果トランジスタ(Field Effect Transistor:FET)のフローテイングボデイに多数のキャリアを蓄積して、データを記憶する。例えば、n型FETセルのデータの書き込み及び読み出しでは、p型半導体のフローテイングボデイにより多くの正孔(ホール)が蓄えられた状態を「1」、より少ない状態を「0」と便宜上定義すると、セルトランジスタを飽和状態にバイアスし、インパクトイオン化で発生した正孔をp型ボデイ内に蓄えることで「1」の書き込みが行われる。一方、「0」の書き込みは、p型ボデイとn型ソース・ドレイン間にあるpn接合を順方向にバイアスし、p型ボデイ内に蓄えられていた正孔を追い出すことで行われる。さらに読み出しは、p型ボデイ内に蓄えられた正孔の数の違いによって、トランジスタの閾値電圧が異なるフローテイングボデイ効果により、「1」セルの電流が「0」セルの電流よりも多く流れることを利用して、記憶データを区別する。
【0004】
しかし、フローテイングボデイ効果を所望の一定時間にわたって保持することがいまだ不十分な状況にある。すなわち、キャパシタを用いるDRAMをFBC型RAMに置き換えるには、キャリアをボデイに蓄えて保持する時間が短い、すなわちリフレッシュ時間が短すぎるという課題があった。例えば、非特許文献1(応用物理、第75巻、第9号、pp.1131-1135(2006))の図6(b)ではワーストビットの故障が10msecで起きているが、消費電力を抑える視点などから数百msec程度以上まで長くする必要があった。
・・・・
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明の目的は、上記課題に鑑み、リテンションタイム(情報保持時間)を大きくすることで、リフレッシュサイクルを長くでき、消費電力を大幅に低減できるキャパシタレスRAMを提供することにある。
【0007】
また、本発明の目的は、このようなキャパシタレスRAMを論理装置(Logic Device)に混載した半導体システム、例えば、メモリセルアレイ等を提供することにある。さらに本発明の目的は、このようなキャパシタレスRAM又はメモリセルアレイを用いたメモリ装置、例えば、メモリカード、パッケージ装置、メモリモジュール等を提供することにある。 」
(イ)「【発明の効果】
【0027】
(1) 本発明に係るFBC型キャパシタレスRAM(以下、FBC型RAM)では、フローテイングボデイとなるチャネルボデイ部を所定のバンドギャップを有する第1の半導体で構成し、FETのソース・ドレイン部に接続されるコンタクトプラグと前記第1の半導体との間に、少なくとも前記第1の半導体よりもバンドギャップの大きい第2の半導体を設けたことで、チャネルボデイ部にあるホールから見たソース・ドレイン側のエネルギー障壁が高くなる。これにより電荷(ホール)の蓄積量が大きくなり、このホールの蓄積時とホールの引き抜き時との閾値電圧差を大きくすることができる。その結果、リテンションタイム(情報保持時間)を大きくできる。従って、リフレッシュサイクルを長くでき、消費電力を大幅に低減できる効果がある。
【0028】
(2) 本発明では、キャパシタ製造を行う必要が無いので、シリコン半導体製造プロセスに大きな変更を加えることなく、既存の材料とプロセスを導入することにより、コスト上昇を抑制した安価なデバイスを製造できる。
【0029】
(3) 記憶データの読み出しが非破壊であり、容量記憶型の従来のDRAMと比較して、リフレッシュ動作時間を短くできるので、高速化できる。
【0030】
(4) 本発明に係るFBC型RAMでは、SRAMよりもセルトランジスタの数が少なくて済むことから、高集積化ができる。また、logicデバイスと互換プロセスで製造が可能で、混載デバイスへの組み込みが容易である。」
【発明を実施するための最良の形態】
【0031】
以下、本発明について、具体例を挙げて説明するが、本発明はこれらのみに限定されるものではない。
【0032】
本発明に係るFBC型RAMでは、電荷をボデイと呼ばれる半導体領域に蓄えて情報を記憶する。そして蓄えた電荷量によってトランジスタの閾値電圧が変化するので、この特性を利用し、電流値を検出することによりトランジスタがオン状態であるかオフ状態であるかを判定する。そして、これらの状態を「1」もしくは「0」に対応させて情報として読み出す。
【0033】
本発明では、半導体領域に電荷を蓄える書き込み動作において電荷を蓄える効率を高めて、その結果、オン状態とオフ状態の特性をより明確にして読み出し動作のマージンを広くし、情報の保持時間を大きくすることができる。
【0034】
〔第1の実施形態〕
図1に本発明の第1の実施例である絶縁膜で囲まれたn型MOSのフローテイングボデイセル(FBC)の要部構造を示す。半導体基板1上に埋め込み絶縁膜2、ボデイ領域3、素子分離絶縁膜4、ゲート絶縁膜5、ゲート電極7(ゲート多結晶シリコン7-1、ゲート金属層7-5)、キャップ絶縁膜8、サイドウオールスペーサー9、ソース・ドレイン領域10、絶縁膜(1) 11、コンタクトプラグ12、配線(M1) 13、絶縁膜(2) 14、ビア・プラグ(1) 15、ビット線16、絶縁膜(2) 17、配線(M3) 19、保護絶縁膜20より構成されている。ここでボデイ領域3は第1の半導体であるp型のSiGeであり、ソース・ドレイン領域10を構成する第2の半導体であるn型Siよりバンドギャップが小さい。
【0035】
また、このボデイ領域3は埋め込み絶縁膜2によって半導体基板1と分離されている。また、素子分離絶縁膜4によって隣接する素子と電気的に分離されている。
【0036】
本構造はボデイ領域3を構成する第1の半導体のバンドギャップよりも、ソース・ドレイン領域10を構成する第2の半導体のバンドギャップを大きくするように差を設けたことに特徴がある。この構造は例えば、次の構成で実現できる。
【0037】
通常のSi(Eg=1.12eV)をソース・ドレイン領域10とし、GeをドープしたSiGeをボデイ領域3に用いる。SiにGeを15atomic%ドーピングするとEgは約1.00eVで、Siのそれより小さくできる。
【0038】
この特徴により電荷(ホール)をボデイ領域3に蓄える際、ボデイ領域3にあるホールから見たソース・ドレイン領域10のエネルギー障壁が大きいので、蓄えられるホール(正電荷)数を多くすることができる。
・・・・
【0043】
〔第2の実施形態〕
次に、図3A?図3Eに変形例(第2の実施例)を示す。
【0044】
基板1上に埋め込み絶縁膜2の形成されたSOI基板を用い、埋め込み絶縁膜2上の半導体層(ボデイ領域3)はp型SiGeとし、素子分離絶縁膜4、ゲート絶縁膜5、多結晶シリコン7-1、金属層7-5、キャップ絶縁膜8を順次形成してから加工してゲート電極7を形成する。
【0045】
ここでゲート絶縁膜5はシリコン酸化膜や窒素を含むシリコン酸窒化膜を用いることができる。シリコン酸窒化膜は多結晶シリコンの中に含まれるドーパントの浸透に優れた耐性を示すので好ましい。
【0046】
ここで金属層7-5はタングステンシリサイド、チタンシリサイド、コバルトシリサイドなどの金属シリサイドとすることも可能である。あるいは金属層7-5をタングステンなどの金属とTiNあるいはWNなどの金属窒化物を含むバリアメタルとの積層膜で構成するとさらに低抵抗のゲート電極が得られる。ゲート電極を低抵抗とすることにより動作速度が速い回路が実現できる。そして、このゲート電極7をマスクとして自己整合的にn型不純物イオンの注入を行ってn型のソース・ドレイン領域10を形成する。さらにサイドウオールスペーサー9を形成して、図3Aの構造を形成する。
【0047】
つづいてソース・ドレイン10の一部を除去し、溝10-5を形成する。この時、素子分離絶縁膜4とゲート電極及びサイドウオールスペーサー9に対して自己整合加工を適用でき、図3Bの構造を得る。つづいて、Si層10-7を選択エピタキシャル法で前記溝10-5を埋めて形成する(図3C)。さらにゲート電極及びサイドウオールスペーサー9をマスクとして自己整合的にイオン注入を行って高濃度ソース・ドレイン10-3を形成後、第1の層間絶縁膜11、コンタクトプラグ12を形成して図3Dの構造を得る。この構造においても、ボデイ領域3のホールに対して、ソース・ドレイン10の一部に形成したSi層10-7のエネルギー障壁が高くなるので、ホールの蓄積効率が高まる。さらに、絶縁膜14、配線(M1) 13、ビア・プラグ15、ビット線16、絶縁膜17、配線(M3)19、保護絶縁膜20を形成し、フローテイングボデイ構造のセルを形成し、図3Eに示す構造を得る。
【0048】
〔第3の実施形態〕
更に、別の変形例(第3の実施例)を示す。図4(a)は多結晶シリコン6-1を形成したフローテイング構造のトランジスタの断面構造である。この多結晶シリコン6-1はダミーゲートであり、半導体層3-1はp型Siであり、その他の符号は前記と同じである。次に、平坦化絶縁膜11を形成し(図4(b))、ダミーゲートである多結晶シリコンゲート6-1をエッチングして除去する。
【0049】
続いてダミーゲートを除去した部分(6-2)からp型Si半導体層(3-1)にGeをドープしてGeドープp型Si領域(3-5)を形成する(図4(c))。このドーピングにはイオン注入やプラズマドーピング法が適用できる。損傷を受けた酸化膜を除去して基板の表面を清浄にしてからゲート絶縁膜5を形成し、ゲート電極部材を埋め込んでCMP法を適用してゲート電極を形成する。平坦化絶縁膜を形成してから、コンタクトプラグを形成して図4(d)の構造を得る。
【0050】
〔第4の実施形態〕
次に、さらに別の実施例(第4の実施例)を示す。図5にリセス(溝)ゲート型FBCの構造及びその作製手順を示す。まず、図5Aに示すように、埋め込み絶縁膜2とボデイ領域3のp型SiGeとn型Si層3-7を備えたSi基板1(SOI基板)を準備する。次に、図5Bに示すように素子分離絶縁膜4を形成し、図5Cに示すように埋め込みゲート用溝4-7を形成してからゲート絶縁膜5(図5Dに示す)を形成する。図中に示すようにカラー絶縁膜4-2を形成すると、基板1とゲートの間の容量を小さくすることができる。その後、図5Dのようにゲート電極(ワード線)となる多結晶シリコン6-1を埋め込んでから加工する。その後、前記同様に、通常の製造工程を進めて図5Eに示す構造を得る。ここでゲート絶縁膜としてシリコン酸化膜を形成する。またシリコン酸窒化膜を形成することも出来る。特に、多結晶シリコン中にボロンがドープされている場合にはFETの閾値を安定化させてバラツキを小さくすることができるのでシリコン酸窒化膜が好ましい。
【0051】
上記のリセスゲート型FBCでは、第1の実施形態に示したボデイ構造を有するFBCをリセスゲート型に変更した例を示したが、これに限定されるものではなく、第2又は第3の実施形態で説明したボデイ構造に対しても適用可能である。
【0052】
〔第5,第6の実施形態〕
次に、別の変形例(第5,第6の実施例)を示す。図6A、図6Bはコンタクト部の下部に積み上げ型シリコン領域12-5を形成したものである。ボデイ領域3とソース・ドレイン領域10はバンドギャップが小さい第1の半導体(p型SiGe等)で形成し、ソース・ドレイン領域に接する領域にバンドギャップが大きい第2の半導体を積み上げて配置する。
【0053】
図6Aでは、コンタクト部の下部構造として積み上げ型シリコン領域12-5を形成しており、図6Bでは、ソース・ドレイン領域全面を覆うように積み上げ型シリコン領域12-5を形成している。例えば、図6Aの構造を得るには、第1の層間絶縁膜11にソース及びドレイン領域に到達するコンタクトホールを形成した後、コンタクトホール内にエピタキシャル成長により積み上げ型シリコン領域12-5を形成し、さらにその上にコンタクトプラグ12を形成すればよい。図6Bの構造を得るには、第1の層間絶縁膜11を形成する前にエピタキシャル成長により積み上げ型シリコン領域12-5を形成し、さらに保護絶縁膜12-6を形成し、その後、常法に従って、上部の構造を形成する。なお、ゲート電極の構造については、図6Aに示すようにリセスゲート、図6Bに示すプレーナゲートのいずれでも良い。なお、ゲート電極とサイドウオールスペーサー9との間に側壁保護膜(1)9-1、側壁保護膜(2)9-2を形成した例を示しているが、これに限定されるものではない。また、ゲート電極7として、ゲート多結晶シリコン7-1と金属層7-5との間にバリア層(7-2,7-3)を形成した例を示している。バリア層としては、導電性の金属の窒化膜を含む膜を用いることができる。公知のTiN、WN、TiN/Ti、TiN/TiSi、WN/Si積層構造などが挙げられる。
【0054】
また、後述する変形例で説明するようにドレイン側に複数のバンドギャップの異なる材料を使用する場合に、第1?第3の実施形態で説明したボデイ構造の上にさらにバンドギャップの大きな積み上げ半導体層を設けることもできる。また、第2の実施形態で説明した埋め込み半導体層と積み上げ半導体層の組み合わせ、例えば、ソース領域を埋め込み半導体層とし、ドレイン領域上に積み上げ半導体層を形成することも可能である。
【0055】
この他、構成部材はバンドギャップの違う部材であればSiやSiGeに限らず、他の化合物半導体を用いても良い。バンド構造でいうと、ボデイ領域に蓄えられるホールから見たエネルギー障壁が高くなるバンド構造であればよい。バンドギャップ差(ΔEg)としては、0.05eV以上であることが好ましく、0.1eV以上であることがより好ましい。」

したがって、上記(ア),(イ)の記載(特に発明の詳細な説明の第1?6の実施形態(図1,3E,4(d),5E,6A,6B)及び【0027】等の記載)を考慮すると、発明の詳細な説明には、以下の構成(a)?(e)によって、電荷(ホール)の蓄積量が大きくでき、発明の詳細な説明に記載の、「フローテイングボデイ効果を所望の一定時間にわたって保持することがいまだ不十分な状況にある。すなわち、キャパシタを用いるDRAMをFBC型RAMに置き換えるには、キャリアをボデイに蓄えて保持する時間が短い、すなわちリフレッシュ時間が短すぎるという課題」(【0004】)を解決したものと認められる。

(a)絶縁材料で基板と電気的に絶縁され、フローテイングボデイとなるチャネルボディ部にホールを蓄積して情報を記憶する電界効果トランジスタから成るキャパシタレスランダムアクセスメモリであること。
(b)電界効果トランジスタのp型のチャネルボディ部を含み、第1の半導体材料で構成される第1の半導体層と、前記電荷効果トランジスタのn型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第2の半導体材料で構成される第2の半導体層を有すること。
(c)チャネルボディ部上にゲート絶縁膜を介して形成されるゲート電極を有すること。
(d)第2の半導体材料のバンドギャップが第1の半導体バンドギャップより大きいこと。
(e)第1の半導体層と第2の半導体層が接して設けられていること。

しかしながら、本願請求項1,10に係る発明には、(a)?(e)の全ての構成が記載されていない。よって、本願請求項1,10に係る発明は課題を解決するための手段が反映しておらず、発明の詳細な説明に記載されたものとは認めることができない。
請求項1,10を引用している請求項2-9,11-19に係る発明も同様である。

B 理由2
・請求項1-19
請求項1には、「フローティングボディセル構造を有するn型電界効果トランジスタと、前記電界効果トランジスタの下に絶縁層を有する半導体装置であって、
前記電界効果トランジスタは、所定のバンドギャップを有する第1の半導体を含む第1の領域と前記第1の半導体よりもバンドギャップが大きい第2の半導体を含む第2の領域を含み、
前記電界効果トランジスタのチャネルボデイ部は前記第1の領域に配置され、前記チャネルボデイ部における前記第1の領域が前記絶縁層にまで延びており、
前記第2の領域は、前記第2の半導体で構成される第3の領域を含み、前記第3の領域は前記絶縁層に隣接していないことを特徴とする半導体装置。」
との記載がある。
当該記載では、「n型電界効果トランジスタ」において、「第1の領域」、「第2の領域」、「第3の領域」が具体的にどこに形成されているのかが不明である。よって、請求項1に記載の「n型電界効果トランジスタ」及び「半導体装置」が具体的にどのような構成をしているのか不明である。したがって、請求項1に係る発明は不明確である。
請求項1を引用している請求項2-9に係る発明も同様である。
請求項10及び請求項10を引用している請求項11-19に係る発明も同様である。

2 当審拒絶理由の判断
(1) 本件補正によって、本願の請求項1は次のように補正された。

「【請求項1】
絶縁材料で基板と電気的に絶縁され、フローティングボデイとなるチャネルボデイ部にホールを蓄積して情報を記憶する電界効果トランジスタからなるキャパシタレスランダムアクセスメモリであって、
前記電界効果トランジスタのp型のチャネルボデイ部を含み、第1の半導体材料で構成される第1の半導体層と、
前記電界効果トランジスタのn型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第2の半導体材料で構成される第2の半導体層と、
前記チャネルボデイ部上にゲート絶縁膜を介して形成されるゲート電極と、を備え、
前記第2の半導体材料のバンドギャップが前記第1の半導体バンドギャップより大きく、
前記第1の半導体層と前記第2の半導体層が接して設けられていることを特徴とするキャパシタレスランダムアクセスメモリ。」

(2) 本願の請求項1は、本件補正により、上記1(1)に記載の(a)?(e)の全ての構成が記載されるものとなった。よって、本願の請求項1に係る発明は、課題を解決するための手段が反映しており、発明の詳細な説明に記載されたものと認められる。また、請求項1を引用している請求項2-14に係る発明も発明の詳細な説明に記載されたものと認められる。
よって、当該拒絶理由Aは解消した。

(3) 本願の請求項1に係る発明は、本件補正により明確となった。また、請求項1を引用している請求項2-14に係る発明も、明確となった。
よって、当該拒絶理由Bは解消した。

第6 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する
 
審決日 2016-10-19 
出願番号 特願2008-154374(P2008-154374)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 外山 毅小山 満  
特許庁審判長 飯田 清司
特許庁審判官 柴山 将隆
河口 雅英
発明の名称 半導体装置  
代理人 緒方 和文  
代理人 鷲頭 光宏  
代理人 黒瀬 泰之  
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