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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1320546
審判番号 不服2015-6925  
総通号数 204 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-12-22 
種別 拒絶査定不服の審決 
審判請求日 2015-04-13 
確定日 2016-10-13 
事件の表示 特願2014- 1655「半導体装置」拒絶査定不服審判事件〔平成26年 5月15日出願公開,特開2014- 90204〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯・本願発明
本願は,平成18年9月21日(優先権主張平成18年3月7日)に出願した特願2006-256226号(以下「原々出願」という。)の一部を平成24年2月17日に新たな特許出願とした特願2012-032640号(以下「原出願」という。)の一部を平成26年1月8日に新たな特許出願としたものであって,平成26年10月2日付けの拒絶理由の通知に対して,同年12月4日に意見書が提出されたが,平成27年1月7日付けで拒絶査定され,同年4月13日に拒絶査定不服審判が請求されたものである。
そして,その請求項1に係る発明(以下「本願発明1」という。)は,特許請求の範囲の請求項1に記載されている事項により特定される次のとおりのものと認める。

「【請求項1】
半導体基板と,
前記半導体基板上に形成されたトランジスタと,
前記トランジスタ上に形成された第1絶縁層と,
前記第1絶縁層中に形成された第1トレンチと,
前記第1トレンチ中に形成された銅膜を含む第1導電膜からなる第1配線と,
前記第1配線上に形成された第2絶縁層と,
前記第2絶縁層中に形成された第2トレンチと,
前記第2トレンチ中に形成された銅膜を含む第2導電膜からなる第2配線と,
前記第1配線と同層の配線層によって形成された電気ヒューズとを備え,
前記第1配線および前記電気ヒューズの膜厚は前記第2配線の膜厚よりも小さく,
前記第1絶縁層は比誘電率が3以下であることを特徴とする半導体装置。」

2 引用例の記載と引用発明
(1)引用例1:特開2005-57186号公報
原査定の拒絶理由で引用され,原々出願の優先権主張の日前に日本国内において頒布された刊行物である特開2005-57186号公報(以下「引用例1」という。)には,「半導体装置」(発明の名称)に関して,図1ないし図5とともに以下の記載がある。(下線は当審において付加した。以下同じ。)
(1a)「【請求項1】
基板上に設けられ,電流を流すことにより切断される導電体を備える半導体装置であって,前記導電体近傍に前記電流が流れる方向に平行な平面からなる少なくとも一つの平行プレートを有することを特徴とする半導体装置。
・・・<途中省略>・・・
【請求項10】
前記基板上にはトランジスタが設けられ,このトランジスタをオンさせることにより前記導電体に前記電流を流す請求項1乃至9のいずれか一項に記載の半導体装置。
【請求項11】
前記トランジスタはMOSFETである請求項10記載の半導体装置。
【請求項12】
前記導電体は銅(Cu)を主体とする材料,不純物含有ポリシリコン,シリコンゲルマニウム,シリサイドのいずれかである請求項1乃至11のいずれか一項に記載の半導体装置。」

(1b)「【技術分野】
【0001】
本発明は半導体装置に関し,特にヒューズを搭載した半導体装置に関するものである。
【背景技術】
【0002】
ヒューズを半導体装置に搭載すると,ヒューズを切断して半導体装置で使用する抵抗の値を調整したり,不良素子を正常素子に置き換えることができる。不良素子を正常素子に置き換える手法は,例えば半導体記憶装置のリダンダンシィに用いられる。ヒューズを切断する方法はレーザでヒューズの一部を吹き飛ばすことにより行われることが多い。しかしながら,レーザでヒューズを切断する方法には,いくつかの問題がある。
・・・<途中省略>・・・
【0005】
以上のようなレーザによるヒューズ切断の問題を解決するために,ヒューズを電流により溶断する試みがなされている。」

(1c)「【実施例1】
【0018】
本発明の第1の実施形態を図1を用いて説明する。第1の実施形態ではヒューズを半導体基板表面に平行に配置する場合を示し,(a)はヒューズの平面図であり,(b)は(a)の切断線I-Iに沿った断面図である。
【0019】
図1(a),(b)に示すように,ヒューズ100は,半導体基板101上の第1層間絶縁膜102の上の第2層間絶縁膜104中に設けられる。ここでは,説明を簡単にするために第2層間絶縁膜104を単一層として示しているが,実際は複数の層間絶縁膜で構成される。ヒューズ100は,そのヒューズ溶断部107の下方及び上方が下部プレート103及び上部プレート114で,側方がビアホール105,112に充填したそれぞれビア106,113で覆われる。ここで,上下のビア113,106はヒューズ100と同時に形成されるパッド電極108を通して相互に接続され,ビア106,113はパッド電極108とともにヒューズ100の左右で側部プレート126,127を構成する。
【0020】
ヒューズ100は,ヒューズ溶断部107と同時に形成される電流流入端子110から電流流出端子111に(この関係は逆でも良い)所定の電流を流すことにより溶断する。この溶断電流は,図外の,例えばMOSFETをオンさせることによりヒューズに供給され,オフさせることにより供給がストップされる。」

(1d)「【0026】
このような構成のヒューズ200は,ヒューズを上下左右から覆う導電体からなる下部プレート203,上部プレート214,側部プレート226,227により包囲することにより,ヒューズに電流を流したときにヒューズに発生する熱をこれらプレートで囲まれる空間内で反射・閉じ込めることができ,ヒューズの溶断を容易にすることができる。さらに,上記のような構成のヒューズ200は,電流流入端子210から電流流出端子211に所定の電流を流すと,ヒューズ200の外側の斜線部281で発生した熱が,ヒューズ200の内側の斜線部282で発生する熱に加えられて,斜線部281に挟まれ,中央に位置する第3往路直線部259の溶断を加速させる。従って,ヒューズ200はさらに容易に溶断する。ここで,ヒューズ200を構成する導電体の材料には,銅(Cu)を主体とする材料,不純物含有ポリシリコン,シリコンゲルマニウム,シリサイドのいずれかを使用することができる。」

・引用発明
上記記載に照らして,引用例1には,以下の発明(以下「引例発明」という。)が開示されているといえる。
「半導体基板上に設けられ,電流を流すことにより切断される導電体から構成されるヒューズを備え,
前記導電体近傍に前記電流が流れる方向に平行な平面からなる少なくとも一つの平行プレートを有し,
前記半導体基板上にはトランジスタが設けられ,このトランジスタをオンさせることにより前記導電体に前記電流を流し,
前記導電体は銅(Cu)を主体とする材料であり,
前記導電体から構成されるヒューズは,前記半導体基板上の第1層間絶縁膜の上の,実際は複数の層間絶縁膜で構成される第2層間絶縁膜中に設けられる半導体装置であって,
前記半導体装置に搭載された前記ヒューズは,当該ヒューズを切断して前記半導体装置の不良素子を正常素子に置き換える,半導体記憶装置のリダンダンシィに用いられるものである半導体装置。」

(2)引用例2:特開2005-167160号公報
原査定の拒絶理由で引用され,原々出願の優先権主張の日前に日本国内において頒布された刊行物である特開2005-167160号公報(以下「引用例2」という。)には,「半導体装置及びその製造方法」(発明の名称)に関して,図1ないし図19とともに以下の記載がある。
(2a)「【請求項1】
半導体基板の主面上に交互に積層された絶縁層と配線層とを備える多層配線を具備し,
前記各配線層の抵抗値は,上下に隣接する配線層において上層側が低いか又は同等であり,且つ最下層より最上層の方が低く,
前記絶縁層の比誘電率は,上下に隣接する絶縁層において上層側が高いか又は同等であり,且つ最下層より最上層の方が高いこと
を特徴とする半導体装置。
・・・<途中省略>・・・
【請求項4】
前記配線層の夫々は,前記絶縁層に形成した配線孔内に埋め込み設けられること
を特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。」

(2b)「【技術分野】
【0001】
この発明は,半導体装置及びその製造方法に関し,例えば,多層配線を有する大規模集積回路(LSI;Large Scale Integrated Circuit )等に適用されるものである。
【背景技術】
【0002】
近年,コンピューターや通信機器の重要部分には,多数のトランジスタや抵抗などを用いて電気回路を構成するように結びつけ,1チップ上に集積化した大規模集積回路(LSI)が多用されている。このため,機器全体の性能は,LSI単体の性能に大きく依存している。LSIの性能向上は,例えば,集積度を高めること,つまり,LSIを構成する素子の微細化により実現できる。このような素子の微細化に対処するためには,素子間を接続するための配線の微細化や多層化が必要となる。
【0003】
しかしながら,素子の微細化に伴って配線の微細化や多層化が進んだ結果,以下のような問題が顕在化している。すなわち,導電層自身の抵抗や,配線間の寄生容量(線間容量,層間容量等)の増大による信号遅延が大きくなっている。
【0004】
上記導電層間の寄生容量を低減する方法として,層間絶縁膜の比誘電率を下げる方法が提案されている。しかし,この方法による比誘電率の低減には材料の物性などの関係から限界がある。
【0005】
そこで,層間絶縁膜の比誘電率を下げつつ,導電層間の対向する面積を小さくする(又は配線膜厚を減少させる)等の方法が考えられている。しかし,この方法によって寄生容量を下げられるものの膜厚の減少による導電層の抵抗値の増大が起こる。」

(2c)「【0011】
上記のような構成によれば,信頼性が重視される下層側の配線層に従い抵抗値を高くする。そのため,下層側の配線層の電流密度を低減し,信頼性の向上することができる。一方,多量の電流量を流すことが重視される上層側の配線層に従い抵抗値を低くする。そのため,多量の電流量を流すことができ,信号遅延を低減することができる。さらに,絶縁層の下層側に従い比誘電率は低くなっている。そのため,下層側の絶縁層の容量が低減し,信号遅延を低減することができる。その結果,信号遅延を低減し,信頼性を向上できる半導体装置を提供できる。」

(2d)「【0048】
次に,図2乃至図10を用いて,第1の実施形態に係る半導体装置の製造方法を図1で示した4層多層配線の半導体装置を例に挙げて説明する。
【0049】
本工程断面図においては,素子分離膜12並びにMOSFET13の形成工程は省略し,第1導電層(最下層)21-1,第2導電層(中層)21-2,第3導電層(上層)21-3,及び第4導電層(最上層)21-4の製造方法に直接係わる工程部分を図示している。また,ここでは埋め込み型のCu配線(特に,dual-Damasceneプロセス)を用いた例によって説明を行う。
【0050】
まず,素子分離膜12並びにMOSFET13を周知の工程により形成した後,図2に示すように,半導体基板11の主表面上に,例えば,CVD(Chemical Vapor Deposition)法によりTEOS(Tetra Ethyl Ortho Silicate)膜等を堆積し,層間絶縁膜17を形成する。
【0051】
その後,上記層間絶縁膜17上に,例えば,減圧プラズマCVD法によりSiOC(比誘電率2.5程度)を堆積し,第1絶縁層25-1を形成する。さらに,例えば,減圧プラズマCVD法によりSiO_(2)を堆積し,第1キャップ絶縁層26-1を形成する。尚,上記第1キャップ絶縁層26-1は,後のCMP(化学的機械的研磨;Chemical Mechanical Polishing)工程時のキャップ(Cap)膜となる。
・・・<途中省略>・・・
【0054】
続いて,図3に示すように,フォトレジスト40をマスクとして,例えば,RIE(Reactive Ion Etching)法により第1キャップ絶縁層26-1及び第1絶縁層25-1を順次異方性エッチングし,第1導電層を埋め込むための配線孔(トレンチ)を形成する。その後,フォトレジスト40を除去する。
【0055】
さらに,第1キャップ絶縁膜26-1上に第1導電層となるベース金属を充填する。この充填工程として,まず例えば,スパッタ法によりタンタル(Ta)膜39を10nm程度形成する。上記タンタル膜39上の全面に,例えば,マグネシウム(Mg)を微量添加したスパッタターゲットを用いたスパッタ法により,Cu膜41を80nm程度形成する。上記Cu膜41上に,例えば,電気めっき法によって800nm程度のCu膜42を形成する。
【0056】
続いて,図4に示すように,例えば,CMP法等によりCu膜42の平坦化を行い配線孔内にのみにCu膜41,42,およびタンタル膜39を残置させ,第1導電層27-1,第1シード層28-1,および第1下部拡散防止層29-1を形成する。さらに全面上に,例えば,プラズマCVD法により薄膜のSiOC膜を堆積し,第1上部拡散防止層30-1を形成する。以上の工程により,第1配線層21-1を形成する。
・・・<途中省略>・・・
【0058】
さらに,図4に示すように,例えば,減圧プラズマCVD法により成膜したSiOC(比誘電率2.5程度)等を堆積し,第2絶縁層25-2を形成する。この第2絶縁層25-2上に,例えば,減圧プラズマCVD法によりSiO_(2)を堆積し,第2キャップ絶縁層26-2を形成する。
【0059】
続いて図5に示すように,図3で示した同様のフォトリソグラフィー法,RIE法などのドライエッチング法の工程を用いて,第2絶縁層25-2及び第2キャップ絶縁層26-2を貫通する接続孔43を形成する。その後,同様の工程により,第1導電層27-1に達する深さの配線孔44を形成する。
【0060】
続いて,図6に示すように,第1導電層27-1に接続され接続金属となる金属膜を充填する。この充填工程としては,例えば,スパッタ法により配線孔44および接続孔43内に第2導電層の拡散防止層となるタンタル膜を15nm程度堆積する。さらに,例えば,スパッタ法により添加元素を含有しないスパッタターゲットを用いて全面上にCuを80nm程度堆積する。ここでは,添加元素による抵抗上昇を抑えるために先ほどとは異なり,添加元素を含有しないスパッタターゲットを用いて堆積する。その後,例えば,電気めっき法により接続孔44内及び配線孔43内を含む全面上に800nm程度のCuを形成する。
【0061】
さらに,例えば,CMP法等により上記タンタル膜,Cu膜の平坦化を行い配線孔内にのみ導電層を残置させ,第2導電層27-2,第2シード層28-2,および第2下部拡散防止層29-2を形成する。
【0062】
さらに,第2導電層27-2,28-2上,及び第2キャップ絶縁層26-2上全面に,例えば,プラズマCVD法により薄膜のSiC膜等を堆積することにより,第2上部拡散防止層30-2を形成する。
【0063】
次に,第2上部拡散防止層30-2上に,例えば,減圧プラズマCVD法により,先ほどより若干比誘電率の大きいフッ素添加シリコン酸化膜(比誘電率3.0程度)を堆積形成し,第3絶縁層25-3を形成する。この第3絶縁層25-3上に,例えば,減圧プラズマCVD法によりSiO_(2)を堆積し,第3キャップ絶縁層26-3を形成する。
【0064】
続いて,図7に示すように,上記と同様なリソグラフィーとドライエッチングにより,接続孔45および配線孔46を形成する。
【0065】
続いて,図8に示すように,第3導電層となるベース金属を充填する。第3導電層は,上層のレイヤーであり,上記中層レイヤーよりも配線幅が広く,膜厚が厚い構造となっている。
【0066】
この充填工程としてまず,例えば,スパッタ法によりタンタル窒化膜を20nm程度配線孔45及び接続孔46内部を含む全面上に堆積し,Cu膜の拡散防止として働くタンタル窒化膜を形成する。次に配線孔46及び接続孔45内部を含む上記タンタル窒化膜上に,例えば,スパッタ法により添加元素を含有しないスパッタターゲットを用いてCuを100nm程度形成する。ここでは,添加元素による抵抗上昇を抑えるために,先ほどとは異なり,添加元素を含有しないスパッタターゲットを用いて堆積する。その後上記Cu上に,例えば,電気めっき法によって,1000nm程度のCu膜を形成する。
【0067】
さらに,例えば,CMP法等により,上記タンタル窒化膜,Cu膜の平坦化を行い,配線構内にのみに残置し,第3導電層27-3,第3シード層28-3,および第3下部拡散防止層28-3を形成する。その後全面上に,例えば,プラズマCVD法により薄膜のSiN膜等を堆積し,第3上部拡散防止層30-3を形成する。
【0068】
第4配線層21-4は,最上層であり全レイアー中で最も配線幅が広く,膜厚が厚い構造となっている。まず,例えば,減圧プラズマCVD法により先ほどより比誘電率の大きいシリコン酸化膜(比誘電率4.0程度)を全面上に形成し,第4絶縁層25-4とする。
【0069】
続いて,図9に示すように,上記と同様のリソグラフィーとドライエッチング等の工程により,配線孔及び接続孔を形成する。さらに全面上に,例えば,スパッタ法によりCu膜の拡散防止として働くタンタル窒化膜47を30nm程度形成する。さらに配線孔及び接続孔内を含むタンタル窒化膜47上に,例えば,同じくスパッタ法により添加元素を含有しないスパッタターゲットを用いてCu膜48を200nm程度形成する。ここでは,添加元素による抵抗上昇を抑えるために,先ほどとは異なり添加元素を含有しないスパッタターゲットを用いて形成する。さらにCu膜48上に,例えば,電気めっき法によりCu膜49を1500nm程度形成する。
【0070】
続いて,図10に示すように,例えば,CMP法によりタンタル窒化膜47,Cu膜48,49の平坦化を行い,配線孔内にのみに残置し,第4導電層27-4,第4シード層28-4,および第4下部拡散防止層29-4を形成する。さらに,全面上に,例えば,プラズマCVD法により薄膜のSiN膜等を形成し,第4上部拡散防止層30-4を形成する。最後に全面上に,例えば,プラズマCVD法によりSiN膜等を形成し,上部絶縁層35を形成する。
【0071】
以上の工程により,図1で示す半導体装置を製造できる。
【0072】
上記のような製造方法によれば,下層側のシード層28に含有させる添加元素の濃度を高くすることで,信頼性が重視される下層側の配線層21の抵抗値を高くし,電流密度を低減し,信頼性を向上できる。一方,上層側のシード層28に含有させる添加元素の濃度を低くする(または添加元素を含有させない)ことで,多量の電流量を流すことが必要な上層側の配線層21の抵抗値を低くする。その結果,配線層21-1?21-4の信頼性の向上ができる。
【0073】
また,上記のように添加元素は主にシード層28の界面に偏析し,界面拡散を阻止するように働く。そのため,特に下層側の配線層21の界面拡散を阻止し,界面の密着性が向上し,信頼性を向上することができる。
【0074】
さらに,下層側に比誘電率が低い絶縁材料を選択して絶縁層25を形成する。そのため,配線層21の幅がより小さい下層側の絶縁層25の容量を低減し,信号遅延を低減することができる。
【0075】
以上のように,信号遅延を低減し,信頼性を向上できる半導体装置の製造方法を提供できる。」

3 対比・判断
(1)対比
本願発明1と引用発明とを対比する。
ア 引用発明の「電流を流すことにより切断される導電体から構成されるヒューズ」は,本願発明1の「電気ヒューズ」に相当する。

イ 引用発明の「第2層間絶縁膜」は,以下の相違点を除いて,本願発明1の「第1絶縁層」に相当する。

ウ 本願発明1の「電気ヒューズ」は,「第1絶縁層中」の「第1トレンチ」の中に形成された「第1配線と同層の配線層によって形成」されたものであるから,「第1絶縁層中」に形成されたものであり,引用発明の「ヒューズ」は,「第2層間絶縁膜中に設けられる」ものであるから,上記ア及びイから,本願発明1と引用発明は,「前記第1絶縁層中に形成された電気ヒューズとを備えた」ものである点で共通している

エ 以上をまとめると,本願発明1と引用発明の一致点及び相違点は次のとおりである。

<一致点>
「半導体基板と,
前記半導体基板上に形成されたトランジスタと,
前記トランジスタ上に形成された第1絶縁層と,
前記第1絶縁層中に形成された電気ヒューズとを備えた半導体装置。」

<相違点>
・相違点1:本願発明1が「前記第1絶縁層中に形成された第1トレンチと,
前記第1トレンチ中に形成された銅膜を含む第1導電膜からなる第1配線と,
前記第1配線上に形成された第2絶縁層と,
前記第2絶縁層中に形成された第2トレンチと,
前記第2トレンチ中に形成された銅膜を含む第2導電膜からなる第2配線」を備え,かつ,「前記第1配線の膜厚は前記第2配線の膜厚よりも小さ」いのに対して,引例発明では,このような特定がされていない点。

・相違点2:本願発明1では,「前記第1配線と同層の配線層によって形成された電気ヒューズとを備え,前記電気ヒューズの膜厚は前記第2配線の膜厚よりも小さ」いのに対して,引例発明では,ヒューズが,第2層間絶縁膜中に設けられると特定されるだけである点。

・相違点3:本願発明1の第1絶縁層が,「比誘電率が3以下」であるのに対して,引用発明では,このような特定がされていない点。

(2)判断
・相違点1及び相違点3について
ア 引用発明は,「半導体基板上に設けられ,電流を流すことにより切断される導電体から構成されるヒューズを備え・・・半導体装置であって,前記半導体装置に搭載された前記ヒューズは,当該ヒューズを切断して前記半導体装置の不良素子を正常素子に置き換える,半導体記憶装置のリダンダンシィに用いられるものである半導体装置。」であるから,当業者であれば,引用発明の「半導体装置」を,ヒューズを切断して半導体装置の不良素子を正常素子に置き換えるリダンダンシィが用いられることが知られているDRAM等の高度に集積化された大規模集積回路である「半導体記憶装置」として想定することは自然といえる。

イ 一方,引用例2における上記(2)の記載から,以下の事項が理解される。
(ア)コンピューターや通信機器の重要部分に多用されている,多数のトランジスタや抵抗などを用いて電気回路を構成するように結びつけ,1チップ上に集積化した大規模集積回路(LSI)の性能向上は,例えば,集積度を高めること,つまり,LSIを構成する素子の微細化により実現できるが,このような素子の微細化に対処するためには,素子間を接続するための配線の微細化や多層化が必要となること。(【0002】)

(イ)素子の微細化に伴って配線の微細化や多層化が進んだ結果,配線間の寄生容量(線間容量,層間容量等)の増大による信号遅延が大きくなるという問題が顕在化したので,この導電層間の寄生容量を低減する方法として,層間絶縁膜の比誘電率を下げつつ,導電層間の対向する面積を小さくする(又は配線膜厚を減少させる)等の方法が考えられていること。(【0003】-【0005】)

(ウ)引用例2の第1の実施形態に係る半導体装置として,以下の多層配線を備えた半導体装置が記載されていること。(【0048】-【0073】)
MOSFETを形成した半導体基板の主表面上に形成された層間絶縁膜17と,
前記層間絶縁膜17上に形成されたSiOC(比誘電率2.5程度)からなる第1絶縁層25-1と,
前記第1絶縁層25-1中に形成された第1導電層を埋め込むための配線孔(トレンチ)と,
前記第1導電層を埋め込むための配線孔(トレンチ)中に形成されたCu膜を含む第1導電層27-1からなる第1配線層21-1と,
前記第1配線層21-1上に形成されたSiOC(比誘電率2.5程度)等からなる第2絶縁層25-2と,
前記第2絶縁層25-2中に形成された前記第1導電層27-1に達する深さの接続孔43及び配線孔44と,
前記第1導電層27-1に達する深さの接続孔43及び配線孔44中に形成されたCuを含む第2導電層27-2と,
前記第2導電層27-2上に形成されたフッ素添加シリコン酸化膜(比誘電率3.0程度)からなる第3絶縁層25-3と,
前記第3絶縁層25-3中に形成された接続孔45および配線孔46と,
前記接続孔45および配線孔46中に形成された,中層レイヤーよりも配線幅が広く,膜厚が厚い構造となっている,Cu膜を含む第3導電層27-3と,
前記第3導電層27-3上に形成されたシリコン酸化膜(比誘電率4.0程度)からなる第4絶縁層25-4と,
前記第4絶縁層25-4中に形成された配線孔及び接続孔と,
前記配線孔及び接続孔中に形成された,最上層であり全レイアー中で最も配線幅が広く,膜厚が厚い構造となっている,Cu膜を含む第4導電層27-4からなる第4配線層21-4とを備えた半導体装置。

(エ)引用例2の第1の実施形態に係る半導体装置は,下層側に比誘電率が低い絶縁材料を選択して絶縁層25を形成するので,配線層21の幅がより小さい下層側の絶縁層25の容量を低減し,信号遅延を低減することができること。(【0075】)

ウ すなわち,引用例2における上記2(2)の記載から,大規模集積回路(LSI)の性能向上は,例えば,集積度を高めること,つまり,LSIを構成する素子の微細化により実現できるが,素子の微細化に伴って配線の微細化や多層化が進むと,配線間の寄生容量(線間容量,層間容量等)の増大による信号遅延が大きくなるので,この導電層間の寄生容量を低減するために,層間絶縁膜の比誘電率を下げつつ,導電層間の対向する面積を小さくする(又は配線膜厚を減少させる)等の方法が考えられていることが理解できる。
そうすると,引用発明と引用例2の記載に接した当業者であれば,引用発明から想定される,高度に集積化された大規模集積回路である「半導体記憶装置」において,性能向上を実現するために,引用例2に記載された,層間絶縁膜の比誘電率を下げつつ,導電層間の対向する面積を小さくする(又は配線膜厚を減少させる)という多層配線の構造を採用すること,すなわち,引用発明の半導体装置に,引用例2に記載された半導体装置が備える多層配線を適用することは容易に想到し得たことである。

エ そして,引用例2に記載された半導体装置が備える多層配線の具体的な構造は,上記イ(ウ)に記載したとおりであるところ,引用例2に記載された半導体装置の「絶縁層」,「配線孔(トレンチ)」,「Cu膜を含む導電層からなる配線層」は,それぞれ,本願発明1の「絶縁層」,「トレンチ」,「銅膜を含む導電膜からなる配線」に相当する。
しかも,引用例2に記載された半導体装置の「SiOC(比誘電率2.5程度)からなる第1絶縁層25-1」,「SiOC(比誘電率2.5程度)等からなる第2絶縁層25-2」,及び,「フッ素添加シリコン酸化膜(比誘電率3.0程度)からなる第3絶縁層25-3」は,いずれも,「比誘電率が3以下」であり,かつ,引用例2に記載された半導体装置の「Cu膜を含む第1導電層27-1からなる第1配線層21-1」,「Cuを含む第2導電層27-2」,「Cu膜を含む第3導電層27-3」は,いずれも,「最上層であり全レイアー中で最も配線幅が広く,膜厚が厚い構造となっている,Cu膜を含む第4導電層27-4からなる第4配線層21-4」の膜厚よりも小さいといえる。
そうすると,引用発明の半導体装置に,引用例2に記載された半導体装置が備える多層配線を適用して,「前記第1絶縁層中に形成された第1トレンチと,前記第1トレンチ中に形成された銅膜を含む第1導電膜からなる第1配線と,前記第1配線上に形成された第2絶縁層と,前記第2絶縁層中に形成された第2トレンチと,前記第2トレンチ中に形成された銅膜を含む第2導電膜からなる第2配線」を備え,かつ,「前記第1配線の膜厚は前記第2配線の膜厚よりも小さ」くすること,すなわち,上記相違点1及び相違点3に係る構成を採用することは当業者にとって容易といえる。

・相違点2について
ア 以下の周知例1,2の記載からも明らかなように,電気ヒューズを,多層配線のいずれかの配線レベルにおいて形成することは周知の構造といえる。
そして,上記「相違点1及び相違点3について」で検討したように,引用発明の半導体装置に,引用例2に記載された半導体装置が備える多層配線を適用することが容易であると解されるところ,引用発明のヒューズは「銅(Cu)を主体とする材料」であり,引用例2の導電層からなる配線層は「Cu膜を含む」ものであるから,両者の材料が共通するということができる。そうすると,前記ヒューズを,当該ヒューズが属する配線レベルと同層の配線層によって形成することは,当業者が直ちに思い至ることと認められる。
さらに,引用発明の半導体装置に,引用例2に記載された半導体装置が備える多層配線を適用するにあたり,ヒューズを,当該多層配線のいずれの配線レベルにおいて形成するかは設計事項であるから,「前記配線孔及び接続孔中に形成された,最上層であり全レイアー中で最も配線幅が広く,膜厚が厚い構造となっている,Cu膜を含む第4導電層27-4からなる第4配線層21-4」以外の配線層に形成して,「前記第1配線および前記電気ヒューズの膜厚は前記第2配線の膜厚よりも小さく」することは,当業者が適宜なし得たことである。
すなわち,引用発明において,上記相違点2について,本願発明1の構成を採用することは当業者が容易になし得たことである。

・周知例1:特開2001-68555号公報 (拒絶査定において周知例として示した文献)
原査定の拒絶査定で引用され,原々出願の優先権主張の日前に日本国内において頒布された刊行物である特開2001-68555号公報(以下「周知例1」という。)には,「混合ヒューズ技術」(発明の名称)に関して,図1ないし図7とともに以下の記載がある。
(周1a)「【0014】異なるタイプのヒューズを並べて配置するのは,DRAMなどのIC装置内の冗長ユニットを起動させるのに最大の用途がある。例えば,256MbのDRAMは,8000個のレーザ・ヒューズと100個の電気ヒューズを必要とする。」

(周1b)「【0023】以前に説明した例において,電気ヒューズはゲート導体レベルに示されており,レーザ・ヒューズはチップ頂部近傍の金属相互接続レベルに描かれている。実際には,前記電気ヒューズはどの配線レベルにあってもよく,さらには,ポリシリコン・ヒューズが使用できる基板内でさえよい。同様に,レーザ・ヒューズをどの配線レベルに配置することもできる。電気ヒューズの実際の位置はしばしば異なる配線レベルの抵抗によって規定され,レーザ・ヒューズの位置は主に異なる配線レベルの金属厚さおよびレーザ・ヒューズ・リンクの上のパッシベーション層を通る開口のエッチングのし易さによって決定される。」

・周知例2:特開2005-39220号公報
原々出願の優先権主張の日前に日本国内において頒布された刊行物である特開2005-39220号公報(以下「周知例2」という。)には,「半導体装置」(発明の名称)に関して,図1ないし図19とともに以下の記載がある。
(周2a)「【請求項1】
半導体基板と,
前記半導体基板上に設けられ,電流を流すことにより切断される導電体と,
を含み,
前記導電体は,複数回折り返すことを特徴とする半導体装置。
・・・<途中省略>・・・
【請求項17】
請求項1乃至16いずれかに記載の半導体装置において,
前記導電体は,銅(Cu)を主体とする材料,不純物含有ポリシリコン,シリコンゲルマニウム,シリサイドのいずれかにより構成されたことを特徴とする半導体装置。」

(周2b)「【0002】
ヒューズを半導体装置に搭載すると,ヒューズを切断することにより,半導体装置で使用する抵抗の値を調整したり,不良素子を切り離して正常素子に置き換える等の処理を行うことができる。不良素子を正常素子に置き換える手法は,例えば半導体記憶装置のリダンダンシィに用いられる。従来,ヒューズは,ヒューズの一部にレーザを照射することにより切断されることが多かった。しかしながら,レーザでヒューズを切断する方法には,いくつかの問題がある。
・・・<途中省略>・・・
【0005】
以上のようなレーザによるヒューズ切断の問題を解決するために,ヒューズを電流により溶断する試みがなされている。例えば特許文献1には,ヒューズを電流により容易に溶断させるために,ヒューズを構成するメタル層の一部を狭くしたり,1度だけ直角に折曲させた形状にし,折曲部に電流を集中させることが開示されている。」

(周2c)「【0035】
本発明の半導体装置において,基板上にはトランジスタが設けられてよく,このトランジスタをオンさせることにより導電体に電流を流すことができる。ここで,トランジスタはMOSFETとすることができる。」

(周2d)「【0040】
ヒューズ100は,例えば半導体基板上の絶縁膜上に形成される。この場合,絶縁膜は半導体基板に設けられるものであればどのようなレベルに形成される絶縁膜でもよく,例えば,素子分離絶縁膜,多層配線構造のいずれかの層間絶縁膜,トレンチの底部に形成される絶縁膜などが挙げられる。」


・効果について
引用発明において,上記相違点1ないし3について本願発明1の構成を採用したことによる効果は当業者が予測する範囲内のものであり,格別のものとは認められない。
審判請求人は,審判請求書において,「以上の特徴を有する,本願の請求項1に係る発明の技術的効果は以下の通りです。上記構成要件i.の記載により,電気ヒューズ10は第1配線M3と同じ厚みを有し,これと上記構成要件j.の記載内容とにより,電気ヒューズ10の膜厚は第1配線よりも上層に形成された第2配線M6?M9の膜厚よりも小さく形成されるため,電気ヒューズの延在方向に交差する方向における断面の面積は比較的小さくなり,電気ヒューズの抵抗値を増加させることができます。したがって,当該電気ヒューズに供給される電流の値が小さく,電気ヒューズの発熱量が小さくても当該電気ヒューズを容易に溶断させることができます。このため,電気ヒューズの周辺の構造が発熱により損傷する可能性を低減することができます(明細書の段落番号0007参照)。つまり,ファイン層100内の金属配線層M3と同層の配線層によって形成される電気ヒューズは,セミグローバル層およびグローバル層内の配線よりも厚さが小さい(明細書の段落番号0024および段落番号0025の表1参照)ため,電気ヒューズの周辺の構造が発熱により損傷する可能性を最も効果的に低減することが可能となります。」及び「さらに,電気ヒューズが形成される第1絶縁層の比誘電率が3以下と比較的低いため,たとえ電気ヒューズとその近傍の第1配線との間にたとえ大きな電圧が加わったとしても,当該電気ヒューズと第1配線との間に大きな寄生容量が発生する可能性を低減することができます。」と,技術的効果を主張する。

しかしながら,上記各効果は,本願の明細書に記載された効果ではないから,本願発明1の進歩性の判断において採用することはできない。
すなわち,本願の発明の詳細な説明には,「【0029】したがって,電気ヒューズ10に電流が供給されたときに,電気ヒューズ10の発熱によって半導体基板SCに悪影響が及ぼされてしまうことが防止される。なお,電気ヒューズ10は,セミグローバル層200またはグローバル層300に設けられていても,電気ヒューズ10が半導体基板SCへ悪影響を及ぼすことを防止することは可能である。つまり,電気ヒューズ10が,ファイン層100,セミグローバル層200およびグローバル層300のうちのいずれ1の層に設けられていても,それらの層のうちのいずれか2層に設けられていれも,または,それらの層のうちの全てに設けられていても,電気ヒューズ10が半導体基板SCへ悪影響を及ぼすことは防止される。」とあり,電気ヒューズを,特にファイン層100内に形成することで,格別の効果があることを示す記載を見いだすことはできない。
また,本願の発明の詳細な説明には,「【0038】本実施の形態の半導体装置においては,主配線1が銅膜からなり,バリア膜3がタンタル膜からなり,絶縁層2および絶縁層5が3以下の誘電率を有するLow-k膜であるSiOC膜からなり,絶縁層4がSiCN膜からなっている。しかしながら,前述の線膨張係数および融点の関係が成立しているのであれば,主配線1,絶縁層2,バリア膜3,絶縁層4,および絶縁層5の材料は,前述の物質に限定されない。たとえば,絶縁層4は,シリコン窒化膜(SiN膜)からなっていてもよい。また,主配線1の材料は,表2に示されるように,Al,Cu,Ta,Ti,またはWであってもよい。」と記載されているだけであって,電気ヒューズと第1配線との間の寄生容量が解決すべき課題として認識されていたことを示す記載も見いだすことはできない。
さらに,電気ヒューズの発熱量が,電気ヒューズの延在方向に交差する方向における断面の面積の大きさに影響を受けるとしても,本願発明1は,「電気ヒューズの膜厚は前記第2配線の膜厚よりも小さく」と規定するだけであって,電気ヒューズの幅は特定しない発明である。
そうすると,本願発明1は,幅が広い電気ヒューズをも含むといえるから,本願発明1の電気ヒューズの延在方向に交差する方向における断面の面積が,比較的小さくなるとは必ずしもいうことはできない。
したがって,本願発明1によって,電気ヒューズの周辺の構造が発熱により損傷する可能性を低減することができるとする,審判請求人の前記主張は採用することができない。

(3)判断についてのまとめ
以上のとおりであるから,引用発明において,上記相違点1ないし3に係る本願発明1の構成を採用することは,引用例2に接した当業者であれば周知技術に基づいて容易になし得たことである。
したがって,本願発明1は,引用例1及び引用例2に記載された発明及び周知技術に基づいて,当業者が容易に発明をすることができたものである。
よって,本願発明1は,特許法第29条第2項の規定により特許を受けることができない。

4 むすび
以上のとおりであるから,他の請求項について検討するまでもなく,本願は拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2016-08-12 
結審通知日 2016-08-16 
審決日 2016-08-29 
出願番号 特願2014-1655(P2014-1655)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 宇多川 勉  
特許庁審判長 鈴木 匡明
特許庁審判官 飯田 清司
加藤 浩一
発明の名称 半導体装置  
代理人 特許業務法人深見特許事務所  

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