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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1320547 |
| 審判番号 | 不服2015-7305 |
| 総通号数 | 204 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2016-12-22 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2015-04-20 |
| 確定日 | 2016-10-13 |
| 事件の表示 | 特願2013-226582「半導体装置」拒絶査定不服審判事件〔平成26年 4月 3日出願公開、特開2014- 60417〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1 手続の経緯 本願は、平成20年9月19日に出願した特願2008-240825号(以下「原出願」という。)の一部を平成25年10月31日に新たな特許出願としたものであって、平成25年10月31日付けで審査請求がなされるとともに手続補正書の提出がなされ、平成26年7月17日付けで拒絶理由の通知がなされ、同年9月22日付けで意見書及び手続補正書の提出がなされ、平成27年1月15日付けで拒絶査定がなされた。これに対して同年4月20日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ、同年7月31日付けで上申書の提出がなされ、当審において、平成28年2月17日付けで拒絶理由が通知され、同年4月14日付けで意見書及び手続補正書の提出がなされたものである。 2 本願発明 本願の請求項1に係る発明は、平成28年4月14日付け手続補正書によって補正された特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである(以下「本願発明」という。)。 「複数の電極パッドが配置された第1主面、およびレギュレータ回路を有する第1半導体チップと、 複数の電極パッドが配置された第2主面を有する第2半導体チップと、 複数の外部端子と、 前記第1半導体チップおよび前記第2半導体チップを封止する封止体と、を有し、 前記第1半導体チップの前記複数の電極パッドは、前記複数の外部端子のうちの第1外部端子から外部電源電圧が供給される第1電極パッドと、前記レギュレータ回路に電気的に接続され、前記内部電源電圧が出力される第2電極パッドと、を有し、 前記レギュレータ回路は、前記第1電極パッドと電気的に接続され、参照電圧と前記参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧とを生成し、 前記第2半導体チップの前記複数の電極パッドは、前記複数の外部端子のうちの第2外部端子を介して、前記第1半導体チップの前記第2電極パッドから前記内部電源電圧が供給される第3電極パッドを有し、 前記第2電極パッドおよび前記第3電極パッドのそれぞれは、第1ワイヤおよび第2ワイヤを介して第2外部端子と電気的に接続され、 前記第1ワイヤの一端部は前記第2電極パッドと電気的に接続され、 前記第2ワイヤの一端部は前記第3電極パッドと電気的に接続され、 前記第1ワイヤおよび前記第2ワイヤのそれぞれの他端部は前記第2外部端子と電気的に接続され、 前記第1半導体チップの前記複数の電極パッドは、さらに、前記入力電圧を生成する生成部を介して、前記生成部から前記入力電圧が入力される前記レギュレータ回路の入力部と電気的に接続された第4電極パッドを有し、 前記第4電極パッドは、第3ワイヤを介して前記第2外部端子と電気的に接続され、 前記第3ワイヤの一端部は前記第4電極パッドと電気的に接続され、 前記第3ワイヤの他端部は前記第2外部端子と電気的に接続され、 前記第1半導体チップの前記第2電極パッドから出力された前記内部電源電圧は、前記第2外部端子を介して、前記第2半導体チップの前記第3電極パッドおよび前記第1半導体チップの前記第4電極パッドのそれぞれに供給される、半導体装置。」 3 引用文献 (1)引用文献1について 平成28年2月17日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開2005-183611号公報(以下「引用文献1」という。)には、下記の事項が記載されている。 A 「【0002】 複数の半導体チップを互いに接続して樹脂モールドしたマルチチップ型半導体装置においては、半導体チップ相互間の接続が種々の形態で行われている。」 B 「【0019】 図2は本発明の第2の実施形態におけるマルチチップ型半導体装置の構成図であり、1は第1の半導体チップ、2は第2の半導体チップ、3は第1の半導体チップ1および第2の半導体チップ2を収容したパッケージ、4は複数のレギュレータ回路、5は第2の半導体チップ2内の第2内部回路、6は第1の半導体チップ1内の第1内部回路、7-1,7-2は第1の半導体チップ1の外部接続部、8-1,8-2はパッケージ3の外部接続端子、9は容量、10-1は第1の半導体チップ1が有する複数の第1チップ間接続部、10-2は第2の半導体チップ2が有する複数の第2チップ間接続部、11は複数のボンディングワイヤ、12は電源電圧を示す。 【0020】 第1の半導体チップ1は、レギュレータ回路4と、第2の半導体チップ2と接続するための複数の第1チップ間接続部10-1と、第1内部回路6と、パッケージ3外に引き出される外部接続端子8-2に接続するための外部接続部7-2とを有しており、第2の半導体チップ2は、第2内部回路5と、第1の半導体チップ1の第1チップ間接続部10-1に接続するための複数の第2チップ間接続部10-2と、複数の第1チップ間接続部10-1と複数の第2チップ間接続部10-2間とを直接接続するボンディングワイヤ11を有し、レギュレータ回路4の出力が、複数の第1チップ間接続部10-1と第2チップ間接続部10-2を介して第2内部回路5に接続し、減電圧された電圧が第2の半導体チップ2に供給される構成である。 【0021】 図1,2に示す実施形態において、レギュレータ出力の外部接続端子8-2には雑音低減用の容量9が接続されており、第1の半導体チップ1の第1内部回路6は、電源電圧12が接続されている。 【0022】 図4はレギュレータ回路の構成の一例を示す回路図である。 【0023】 電源電圧端子31とGND端子32とバンドギャップ回路33とレギュレータ出力端子34とNPN差動対トランジスタ35と電流ミラー回路36-1,36-2,36-3と定電流源37とレギュレータ出力用PchMOSトランジスタ38と抵抗39-1,39-2,39-3とを備え、電源電圧端子31は電源電圧12に、レギュレータ出力端子34は、図1に示す外部接続部7-2または図2に示す第1チップ間接続部10-1に接続されている。 【0024】 バンドギャップ回路33および定電流源37が動作状態の時、PchMOSトランジスタ38のゲート電圧が下がり、PchMOSトランジスタ38がON状態となり、バンドギャップ出力端子が接続されるNPN差動対トランジスタ35のベース電圧が同じになるように回路に帰還がかかる。レギュレータ出力端子34に生じる電圧Voは、バンドギャップ出力電圧をVbgr、抵抗39-2,39-3の抵抗値をそれぞれR392,R393とすると(数1)の様に表される。」 C 「本発明の第2の実施形態におけるマルチチップ型半導体装置の構成図」である図2には、外部接続端子8-1が電源電圧12に接続されること、及び、第1の半導体チップ1の外部接続部7-1が外部接続端子8-1とレギュレータ回路4と第1内部回路6とに接続されること、第1の半導体チップ1の外部接続部7-2が外部接続端子8-2とレギュレータ回路4と第1チップ間接続部10-1とに接続されること、第1の半導体チップ1の第1チップ間接続部10-1と第2の半導体チップ2の第2チップ間接続部10-2がボンディングワイヤ11により接続されることが示されている。 D 「レギュレータ回路の回路図」である図4には、抵抗39-2は、一端がレギュレータ出力端子34に接続され、他端がNPN差動対トランジスタ35の一方のベースと抵抗39-3とに接続されること、抵抗39-3は、一端が抵抗39-2に接続され、他端がGND端子32に接続されること、及び、バンドギャップ回路33は、NPN差動対トランジスタ35の他方のベースに接続されること、電源電圧端子31がPchMOSトランジスタ38に接続されていることが示されている。 よって、A乃至Dから、引用文献1には、下記の発明(以下「引用発明」という。)が記載されていると認められる。 「第1の半導体チップ1と、 第2の半導体チップ2と、 前記第1の半導体チップ1および前記第2の半導体チップ2を収容したパッケージ3と、 前記パッケージ3の外部接続端子8-1、8-2と、を有し、 前記第1の半導体チップ1は、レギュレータ回路4と、前記第2の半導体チップ2と接続するための複数の第1チップ間接続部10-1と、第1内部回路6と、前記パッケージ3外に引き出される前記外部接続端子8-2に接続するための外部接続部7-2とを有しており、 前記第2の半導体チップ2は、第2内部回路5と、前記第1の半導体チップ1の前記第1チップ間接続部10-1と接続するための複数の第2チップ間接続部10-2とを有しており、 前記第1チップ間接続部10-1と前記第2チップ間接続部10-2とはボンディングワイヤ11により接続され、 前記レギュレータ回路4は、GND端子32と、バンドギャップ回路33と、レギュレータ出力端子34と、電源電圧端子31と、NPN差動対トランジスタ35と、定電流源37と、レギュレータ出力用のPchMOSトランジスタ38と、抵抗39-2、39-3とを有しており、 前記外部接続端子8-1は電源電圧12に接続されており、 前記第1の半導体チップの外部接続部7-1は、前記外部接続端子8-1と前記レギュレータ回路4と前記第1内部回路6とに接続されており、 前記第1の半導体チップ1の前記外部接続部7-2は、前記外部接続端子8-2と前記レギュレータ回路4とに接続されており、 前記抵抗39-2は、一端が前記レギュレータ出力端子34に接続され、他端が前記NPN差動対トランジスタ35の一方のベースと前記抵抗39-3に接続されており、 前記抵抗39-3は、一端が前記抵抗39-2に接続され、他端が前記GND端子32に接続されており、 前記PchMOSトランジスタ38は、前記電源電圧12に接続された前記電源電圧端子31に接続されており、 前記バンドギャップ回路33は、前記NPN差動対トランジスタ35の他方のベースに接続されており、 前記バンドギャップ回路33および前記定電流源37が動作状態の時、前記PchMOSトランジスタ38のゲート電圧が下がり、前記PchMOSトランジスタ38がON状態となり、バンドギャップ出力端子が接続される前記NPN差動対トランジスタ35のベース電圧が同じになるように回路に帰還がかかり、 前記レギュレータ回路4の出力が、前記第1チップ間接続部10-1と前記第2チップ間接続部10-2を介して、減電圧された電圧として前記第2の半導体チップ2に供給される マルチチップ型半導体装置。」 (2)引用文献2について 平成28年2月17日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開2002-124626号公報(以下「引用文献2」という。)には、下記の事項が記載されている。 E 「【0006】一方、公知文献1には、マイコン用チップの回路形成面の周縁にリードとの電気的な接続を行うためのリード用ボンディングパッドを設け、マイコン用チップの回路形成面の中央領域にEEPROM用チップのボンディングパッドとの電気的な接続を行うためのEEPROM用ボンディングパッドを設けて両者の電気的な接続を行う方法が開示されている。この場合、マイコン用チップに合わせて開発されたリードフレームをそのまま用いることができるため、マイコン用チップの品種毎にリードフレームを新たに開発する必要はないが、EEPROM用ボンディングパッドを設けたマイコン用チップを品種毎に開発する必要があるため、半導体装置の製造コストが増加してしまう。」 F 「【0043】図1乃至図5に示すように、マイコン用チップ10の複数のボンディングパッド11は、ボンディングワイヤ16を介して複数のリード2の内部リード部に夫々電気的に接続されている。 【0044】EEPROM用チップ20において、複数のVSS用ボンディングパッド21Dの中の1つは、マイコン用チップ10の複数のボンディングパッド11の中のVSS用ボンディングパッド11Dと電気的に接続されたリード2Dの内部リード部に、ボンディングワイヤ16を介して電気的に接続されている(図2参照)。また、複数のVCC用ボンディングパッド21Cの中の1つは、マイコン用チップ10の複数のボンディングパッド11の中のVCC用ボンディングパッド11Cと電気的に接続されたリード2Cの内部リード部に、ボンディングワイヤ16を介して電気的に接続されている(図3参照)。また、複数のSAD用ボンディングパッド21Aの中の1つは、マイコン用チップ10の複数のボンディングパッド11の中のSAD用ボンディングパッド11Aと電気的に接続されたリード2Aの内部リード部に、ボンディングワイヤ16を介して電気的に接続されている(図4参照)。また、複数のSCL用ボンディングパッド21Bの中の1つは、マイコン用チップ10の複数のボンディングパッド11の中のSCL用ボンディングパッド11Bと電気的に接続されたリード2Bの内部リード部に、ボンディングワイヤ16を介して電気的に接続されている(図5参照)。」 よって、上記E及びFから、引用文献2には、下記の事項が記載されていると認められる。 「EEPROM用ボンディングパッドを設けたマイコン用チップを品種毎に開発すると半導体装置の製造コストが増加するため、EEPROM用チップ20の複数のVSS用ボンディングパッドの中の1つは、マイコン用チップの複数のボンディングパッドの中のVSS用ボンディングパッドと電気的に接続されたリードの内部リード部に、ボンディングワイヤを介して電気的に接続されていること。」 (3)引用文献3について 平成28年2月17日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開2004-165558号公報(以下「引用文献3」という。)には、下記の事項が記載されている。 G「【0012】 図1は、本発明の第1の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図2はそのX-X断面図である。リードフレームは図18に示す従来のリードフレームと同一のものであり、ダイパッド100及び複数のインナーリード101からなり、ダイパッド100上にICチップ110がダイボンドされている。ICチップ110のチップの四辺には外部との接続のための複数のパッド111が配置され、パッド111のうちの1つであるパッド111Aがインナーリード101Aに、パッド111Bがインナーリード101Bに、ワイヤ130により接続されている。 【0013】 また、ICチップ110の上には、ICチップ110のパッド111を覆わないような大きさのコンデンサチップ120が積層されている。コンデンサチップ120には、一対の電極が絶縁膜を挟んでコンデンサCを形成し、一対の電極はそれぞれ内部配線でパッド121Aと121Bに接続されている。そして、パッド121Aがインナーリード101Aに、パッド121Bがインナーリード101Bに、ワイヤ130により接続されている。これによりICチップ110のパッド111Aとパッド111Bの間には、コンデンサチップ120のコンデンサCが接続されることになる。 【0014】 例えば、ICチップ110のパッド111Aを電源用パッドとし、パッド111Bを接地用パッドとすると、コンデンサチップ120をICチップ110のバイパスコンデンサとして利用することができる。コンデンサ領域をICチップ110から除くことにより、ICチップ110のチップ面積を小さくすることができ、またコンデンサチップ120は複雑なプロセスで製造されるICチップ110とは別に、受動素子であるコンデンサのみ形成する比較的簡易なプロセスで製造できるため、コスト的に安く製造することが可能であり、コンデンサ領域をICチップ110の中に取り込むよりもコスト的に有利となる。 【0015】 本実施形態ではICチップとコンデンサチップは積層されているが、ICチップとコンデンサチップをシリコン等の同一材料の半導体基板から成るようにすれば、両チップの熱膨張の問題を低減できる。 【0016】 図3は、本発明の第2の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図4はそのX-X断面図である。基本的な構成は第1の実施形態と同様であるが、本実施形態においてはダイパッド100上にICチップ110とコンデンサチップ120とが並べてダイボンドされている。インナーリード101AにはICチップ110のパッド111Aとコンデンサチップ120のパッド121Aの両パッドが、インナーリード101BにはICチップ110のパッド111Bとコンデンサチップ120のパッド121Bの両パッドが、ワイヤ130により接続されている。これによりICチップ110のパッド111Aとパッド111Bの間には、コンデンサチップ120のコンデンサCが接続されることになる。 【0017】 この場合、第1の実施形態と比較してパッケージ面積は大きくなるが、パッケージの厚みを薄くできる。」 よって、上記Gの記載から、引用文献3には、下記の事項が記載されていると認められる。 「ICチップ110のパッド111Aがインナーリード101Aに、パッド111Bがインナーリード101Bに、ワイヤ130により接続され、コンデンサチップ120のパッド121Aがインナーリード101Aに、パッド121Bがインナーリード101Bに、ワイヤ130により接続されていること。」 (3)引用文献4について 平成28年2月17日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開2001-274332号公報(以下「引用文献4」という。)には、下記の事項が記載されている。 H 「【従来の技術】従来より、外部端子から定電圧を出力する定電圧出力回路を有する半導体装置がある。上記従来の半導体装置の一例として、図3に示す低飽和型レギュレータがある。図3において、半導体装置10の外部入力端子Vinには直流電源12の正電極及び安定化用コンデンサCinの一端が接続され、直流電源12の負電極及びコンデンサCinの他端は接地される。半導体装置10の接地端子GNDは接地され、外部出力端子Vｏｕｔは端子14を介して負荷に接続されると共に、位相補正用の抵抗R0とコンデンサC0を介して接地される。コンデンサC0としてはセラミックコンデンサが用いられ、抵抗R0としては抵抗値が50?100mΩ程度のものが使用される。図4は、従来の半導体装置10の一例の内部回路図を示す。同図中、破線で囲んだ部分が半導体チップ20であり、この半導体チップ20上に、出力トランジスタQ1,エラーアンプ22,基準電圧源24,分圧抵抗R1,R2それぞれが形成されている。また、出力トランジスタQ1のエミッタが接続された半導体チップ20上の入力パッド26は、外部入力端子Vinを介して直流電源12の正電極及び安定化用コンデンサCinの一端に接続されている。出力トランジスタQ1のコレクタが接続された半導体チップ20上の出力パッド28はボンディングワイヤ30によって半導体装置10のパッケージの外部出力端子である出力ピン32に接続され、抵抗R1の一端が接続された半導体チップ20上の出力パッド36はボンディングワイヤ38によって外部出力端子である出力ピン32に接続されている。出力ピン32は外付けの位相補正用の抵抗R0とコンデンサC0を介して接地されている。直列接続された抵抗R1,R2は電圧検出点である出力パッド36の電圧を分圧しており、検出電圧が抵抗R1,R2の接続点からエラーアンプ22の非反転入力端子に帰還される。エラーアンプ22の反転入力端子には基準電圧源24から基準電圧Vｒefが供給されている。エラーアンプ22は基準電圧Vｒefと検出電圧の偏差に応じて出力トランジスタQ1を駆動し、出力ピン32の電圧が一定になるように制御する。ボンディングワイヤ30,38それぞれは約100mΩ程度の抵抗値を有しているため、出力パッド28,36間を共通化し(半導体チップ20上で短絡)、出力パッド28と出力ピン32間をボンディングワイヤ30で接続する構成ではボンディングワイヤ30による電圧降下が大きくなり、負荷の電圧安定度つまりロードレギュレーションが悪化する。これに対し、図4のように、出力パッド28,36を設け、ボンディングワイヤ30,38で出力ピン32に接続することで、電圧検出点である出力パッド36と出力ピン32間の電位差を低減してロードレギュレーションを改善している。」(第1欄第21行-第2欄第18行) よって、上記Hの記載から、引用文献4には、下記の事項が記載されていると認められる。 「直列接続された抵抗R1,R2は電圧検出点である出力パッド36の電圧を分圧しており、検出電圧が抵抗R1,R2の接続点からエラーアンプ22の非反転入力端子に帰還され、エラーアンプ22の反転入力端子には基準電圧源24から基準電圧Vｒefが供給され、エラーアンプ22は基準電圧Vｒefと検出電圧の偏差に応じて出力トランジスタQ1を駆動し、出力ピン32の電圧が一定になるように制御するレギュレータにおいて、ボンディングワイヤ30,38それぞれは約100mΩ程度の抵抗値を有しているため、出力パッド28,36間を共通化し(半導体チップ20上で短絡)、出力パッド28と出力ピン32間をボンディングワイヤ30で接続する構成ではボンディングワイヤ30による電圧降下が大きくなり、負荷の電圧安定度つまりロードレギュレーションが悪化するのに対し、出力パッド28,36を設け、ボンディングワイヤ30,38で出力ピン32に接続することで、電圧検出点である出力パッド36と出力ピン32間の電位差を低減してロードレギュレーションを改善すること。」 (3)引用文献5について 平成28年2月17日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開2006-309312号公報(以下「引用文献5」という。)には、下記の事項が記載されている。 I 「【0003】 図8に示すレギュレータは、パワートランジスタQ1のベース電流を制御用IC100’で制御し、あらかじめ負荷側の要望に合わせて設定した値に出力電圧Vｏを調整し、出力電圧Vｏを安定させる装置である。図8に示すシリーズレギュレータは、基準電圧発生回路1から出力される基準電圧Vｒefと出力電圧Vｏを抵抗R1及びR2で分圧して得られる調整電圧Vadjとの誤差を誤差増幅器2で増幅して、誤差増幅器2の出力に応じてパワートランジスタQ1のベース電流を調整してパワートランジスタQ1のコレクタ電流を制御し、出力電圧Vｏを安定させている。なお、図8に示すレギュレータは出力トランジスタにバイポーラトランジスタを用いているが、バイポーラトランジスタの代わりにMOSトランジスタ(例えば、CMOSトランジスタ)を用いても構わない。出力トランジスタにMOSトランジスタを用いた場合、レギュレータは、誤差増幅器2の出力に応じて出力トランジスタであるMOSトランジスタのゲート電圧を調整して前記MOSトランジスタのドレイン電流を制御し、出力電圧Vｏを安定させることになる。」 J 「【0009】 一方、抵抗R1及びR2がICチップに内蔵される場合、接続用ワイヤによる電圧降下を考慮して、より負荷に近い位置において出力電圧Vｏを検出するために、電流供給用接続ワイヤ(図11における接続ワイヤW2)と出力電圧Vｏを検出するためのセンシング用接続ワイヤ(図11における接続ワイヤW5)とを別個に設けた構造にすることが望ましい。かかる構造を採用した場合、図8に示すレギュレータは図11に示す構造となる。なお、図11において図9と同一の部分には同一の符号を付し詳細な説明を省略する。 【0010】 図11に示す構造は、図9に示す構造において、ICチップC1’のパッドP6を取り除きパッドP5を新たに設け、接続ワイヤW6並びに外付けの抵抗R1及びR2を取り除き、センシング用接続ワイヤW5を新たに設けた構造である。なお、図11において図示を省略しているが、パワートランジスタQ1、制御用IC100’に加えて抵抗R1及びR2もICチップC1’に搭載されている。 【0011】 また、リードフレーム端子部T2とパッドP5はセンシング用接続ワイヤW5によって電気的に接続されている。電流供給用接続ワイヤ(図11における接続ワイヤW2)と出力電圧Vｏを検出するためのセンシング用接続ワイヤ(図11における接続ワイヤW5)とを別個に設けた構造にすることによって、レギュレータは電流供給用接続ワイヤによる電圧降下後の電圧を所望の電圧となるように設定することができる。 【0012】 図11の構造をとる図8に示すレギュレータのリードフレーム端子部、パッド、及び接続ワイヤを含めた構成は図12に示すようになる。なお、図12において図8及び図11と同一の部分には同一の符号を付し詳細な説明を省略する。」 よって、上記I及びJの記載から、引用文献5には、下記の事項が記載されていると認められる。 「基準電圧発生回路1から出力される基準電圧Vｒefと出力電圧Vｏを抵抗R1及びR2で分圧して得られる調整電圧Vadjとの誤差を誤差増幅器2で増幅して、誤差増幅器2の出力に応じてパワートランジスタQ1のベース電流を調整してパワートランジスタQ1のコレクタ電流を制御し、出力電圧Vｏを安定させているレギュレータにおいて、抵抗R1及びR2がICチップに内蔵される場合、接続用ワイヤによる電圧降下を考慮して、より負荷に近い位置において出力電圧Vｏを検出するために、パッドP5を新たに設け、センシング用接続ワイヤを電流供給用接続ワイヤとは別個に設けること。」 4 対比 (1)本願発明と引用発明との対応関係について ア 引用発明の「第1の半導体チップ1」、「第2の半導体チップ2」は、下記の相違点1乃至5を除いて、本願発明の「第1半導体チップ」、「第2半導体チップ」に相当している。 イ 本願発明は、「複数の外部端子」として、「外部電源電圧」が供給される「第1外部端子」と、「内部電源電圧」が供給される「第2外部端子」を有している。これに対して、引用発明は、「電源電圧12」に接続される「外部接続端子8-1」と、レギュレータ回路4の出力が外部接続部7-2を介して供給される「前記外部接続端子8-2」を有している。 そして、引用発明の「電源電圧12」は、「パッケージ3」の外部から供給される電源電圧であり、また、引用発明の「レギュレータ回路4」の出力は、「減電圧された電圧として前記第2の半導体チップ2に供給される」ものなので、「パッケージ3」の内部から供給される電源電圧であるといえる。 よって、引用発明の「外部接続端子8-1」、「外部接続端子8-2」、「電源電圧12」、「レギュレータ回路4の出力」の「電圧」は、本願発明の「第1外部端子」、「第2外部端子」、「外部電源電圧」、「内部電源電圧」に相当し、引用発明の「外部接続端子8-1」と「外部接続端子8-2」は、本願発明の「複数の外部端子」に相当している。 ウ 本願発明の「第1半導体チップ」は、「複数の電極パッド」として、「第1外部端子から外部電源電圧が供給される第1電極パッド」と、「第2外部端子と電気的に接続され」る「2電極パッド」を有している。これに対して、引用発明の「第1の半導体チップ」は、「電源電圧12」に接続された「外部接続端子8-1」に接続される「外部接続部7-1」と、「外部接続端子8-2」に接続される「外部接続部7-2」を有している。 そして、本願発明の「電極パッド」は、引用発明の「外部接続部」と同じく、電気的に接続する「接続部分」を形成するものであることを踏まえると、引用発明の「外部接続部7-1」、「外部接続部7-2」は、本願発明の「第1電極パッド」、「2電極パッド」に対応したものである。 よって、上記ア及びイの事項を踏まえると、本願発明と引用発明は、「前記第1半導体チップの前記複数の接続部分は、前記複数の外部端子のうちの第1外部端子から外部電源電圧が供給される第1接続部分と、前記レギュレータ回路に電気的に接続され、前記内部電源電圧が出力される第2接続部分と、を有し」たものである点で、共通している。 エ 引用発明の「レギュレータ回路4」内の「抵抗39-2」は、「一端が前記レギュレータ出力端子34に接続され、他端が前記NPN差動対トランジスタ35の一方のベースと前記抵抗39-3に接続され」ており、「レギュレータ回路4」内の「抵抗39-3」は、「一端が前記抵抗39-2に接続され、他端が前記GND端子32に接続され」ている。 よって、「抵抗39-2」及び「抵抗39-3」は、レギュレータ出力端子34からの出力電圧を分圧して「レギュレータ回路4」内の「NPN差動対トランジスタ35」の「一方のベース」へ入力する分圧回路として機能している。 オ 引用発明の「レギュレータ回路4」では、「バンドギャップ回路33は、前記NPN差動対トランジスタ35の他方のベースに接続され」、「バンドギャップ出力端子が接続される前記NPN差動対トランジスタ35のベース電圧が同じになるように回路に帰還がかかり」、「レギュレータ回路4の出力が」、「減電圧された電圧として前記第2の半導体チップ2に供給」されるものである。 そして、「ベース電圧が同じになるように」されるのは、電源電圧端子31を介して電源電圧12が供給されたPchMOSトランジスタ38の出力電圧(レギュレータ出力端子34からの出力電圧)を「抵抗39-2」及び「抵抗39-3」により分圧した電圧であると認められる。 カ 上記エ及びオから、引用発明の「レギュレータ回路4」では、「NPN差動対トランジスタ35の一方のベース」へ「レギュレータ回路4」の出力電圧を分圧した電圧が入力され、「NPN差動対トランジスタ35の他方のベース」へ「バンドギャップ回路33」の出力電圧が入力されることで、「バンドギャップ回路33」の出力電圧を参照電圧として「レギュレータ回路4」の出力電圧を分圧した電圧と比較し、電源電圧12が供給されたPchMOSトランジスタ38の出力電圧であるレギュレータ回路4の出力電圧を分圧した電圧が「バンドギャップ回路33」の出力電圧と同じになるように制御し、電源電圧12が「減電圧された電圧」を出力するものと認められる。 よって、引用発明の「NPN差動対トランジスタ35の他方のベース」へ入力される「バンドギャップ回路33」の出力電圧は、本願発明の「参照電圧」に相当し、引用発明の「NPN差動対トランジスタ35の一方のベース」へ入力される電圧(レギュレータ回路4の出力電圧を「抵抗39-2」及び「抵抗39-3」により分圧した電圧)は、本願発明の「参照電圧と比較される入力電圧」に相当しているので、本願発明と引用発明は、「前記レギュレータ回路は、前記第1接続部分と電気的に接続され、参照電圧と前記参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧とを生成」している点で共通している。 キ 本願発明の「第2半導体チップ」は、「複数の電極パッド」として、「第2外部端子を介して、前記第1半導体チップの前記第2電極パッドから前記内部電源電圧が供給される第3電極パッド」を有している。これに対して、引用発明では、「第2の半導体チップ」は、「複数の第2チップ間接続部10-2」として、「第1の半導体チップ1の前記第1チップ間接続部10-1」と「ボンディングワイヤ11により接続され」た「第2チップ間接続部10-2」を有し、「前記レギュレータ回路4の出力が、前記第1チップ間接続部10-1と前記第2チップ間接続部10-2を介して、減電圧された電圧として前記第2の半導体チップ2に供給される」ものとなっている。 そして、本願発明の「電極パッド」と引用発明の「チップ間接続部」は、電気的に接続する「接続部分」を形成する点で共通しているので、引用発明の「チップ間接続部10-2」は、本願発明の「第3電極パッド」に対応したものである。 よって、本願発明と引用発明は、「前記第2半導体チップの前記複数の接続部分は、前記第1半導体チップから前記内部電源電圧が供給される第3接続部分を有し」たものである点で、共通している。 ク 引用発明では、「外部接続部7-2」は、「外部接続端子8-2」と接続されているので、上記ウの事項を踏まえると、本願発明と引用発明は、「第2接続部分は、第2外部端子と電気的に接続され」ている点で、共通している。 ケ 引用発明の「マルチチップ型半導体装置」では、「前記第1の半導体チップ1および前記第2の半導体チップ2」は、「パッケージ3」に「収容」されているので、引用発明の「パッケージ3」は本願発明の「封止体」に相当している。 (2)本願発明と引用発明の一致点について 上記の対応関係から、本願発明と引用発明は、 「複数の接続部分が配置され、およびレギュレータ回路を有する第1半導体チップと、 複数の接続部分が配置された第2半導体チップと、 複数の外部端子と、 前記第1半導体チップおよび前記第2半導体チップを封止する封止体と、を有し、 前記第1半導体チップの前記複数の接続部分は、前記複数の外部端子のうちの第1外部端子から外部電源電圧が供給される第1接続部分と、前記レギュレータ回路に電気的に接続され、前記内部電源電圧が出力される第2接続部分と、を有し、 前記レギュレータ回路は、前記第1接続部分と電気的に接続され、参照電圧と前記参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧とを生成し、 前記第2半導体チップの前記複数の接続部分は、前記第1半導体チップの前記第2接続部分から前記内部電源電圧が供給される第3接続部分を有し、 前記第2接続部分は、第2外部端子と電気的に接続される、半導体装置。」 の点で一致している。 (3)本願発明と引用発明の相違点について 本願発明と引用発明とは、下記の点で相違する。 (相違点1) 第1半導体チップに配置される「複数の接続部分」について、本願発明では、「接続部分」が「電極パッド」からなり、配置される位置が「第1半導体チップ」の「第1主面」である。 これに対し、引用発明では、「接続部分」を「電極パッド」で形成すること、及び、「第1の半導体チップ1」のどの面に形成するかが定かではない点。 (相違点2) 第2半導体チップに配置される「複数の接続部分」について、本願発明では、「接続部分」の配置される位置が「第2半導体チップ」の「第2主面」である。 これに対し、引用発明では、「接続部分」を「第2の半導体チップ1」のどの面に形成するかが定かではない点。 (相違点3) 本願発明は、「前記第2半導体チップの前記複数の電極パッドは、前記複数の外部端子のうちの第2外部端子を介して、前記第1半導体チップの前記第2電極パッドから前記内部電源電圧が供給される第3電極パッドを有し、 前記第2電極パッドおよび前記第3電極パッドのそれぞれは、第1ワイヤおよび第2ワイヤを介して第2外部端子と電気的に接続され、 前記第1ワイヤの一端部は前記第2電極パッドと電気的に接続され、 前記第2ワイヤの一端部は前記第3電極パッドと電気的に接続され、 前記第1ワイヤおよび前記第2ワイヤのそれぞれの他端部は前記第2外部端子と電気的に接続され」るものである。 これに対し、引用発明は、レギュレータ回路4の出力が供給され「第2チップ間接続部10-2」を有しているが、該レギュレータ回路4の出力は、「前記第1チップ間接続部10-1」を介して供給され、「外部接続端子8-2」を介して供給されておらず、また、「ワイヤ」により、「外部接続端子8-2」と「外部接続部7-1」を接続することや、「外部接続端子8-2」と「第2チップ間接続部10-2」の接続を行うものではない点。 (相違点4) 本願発明は、「前記第1半導体チップの前記複数の電極パッドは、さらに、前記入力電圧を生成する生成部を介して、前記生成部から前記入力電圧が入力される前記レギュレータ回路の入力部と電気的に接続された第4電極パッドを有し、 前記第4電極パッドは、第3ワイヤを介して前記第2外部端子と電気的に接続され、 前記第3ワイヤの一端部は前記第4電極パッドと電気的に接続され、 前記第3ワイヤの他端部は前記第2外部端子と電気的に接続され、 前記第1半導体チップの前記第2電極パッドから出力された前記内部電源電圧は、前記第2外部端子を介して、前記第2半導体チップの前記第3電極パッドおよび前記第1半導体チップの前記第4電極パッドのそれぞれに供給される」ものである。 これに対し、引用発明は、「入力電圧を生成する生成部」に相当する構成は有しているものの、「第2外部端子」と電気的に接続される「第4電極パッド」に相当する接続部分は有していない点。 5 当審の判断 (1)相違点1及び相違点2 同一パッケージ上に複数の半導体チップを収容したマルチチップ型半導体では、パッケージに形成された外部接続端子と半導体チップに形成された外部接続部との接続にボンディングワイヤを用いることは引用文献を示すまでも無く周知技術であるところ、該ボンディングワイヤの接続では、一般に、ワイヤが接続されるのは、半導体チップの上面に形成された「電極パッド」である。さらに、引用発明では、「前記第1チップ間接続部10-1と前記第2チップ間接続部10-2とはボンディングワイヤ11により接続」していることから、引用発明においても半導体チップを外部と接続する手段としてボンディングワイヤが利用されている。 してみると、引用発明において、「第1半導体チップ」にボンディングワイヤを用いて当該チップ以外へ接続するための「電極パッド」を第1半導体チップの「上面」に形成すること、及び、「第2半導体チップ」にボンディングワイヤを用いて当該チップ以外へ接続するための「電極パッド」を第2半導体チップの「上面」に形成することで、相違点1及び2の構成とすることは、当業者が普通に行い得るものといえる。 (2)相違点3及び4 ア 「第2チップ間接続部10-2」と「外部接続端子8-2」の接続について デバイスのパッケージでは、省スペース化やパッケージコスト低減等を図るため、複数のチップを1つのパッケージに収容するマルチチップ化が実施されている。そして、そのようなマルチチップ化されたモジュールにおいて、同一のリード端子に複数のチップからのボンディングワイヤを配線することは、上記3(2)及び(3)から引用文献2及び3に記載されているように周知技術である。 そして、一方のチップ上に他方のチップと接続するためのボンディングパットを設けることは製造コストが上昇するため、同一のリード端子に複数のチップからのボンディングワイヤにより配線を行うことが、引用文献2に記載ないし示唆されているものと認められる。 してみると、引用発明においても、マルチチップの組み合わせ対象となる第2の半導体チップ2の構造、種別、配置に応じて、第1の半導体チップ1の「第1チップ間接続部10-1」の位置を設定する必要により製造コストの増加が認められ、また、両半導体チップの配置によっては、距離の問題や他のワイヤ配線との関係から、第1の半導体チップ1に設けた「第1チップ間接続部10-1」を利用できない場合もあることを鑑みると、「第1チップ間接続部10-1」を設けず、第2の半導体チップ2の「第2チップ間接続部10-2」を、第1の半導体チップ1の「外部接続部7-2」が接続される端子と同一の端子である「外部接続端子8-2」にボンディングワイヤにより接続することで、レギュレータ回路4の出力を第2の半導体チップに供給するようにすることは、当業者が適宜なし得るものといえる。 イ 第1半導体チップに電圧検出用パッドを設けることについて 出力電圧を帰還した電圧と参照電圧とを比較して出力電圧を制御するレギュレータにおいて、ボンディングワイヤによる電圧降下が大きいため、出力用パッドとは別の電圧検出用パッドに出力電圧を帰還するための抵抗分圧回路を接続し、出力用パッドと電圧検出用パッドをそれぞれ外部の端子にボンディングワイヤで接続する構成は、上記3(4)及び(5)から引用文献4及び引用文献5に記載されているように周知技術である。 そして、引用発明では、「レギュレータ出力端子34」は、抵抗39-2及び抵抗39-1の抵抗分圧回路を介して帰還しているので、出力用の端子だけでなく電圧検出用の端子としても機能しているといえる。 してみると、引用文献4及び5に接した当業者であれば、引用発明において、レギュレータ出力端子34から直接出力された電流による大きな電圧降下を参照電圧と比較する帰還した電圧に生じさせないため、電圧検出用パッドを新たに設けることは、当業者が適宜なし得るものといえる。 ウ 引用発明に相違点3及び4を構成することについて 引用発明では、「前記第1チップ間接続部10-1と前記第2チップ間接続部10-2とはボンディングワイヤ11により接続」しているように、チップをチップ外と電気的に接続する構成としてボンディングワイヤが用いられている。 また、引用発明の「抵抗39-2」及び「抵抗39-3」は、レギュレータ回路4の出力電圧を分圧して「NPN差動対トランジスタ35の一方のベース」へ入力する電圧を生成するものなので、本願発明の「前記入力電圧を生成する生成部」に相当している。 そして、上記ア及びイの事項を踏まえると、引用発明において、第1の半導体チップ1の抵抗39-2の一端が接続された電圧検出用パッドを設けた際に、第1の半導体チップ1の「外部接続部7-1」と「外部接続端子8-1」、第1の半導体チップ1の「外部接続部7-2」と「外部接続端子8-2」、第1の半導体チップ1に設けた電圧検出用パッドと「外部接続端子8-2」、第2の半導体チップ2の「第2チップ間接続部10-2」と「外部接続端子8-2」をボンディングワイヤにより接続することで、相違点3及び4の構成とすることは、引用文献2乃至5に記載された事項及び周知技術に基いて、当業者が容易に発明できたものである。 (4)本願発明の作用効果について 本願発明の作用効果も、引用発明、引用文献2乃至5に記載された事項及び周知技術から当業者が予測できる範囲のものである。 6 むすび 以上のとおり、本願発明は、引用発明、引用文献2乃至5に記載された事項及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2016-08-12 |
| 結審通知日 | 2016-08-16 |
| 審決日 | 2016-08-30 |
| 出願番号 | 特願2013-226582(P2013-226582) |
| 審決分類 |
P
1
8・
121-
WZ
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 市川 武宜 |
| 特許庁審判長 |
飯田 清司 |
| 特許庁審判官 |
河口 雅英 鈴木 匡明 |
| 発明の名称 | 半導体装置 |
| 代理人 | 筒井 大和 |