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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1321670
審判番号 不服2015-20537  
総通号数 205 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-01-27 
種別 拒絶査定不服の審決 
審判請求日 2015-11-17 
確定日 2016-11-10 
事件の表示 特願2014-512408「縦型高耐圧半導体装置およびその製造方法」拒絶査定不服審判事件〔平成25年10月31日国際公開、WO2013/161420〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成25年3月14日(特許法第41条に基づく国内優先権主張:平成24年4月24日、特願2012-98994号)を国際出願日とする日本語特許出願であって、平成26年10月23日に国内書面及び手続補正書が提出され、平成27年5月8日付けで拒絶理由が通知され、これに対して同年7月13日に手続補正書及び意見書が提出されたが、同年8月14日付けで拒絶査定がされ、これに対し、同年11月17日に拒絶査定不服の審判請求がなされたものである。

第2 本願発明の進歩性の有無について
1 本願発明について
平成27年7月13日に提出された手続補正書により補正された特許請求の範囲の請求項1には「前記第1導電型の半導体基板1の裏面に設けられたドレイン電極」との記載があるが、該文言の前に「第1導電型の半導体基板」は既述されているが「第1導電型の半導体基板1」は既述されていないから、上記記載は「前記第1導電型の半導体基板の裏面に設けられたドレイン電極」の誤記と認める。
以上から、本願の請求項1に係る発明(以下「本願発明」という。)は、次のとおりのものと認める。
「【請求項1】
第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型で前記半導体基板よりも低濃度な半導体層と、前記半導体層の表面に選択的に形成された高濃度の第2導電型半導体層と、前記第1導電型半導体層ならびに前記第2導電型半導体層の上に形成された第2導電型で比較的低濃度の半導体のベース層と、その第2導電型ベース層の表面層に選択的に形成された第1導電型ソース領域と、表面から前記第2導電型ベース層を貫通して前記第1導電型半導体層に達するように形成された第1導電型ウェル領域と、前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた前記第2導電型ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記第1導電型ソース領域とコンタクト補助層を介して前記第2導電型ベース層に接続するソース電極と、前記第1導電型の半導体基板の裏面に設けられたドレイン電極を有する縦型高耐圧半導体装置において、
平面図示したとき、相対向するすべての前記ソース領域の中心から最も遠く且つ等距離の点であって、且つ、前記ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を結合部として含むように、前記ウェル領域の代わりに前記高濃度の第2導電型半導体層同士及び前記第2導電型ベース層同士が結合されていることを特徴とする縦型高耐圧半導体装置。」

2 引用文献の記載事項
(1)引用文献1の記載事項と引用発明1
ア 引用文献1
原査定の理由に引用され、本願の優先権の主張の基礎とされた特願2012-98994号の出願の日(以下「優先日」という。)の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である国際公開第2004/036655号(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている。(当審注.下線は、参考のために、当審において付したものである。以下において同じ。)
(ア)「第1図は本発明にかかる第1実施例である炭化ケイ素縦型MOSFETの単位セルを説明するための模式断面図である。第1図において、たとえば、1×10^(18)cm^(-3)の窒素がドーピングされた厚さ300μmの(0001)面を有する高濃度n^(+)型基板1表面上には、たとえば、5×10^(15)cm^(-3)の窒素がドーピングされた厚さ10μmの低濃度n型ドリフト層2が堆積されている。
前記低濃度n型ドリフト層2の表面上には、たとえば、2×10^(18)cm^(-3)のアルミニウムがドーピングされた厚さ0.5μmの高濃度p^(+)型層31が堆積されている。さらに、前記高濃度p^(+)型層31の上には、たとえば、5×10^(15)cm^(-3)のアルミニウムがドーピングされた厚さ0.5μmの低濃度p型層32が堆積されている。前記低濃度p型層32の表面部分には、たとえば、選択的に約1×10^(20)cm^(-3)のリンがドーピングされた高濃度n^(+)型ソース領域5が形成されている。前記高濃度p^(+)型層31には、選択的に形成された幅2μmの切欠き部からなる第1の領域が設けられており、前記低濃度p型層32には、前記切欠き部より幅の広い第2の領域が形成されている。」(15ページ28行ないし16ページ14行)
(イ)「前記第1および第2の領域には、たとえば、1×10^(16)cm^(-3)の窒素がドーピングされた低濃度n型ベース領域4が前記低濃度n型ドリフト層2に直接接して設けられている。前記低濃度p型層32における幅の広い第2の領域は、抵抗成分が小さくなり、炭化ケイ素半導体装置のオン抵抗を低減することができる。前記低濃度n型ベース領域4と高濃度n^(+)型ソース領域5の中間部分には、低濃度p型ウェル層3の表面層に低濃度ゲート領域11が形成される。
低濃度ゲート領域11上、および低濃度n型ベース領域4の表面上には、ゲート絶縁膜6を介してゲート電極7が設けられている。前記ゲート電極7上には、層間絶縁膜8を介して、高濃度n^(+)型ソース領域5とp型ウェル層3とのそれぞれの表面に低抵抗接続されたソース電極9が形成されている。また、前記高濃度n^(+)型基板1の裏面には、ドレイン電極10が低抵抗接続で形成されている。」(16ページ15行ないし27行)
(ウ)「なお、p型ウェル層3とソース電極9は、低抵抗接続のため、p型ウェル層3表面に高濃度p^(+)型層31が形成される場合や、低濃度p型層32のエッチオフによって、ソース電極9が直接に高濃度p^(+)型層31の露出表面に接続されることもある。」(17ページ1行ないし4行)
(エ)「前記炭化ケイ素縦型MOSFETの動作は、基本的には、従来例として示した第14図に記載された炭化ケイ素プレーナ型縦型MOSFETと同様である。すなわち、ゲート電極7に、しきい値電圧以上のゲート電圧が印加されると、p型ウェル層3の表面に電子が誘起されチャネル領域11が形成される。これによって、高濃度n^(+)型ソース領域5と低濃度n型ドリフト層2が導通状態になり、ドレイン電極10からソース電極9へ電流を流すことができる。」(17ページ5行ないし11行)
(オ)「ここで、従来例として示した第14図の炭化ケイ素プレーナ型縦型MOSFETと異なる点は、低濃度n型ドリフト層2の表面全てが高濃度のp^(+)型層31で覆われ、その上に低濃度のp型層32が堆積されているのではなく、低濃度n型ドリフト層2の一部が表面に露出しており、濃度が5×10^(15)cm^(-3)のp型堆積膜が低濃度n型ドリフト層2に直接接して設けられている。すなわち、n型不純物イオンを注入して低濃度n型ベース領域4を形成する領域全てが低濃度p型堆積膜で構成されているために、n型不純物イオン注入を行った後、n型ベース領域4のn型ドリフト層2と接する部分24を低濃度にできた。」(17ページ12行ないし20行)
(カ)「さらに、前記低濃度n型ベース領域4とp型ウェル層3の接合部の耐圧は、向上し、1000V以上の高耐圧の素子が実現できた。」(17ページ27行ないし28行)
(キ)「第2図(a)乃至(f)及び第3図(a)乃至(d)は第1実施例の炭化ケイ素縦型MOSFETの製造工程を説明するための模式断面図である。第2図(a)において、まず、高濃度n^(+)型基板1の表面上には、低濃度n型ドリフト層2が堆積される。さらに、前記低濃度n型ドリフト層2の上には、高濃度p^(+)型層31が堆積される。
・・・
次いで、第2図(b)に示すように、レジストをマスクとしたドライエッチングにより、表面から低濃度n型ドリフト層2に達するトレンチ構造が形成される。エッチングには、六フッ化硫黄(SF6)と酸素(O2)の混合ガスを用いた。前記レジストを除去した後、第2図(c)に示すように、前記表面には、たとえば、5×10^(15)cm^(-3)のアルミニウムがドープされた低濃度p型層32が0.5μmの厚さで堆積された。」(18ページ3行ないし18行)
(ク)「前記マスク13を除去した後、低濃度n型ベース領域4を形成するために、第2図(e)に示すように、マスク14を使用してn型不純物イオン4aを注入した。前記マスク14は、低濃度p型層32の表面上に減圧CVD法により堆積された厚さ1.5μmのSiO2膜をフォトリソグラフィによりパターン加工して形成された。前記n型不純物イオン4aは、窒素イオンを室温にて、加速エネルギー40keV?400keVの多段で、注入量2×10^(16)cm^(-3)として注入された。その後、第2図(f)に示すように、アルゴン雰囲気中にて、1500℃で30分間にわたる活性化アニールを行い、p型ウェル層3、低濃度n型ベース領域4および高濃度n^(+)型ソース領域5が形成された。」(18ページ28行ないし19ページ9行)
(ケ)「次いで、第3図(a)に示すように、前記p型ウェル層3、低濃度n型ベース領域4、および高濃度n^(+)型ソース領域5は、1200℃、140分の熱酸化されて、厚さ40nmのゲート絶縁膜6が形成された。前記ゲート絶縁膜6の上には、減圧CVD法によって、多結晶シリコン7aが0.3μmの厚さで堆積された。第3図(b)に示すように、多結晶シリコン7aは、フォトリソグラフィにより、パターン加工されて、ゲート電極7が形成された。」(19ページ10行ないし16行)
(コ)「前記実施例において、ストリップ型の炭化ケイ素半導体装置における模式断面図にしたがって説明したが、メッシュ型の炭化ケイ素半導体装置で、6角形型、丸型、あるいはこれらの変形タイプであっても、本発明の趣旨を逸脱しない範囲で形状を変えることができることはいうまでもないことである。」(25ページ5行ないし9行)
(サ)「本発明によれば、低濃度p型堆積膜内に形成された低濃度のゲート領域を有する炭化ケイ素縦型MOSFETを高耐圧化することができ、低いオン抵抗、かつ高耐圧の炭化ケイ素縦型MOSFETの製造が可能となる。」(25ページ16行ないし19行)
イ 引用発明1
(ア)上記ア(イ)の引用文献1の記載及び第1図より、「低濃度ゲート領域11」は「低濃度p型層32」の表面層に形成されるものと認められる。
(イ)上記ア(イ)の引用文献1の記載及び第1図より、「ソース電極9」は「高濃度n^(+)型ソース領域5」及び「低濃度p型層32」の表面に低抵抗接続されるものと認められる。
(ウ)上記アの引用文献1の記載、上記(ア)及び(イ)、並びに当該技術分野における技術常識より、引用文献1には次の発明(以下「引用発明1」という。)が記載されていると認められる。
「高濃度n^(+)型基板1と、
前記高濃度n^(+)型基板1の表面上に堆積された低濃度n型ドリフト層2と、
前記低濃度n型ドリフト層2の表面上に堆積された高濃度p^(+)型層31と、
前記高濃度p^(+)型層31の上に堆積された低濃度p型層32と、
前記低濃度p型層32の表面部分に選択的に形成された高濃度n^(+)型ソース領域5と、
前記高濃度p^(+)型層31に選択的に形成された切り欠き部からなる第1の領域、及び前記低濃度p型層32に形成され前記切り欠き部より幅の広い第2の領域に、前記低濃度n型ドリフト層2に直接接して設けられた低濃度n型ベース領域4と、
前記低濃度n型ベース領域4と前記高濃度n^(+)型ソース領域5の中間部分の、前記低濃度p型層32の表面層に形成された低濃度ゲート領域11上に、ゲート絶縁膜6を介して設けられたゲート電極7と、
前記ゲート電極7上に層間絶縁膜8を介して形成され、前記高濃度n^(+)型ソース領域5と前記低濃度p型層32とのそれぞれの表面に低抵抗接続されたソース電極9と、
前記高濃度n^(+)型基板1の裏面に低抵抗接続されたドレイン電極10と、
を有する、
高耐圧の炭化ケイ素縦型MOSFETの単位セル。」

(2)引用文献2の記載事項と引用発明2
ア 引用文献2
原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2009-99714号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
(ア)「【請求項1】
第1導電型の半導体基板と、前記半導体基板の主表面上に形成され前記半導体基板よりも高抵抗な第1導電型の半導体層と、前記半導体層の表層部の所定領域に形成された第2導電型のベース領域と、前記ベース領域の表層部の所定領域に形成された第1導電型のソース領域と、前記ベース領域及び前記ソース領域と接触するように形成されたソース電極と、前記半導体層及び前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の裏面上に形成されたドレイン電極と、を有する電界効果トランジスタの複数を含み、前記複数が互いに並置された半導体装置であって、
前記ゲート電極の下の半導体層の表層部の所定領域に形成された柱状の第2導電型の中間領域と、
前記中間領域及び前記ベース領域と接触するように前記半導体層の表層部の所定領域に形成された第2導電型の接続領域と、を有することを特徴とする半導体装置。
【請求項2】
前記ゲート電極の下の半導体層の表層部の所定領域は、前記複数の電界効果トランジスタのうち互いに隣接する少なくとも3つによって囲まれた領域の中心部であることを特徴とする請求項1記載の半導体装置。」
(イ)「【0002】
大電流を流すことが出来、高い電圧で動作させることが可能な半導体素子として、縦型の電界効果トランジスタであるDMOSトランジスタが知られている。
・・・
【0003】
上記した如きDMOSトランジスタにおいては、P型のベース領域とN型の半導体基板の間のPN接合にかかる逆バイアスにより空乏層が広がり、この空乏層にソース電極-ドレイン電極間の電圧がかかり、ゲート絶縁膜には電圧はかからない。DMOSトランジスタは、半導体基板に対して縦方向に電流を流すため、多数のDMOSトランジスタを互いに並置することにより大電流を流すことが出来る。この場合、DMOSトランジスタ間の間隔を広げることにより、電流の流れる領域の抵抗を下げることが出来、より多くの電流を流すことが出来るようになる。一方、DMOSトランジスタ間の間隔を広げると、P型のベース領域とN型の半導体基板の間のPN接合から広がる空乏層が、隣接するDMOSトランジスタのPN接合から広がる空乏層とつながらない領域が出てくる。空乏層がつながらない領域では、ソース電極-ドレイン電極間の電圧がゲート絶縁膜にかかるため、耐圧が低下してしまう。特に、隣接する少なくとも3つのDMOSトランジスタに囲まれた領域等、P型のベース領域からの距離が離れている領域では、空乏層がつながらず耐圧が低下することが懸念される。
【0004】
本発明は上記した点に鑑みてなされたものであり、隣接する縦型の電界効果トランジスタから広がる空乏層がつながらずに耐圧が低下することを防ぐことが出来る半導体装置とその製造方法を提供することを目的とする。」
(ウ)「【0008】
図1は、本発明に係る半導体装置の実施例の構造を示す平面図である。半導体装置は、3つの電界効果トランジスタ1a?1cから構成されている。また、電界効果トランジスタ1a?1cを囲むようにFLR(Field Limiting Ring)100a及び100bが形成されている。電界効果トランジスタ1aのベース領域11a、ソース領域12a及びソース電極13aの平面形状は、六角形をしている。尚、他の電界効果トランジスタ1b?1cも電界効果トランジスタ1aと同様の平面形状をしている。3つの電界効果トランジスタ1a?1cによって囲まれた領域の中心部には、中間領域4が形成されている。そして、中間領域4と電界効果トランジスタ1aのベース領域11aと接触するように、接続領域5aが形成されている。また、中間領域4と電界効果トランジスタ1bのベース領域11bと接触するように接続領域5bが、中間領域4と電界効果トランジスタ1cのベース領域11cと接触するように接続領域5cが形成されている。」
(エ)「【0009】
図2は、図1の半導体装置の2-2線における断面図である。ドーパント濃度の高いN^(+)型炭化珪素(以下、SiCという)基板6の主表面上には、N^(+)型SiC基板6よりもドーパント濃度の低いN^(-)型SiCエピタキシャル層7が形成されている。N^(-)型SiCエピタキシャル層7の表層部には、P型ベース領域11a及び11bが形成されている。P型ベース領域11a及び11bの表層部には、N^(+)型ソース領域12a及び12bが形成されている。そして、N^(+)型ソース領域12a及びP型ベース領域11aと接触するように、ソース電極13aが形成されている。また、N^(+)型ソース領域12b及びP型ベース領域11bと接触するように、ソース電極13bが形成されている。N^(-)型SiCエピタキシャル層7及びP型ベース領域11a及び11b上には、ゲート絶縁膜14を介してゲート電極15が形成されている。また、N^(+)型SiC基板6の裏面には、ドレイン電極8が形成されている。
【0010】
図3は、図1の半導体装置の3-3線における断面図である。高濃度のN^(+)型SiC基板6の主表面上には、N^(+)型SiC基板6よりもドーパント濃度の低いN^(-)型SiCエピタキシャル層7が形成されている。N^(-)型SiCエピタキシャル層7の表層部には、P型ベース領域11a及び11bが形成されている。また、N^(-)型SiCエピタキシャル層7の表層部には、柱状のP型中間領域4も形成されている。P型ベース領域11a及び11bの表層部には、N^(+)型ソース領域12a及び12bが形成されている。N^(-)型SiCエピタキシャル層7及びP型ベース領域11a及び11b上には、ゲート絶縁膜14を介してゲート電極15が形成されている。また、N^(+)型SiC基板6の裏面には、ドレイン電極8が形成されている。」
イ 引用発明2
(ア)上記ア(ア)のとおり、引用文献2の請求項1には、「ベース領域」、「中間領域」及び「接続領域」のいずれもが「第2の導電型」であると記載されている。また、上記ア(エ)の引用文献2の記載より、上記「ベース領域」及び上記「中間領域」の導電型は、P型であると認められる。そうすると、上記「接続領域」の導電型は、上記「ベース領域」及び上記「中間領域」と同じ、P型であると認められる。
(イ)上記アの引用文献2の記載、上記(ア)、及び当該技術分野における技術常識より、引用文献2には次の発明(以下「引用発明2」という。)が記載されていると認められる。
「N^(+)型の半導体基板と、前記半導体基板の主表面上に形成され前記半導体基板よりも高抵抗なN型の半導体層と、前記半導体層の表層部の所定領域に形成されたP型のベース領域と、前記ベース領域の表層部の所定領域に形成されたN^(+)型のソース領域と、前記ベース領域及び前記ソース領域と接触するように形成されたソース電極と、前記半導体層及び前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の裏面上に形成されたドレイン電極と、を有し、六角形の平面形状をしている電界効果トランジスタの複数を含み、前記複数が互いに並置された半導体装置であって、
前記ゲート電極の下の半導体層の表層部であって、前記複数の電界効果トランジスタのうち互いに隣接する少なくとも3つによって囲まれた領域の中心部である所定領域に形成された柱状のP型の中間領域と、
前記中間領域及び前記ベース領域と接触するように前記半導体層の表層部の所定領域に形成されたP型の接続領域と、を有することを特徴とする半導体装置。」

(3)引用文献3ないし5の記載事項と周知技術
ア 引用文献3
原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2012-59744号公報(以下「引用文献3」という。)には、図面とともに、次の事項が記載されている。
「【0013】
図1は、本実施の形態の半導体装置であるMOSFETの構成を示す断面図である。
・・・
【0014】
このSiC基板12の第1の主面上には、n型不純物の不純物濃度5×10^(15)?2×10^(16)cm^(-3)程度のn型の第1のSiC層(n^(-)層)14が形成されている。n^(-)層14の膜厚は、例えば5?10μm程度である。
【0015】
n^(-)層14の一部表面には、p型不純物の不純物濃度5×10^(15)?1×10^(17)cm^(-3)程度のp型の第1のSiC領域(pウェル領域)16が形成されている。pウェル領域16の深さは、例えば0.6μm程度である。
【0016】
第1のSiC領域(pウェル領域)16の一部表面には、n型不純物の不純物濃度1×10^(20)程度のn型の第2のSiC領域(ソース領域)18が形成されている。ソース領域18の深さは、第1のSiC領域(pウェル領域)16の深さよりも浅く、例えば0.3μm程度である
【0017】
また、第1のSiC領域(pウェル領域)16の一部表面であって、n型の第2のSiC領域(ソース領域)18の側方に、p型不純物の不純物濃度1×10^(19)?1×10^(20)cm^(-3)程度のp型の第3のSiC領域(pウェルコンタクト領域)20が形成されている。pウェルコンタクト領域20の深さは、第1のSiC領域(pウェル領域)16の深さよりも浅く、例えば0.3μm程度である。
・・・
【0022】
そして、第2のSiC領域(ソース領域)18と、第3のSiC領域(pウェルコンタクト領域)20と電気的に接続される第1の電極(ソース・pウェル共通電極)24を備えている。第1の電極(ソース・pウェル共通電極)24は、例えば、Niのバリアメタル層24aと、バリアメタル層24a上のAlのメタル層24bとで構成される。Niのバリアメタル層24aとAlのメタル層24bとは反応により合金を形成していてもよい。また、SiC基板12の第2の主面上には、第2の電極(ドレイン電極)36が形成されている。」
イ 引用文献4
原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2010-267762号公報(以下「引用文献4」という。)には、図面とともに、次の事項が記載されている。
「【0014】
<実施の形態1>
図1は、本発明に係る半導体装置であるMOSFETの構成を示す断面図である。
・・・
【0019】
またゲート電極8は、層間絶縁膜9で覆われている。またゲート電極8の隣には、n型ソース領域4並びにp型ボディ層3に接続するソース電極10が配設されており、当該ソース電極10は、層間絶縁膜9に形成されたコンタクトホールを通して、層間絶縁膜9の上層の配線12に接続している。またn型基板1の下面にドレイン電極11が設けられる。図示は省略するが、ゲート電極8上の一部の領域では、層間絶縁膜9および配線12が除去されており、その部分が、ゲート電極8に配線を接続するためのパッド部となる。
【0020】
本実施の形態では、p型ボディ層3の形成の際、ゲート電極8の下に位置するチャネル形成領域3bと、ソース電極10と接続するコンタクト領域3cと、それらを除いた領域3a(以下「ボディ領域3a」と称す)の3つに部位に分け(コンタクト領域3cはボディ領域3aに重畳してもよい)、それぞれ異なる工程のイオン注入によって形成される。n型ソース領域4は、ボディ領域3aの上部に形成される。なお、コンタクト領域3cは、ソース電極10との接続抵抗を低くするために、その上部のみ高濃度(例えば5?50×10^(18)/cm^(3)程度)にドーピングされていてもよい。」
ウ 引用文献5
原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2010-245389号公報(以下「引用文献5」という。)には、図面とともに、次の事項が記載されている。
「【0022】
実施の形態1
この発明の実施の形態1について、炭化珪素半導体装置の一例として平面型MOSFETを用いて説明する。
・・・
【0025】
次に、炭化珪素層2の表面から所定の深さの炭化珪素層2の内部に、レジスト3をマスクとして、p型の不純物をイオン注入(矢印G)して、所定の間隔を有してp型(第2導電型)のウェル領域4を選択的に形成する。
・・・
【0026】
次に、ウェル領域4上にあって、炭化珪素層2の表面とウェル領域4に挟まれた炭化珪素層2の領域に、レジスト5をマスクとして、n型の不純物とp型の不純物を順次イオン注入(矢印H)して、n型(第1導電型)のソース領域6を選択的に形成する。
・・・
【0027】
次に、ウェル領域4上にあって、炭化珪素層2の表面とウェル領域4に挟まれた領域に、レジスト7をマスクとして、p型の不純物をイオン注入(矢印K)して、p^(+)型(第2導電型)のコンタクト領域8を選択的に形成する。ここでコンタクト領域8は、ソース領域6の外側に接するように形成される。またコンタクト領域8の不純物濃度は、ウェル領域4の不純物濃度より相対的に濃くなるように設定される。
・・・
【0034】
次に、露出したコンタクト領域8、ソース領域6及び層間絶縁膜13の表面上に、例えばスパッタリングなどの物理気相成長法(PVD(Physical Vapor Deposition)法)により、第1の主電極としてのソース電極14を形成する。ソース電極14は、コンタクト領域8及びソース領域6に電気的に接続されている。(図6参照)」
エ 周知技術
上記アないしウより、縦型MOSFETにおいて、n型のソース領域の側方にp^(+)型のコンタクト領域を形成し、上記ソース領域及び上記コンタクト領域を介してソース電極とp型のウェル領域(ボディ領域)とを電気的に接続することは、引用文献3ないし5にみられるように、本願の優先日前に、当該技術分野において周知の技術と認められる。

(4)引用文献6及び7の記載事項と周知の技術課題
ア 引用文献6
原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2006-19608号公報(以下「引用文献6」という。)には、図面とともに、次の事項が記載されている。
「【0007】
まず、MISFETデバイスの断面構造を説明する。図2(b)および(c)に示すように、MISFETデバイスは、低抵抗のn型炭化珪素基板21の主面上に形成された炭化珪素エピタキシャル層30と、炭化珪素エピタキシャル層30の上に設けられたソース電極28およびゲート電極29と、炭化珪素基板21の裏面に設けられたドレイン電極27とを有している。
・・・
【0017】
上述したように、オフ状態ではソース電極28およびゲート電極29の電位は接地レベルに設定されているが、ドレイン電極27には正のドレイン電圧Vdが印加されている。このため、p型のウェル領域23とn型の高抵抗層22との間には逆バイアス電圧が印加されるので、ウェル領域23から高抵抗層22に向かって空乏層33が広がる。空乏層33は、ドレイン電圧Vdが高くなるにつれて厚くなり、ついには隣接するセルの空乏層33と結合する。隣接するウェル領域23の間隔が最短距離aと等しい領域では、図3(c)に示すように、空乏層33の厚さがa/2に達すれば、隣接する空乏層と連結する。ところが、この時点では、斜め方向に隣接するウェル領域23の間の中央付近、すなわち各セルの頂点部においては、図3(b)に示すように、隣接するセルの空乏層33は連結しない。このように、隣接するウェル領域23の間隔が最短距離aよりも大きいと、その隣接するウェル領域23の間の中央には、特に空乏化しにくい領域40が存在する。
【0018】
領域40が空乏化していない場合、ドレイン電極27と、領域40の上のゲート電極29との間には、n型の基板21、空乏化していないn型の高抵抗層22(領域40)およびゲート酸化膜26しか存在しないので、ドレイン電極27とゲート電極29の間の電位差(Vd)が直接ゲート絶縁膜26にかかる。その結果、ゲート絶縁膜26のうち領域40の上に位置する部分に絶縁破壊が生じやすくなる。
・・・
【0023】
上述したように、従来のMISFETデバイスでは、隣接するウェル領域間で空乏層が連結しない場合に、その上にあるゲート絶縁膜の絶縁破壊が生じるという問題がある。空乏層をより確実に連結させようとすると、耐圧の低下やオン抵抗の増大を引き起こす。そこで、ゲート絶縁膜のうち絶縁破壊を生じやすい部分のみを厚くするなどの構造が提案されているが、そのような構造のMISFETデバイスを製造するためには、従来よりも複雑な製造プロセスが必要である。
【0024】
本発明は上記事情に鑑みてなされたものであり、その目的は、MISFETデバイスにおいて、オン抵抗を増大させたり、製造プロセスを複雑にすることなく、隣接するウェル領域間上のゲート絶縁膜の破壊を抑制することにある。」
イ 引用文献7
原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である国際公開第2010/021146号(以下「引用文献7」という。)には、図面とともに、次の事項が記載されている。
「[0002] 縦型SiCパワーMOSFETは、縦型Siパワーデバイスよりも耐圧に優れ、大電流で駆動が可能なデバイスとして期待されている。図7を参照しながら従来の縦型SiCパワーMOSFETの構造を説明する。
・・・
[0035] 図7に示すように、SiCパワーMOSFET100がオフ状態にあるとき、ゲート電極108とドレイン電極101間には大きな電位差が生じている。このときJFET領域111内には空乏層110が形成されるため、空乏層110以外の領域に、ゲート電極108とドレイン電極101との電位差による電界が集中する。より具体的には、JFET領域111内の、隣接する2つのウェル104aからの距離がほぼ等しい点Rは、ウェル104aとドリフト層103との界面から最も離れているため、空乏層110が形成されにくい。このため、JFET領域111内の点Rの位置において、オフ状態における電界が集中する。
・・・
[0037] 図11は、ドリフト層103の表面(上面)から厚さ方向にドリフト層103から見たユニットセルUの配置を示している。図11では、ユニットセルが千鳥状に配置されている。この場合、JFET領域111の不純物濃度を一様に高くすると、オフ状態で、ゲート絶縁膜に最も高い電界が印加されるのは、点Rの位置ではなく、点Sにおいてである。これは、ユニットセルUのドリフト層103の表面から見た形状が多角形である場合、多角形の頂点の位置においてウェル104aまでの距離が最も長くなり、上述した理由から電界強度が最も高くなるからである。
[0038] SiCパワーMOSFETがオフ動作時に、SiC結晶中のPN接合に印加され得る電界の最大値の目安は2MV/cm程度である。ところがこの時にゲート絶縁膜に印加される電界は3MV/cm程度になってしまう。特にユニットセルの頂点においてはこの設計値を超えてしまうので、長期信頼性を考慮するとこのような設計は好ましくない。このような課題は電界の最大値が一桁程度小さいSiパワーMOSFETでは起こらなかった課題である。」
ウ 周知の技術課題
上記(2)ア(イ)の引用文献2の記載、上記アの引用文献6の記載及び上記イの引用文献7の記載より、縦型の半導体装置において、セルの境界に空乏層がつながりにくい領域が生じ、当該領域においてゲート絶縁膜に大きな電圧が掛かることにより耐圧が低下するという問題は、本願の優先日前に、当該技術分野において周知の技術課題と認められる。

3 本願発明と引用発明1との対比
(1)本願発明と引用発明1とを対比する。
ア 引用発明1の「n型」及び「n^(+)型」は本願発明の「第1導電型」に相当するといえ、引用発明1の「高濃度n^(+)型基板1」は本願発明の「第1導電型の半導体基板」に相当するといえる。
イ 引用発明1の「前記高濃度n^(+)型基板1の表面上に堆積された低濃度n型ドリフト層2」は、本願発明の「前記半導体基板上に形成された第1導電型で前記半導体基板よりも低濃度な半導体層」に相当するといえる。
ウ 引用発明1の「p型」及び「p^(+)型」は本願発明の「第2導電型」に相当するといえる。また、上記2(1)ア(キ)の引用文献1の記載、第1図及び第2図(b)より、引用発明1の「高濃度p^(+)型層31」は「低濃度n型ドリフト層2」の表面上に選択的に形成されているといえる。
そうすると、引用発明1の「前記低濃度n型ドリフト層2の表面上に堆積された高濃度p^(+)型層31」は、本願発明の「前記半導体層の表面に選択的に形成された高濃度の第2導電型半導体層」に相当するといえる。
エ 上記2(1)ア(キ)の引用文献1の記載及び第2図(c)より、引用発明1の「低濃度p型層32」は「低濃度n型ドリフト層2」及び「高濃度p^(+)型層31」の上に形成されているといえる。
そうすると、引用発明1の「前記高濃度p^(+)型層31の上に堆積された低濃度p型層32」は、本願発明の「前記第1導電型半導体層ならびに前記第2導電型半導体層の上に形成された第2導電型で比較的低濃度の半導体のベース層」に相当するといえる。
オ 引用発明1の「前記低濃度p型層32の表面部分に選択的に形成された高濃度n^(+)型ソース領域5」は、本願発明の「その第2導電型ベース層の表面層に選択的に形成された第1導電型ソース領域」に相当するといえる。
カ 上記2(1)ア(ク)の引用文献1の記載、第1図及び第2図(e)、(f)より、引用発明1の「低濃度n型ベース領域4」は「低濃度p型層32」を表面から貫通して「低濃度n型ドリフト層2」に達するように形成されているといえる。
そうすると、引用発明1の「前記高濃度p^(+)型層31に選択的に形成された切り欠き部からなる第1の領域、及び前記低濃度p型層32に形成され前記切り欠き部より幅の広い第2の領域に、前記低濃度n型ドリフト層2に直接接して設けられた低濃度n型ベース領域4」は、本願発明の「表面から前記第2導電型ベース層を貫通して前記第1導電型半導体層に達するように形成された第1導電型ウェル領域」に相当するといえる。
キ 上記2(1)ア(イ)及び(ケ)の引用文献1の記載第1図及び第3図(b)より、引用発明1の「ゲート電極7」は「低濃度p型層32」の表面露出部上にゲート絶縁膜6を介して設けられ、かつ層状のものであるといえる。
そうすると、引用発明1の「前記低濃度n型ベース領域4と前記高濃度n^(+)型ソース領域5の中間部分の、前記低濃度p型層32の表面層に形成された低濃度ゲート領域11上に、ゲート絶縁膜6を介して設けられたゲート電極7」は、本願発明の「前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた前記第2導電型ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層」に相当するといえる。
ク 引用発明1の「ソース電極9」と本願発明の「ソース電極」は、後述する相違点1に係る構成を除き、「前記第2導電型ベース層に接続するソース電極」である点において共通するといえる。
ケ 引用発明1の「前記高濃度n^(+)型基板1の裏面に低抵抗接続されたドレイン電極10」は、本願発明の「前記第1導電型の半導体基板の裏面に設けられたドレイン電極」に相当するといえる。
コ 引用発明1は「高耐圧の炭化ケイ素縦型MOSFETの単位セル」であるから、本願発明と引用発明1とは、「縦型高耐圧半導体装置」である点において共通するといえる。

(2)以上から、本願発明と引用発明1とは、下記アの点で一致し、下記イの点で相違すると認める。
ア 一致点
「第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型で前記半導体基板よりも低濃度な半導体層と、前記半導体層の表面に選択的に形成された高濃度の第2導電型半導体層と、前記第1導電型半導体層ならびに前記第2導電型半導体層の上に形成された第2導電型で比較的低濃度の半導体のベース層と、その第2導電型ベース層の表面層に選択的に形成された第1導電型ソース領域と、表面から前記第2導電型ベース層を貫通して前記第1導電型半導体層に達するように形成された第1導電型ウェル領域と、前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた前記第2導電型ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記第2導電型ベース層に接続するソース電極と、前記第1導電型の半導体基板の裏面に設けられたドレイン電極を有する縦型高耐圧半導体装置。」
イ 相違点
・相違点1
本願発明の「ソース電極」は「第1導電型ソース領域とコンタクト補助層を介して前記第2導電型ベース層に接続する」のに対し、引用発明1は「コンタクト補助層」を備えておらず、また、「ソース電極9」は「前記高濃度n^(+)型ソース領域5と前記低濃度p型層32とのそれぞれの表面に低抵抗接続され」たものであって、「高濃度n^(+)型ソース領域5」(本願発明の「第1導電型ソース領域」に相当)と「コンタクト補助層」を介して「低濃度p型層32」(本願発明の「第2導電型ベース層」に相当)に接続されたものではない点。
・相違点2
本願発明は「平面図示したとき、相対向するすべての前記ソース領域の中心から最も遠く且つ等距離の点であって、且つ、前記ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を結合部として含むように、前記ウェル領域の代わりに前記高濃度の第2導電型半導体層同士及び前記第2導電型ベース層同士が結合されている」のに対し、引用発明1は当該構成について特定されていない点。

4 相違点についての検討
(1)相違点1について
上記2(3)エのとおり、縦型MOSFETにおいて、n型のソース領域の側方にp^(+)型のコンタクト領域を形成し、上記ソース領域及び上記コンタクト領域を介してソース電極とp型のウェル領域(ボディ領域)とを電気的に接続することは、引用文献3ないし5にみられるように、本願優先日前、当該技術分野において周知の技術と認められる。
また、上記2(1)ア(ウ)のとおり、引用文献1には、低抵抗接続のため、p型ウェル層3表面に高濃度p^(+)型層31を形成することや、低濃度p型層32のエッチオフによって、ソース電極9が直接に高濃度p^(+)型層31の露出表面に接続されることもある旨が記載されており、ソース電極と低抵抗接続されるp型層の不純物濃度を高くすることについて示唆されているものといえる。
そうすると、縦型MOSFETの発明である引用発明1において、ソース電極9を低抵抗接続する際に上記周知技術を適用し、n型のソース領域である「高濃度n^(+)型ソース領域5」の側方に「p^(+)型のコンタクト領域」(本願発明の「コンタクト補助層」に相当)を形成し、上記「高濃度n^(+)型ソース領域5」及び「p^(+)型のコンタクト領域」を介して、ソース電極である「ソース電極9」とp型のウェル領域(ボディ領域)である「低濃度p型層32」とを電気的に接続することにより、相違点1に係る構成とすることは、当業者が容易に想到し得たものである。

(2)相違点2について
引用発明1の「高耐圧の炭化ケイ素縦型MOSFETの単位セル」について、上記2(1)ア(コ)のとおり、引用文献1には、メッシュ型の炭化ケイ素半導体装置において6角形型とすることが記載されているから、引用発明1において、6角形型の「単位セル」を複数個、互いに並置することは、引用文献1に記載されているに等しい事項と認められ、また、引用発明1において、複数個の6角形型の「単位セル」のうち、互いに隣接する少なくとも3つによって囲まれた領域を有するように並置することは、引用文献1の上記の記載に接した当業者が普通に行い得るものといえる。
そして、上記2(4)ウのとおり、縦型の半導体装置において、セルの境界に空乏層がつながりにくい領域が生じ、当該領域においてゲート絶縁膜に大きな電圧が掛かることにより耐圧が低下するという問題は当該技術分野において周知の技術課題であるから、引用発明1において、6角形型の「単位セル」を複数個、上記のように並置した場合に、上記周知の技術課題が存在することは、当業者にとっては明らかであるといえる。
そうすると、引用発明1において、引用文献1の記載から6角形型の「単位セル」を複数個、上記のように並置した場合に、上記周知の技術課題を解決するために、隣接するMOSFETによって囲まれた領域の中心部の表層部にP型の中間領域を設け、当該中間領域とベース領域とを接続するP型の接続領域を表層部に設けることは、引用発明2に基づいて、当業者が容易に想到し得たものと認められ、また、引用文献2の図1より、上記の隣接するMOSFETによって囲まれた領域の中心部は、本願発明の「平面図示したとき、相対向するすべての前記ソース領域の中心から最も遠く且つ等距離の点であって、且つ、前記ソース領域の中心から最も離れた端部から最も近く且つ等距離の点」に相当するものと認められる。
そして、上記2(1)ア(オ)、(キ)及び(ク)によれば、引用発明1における「低濃度n型ベース領域4」は、「高濃度p^(+)型層31」を選択的にエッチングして「低濃度p型層32」を堆積した後に、「n型不純物イオン4a」を注入するとの工程により形成されるものであるところ、引用発明1において、引用発明2を適用して上記P型の中間領域、及び上記P型の接続領域を形成する際に、両者を形成する領域では上記「低濃度n型ベース領域4」を形成する工程を行わず、「高濃度p^(+)型層31」同士、及び「低濃度p型層32」同士が、それぞれ結合した構成とすればよいことは、当業者であれば直ちに察知し得るものといえる。
以上から、引用発明1において、相違点2に係る構成とすることは、引用発明2に基づいて、当業者が容易に想到し得たものである。

5 本願発明の作用効果について
相違点1及び2を総合的に勘案しても、本願発明の奏する作用効果は引用発明1、2及び周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。

6 まとめ
以上のとおり、本願発明は引用発明1、2及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができないものである。

第3 結言
したがって、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないから、その他の請求項について検討するまでもなく、本願は拒絶されるべきものである。

よって、結論のとおり審決する。
 
審理終結日 2016-09-06 
結審通知日 2016-09-13 
審決日 2016-09-26 
出願番号 特願2014-512408(P2014-512408)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 飯田 清司
特許庁審判官 須藤 竜也
河口 雅英
発明の名称 縦型高耐圧半導体装置およびその製造方法  
代理人 酒井 昭徳  
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