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| 審決分類 |
審判 査定不服 5項独立特許用件 取り消して特許、登録 G01R 審判 査定不服 2項進歩性 取り消して特許、登録 G01R 審判 査定不服 4号2号請求項の限定的減縮 取り消して特許、登録 G01R |
|---|---|
| 管理番号 | 1321866 |
| 審判番号 | 不服2015-9724 |
| 総通号数 | 205 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2017-01-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2015-05-26 |
| 確定日 | 2016-12-12 |
| 事件の表示 | 特願2013-529320「強化されたゲート制御Qスキャン技術を用いた、集積回路のリーク電力の低減」拒絶査定不服審判事件〔平成24年 3月22日国際公開、WO2012/037338、平成25年12月 5日国内公表、特表2013-543580、請求項の数(8)〕について、次のとおり審決する。 |
| 結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
| 理由 |
第1 手続の経緯 本願は、平成23年9月15日(優先権主張 2010年9月17日、米国)の出願であって、平成26年3月25日付けの拒絶理由通知に対して、平成26年8月8日付けで手続補正がなされたが、平成27年1月19日付けで拒絶査定がなされ、これに対し、平成27年5月26日に拒絶査定不服審判が請求され、同時に手続補正がなされたものである。 第2 平成27年5月26日付けの手続補正(以下、「本件補正」という。)の適否 1 補正の内容 (1)請求項1について 本件補正は、特許請求の範囲の請求項1について、本件補正前に、 「【請求項1】 ロジック回路と、 前記ロジック回路に接続された複数のスキャンフリップフロップと、 前記ロジック回路と前記複数のスキャンフリップフロップとの間に接続された複数のゲートと、 前記複数のゲートの各々における第1の入力部に接続された制御ノードと を備えたスキャン回路であって、 前記複数のスキャンフリップフロップの各々が、前記複数のゲートのうちの対応するゲートにおける第2の入力部に接続されたq出力部を含み、 前記複数のゲートが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、 前記複数のゲートが、前記制御ノードにおける前記イネーブル信号に応じて前記ロジック回路に最少リーク状態のベクトルを出力するとともに、前記イネーブル信号が制御ラインにないことに応じて、前記q出力部の各々からの信号を前記ロジック回路に通すようにさらに構成されており、 前記スキャン回路が、前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される動作モードに対応する複数の入力部を有する、制御回路のORゲートを備える、スキャン回路。」 とあったところを、 「【請求項1】 ロジック回路と、 前記ロジック回路に接続された複数のスキャンフリップフロップと、 前記ロジック回路と前記複数のスキャンフリップフロップとの間に接続された複数のゲートと、 前記複数のゲートの各々における第1の入力部に接続された制御ノードと を備えたスキャン回路であって、 前記複数のスキャンフリップフロップの各々が、前記複数のゲートのうちの対応するゲートにおける第2の入力部に接続されたq出力部を含み、 前記複数のゲートが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、 前記複数のゲートが、前記制御ノードにおける前記イネーブル信号に応じて前記ロジック回路に最少リーク状態のベクトルを出力するとともに、前記イネーブル信号が制御ラインにないことに応じて、前記q出力部の各々からの信号を前記ロジック回路に通すようにさらに構成されており、 前記スキャン回路が、前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される複数の動作モードに対応する複数の入力部を有する、制御回路のORゲートを備え、前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する、スキャン回路。」 とする補正(以下、「補正事項1」という。)を含むものである(下線は、補正箇所を示す。)。 (2)請求項5について 本件補正は、特許請求の範囲の請求項5について、本件補正前に、 「【請求項5】 ロジック回路と、 前記ロジック回路に接続された複数のスキャンフリップフロップと、 前記複数のスキャンフリップフロップの各々における第1の入力部に接続された制御ノードと を備えたスキャン回路であって、 前記複数のスキャンフリップフロップの各々が、前記ロジック回路に接続されたq出力部を含み、 前記複数のスキャンフリップフロップが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、 前記複数のスキャンフリップフロップが、前記制御ノードにおける前記イネーブル信号に応じて、最少リーク状態のベクトルのうちの値0の各ビットを前記ロジック回路に出力するように構成された0ゲート制御のフリップフロップと、前記制御ノードにおける前記イネーブル信号に応じて、最少リーク状態のベクトルのうちの値1の各ビットを前記ロジック回路に出力するとともに、前記制御ノードに前記イネーブル信号がないことに応じて前記q出力部の各々からの信号を前記ロジック回路に通すように構成された1ゲート制御のフリップフロップとを備え、 前記スキャン回路が、前記ロジック回路と前記複数のスキャンフリップフロップとの間に結合された複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される動作モードに対応する複数の入力部を有する、制御回路のORゲートを備える、スキャン回路。」 とあったところを、 「【請求項5】 ロジック回路と、 前記ロジック回路に接続された複数のスキャンフリップフロップと、 前記複数のスキャンフリップフロップの各々における第1の入力部に接続された制御ノードと を備えたスキャン回路であって、 前記複数のスキャンフリップフロップの各々が、前記ロジック回路に接続されたq出力部を含み、 前記複数のスキャンフリップフロップが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、 前記複数のスキャンフリップフロップが、前記制御ノードにおける前記イネーブル信号に応じて、最少リーク状態のベクトルのうちの値0の各ビットを前記ロジック回路に出力するように構成された0ゲート制御のフリップフロップと、前記制御ノードにおける前記イネーブル信号に応じて、最少リーク状態のベクトルのうちの値1の各ビットを前記ロジック回路に出力するとともに、前記制御ノードに前記イネーブル信号がないことに応じて前記q出力部の各々からの信号を前記ロジック回路に通すように構成された1ゲート制御のフリップフロップとを備え、 前記スキャン回路が、前記ロジック回路と前記複数のスキャンフリップフロップとの間に結合された複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される複数の動作モードに対応する複数の入力部を有す、前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する、制御回路のORゲートを備える、スキャン回路。」 とする補正(以下、「補正事項2」という。)を含むものである。 (3)請求項7について 本件補正は、特許請求の範囲の請求項7について、本件補正前に、 「【請求項7】 ロジック回路と、 前記ロジック回路に接続された複数のスキャンフリップフロップと、 イネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐための手段と を備えたスキャン回路であって、 前記トグルを防ぐための手段が、前記イネーブル信号に応じて最少リーク状態のベクトルを前記ロジック回路に印加するために構成された複数のゲートを備えているとともに、前記ロジック回路と、前記複数のスキャンフリップフロップの各々におけるq出力部との間に接続されており、 前記スキャン回路が、前記イネーブル信号を提供するための手段を備え、前記イネーブル信号を提供するための手段が、複数のゲートの各々の入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される動作モードに対応する複数の入力部を有する、制御回路のORゲートを備える、スキャン回路。」 とあったところを、 「【請求項7】 ロジック回路と、 前記ロジック回路に接続された複数のスキャンフリップフロップと、 イネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐための手段と を備えたスキャン回路であって、 前記トグルを防ぐための手段が、前記イネーブル信号に応じて最少リーク状態のベクトルを前記ロジック回路に印加するために構成された複数のゲートを備えているとともに、前記ロジック回路と、前記複数のスキャンフリップフロップの各々におけるq出力部との間に接続されており、 前記スキャン回路が、前記イネーブル信号を提供するための手段を備え、前記イネーブル信号を提供するための手段が、複数のゲートの各々の入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される複数の動作モードに対応する複数の入力部を有す、前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する、制御回路のORゲートを備える、スキャン回路。」 とする補正(以下、「補正事項3」という。)を含むものである。 2 補正の適否 (1)補正事項1について 本件補正の補正事項1は、 本件補正前の請求項1の「制御回路のORゲート」が有する「動作モードに対応する複数の入力部」について、「複数の動作モードに対応する複数の入力部」と限定し、 本件補正前の請求項1の「制御回路のORゲート」が提供する「イネーブル信号」について、「前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する」と限定するものである。 したがって、本件補正の補正事項1は、本件補正前の請求項1に記載された発明を特定するために必要な事項を限定するものであるから、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 また、特許法第17条の2第3項、第4項に違反するところはない。 そこで、本件補正後における特許請求の範囲に記載されている事項により特定される請求項1に係る発明(以下「本願補正発明1」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項に規定する要件を満たすか)について以下に検討する。 ア 引用文献の記載事項 (ア)原査定の拒絶の理由で引用された、本願の優先日前に頒布された刊行物である、特開2001-141785号公報(以下、「引用文献1」という。)には、図面とともに、次の事項が記載されている(下線は、当審で付与したものである。)。 (a)「【0031】＜実施の形態1＞図1に、この発明の実施の形態1にかかるフリップフロップ回路が組み込まれた集積回路の構成例を示す。図1において、集積回路300は、いわゆるスキャンパステスト( Scan path test )が可能なように構成されたものであって、所定の機能を有する論理回路を実現するための組み合わせ回路10-1?10-3と、これら組み合わせ回路の間に配置された複数のスキャンパステスト用のフリップフロップ回路200-1?200-i,200-j?200-n(n:任意の自然数)とを含んで構成される。」 (b)「【0035】図2にフリップフロップ回路200として示すように、スキャンパステスト用のフリップフロップ回路200-1?200-nのそれぞれには、正規の入力データD、正規の出力データQ,Qb、クロックSCN,SC1,SC2、スキャンモードコントロール信号SMC、ATGモードコントロール信号AMC、スキャン用の入力データSIN、スキャン用の出力データSOTの各端子が設けられている。フリップフロップ回路20-1?20-nのそれぞれは、スキャン用の入力データSINとして前段側のフリップフロップ回路の出力データSOTを入力して従属接続されると共に、一方側に隣接する組み合わせ回路(例えば組み合わせ回路10-1)から正規のデータDを入力し、他方側に隣接する組み合わせ回路(例えば組み合わせ回路10-2)に正規のデータQ,Qbを出力する。」(当審注:「フリップフロップ回路20-1?20-n」は、「フリップフロップ回路200-1?200-n」の誤記と認められる。以下、「フリップフロップ回路200-1?200-n」と記載。) (c)「【0038】図3に、フリップフロップ回路200(200-1?200-n)の具体的な構成を示す。このフリップフロップ回路200は、マスタラッチ部210と、スレーブラッチ部220と、この実施の形態1の特徴部をなすゲート回路230とから構成される。ここで、マスタラッチ部210は、インバータ2101?2103と、トランジスタ2104?2111とから構成される。ここで、インバータ2101の入力部には正規の入力データDが与えられ、この出力はトランスファゲートTG1を介してインバータ2102の入力部に与えられる。インバータ2102の出力はインバータ2103の入力部に与えられ、この出力はトランスファゲートTG2,TG3を介して上述のインバータの入力部に戻される。」 (d)「【0044】次に、ゲート回路230は、スキャン用のデータを各フリップフロップ回路にシフトさせるシフトモード時に、集積回路300(組み合わせ回路)へのデータ出力を阻止するためのものであって、否定的論理和(NOR)2301,2302から構成される。ここで、否定的論理和2301の一方の入力部にはシフトモードコントロール信号SMCが与えられ、他方の入力部にはスレーブラッチ部2202のインバータ2201の出力S2201が与えられ、この否定的論理和2301から正規の出力信号Q(正論理出力)が出力される。また、否定的論理和2302の一方の入力部には同じくシフトモードコントロール信号SMCが与えられ、他方の入力部にはスレーブラッチ部2202のインバータ2202の出力S2202が与えられ、この否定的論理和2302から正規の出力信号Qb(負論理出力)が出力される。 【0045】ここで、これら否定的論理和2301,2302から構成されるゲート回路230は、シフトモードコントロール信号SMCがロウレベルのとき(すなわち回路動作モード時)、スレーブラッチ部220から出力される信号S2201,S2202を反転させて正規の出力データQ,Qbを出力する。また、シフトモードコントロール信号SMCがハイレベルのとき(すまわちスキャンパステストのシフトモード時)、出力データQ,Qbとして論理値がロウレベルに固定されたデータを出力する。つまり、ゲート回路230は、集積回路への出力データQ,Qbについて、スキャンパステストの動作モードに応じて当該フリップフロップ回路200からの出力を阻止するものとして機能する。」(当審注:「(すまわちスキャンパステストのシフトモード時)」は、「(すなわちスキャンパステストのシフトモード時)」の誤記と認められる。以下、「(すなわちスキャンパステストのシフトモード時)」と記載。) (e)図3から、組み合わせ回路とスレーブラッチ部220との間に、ゲート回路230が接続されていることが見て取れる。 a 段落【0031】の記載から、引用文献1には、「所定の機能を有する論理回路を実現するための組み合わせ回路10-1?10-3と、これら組み合わせ回路の間に配置された複数のスキャンパステスト用のフリップフロップ回路200-1?200-i,200-j?200-n(n:任意の自然数)とを含んで構成される集積回路300」が記載されている。 b 段落【0035】の記載から、引用文献1には、「フリップフロップ回路200-1?200-nのそれぞれは、一方側に隣接する組み合わせ回路(例えば組み合わせ回路10-1)から正規のデータDを入力し、他方側に隣接する組み合わせ回路(例えば組み合わせ回路10-2)に正規のデータQ,Qbを出力する」ことが記載されている。 c 段落【0038】の記載から、引用文献1には、「フリップフロップ回路200は、マスタラッチ部210と、スレーブラッチ部220と、ゲート回路230とから構成される」ことが記載されている。 d 上記(e)の記載から、引用文献1には、「組み合わせ回路とスレーブラッチ部220との間に、ゲート回路230が接続されている」ことが記載されている。 e 段落【0044】の記載から、引用文献1には、「ゲート回路230は、否定的論理和(NOR)2301,2302から構成され、否定的論理和2301の一方の入力部にはシフトモードコントロール信号SMCが与えられ、他方の入力部にはスレーブラッチ部2202のインバータ2201の出力S2201が与えられ、この否定的論理和2301から正規の出力信号Q(正論理出力)が出力される」ことが記載されている。 f 段落【0045】の記載から、引用文献1には、「ゲート回路230は、シフトモードコントロール信号SMCがロウレベルのとき(すなわち回路動作モード時)、スレーブラッチ部220から出力される信号S2201,S2202を反転させて正規の出力データQ,Qbを出力し、シフトモードコントロール信号SMCがハイレベルのとき(すなわちスキャンパステストのシフトモード時)、出力データQ,Qbとして論理値がロウレベルに固定されたデータを出力する」ことが記載されている。 上記a?fより、引用文献1には、次の発明(以下、「引用発明」という。)が記載されている。 「所定の機能を有する論理回路を実現するための組み合わせ回路10-1?10-3と、これら組み合わせ回路の間に配置された複数のスキャンパステスト用のフリップフロップ回路200-1?200-i,200-j?200-n(n:任意の自然数)とを含んで構成される集積回路300であって、 フリップフロップ回路200-1?200-nのそれぞれは、一方側に隣接する組み合わせ回路(例えば組み合わせ回路10-1)から正規のデータDを入力し、他方側に隣接する組み合わせ回路(例えば組み合わせ回路10-2)に正規のデータQ,Qbを出力し、 フリップフロップ回路200は、マスタラッチ部210と、スレーブラッチ部220と、ゲート回路230とから構成され、 組み合わせ回路とスレーブラッチ部220との間に、ゲート回路230が接続され、 ゲート回路230は、否定的論理和(NOR)2301,2302から構成され、否定的論理和2301の一方の入力部にはシフトモードコントロール信号SMCが与えられ、他方の入力部にはスレーブラッチ部2202のインバータ2201の出力S2201が与えられ、この否定的論理和2301から正規の出力信号Q(正論理出力)が出力され、 ゲート回路230は、シフトモードコントロール信号SMCがロウレベルのとき(すなわち回路動作モード時)、スレーブラッチ部220から出力される信号S2201,S2202を反転させて正規の出力データQ,Qbを出力し、シフトモードコントロール信号SMCがハイレベルのとき(すなわちスキャンパステストのシフトモード時)、出力データQ,Qbとして論理値がロウレベルに固定されたデータを出力する、集積回路300。」 (イ)原査定の拒絶の理由で引用された、本願の優先日前に頒布された刊行物である、特開2008-245288号公報(以下、「引用文献2」という。)には、図面とともに、次の事項が記載されている(下線は、当審で付与したものである。)。 「【0015】 シーケンス回路はクロック信号が停止されている場合、停止モード(halｔed mｏde)で動作可能である。このモードにおいて状態は失われず、従ってこのモードからの復旧は容易であり、電力はクロックが停止されていて状態格納ラッチがトグルされないから節約される。このモード中に出力データ信号を或る値に強制することで、これらの値を受け取る組み合わせ回路はその漏れ電力を削減することが可能である。組み合わせロジック内の装置の漏れ電力は、入力値に大きく依存するので、これらの値を変更することは非常に電力損失に影響を与えうる。更に、クロックが停止されている間、回路が停止されているので出力データ信号は必要とされず、従って強制された出力値がこの時点で受け入れ可能である。」 上記記載から、引用文献2には、「シーケンス回路の電力を、クロックを停止して状態格納ラッチのトグルを防ぐことにより節約し、出力データ信号を或る値に強制することで、これらの値を受け取る組み合わせ回路の漏れ電力を削減することを可能にする技術。」が記載されている。 (ウ)原査定の拒絶の理由で引用された、本願の優先日前に頒布された刊行物である、特開2006-220433号公報(以下、「引用文献3」という。)には、図面とともに、次の事項が記載されている(下線は、当審で付与したものである。)。 「【0026】 次に、手順2において、図1に示すように、内部回路13_1,13_2,13_3とフリップフロップ11_1,11_2,11_3との間に、リーク電流最小化回路であるマルチプレクサ14_1,14_2,14_3を挿入する。これらマルチプレクサ14_1,14_2,14_3は、内部回路12_1,12_2,12_3を、これら内部回路12_1,12_2,12_3の論理が固定されたスタンバイモードに移行させるにあたり、フリップフロップ11_1,11_2,11_3に、内部回路12_1,12_2,12_3のリーク電流が最小となる論理信号を入力するためのものである。具体的には、マルチプレクサ14_1,14_2,14_3の制御端子に‘H’レベルのスタンバイモード信号SBMが入力されるとともに、マルチプレクサ14_1,14_2,14_3の入力端子には上記論理の組合せである論理‘0’,‘1’,‘1’が入力され、これによりフリップフロップ11_1,11_2,11_3に、内部回路12_1,12_2,12_3のリーク電流が最小となる論理信号が入力されることとなる。」 上記記載から、引用文献3には、「フリップフロップ11_1,11_2,11_3に、内部回路12_1,12_2,12_3のリーク電流が最小となる論理信号を入力する技術。」が記載されている。 イ 対比 本願補正発明1と引用発明を対比する。 (ア)引用発明の「組み合わせ回路10」、「フリップフロップ回路200」、「ゲート回路230」は、それぞれ、本願補正発明1の「ロジック回路」、「スキャンフリップフロップ」、「ゲート」に相当する。 (イ)引用発明の「フリップフロップ回路200-1?200-n」は、他方側に隣接する「組み合わせ回路」に正規のデータQ,Qbを出力しているので、本願補正発明1の「前記ロジック回路に接続された複数のスキャンフリップフロップ」に相当する。 (ウ)引用発明の「フリップフロップ回路200」は、「マスタラッチ部210と、スレーブラッチ部220と、ゲート回路230」とから構成され、「ゲート回路230」は、「組み合わせ回路」と「スレーブラッチ部220」との間に接続されるので、引用発明の「組み合わせ回路とスレーブラッチ部220との間に、ゲート回路230が接続され」は、本願補正発明1の「前記ロジック回路と前記複数のスキャンフリップフロップとの間に接続された複数のゲート」に相当する。 (エ)引用発明は「ゲート回路230は、否定的論理和(NOR)2301,2302から構成され、否定的論理和2301の一方の入力部にはシフトモードコントロール信号SMCが与えられ」ているので、「シフトモードコントロール信号SMC」は、「否定的論理和2301の一方の入力部」に接続されたノードに与えられているといえ、引用発明の「ゲート回路230」の「否定的論理和2301の一方の入力部」に接続された「シフトモードコントロール信号SMC」が与えられているノードは、本願補正発明1の「前記複数のゲートの各々における第1の入力部に接続された制御ノード」に相当する。 (オ)引用発明の「集積回路300」は、「組み合わせ回路10」と、「フリップフロップ回路200」と、「ゲート回路230」と、「否定的論理和2301の一方の入力部」とを備えているので、本願補正発明1の「ロジック回路」と、「スキャンフリップフロップ」と、「ゲート」と、「前記複数のゲートの各々における第1の入力部に接続された制御ノード」とを備えた「スキャン回路」に相当する。 (カ)引用発明の「ゲート回路230は、否定的論理和(NOR)2301,2302から構成され、否定的論理和2301の・・・他方の入力部にはスレーブラッチ部2202のインバータ2201の出力S2201が与えられ」は、本願補正発明1の「前記複数のスキャンフリップフロップの各々が、前記複数のゲートのうちの対応するゲートにおける第2の入力部に接続されたq出力部を含み」に相当する。 (キ)引用発明の「ゲート回路230は・・・シフトモードコントロール信号SMCがハイレベルのとき(すなわちスキャンパステストのシフトモード時)、出力データQ,Qbとして論理値がロウレベルに固定されたデータを出力する」は、本願補正発明1の「前記複数のゲートが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており」に相当する。 (ク)引用発明の「ゲート回路230は、シフトモードコントロール信号SMCがロウレベルのとき(すなわち回路動作モード時)、スレーブラッチ部220から出力される信号S2201,S2202を反転させて正規の出力データQ,Qbを出力し」は、本願補正発明1の「前記複数のゲートが、」「前記イネーブル信号が制御ラインにないことに応じて、前記q出力部の各々からの信号を前記ロジック回路に通すようにさらに構成されており」に相当する。 すると、本願補正発明1と引用発明とは、次の一致点及び相違点を有する。 (一致点) 「ロジック回路と、 前記ロジック回路に接続された複数のスキャンフリップフロップと、 前記ロジック回路と前記複数のスキャンフリップフロップとの間に接続された複数のゲートと、 前記複数のゲートの各々における第1の入力部に接続された制御ノードと を備えたスキャン回路であって、 前記複数のスキャンフリップフロップの各々が、前記複数のゲートのうちの対応するゲートにおける第2の入力部に接続されたq出力部を含み、 前記複数のゲートが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、 前記複数のゲートが、前記イネーブル信号が制御ラインにないことに応じて、前記q出力部の各々からの信号を前記ロジック回路に通すように構成されたスキャン回路。」 (相違点1) 本願補正発明1は、「前記複数のゲートが、前記制御ノードにおける前記イネーブル信号に応じて前記ロジック回路に最少リーク状態のベクトルを出力する」のに対して、引用発明の「ゲート回路230」は、このような特定がない点。 (相違点2) 本願補正発明1は、「前記スキャン回路が、前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される複数の動作モードに対応する複数の入力部を有する、制御回路のORゲートを備え、前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する」のに対して、引用発明は、このような特定がない点。 ウ 判断 上記相違点2について検討する。 引用文献2には、シーケンス回路の電力を、クロックを停止して状態格納ラッチのトグルを防ぐことにより節約し、出力データ信号を或る値に強制することで、これらの値を受け取る組み合わせ回路の漏れ電力を削減することを可能にする技術が記載されている。 引用文献3には、フリップフロップ11_1,11_2,11_3に、内部回路12_1,12_2,12_3のリーク電流が最小となる論理信号を入力する技術が記載されている。 しかしながら、引用文献2及び3には、いずれも、「前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、最少リーク状態のベクトルが実施される複数の動作モードに対応する複数の入力部を有する、制御回路のORゲート」を備えることは記載されていない。 してみると、引用発明において、「前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、最少リーク状態のベクトルが実施される複数の動作モードに対応する複数の入力部を有する、制御回路のORゲート」を設け、「シフトモードコントロール信号SMC」を複数の動作モードのうち少なくとも1つに対応するようにすることは、当業者といえども容易であるということはできない。 したがって、上記相違点2に係る本願補正発明1の構成は、引用発明及び引用文献2,3に記載された技術に基づいて、当業者が容易になし得たことであるとはいえない。 そして、本願補正発明1は、上記相違点1について検討するまでもなく、引用発明及び引用文献2、3に記載された技術に基づいて、当業者が容易に発明をすることができたとはいえない。 よって、本願補正発明1は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合する。 (2)補正事項2について 本件補正の補正事項2についても、補正事項1と同様に、本件補正前の請求項5に記載された発明を特定するために必要な事項を限定するものであるから、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 また、特許法第17条の2第3項、第4項に違反するところはない。 そして、本件補正後における特許請求の範囲に記載されている事項により特定される請求項5に係る発明(以下「本願補正発明5」という。)は、本願補正発明1と同様に、引用発明及び引用文献2、3に記載された技術に基づいて、当業者が容易に発明をすることができたとはいえない。 よって、本願補正発明5は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合する。 (3)補正事項3について 本件補正の補正事項3についても、補正事項1と同様に、本件補正前の請求項7に記載された発明を特定するために必要な事項を限定するものであるから、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 また、特許法第17条の2第3項、第4項に違反するところはない。 そして、本件補正後における特許請求の範囲に記載されている事項により特定される請求項7に係る発明(以下「本願補正発明7」という。)は、本願補正発明1と同様に、引用発明及び引用文献2、3に記載された技術に基づいて、当業者が容易に発明をすることができたとはいえない。 よって、本願補正発明7は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合する。 3 むすび 本件補正は、特許法第17条の2第3項ないし第6項の規定に適合する。 第3 本願発明 本件補正は上記のとおり、特許法第17条の2第3項ないし第6項の規定に適合するから、本願の請求項1ないし8に係る発明は、本件補正により補正された特許請求の範囲の請求項1ないし8に記載された事項により特定されるとおりのものである(以下、「本願補正発明1ないし8」という。)。 そして、本願補正発明1,5及び7は、上記第2 2のとおり、当業者が引用発明及び引用文献2、3に記載された技術に基づいて、当業者が容易に発明をすることができたものでない。 また、本願補正発明1,5又は7を直接引用する本願補正発明2,3,4,6及び8は、本願補正発明1,5又は7をさらに限定した発明であるから、当業者が引用発明及び引用文献2、3に記載された技術に基づいて、当業者が容易に発明をすることができたものでない。 したがって、本願については、原査定の拒絶の理由を検討してもその理由によって拒絶すべきものとすることはできない。 また、他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。 |
| 審決日 | 2016-11-29 |
| 出願番号 | 特願2013-529320(P2013-529320) |
| 審決分類 |
P
1
8・
575-
WY
(G01R)
P 1 8・ 121- WY (G01R) P 1 8・ 572- WY (G01R) |
| 最終処分 | 成立 |
| 前審関与審査官 | 越川 康弘 |
| 特許庁審判長 |
酒井 伸芳 |
| 特許庁審判官 |
須原 宏光 高橋 克 |
| 発明の名称 | 強化されたゲート制御Qスキャン技術を用いた、集積回路のリーク電力の低減 |
| 代理人 | 村山 靖彦 |
| 代理人 | 黒田 晋平 |