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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1322779
審判番号 不服2015-9873  
総通号数 206 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-02-24 
種別 拒絶査定不服の審決 
審判請求日 2015-05-27 
確定日 2016-11-09 
事件の表示 特願2012-117726「トランジスタデバイスおよび高電子移動度トランジスタ(HEMT)」拒絶査定不服審判事件〔平成24年10月 4日出願公開、特開2012-191224〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成19年9月13日(パリ条約による優先権主張 外国庁受理2006年11月13日,米国)を出願日とする特願2007-238147号(以下,「原出願」という。)の一部を平成24年5月23日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成24年 6月21日 手続補正・審査請求
平成25年12月19日 拒絶理由通知
平成26年 6月20日 意見書・手続補正
平成27年 1月23日 拒絶査定
平成27年 5月27日 審判請求・手続補正
平成27年10月19日 上申書

第2 補正の却下の決定
[補正却下の決定の結論]
平成27年5月27日にされた手続補正(以下,「本件補正」という。)を却下する。
[理由]
1 本件補正の内容
本件補正により,本件補正前の特許請求の範囲の請求項1は本件補正後の請求項1へ補正された。
(1)本件補正前の特許請求の範囲
本件補正前の,特許請求の範囲の請求項1の記載は次のとおりである。
「複数の半導体層を含む半導体構造と,
前記半導体構造に電気的に接触しているソース電極と,
前記半導体構造に電気的に接触しているドレイン電極と,
前記ソース電極および前記ドレイン電極の間にあるゲートと
を備え,
前記ゲートは垂直部分および水平部分を有し,
前記垂直部分は前記半導体構造のリセス領域にあり,
前記水平部分は前記半導体構造上にあり,片側は前記ドレイン電極に向かって延びており,かつ,もう片側は前記ソース電極に向かって延びており,
前記水平部分の下面と前記半導体構造との間に空間が存在するように前記水平部分が配置されており,
前記水平部分の少なくとも一部の下には,複数のスペーサ層が,前記半導体層上に直接設けられていることを特徴とするトランジスタデバイス。」
(2)本件補正後の特許請求の範囲の記載
本件補正後の,特許請求の範囲の請求項1の記載は,次のとおりである。(当審注。訂正個所に下線を付した。下記(3)も同じ。)
「複数の半導体層を含む半導体構造と,
前記半導体構造に電気的に接触しているソース電極と,
前記半導体構造に電気的に接触しているドレイン電極と,
前記ソース電極および前記ドレイン電極の間にあるゲートと
を備え,
前記複数の半導体層は障壁層を含み,
前記ゲートは垂直部分および水平部分を有し,
前記垂直部分は前記障壁層内にリセスされ,
前記水平部分は前記半導体構造上にあり,片側は前記ドレイン電極に向かって延びており,かつ,もう片側は前記ソース電極に向かって延びており,
前記水平部分の下面と前記半導体構造との間に空間が存在するように前記水平部分が配置されており,
前記水平部分の少なくとも一部の下には,複数のスペーサ層が,前記半導体層上に直接設けられていることを特徴とするトランジスタデバイス。」
(3)補正事項1
本件補正は,補正前請求項1の「複数の半導体層」を「前記複数の半導体層は障壁層を含み」と限定し,さらに,補正前請求項1の「前記垂直部分は前記半導体構造のリセス領域にあり」を「前記垂直部分は前記障壁層内にリセスされ」と限定して,補正後請求項1とする補正(以下,「補正事項1」という。)を含むものである。
2 補正の適否
本願の願書に最初に添付した明細書の段落0052及び図6の記載からみて,補正事項1は,本願の願書に最初に添付した明細書,特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので,補正事項1は,特許法第17条の2第3項の規定に適合する。
そして,本件補正は前記1(3)のとおり,本件補正前の請求項1に記載された発明特定事項を限定的に減縮するものであるから,特許法第17条の2第4項の規定に適合することは明らかであり,また,同法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そこで,補正後の請求項1に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項)につき,更に検討する。
(1)本願補正発明
本願補正発明は,本件補正後の請求項1に記載された,次のとおりのものと認める。(再掲)
「複数の半導体層を含む半導体構造と,
前記半導体構造に電気的に接触しているソース電極と,
前記半導体構造に電気的に接触しているドレイン電極と,
前記ソース電極および前記ドレイン電極の間にあるゲートと
を備え,
前記複数の半導体層は障壁層を含み,
前記ゲートは垂直部分および水平部分を有し,
前記垂直部分は前記障壁層内にリセスされ,
前記水平部分は前記半導体構造上にあり,片側は前記ドレイン電極に向かって延びており,かつ,もう片側は前記ソース電極に向かって延びており,
前記水平部分の下面と前記半導体構造との間に空間が存在するように前記水平部分が配置されており,
前記水平部分の少なくとも一部の下には,複数のスペーサ層が,前記半導体層上に直接設けられていることを特徴とするトランジスタデバイス。」
(2)引用文献の記載と引用発明
ア 引用文献
原査定の拒絶の理由に引用された,原出願の優先日前に日本国内において頒布された刊行物である,特開2003-100775号公報(以下,「引用文献」という。)には,図面とともに,次の記載がある。(当審注。下線は当審において付加した。以下同じ。)
(ア)「【0001】
【発明の属する技術分野】本発明は,半導体装置およびその製造方法に関し,特に,マイクロ波FETなどの半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】GaAｓのような化合物半導体を用いて,金属と半導体とのショットキー接合をゲート電極に用いるショットキーゲート型FET(以下,MESFETという)を作製する際,そのゲート電極形成プロセスにおいて,基板上にSiO_(2)膜をゲートスペーサ膜として形成し,そのゲートスペーサ膜の開口部にゲート電極が形成される。その際に,ゲート電極に係る容量を低減してFETの利得を向上させるために,ゲート電極形成後にウェットエッチング等でゲートスペーサ膜を除去することが行われる。」
(イ)「【0008】
【発明の実施の形態】次に,本発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]図1は,本発明の第1の実施の形態の半導体装置の断面図である。図1に示すように,本実施の形態の半導体装置は,リセスが形成された半導体基板1と,半導体基板1の上に形成された第1の絶縁体層2と,第1の絶縁体層2の上に形成された第2の絶縁体層3と,第1の絶縁体層2と第2の絶縁体層3との開口部に形成されたゲート電極4と,ゲート電極4を挟んで半導体基板1の表面上に形成されたソース電極5とドレイン電極6とを有している。半導体基板1は半絶縁性GaAｓからなり,その表層にはN型活性層(図示せず)が形成されている。このN型活性層が,FETとしての動作層になる。ゲート電極4は1層あるいは複数層からなり,半導体基板1に接する最下層にはGaAｓに対してショットキー接合を形成し,GaAｓとの界面特性が安定な,例えば,W,Mｏあるいはそのケイ化物や窒化物が用いられる。その上層には,Ti,Aｕ,Alなどを用いてもよい。ソース電極5およびドレイン電極6は,半導体基板1に対してオーミック接合を形成している。ソース電極5およびドレイン電極6の表面は,図中において大気に露出しているが,それらの表面の一部は第1の絶縁層2あるいは/および第2の絶縁層3によって覆われていてもよい。
【0009】第1の絶縁体層2および第2の絶縁体層3は,ともにゲートスペーサ層の一部として用いられた絶縁膜であって,素子形成工程中および素子形成工程終了後表面保護膜として機能する膜であり,それらの開口部における側壁は,ゲート電極4に密接している。図1において,第2の絶縁体層3がゲート電極4と接する位置で半導体基板1の表面に向かって下方に湾曲しているが,湾曲せずに第1の絶縁体層2と第2の絶縁体層3とが平行してゲート電極4に接していてもよい。第1の絶縁体層2は,半導体基板1との界面に接する下地層であり,GaAｓとの界面特性が安定なSiO_(2)膜より形成されている。第2の絶縁体層3は,Si_(3)N_(4)を代表とする緻密な窒化シリコン膜(以下,SiN膜という)で形成されている。ゲート電極4,ソース電極5およびドレイン電極6が形成されている領域以外の領域の半導体基板1の表面は,緻密なSiN膜よりなる第2の絶縁層3によって,大気および外部の汚染物から保護されている。また,第2の絶縁層3と半導体基板1の表面との間には,GaAｓとの界面特性が安定なSiO_(2)膜よりなる第1の絶縁層2が形成されている。
・・・
【0011】ゲート電極4は,ほぼT字の断面形状を有しており,その基板に垂直な部分の高さは4000?6000Å程度である。ここで,第2の絶縁体層3の層厚は,100?1000Åが適当である。また,第1の絶縁体層2と第2の絶縁体層3との合計の膜厚も,100?1000Å程度とするのが適当である。第2の絶縁体層3の膜厚の下限値100Åは,SiN膜が大気あるいは外部の汚染物から導入されたイオンや水分の半導体表面への拡散やドリフトを防御できる程度の緻密な膜を形成できる限界として設定されている。また,第2の絶縁体層3の膜厚および第1の絶縁体層2と第2の絶縁体層3との合計の膜厚が1000Å以下であれば,ゲート電極4の大部分は大気中に露出することになり,ゲート電極4に係る容量は,ゲート電極の柱状部の全体が誘電体(ゲートスペーサ層)で囲まれている場合に比して,非常に低減される。以上説明したように,本実施の形態の半導体装置は,信頼性が高く,動作環境の如何を問わず安定な動作が可能であるとともに,ゲート電極に係る容量を低減して利得特性を改善することができるものである。」
(ウ)「【0031】以上,本発明をその好適な実施の形態に基づいて説明したが,本発明の半導体装置およびその製造方法は,上述した実施の形態のみに制限されるものではなく,本願発明の要旨を変更しない範囲で種々の変化を施した半導体装置およびその製造方法も,本発明の範囲に含まれる。例えば,半導体基板は,GaAｓ基板に限られるわけではなく,InPなどの他の化合物半導体基板でもよいし,Si基板であってもよい。また,あらかじめリセスが形成された基板を用いたが,ゲート形成の前の適当な段階でリセスを形成することも可能であり,リセスを形成しない場合もある。また,第1の絶縁体層,第2の絶縁体層,第3の絶縁体層には,それぞれ,単層の絶縁体膜を使用したが,複数の絶縁体膜で構成してもよい。さらに,本発明はHEMTなどの半導体装置にも適用が可能なものである。」
(エ)図1には、ほぼT字の断面形状を有するゲート電極4が半導体基板1に対して垂直な部分と水平な部分とを有し、ゲート電極4の垂直な部分が半導体基板1のリセスの中にあり、ゲート電極4の水平な部分は半導体基板1上にあり、片側はドレイン電極6に向かって延びており、かつもう片側はソース電極5に向かって延びている構成が記載されていると認められる。
イ 上記アより,引用文献には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「半導体基板と、
前記半導体基板の上に形成された第1の絶縁体層と、
前記第1の絶縁体層の上に形成された第2の絶縁体層と、
前記第1の絶縁体層と前記第2の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成しているソース電極と、
前記第1の絶縁体層と前記第2の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成しているドレイン電極と、
前記第1の絶縁体層と前記第2の絶縁体層との開口部に形成され、前記半導体基板に接し、前記ソース電極と前記ドレイン電極に挟まれて形成されたゲート電極とを備え、
前記ゲート電極は、ほぼT字の断面形状を有し、前記半導体基板に対して垂直な部分と水平な部分とを有し、
前記ゲート電極の垂直な部分は前記半導体基板のリセスの中にあり、
前記ゲート電極の水平な部分は前記半導体基板上にあり、片側は前記ドレイン電極に向かって延びており、かつもう片側は前記ソース電極に向かって延びており、
前記ゲート電極の垂直な部分の高さが4000?6000Å程度であり、前記第1の絶縁体層と前記第2の絶縁体層との合計の膜厚を100?1000Åとして、前記ゲート電極の大部分を大気中に露出した半導体装置。」
(3)周知技術
ア 周知例1
原査定の拒絶の理由に引用された,原出願の優先日前に外国において頒布された刊行物である,米国特許出願公開第2005/0051796号明細書(以下,「周知例1」という。)には,図面とともに次の記載がある。(当審注。訳は,対応する日本出願の公表公報(特表2007-505501号公報)による。)
(ア)「[0036] A barrier layer 18 is formed on the buffer layer 16 such that the buffer layer 16 is sandwiched between the barrier layer 18 and the nucleation layer 14 . Each of the buffer layer 16 and barrier layer 18 can comprise doped or undoped layers of Group III-nitride materials. The barrier layer 18 can comprise one of more layers of different materials such as InGaN, AlGaN, AlN, or combinations thereof. In one embodiment the barrier layer 18 comprises 0.8 nm of AlN and 22.5 nm of Al_(x)Ga_(1-x)N (x~0.195, as measured by photo luminescence). ...The buffer and barrier layers 16 , 18 can be made using the same methods used to grow the nucleation layer 14 . A two dimensional electron gas (2DEG) layer/channel 17 is formed at the heterointerface between the buffer and barrier layer 16 , 18 . Electric isolation between the devices is done with mesa etch or ion implementation outside the active HEMT. 」
(訳:バリア層18が,バッファ層16がバリア層18と核生成層14との間にはさまれるように,バッファ層上に形成されている。バッファ層16およびバリア層18のそれぞれは,ドープされた又はアンドープのIII族窒化物材料からなることができる。バリア層18は,InGaN,AlGaN,AlN,またはそれらの組み合わせなどの異なる材料の1つまたは複数の層からなることができる。一実施形態で,バリア層18は,0.8nmのAlNおよび22.5nmのAl_(x)Ga_(1-x)N(フォトルミネッセンスによる測定でｘ≒0.195)からなる。・・・バッファ層16およびバリア層18は,核生成層14の成長に用いられたのと同一の方法を用いてつくることができる。二次元電子ガス(2DEG)層/チャネル17が,バッファ層16とバリア層18との間のヘテロ界面に形成されている。デバイス間の電気的分離が,活性HEMTの外部でメサエッチまたはイオン注入によりなされている。)
(イ)「[0055] The gate and field plate structures according to the present invention can be used in many different ways beyond those shown in FIGS. 1-7 above. FIGS. 8, 9 and 10 show HEMTs 110 , 130 and 140 , respectively, with each HEMT having a substrate 12 , nucleation layer 14 , buffer layer 16 , 2DEG 17 , barrier layer 18 , source contact 20 and drain contact 22 similar to those in the HEMTs described above. The HEMT 110 ( FIG. 8 ) is similar to the HEMT 10 in FIGS. 1 and 2 except that its gate 112 is recessed in the barrier layer 18 . The HEMT's field plate 114 is deposited on a spacer layer 116 and extend from the gate 112 toward the drain contact 22 . The field plate 114 provides the same operating improvements as the field plate 28 in HEMT 10 . HEMT 130 ( FIG. 9 ) is similar to HEMT 40 in FIGS. 3 and 4 except that the gate 132 is recessed. The field plate 134 is deposited on a spacer layer 136 and provides the same operating benefits. The HEMTs described herein can also comprise gates that are only partially recessed. The HEMT 140 is similar to the HEMT 130 except that its gate 142 is partially recessed. Its field plate 144 is deposited on a spacer layer 146 and provides the same operating benefits. 」
(訳:本発明によるゲートおよびフィールドプレート構造は,図1?7に示されている形を越えて多くの異なる方法で用いることができる。図8,9,および10はHEMT110,130,および140をそれぞれ示し,各HEMTは上で説明したHEMTのそれらと類似する基板12,核生成層14,バッファ層16,2DEG17,バリア層18,ソースコンタクト20,およびドレインコンタクト22を備える。HEMT110(図8)は,ゲート112がバリア層18内にリセス化されて(ｒeceｓｓed)いることを除いて,図1および2のHEMT10に類似する。HEMTのフィールドプレート114はスペーサ層116上に堆積されていて,ゲート112からドレインコンタクト22に向かって延びている。フィールドプレート114は,HEMT10のフィールドプレート28と同一の動作改善を提供する。HEMT130(図9)は,ゲート132がリセス化されていることを除いて,図3および4のHEMT10に類似する。フィールドプレート134はスペーサ層136上に堆積されていて,同一の動作利益を提供する。本明細書に説明されるHEMTは,部分的にのみリセス化されているゲートを備えることができる。HEMT140は,ゲート142が部分的にリセス化されていることを除いて,HEMT130に類似する。そのフィールドプレート144はスペーサ層146上に堆積されていて,同一の動作利益を提供する。)
イ 周知例2
原出願の優先日前に日本国内において頒布された刊行物である,特開2003-068769号公報には,図面とともに次の記載がある。
(ア)「【0009】図示したFET1のようにエピタキシャル成長層を基板として用いる場合,ゲート電極10を形成する前に,ゲートリセス9をソース電極7およびドレイン電極8間に形成することが一般的である。ゲートリセス9は,所望のピンチオフ電圧(Vp )および飽和ドレイン電流(Idss )を得ることを目的とするもので,最上層であるコンタクト層6をエッチングし,障壁層5の表面を露出させるように形成される。」
(イ)「【0060】
【発明の実施の形態】図1は,この発明の一実施形態による製造方法によって得られた,ヘテロ接合構造を有する電界効果トランジシスタ(FET)31の積層構造を図解的に示す,図3または図4に相当する断面図である。
【0061】図1に示したFET31は,たとえばGaAｓまたはInPからなる半絶縁性基板32を備えている。半絶縁性基板32上には,それぞれ,MBE,MOCVD等を用いたエピタキシャル成長法により,バッファ層33,下部障壁層34,チャンネル層35,障壁層36,第1のコンタクト層37,ストッパ層38および第2のコンタクト層39が,積層構造をなしながら,順次形成されている。
【0062】なお,このFET31においては,図3または図4に示したFET1または1aと比較したとき,バッファ層33とチャンネル層35との間に下部障壁層34が形成されているが,このことは本質的な特徴ではなく,図3または図4に示すような積層構造を有していてもよい。
【0063】第2のコンタクト層39の表面には,オーミック電極からなるソース電極40およびドレイン電極41が形成され,それによって,ソース領域およびドレイン領域がそれぞれ形成される。
【0064】また,第2のコンタクト層39から第1のコンタクト層37にわたって,各々の一部が除去され,それによって,ゲートリセス42が形成される。ゲートリセス42は,第2のコンタクト層39の一部を除去して形成された第1のリセス43と,第1のリセス43内において,ストッパ層38から第1のコンタクト層37にわたって一部が除去されて形成された第2のリセス44とからなる2段リセス構造を有している。
【0065】ゲートリセス42,より特定的には第2のリセス44の形成によって露出した障壁層36上には,ショットキー電極からなるゲート電極45が形成され,ここにゲート領域が形成される。なお,図1に示した実施形態では,ゲート電極45は,その下部が障壁層36に埋め込まれるように形成されているが,図3または図4に示すように,ゲート電極が障壁層の表面上に形成されてもよい。」
ウ 周知例3
原出願の優先日前に日本国内において頒布された刊行物である,特開2005-210105号公報には,図面とともに次の記載がある。
(ア)「【0058】
図1(a)は本発明の第1の実施形態に係るIII-V族窒化物半導体装置の断面構成を示している。図1(a)に示すように,例えば,炭化珪素(SiC)からなる基板11の上には,厚さが約10nm?200nmの窒化アルミニウム(AlN)からなるバッファ層12と,厚さが約2μm?3μmのアンドープの窒化ガリウム(GaN)からなるチャネル層13と,厚さが約20nm?30nmでn型の窒化アルミニウムガリウム(AlGaN)からなるキャリア供給層14とが順次形成されている。ここで,バッファ層12,チャネル層13及びキャリア供給層14の各層の厚さは一例である。また,チャネル層13の厚さは該チャネル層13の結晶性が良好となる厚さであればよく,少なくとも1μm程度であればよい。
【0059】
キャリア供給層14の上部には凹部14aが設けられており,キャリア供給層14の上には,凹部14aを充填するように,キャリア供給層14に対してショットキ接合が形成される金属材料からなるゲート電極15が設けられている。凹部14aの深さは,キャリア供給層14の厚さが例えば25nmの場合には,20nm以下が好ましく,10nm?15nm程度がより好ましい。この場合には,本実施形態に係るHFETは,2GHｚの周波数で動作することができる。
【0060】
キャリア供給層14の上には,ゲート電極15の側方に間隔をおいて,キャリア供給層14に対してオーミックコンタクトが形成される金属材料からなるソース電極16及びドレイン電極17が設けられている。ここで,ゲート電極15は,ニッケル(Ni)と金(Aｕ)との積層膜,パラジウム(Pd)又はパラジウムシリコン(PdSi)からなる単層膜を用いることができ,一方,ソース電極16及びドレイン電極17にはチタン(Ti)とアルミニウム(Al)との積層膜を用いることができる。
【0061】
第1の実施形態のIII-V族窒化物半導体装置は,チャネル層13とキャリア供給層14とのヘテロ接合により,チャネル層13におけるキャリア供給層14との界面付近に2次元電子ガス層(2DEG層)が形成されるヘテロ接合型の電界効果トランジスタ(HFET)として機能する。そして,ソース電極16とドレイン電極17とに所定の動作電圧Vdｓを印加することにより,ゲート電極15の電位に応じた量の電子が2次元電子ガス層を走行する。
【0062】
第1の実施形態のIII-V族窒化物半導体装置において,凹部14aの深さ寸法を適当に調整することにより,ゲート電極15の底面側に設けられた凸部,すなわちゲート電極15における凹部14aに埋め込まれた部分が実質的にゲート電極として機能するように設定されている。
【0063】
ここで,第1のしきい値電圧Vｔh1の値は凹部14aの下端からチャネル層13の上面までの距離に比例し,第2のしきい値電圧Vｔh2の値はキャリア供給層14の膜厚に比例するため,キャリア供給層14の膜厚に応じて凹部14aの深さ寸法を調節することにより,Vｔh1及びVｔh2の値を適当な値に設定することができる。
【0064】
このような構成により,キャリア供給層14の上面とチャネル領域(2DEG層)との距離を大きくしても,ゲート15における凹部14aに設けられた部分を用いてチャネル領域を走行するキャリア量を調整できる。従って,凹部14aの底部からチャネル領域までの距離と,平坦なキャリア供給層の上面からチャネル領域までの距離が同一であれば,平坦なキャリア供給層の上面にゲート電極が設けられた従来の構成と比べて,キャリア供給層14の上面とゲート電極15の底面との間のトラップがチャネル領域に与える影響を凹部14aの深さ寸法分だけ小さくすることができるため,周波数分散が抑制されて高周波特性を向上することができる。」
エ 周知技術
前記アないしウより,本願の優先日前,下記の事項は周知技術と認められる。
「障壁層内のリセスにゲートを設けたHEMT」
(4)本願補正発明と引用発明との対比
ア 本願補正発明の「複数の半導体層を含む半導体構造」と引用発明の「半導体基板」とは、いずれも半導体からなる部分といえるから、両者は「半導体部」である点で共通するということができる。
イ 引用発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記第1の絶縁体層と前記第2の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成して」おり、「半導体基板」に電気的に接触しているといえる。
そうすると、本願補正発明の「前記半導体構造に電気的に接触しているソース電極」及び「前記半導体構造に電気的に接触しているドレイン電極」と、引用発明の「前記第1の絶縁体層と前記第2の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成しているソース電極」及び「前記第1の絶縁体層と前記第2の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成しているドレイン電極」とは、それぞれ、「半導体部に電気的に接触しているソース電極」及び「半導体部に電気的に接触しているドレイン電極」である点で共通するといえる。
ウ 引用発明の「前記第1の絶縁体層と前記第2の絶縁体層との開口部に形成され、前記半導体基板に接し、前記ソース電極と前記ドレイン電極に挟まれて形成されたゲート電極」は、本願補正発明の「前記ソース電極および前記ドレイン電極の間にあるゲート」に相当するといえる。
エ 引用発明の「前記ゲート電極は、ほぼT字の断面形状を有し、前記半導体基板に対して垂直な部分と水平な部分とを有」するとの構成は、本願補正発明の「前記ゲートは垂直部分および水平部分を有」するとの構成に相当するといえる。
オ 本願補正発明の「前記水平部分は前記半導体構造上にあり、片側は前記ドレイン電極に向かって延びており、かつ、もう片側は前記ソース電極に向かって延びており」との構成と、引用発明の「前記ゲート電極の水平な部分は前記半導体基板上にあり、片側は前記ドレイン電極に向かって延びており、かつもう片側は前記ソース電極に向かって延びており」との構成は、「前記水平部分は前記半導体部上にあり、片側は前記ドレイン電極に向かって延びており、かつ、もう片側は前記ソース電極に向かって延びて」いる点で共通するといえる。
カ 引用発明では、「ほぼT字の断面形状を有し、前記半導体基板に対して垂直な部分と水平な部分とを有」する「ゲート電極」の「垂直な部分の高さ」を「4000?6000Å程度」とし、「前記半導体基板の上に形成された第1の絶縁体層」と「前記第1の絶縁体層の上に形成された第2の絶縁体層」との合計の膜厚を「100?1000Å」として、「ゲート電極の大部分を大気中に露出」しているから、引用発明において、「ゲート電極」の「前記半導体基板に対して」「水平な部分」の下面と「半導体基板」との間に空間が存在することは明らかである。
また、引用発明において、「ゲート電極」の「前記半導体基板に対して」「水平な部分」の少なくとも一部の下には、「前記半導体基板の上に形成された第1の絶縁体層」と「前記第1の絶縁体層の上に形成された第2の絶縁体層」とが設けられていることも明らかである。
さらに、引用発明の「第1の絶縁体層」は,「半導体基板との界面に接し」ているから半導体基板上に「直接設けられる」ものであり,この「第1の絶縁体層」の上に「第2の絶縁体層」が形成されているから,結局引用発明の「第1の絶縁体層と第2の絶縁体層」はまとめて,半導体基板上に「直接設けられる」ものであると認められる。
そして、引用文献における「また、第2の絶縁体層3および第1の絶縁体層との合計の膜厚が1000Å以下であれば、ゲート電極4に係る容量は、ゲート電極の柱状部の全体が誘電体(ゲートスペーサ層)で囲まれている場合に比して、非常に低減される。」(【0011】、前記(2)ア(イ))との記載より、引用発明の「第1の絶縁体層」及び「第2の絶縁体層」は、「ゲートスペーサ層」としての機能を果たすものと認められるから、本願補正発明の「複数のスペーサ層」に相当するといえる。
そうすると、本願補正発明と引用発明とは、「(ゲートの)水平部分の下面と半導体部との間に空間が存在するように前記水平部分が配置されて」いるとの構成、及び「前記水平部分の少なくとも一部の下には、複数のスペーサ層が、前記半導体部上に直接設けられている」との構成を備える点で一致するといえる。
キ 引用発明の「半導体装置」は、「ゲート電極」、「ソース電極」及び「ドレイン電極」を備えるから、後述する相違点に係る構成を除き、本願補正発明の「トランジスタデバイス」に相当するといえる。
ク してみると,本願補正発明と引用発明とは,下記(ア)の点で一致し,下記(イ)の点で相違するものと認められる。
(ア)一致点
「半導体部と、
前記半導体部に電気的に接触しているソース電極と、
前記半導体部に電気的に接触しているドレイン電極と、
前記ソース電極および前記ドレイン電極の間にあるゲートと
を備え、
前記ゲートは垂直部分および水平部分を有し、
前記水平部分は前記半導体部上にあり、片側は前記ドレイン電極に向かって延びており、かつ、もう片側は前記ソース電極に向かって延びており、
前記水平部分の下面と前記半導体部との間に空間が存在するように前記水平部分が配置されており、
前記水平部分の少なくとも一部の下には、複数のスペーサ層が、前記半導体部上に直接設けられているトランジスタデバイス。
(イ)相違点
a 相違点1
本願補正発明の「半導体部」は「複数の半導体層を含む半導体構造」であり,「前記複数の半導体層は障壁層を含」むのに対し,引用発明の「半導体部」は「半導体基板」である点。
b 相違点2
本願補正発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記半導体構造に電気的に接触している」のに対し、引用発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記半導体基板に対してオーミック接合を形成している」点。
c 相違点3
本願補正発明において「複数の半導体層は障壁層を含み」、「前記垂直部分は前記障壁層内にリセスされ」るのに対し、引用発明における「前記ゲート電極の垂直な部分は前記半導体基板のリセスの中にある」点。
d 相違点4
本願補正発明の「複数のスペーサ層」は「前記半導体層上に直接設けられ」るのに対し,引用発明の「第1の絶縁体層と第2の絶縁体層」は「半導体基板上に直接設けられ」る点。
(5)相違点についての検討
相違点1ないし4についてまとめて検討する。
引用文献には、「さらに、本発明はHEMTなどの半導体装置にも適用が可能なものである。」(【0031】、前記(2)ア(ウ))と記載されており、HEMTが、「複数の半導体層を含む半導体構造と、前記半導体構造に電気的に接触しているソース電極と、前記半導体構造に電気的に接触しているドレイン電極と、前記ソース電極および前記ドレイン電極の間にあるゲートとを備え、前記複数の半導体層は障壁層を含」む「半導体装置」であることは、当該技術分野では技術常識であるから、引用発明において「複数の半導体層を含む半導体構造」であって「前記複数の半導体層は障壁層を含」む構成(相違点1に係る構成)とすることは、引用文献に実質的に記載されていると認められ、この点は、本願補正発明との実質的な相違点であるとはいえない。
仮にそうでないとしても、引用発明において上記の構成とすることは、引用文献の上記の記載に接した当業者が普通に行い得るものといえる。
そして、引用発明において「複数の半導体層を含む半導体構造」であって「前記複数の半導体層は障壁層を含」む構成とすることで、引用発明の「ソース電極」及び「ドレイン電極」が、いずれも「複数の半導体層を含む半導体構造」に電気的に接触している構成(相違点2に係る構成)となること、並びに引用発明の「第1の絶縁体層」及び「第2の絶縁体層」が「複数の半導体層を含む半導体構造」の「半導体層」上に直接設けられる構成(相違点4に係る構成)となることは、自明であると認められる。
また、前記(3)のとおり、障壁層内のリセスにゲートを設けたHEMTは、周知例1ないし3にみられるように当該技術分野では周知の技術であるから、引用発明において、「複数の半導体層を含む半導体構造」であって「前記複数の半導体層は障壁層を含」む構成とする際に、「前記ゲート電極の垂直な部分」は「前記障壁層内にリセスされ」る構成(相違点3に係る構成)とすることは、上記周知技術に基づいて、当業者が容易に想到し得たものと認められる。
以上から、相違点1ないし4に係る構成は、引用発明において上記周知技術に基づいて、当業者が容易に想到し得たものと認められる。
(6)本願補正発明の効果について
本願補正発明の効果は,引用発明の構成及び周知例1にみられるような周知技術から当業者が予測できる程度のもので,格別なものではない。
(7)まとめ
本願補正発明は,引用文献に記載された発明及び周知例1にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
3 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の特許性の有無について
1 本願発明について
平成27年5月27日にされた手続補正は前記のとおり却下された。
そして,本願の請求項1に係る発明(以下,「本願発明」という。)は,平成26年6月20日付け手続補正による補正がされた特許請求の範囲の請求項1に記載された,次のとおりのものと認める。(再掲)
「複数の半導体層を含む半導体構造と,
前記半導体構造に電気的に接触しているソース電極と,
前記半導体構造に電気的に接触しているドレイン電極と,
前記ソース電極および前記ドレイン電極の間にあるゲートと
を備え,
前記ゲートは垂直部分および水平部分を有し,
前記垂直部分は前記半導体構造のリセス領域にあり,
前記水平部分は前記半導体構造上にあり,片側は前記ドレイン電極に向かって延びており,かつ,もう片側は前記ソース電極に向かって延びており,
前記水平部分の下面と前記半導体構造との間に空間が存在するように前記水平部分が配置されており,
前記水平部分の少なくとも一部の下には,複数のスペーサ層が,前記半導体層上に直接設けられていることを特徴とするトランジスタデバイス。」
2 引用発明
引用発明は,前記第2の2(2)で認定したとおりである。
3 本願発明と引用発明との対比
本願発明と引用発明とを対比すると、前記第2の2(4)のとおりであり、加えて、本願発明の「前記垂直部分は前記半導体構造のリセス領域にあり」との構成と、引用発明の「前記ゲート電極の垂直な部分は前記半導体基板のリセスの中にあり」との構成とは、「前記垂直部分は前記半導体部のリセス領域にあ」る点で共通するといえる。
そうすると、本願発明と引用発明とは、下記(1)の点で一致し、下記(2)の点で相違すると認められる。
(1)一致点
「半導体部と、
前記半導体部に電気的に接触しているソース電極と、
前記半導体部に電気的に接触しているドレイン電極と、
前記ソース電極および前記ドレイン電極の間にあるゲートと
を備え、
前記ゲートは垂直部分および水平部分を有し、
前記垂直部分は前記半導体部のリセス領域にあり、
前記水平部分は前記半導体部上にあり、片側は前記ドレイン電極に向かって延びており、かつ、もう片側は前記ソース電極に向かって延びており、
前記水平部分の下面と前記半導体部との間に空間が存在するように前記水平部分が配置されており、
前記水平部分の少なくとも一部の下には、複数のスペーサ層が、前記半導体部上に直接設けられているトランジスタデバイス。」
(2)相違点
ア 相違点1
本願発明の「半導体部」は「複数の半導体層を含む半導体構造」であるのに対し,引用発明の「半導体部」は「半導体基板」である点。
イ 相違点2
本願発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記半導体構造に電気的に接触している」のに対し、引用発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記半導体基板に対してオーミック接合を形成している」点。
ウ 相違点3
一致点における「前記垂直部分は前記半導体部のリセス領域にあり」との構成について、本願発明は、「前記垂直部分は前記半導体構造のリセス領域にあ」るのに対し、引用発明において「前記ゲート電極の垂直な部分は前記半導体基板のリセスの中にある」点。
エ 相違点4
本願発明の「複数のスペーサ層」は「前記半導体層上に直接設けられ」るのに対し,引用発明の「第1の絶縁体層と第2の絶縁体層」は「半導体基板上に直接設けられ」る点。
4 判断
相違点1ないし4についてまとめて検討する。
前記第2の2(5)で示した当該技術分野における技術常識を参酌すれば、引用文献の「さらに、本発明はHEMTなどの半導体装置にも適用が可能なものである。」(【0031】、前記(2)ア(ウ))との記載から、引用発明において「複数の半導体層を含む半導体構造」を用いた構成(相違点1に係る構成)とすることは、引用文献に実質的に記載されていると認められ、仮にそうでないとしても、引用文献の上記の記載に接した当業者が普通に行い得るものといえる。
そして、その結果、引用発明の「ソース電極」及び「ドレイン電極」が、いずれも「複数の半導体層を含む半導体構造」に電気的に接触している構成(相違点2に係る構成)となること、並びに引用発明の「第1の絶縁体層」及び「第2の絶縁体層」が「複数の半導体層を含む半導体構造」の「半導体層」上に直接設けられる構成(相違点4に係る構成)となることは、自明であると認められる。
また、引用発明における「前記ゲート電極の垂直な部分」が、「複数の半導体層を含む半導体構造」の「リセスの中にある」こと、すなわち、「前記半導体構造のリセス領域にあ」る構成(相違点4に係る構成)となることも、自明であると認められる。
そうすると、相違点1ないし4に係る構成は、当該技術分野における技術常識を参酌すれば、いずれも、実質的に引用文献に記載されているに等しい事項と認められるから、本願発明と引用発明との実質的な相違点であるとは認められず、また、仮にそうでないとしても、引用発明において、引用文献の記載に接した当業者が、普通に行い得るものと認められる。
以上から、本願発明は、引用発明と実質的に同一の発明と認められ、そうでないとしても、引用発明に基づいて、当業者が容易に想到し得たものと認める。
5 まとめ
以上のとおり,本願発明は,引用文献に記載された発明であり,又は,引用文献に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第1項第3号に該当し,又は同条第2項の規定により,特許を受けることができない。

第4 結言
したがって,本願の請求項1に係る発明は,特許法第29条第1項第3号に該当し,又は同条第2項の規定により,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-06-10 
結審通知日 2016-06-14 
審決日 2016-06-30 
出願番号 特願2012-117726(P2012-117726)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 113- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 安田 雅彦  
特許庁審判長 河口 雅英
特許庁審判官 深沢 正志
柴山 将隆
発明の名称 トランジスタデバイスおよび高電子移動度トランジスタ(HEMT)  
代理人 名古屋国際特許業務法人  

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