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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1322948
審判番号 不服2015-11131  
総通号数 206 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-02-24 
種別 拒絶査定不服の審決 
審判請求日 2015-06-12 
確定日 2016-12-12 
事件の表示 特願2010-230820「半導体装置及び電源装置」拒絶査定不服審判事件〔平成24年 4月26日出願公開、特開2012- 84743〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成22年10月13日の出願であって、その手続の経緯は以下のとおりである。

平成25年 6月27日 審査請求
平成26年 8月 6日 拒絶理由通知
平成26年10月 3日 意見書・手続補正書
平成27年 3月12日 拒絶査定
平成27年 6月12日 審判請求・手続補正書
平成28年 6月28日 拒絶理由通知(当審)
平成28年 8月19日 意見書・手続補正書

第2 本願発明の進歩性の有無について
1 本願発明
本願の請求項1ないし7に係る発明は、平成28年8月19日に提出された手続補正書により補正された特許請求の範囲の請求項1ないし7に記載された事項により特定されるものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、次のとおりのものと認める。
「【請求項1】
基板上に形成されたGaN系半導体積層構造を有する第1トランジスタと、
前記GaN系半導体積層構造を有する第2トランジスタとを備え、
前記第1トランジスタは、前記GaN系半導体積層構造の上方に、複数の第1フィンガを有する第1ゲート電極と、前記第1フィンガに沿って設けられた複数の第1ドレイン電極と、前記第1フィンガに沿って設けられた複数の第1ソース電極とを備え、
前記第2トランジスタは、前記GaN系半導体積層構造の上方に、複数の第2フィンガを有する第2ゲート電極と、前記第2フィンガに沿って設けられた複数の第2ドレイン電極と、前記第2フィンガに沿って設けられた複数の第2ソース電極とを備え、
前記複数の第1ドレイン電極の上方に設けられ、前記複数の第1ドレイン電極に接続された、露出されたドレインパッドと、
前記複数の第2ソース電極の上方に設けられ、前記複数の第2ソース電極に接続された、露出されたソースパッドと、
前記複数の第1ソース電極及び前記複数の第2ドレイン電極に接続された、露出された共通パッドとを備え、
前記複数の第1ドレイン電極のそれぞれの上方に設けられ、前記複数の第1ドレイン電極のそれぞれに接続された複数の第1ドレイン配線層と、
前記複数の第1ドレイン配線層の上方に設けられ、前記複数の第1ドレイン配線層に接続された略平板状の第1ドレイン再配線層と、
前記複数の第2ソース電極のそれぞれの上方に設けられ、前記複数の第2ソース電極のそれぞれに接続された複数の第2ソース配線層と、
前記複数の第2ソース配線層の上方に設けられ、前記複数の第2ソース配線層に接続された略平板状の第2ソース再配線層とを備え、
前記ドレインパッドは、前記第1ドレイン再配線層の一部であり、前記第1ドレイン再配線層の表面であって、絶縁膜に覆われていない露出部分であり、
前記ソースパッドは、前記第2ソース再配線層の一部であり、前記第2ソース再配線層の表面であって、絶縁膜に覆われていない露出部分であり、
前記第1フィンガと前記第1ドレイン電極との間の距離は、前記第1フィンガと前記第1ソース電極との間の距離よりも大きく、
前記第2フィンガと前記第2ドレイン電極との間の距離は、前記第2フィンガと前記第2ソース電極との間の距離よりも大きいことを特徴とする半導体装置。」

2 当審拒絶理由の概要
平成28年6月28日付けで当審より通知した拒絶理由(以下「当審拒絶理由」という。)の概要は、次のとおりである。
「1.(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
……(中略)……
記(引用文献等については引用文献等一覧参照)

●理由1(進歩性)について
・請求項 1
・引用文献 1-5
・備考
引用文献1の段落[0016]-[0018]、FIG.2等には、共通のダイ上に形成されたIII族窒化物からなる2つのスイッチを含むハーフブリッジについて記載されている。また、引用文献1の段落[0020]-[0021]、FIG.3等には、ハーフブリッジの各スイッチが、基板上に形成されたGaN系の半導体積層構造からなることについて記載されている。引用文献1のFIG.2において上側に形成されたスイッチは、本願発明の「第1トランジスタ」に相当し、下側に形成されたスイッチは、本願発明の「第2のトランジスタ」に相当する。上記より、引用文献1には、「基板上に形成されたGaN系半導体積層構造を有する第1トランジスタと、前記GaN系半導体積層構造を有する第2トランジスタとを備え」という点について記載されているものと認められる。
引用文献1の段落[0016]-[0018]、FIG.2等に記載されるゲートフィンガ14のうち、FIG.2において上側に形成されたもの(ゲートレール30及びゲートパッド34に接続されたもの。以下、「第1ゲートフィンガ」という。)は、本願発明の「複数の第1フィンガ」に相当し、第1ゲートフィンガとゲートレール30とを合わせたものは、本願発明の「第1ゲート電極」に相当する。また、引用文献1の段落[0016]-[0018]、FIG.2等に記載されるドレインフィンガ10のうち、FIG.2において上側に形成されたもの(ドレインレール20及びドレインパッド22に接続されたもの。以下、「第1ドレインフィンガ」という。)は、本願発明の「第1のドレイン電極」に相当する。また、引用文献1の段落[0016]-[0018]、FIG.2等に記載されるソースフィンガ12のうち、FIG.2において上側に形成されたもの(共通導電レール16及び導電パッド18に接続されたもの。以下、「第1ソースフィンガ」という。)は、本願発明の「第1のソース電極」に相当する。引用文献1のFIG.3等の記載から、第1ゲートフィンガ、ゲートレール30、第1ドレインフィンガ、第1ソースフィンガはいずれも、GaN系半導体積層構造の上方に形成されるものと認められる。また、引用文献1のFIG.2等の記載から、第1ドレインフィンガ及び第1ソースフィンガはいずれも、第1ゲートフィンガに沿って設けられるものと認められる。上記より、引用文献1には、「前記第1トランジスタは、前記GaN系半導体積層構造の上方に、複数の第1フィンガを有する第1ゲート電極と、前記第1フィンガに沿って設けられた複数の第1ドレイン電極と、前記第1フィンガに沿って設けられた複数の第1ソース電極とを備え」という点について記載されているものと認められる。
引用文献1の段落[0016]-[0018]、FIG.2等に記載されるゲートフィンガ14のうち、FIG.2において下側に形成されたもの(ゲートレール28及びゲートパッド32に接続されたもの。以下、「第2ゲートフィンガ」という。」)は、本願発明の「複数の第2フィンガ」に相当し、第2ゲートフィンガとゲートレール28とを合わせたものは、本願発明の「第2ゲート電極」に相当する。また、引用文献1の段落[0016]-[0018]、FIG.2等に記載されるドレインフィンガ10のうち、FIG.2において下側に形成されたもの(共通導電レール16及び導電パッド18に接続されたもの。以下、「第2ドレインフィンガ」という。)は、本願発明の「第2のドレイン電極」に相当する。また、引用文献1の段落[0016]-[0018]、FIG.2等に記載されるソースフィンガ12のうち、FIG.2において下側に形成されたもの(ソースレール24及びソースパッド26に接続されたもの。以下、「第2ソースフィンガ」という。)は、本願発明の「第2のソース電極」に相当する。引用文献1のFIG.3等の記載から、第2ゲートフィンガ、ゲートレール28、第2ドレインフィンガ、第2ソースフィンガはいずれも、GaN系半導体積層構造の上方に形成されるものと認められる。また、引用文献1のFIG.2等の記載から、第2ドレインフィンガ及び第2ソースフィンガは、いずれも第2ゲートフィンガに沿って設けられるものと認められる。上記より、引用文献1には、「前記第2トランジスタは、前記GaN系半導体積層構造の上方に、複数の第2フィンガを有する第2ゲート電極と、前記第2フィンガに沿って設けられた複数の第2ドレイン電極と、前記第2フィンガに沿って設けられた複数の第2ソース電極とを備え」という点について記載されているものと認められる。
引用文献1の段落[0016]-[0018]、FIG.2等には、ドレインパッド22がドレインレール20に接続される旨の記載がある。また、引用文献1の段落[0018]等の記載から、ドレインパッド22が露出していることは明らかである。上記ドレインパッド22は、本願発明の「ドレインパッド」に相当する(ただし、後述の点において相違する)。上記より、引用文献1には「前記複数の第1ドレイン電極に接続された、露出されたドレインパッド」について記載されているものと認められる。
引用文献1の段落[0016]-[0018]、FIG.2等には、ソースパッド26がソースレール24に接続される旨の記載がある。また、引用文献1の段落[0018]等の記載から、ソースパッド26が露出していることは明らかである。当該ソースパッド26は、本願発明の「ソースパッド」に相当する(ただし、後述の点において相違する)。上記より、引用文献1には「前記複数の第2ソース電極に接続された、露出されたソースパッド」について記載されているものと認められる。
引用文献1の段落[0016]-[0018]、FIG.2等には、導通パッド18が、共通導通レール16を介して、第1ソースフィンガ及び第2ドレインフィンガと接続される旨の記載がある。また、引用文献1の段落[0017]等の記載から、導通パッド18が露出していることは明らかである。上記導通パッド18は、本願発明の「共通パッド」に相当する。上記より、引用文献1には、「前記複数の第1ソース電極及び前記複数の第2ドレイン電極に接続された、露出された共通パッド」について記載されているものと認められる。
本願発明と引用文献1に記載された発明とを比較すると、下記の点において相違する。

(相違点1)本願発明においては、前記複数の第1ドレイン電極のそれぞれの上方に設けられ、前記複数の第1ドレイン電極のそれぞれに接続された複数の第1ドレイン配線層と、前記複数の第1ドレイン配線層の上方に設けられ、前記複数の第1ドレイン配線層に接続された第1ドレイン再配線層と、前記複数の第2ソース電極のそれぞれの上方に設けられ、前記複数の第2ソース電極のそれぞれに接続された複数の第2ソース配線層と、前記複数の第2ソース配線層の上方に設けられ、前記複数の第2ソース配線層に接続された第2ソース再配線層とを備えており、前記ドレインパッドは前記第1ドレイン再配線層の一部として前記複数の第1ドレイン電極の上方又は下方に設けられており、前記ソースパッドは前記第2ソース再配線層の一部として前記複数の第2ソース電極の上方又は下方に設けられているのに対し、引用文献1に記載された発明は、複数の第1ドレイン配線層、第1ドレイン再配線層、複数の第2ソース配線層及び第2ソース再配線層を備えておらず、ドレインパッド22は前記第1ドレイン再配線層の一部として第1ドレインフィンガの上方又は下方に設けられたものではなく、ソースパッド26は前記第2ソース再配線層の一部として第2ソースフィンガの上方又は下方に設けられたものではない点。
(相違点2)本願発明においては、前記第1フィンガと前記第1ドレイン電極との間の距離は、前記第1フィンガと前記第1ソース電極との間の距離よりも大きく、かつ、前記第2フィンガと前記第2ドレイン電極との間の距離は、前記第2フィンガと前記第2ソース電極との間の距離よりも大きいのに対し、引用文献1に記載された発明においては、第1ゲートフィンガと第1ドレインフィンガとの間の距離と、第1ゲートフィンガと第1ソースフィンガとの間の距離のうち、いずれが大きいのかが不明であり、また、第2ゲートフィンガと第2ドレインフィンガとの間の距離と、第2ゲートフィンガと第2ソースフィンガとの間の距離のうち、いずれが大きいのかが不明である点。

上記相違点1について検討する。引用文献2の段落[0015]-[0022]、[図2]-[図4]、[図6]等には、ハイサイド・トランジスタHQの上方に第1ドレイン配線、第2ドレイン配線及び第3ドレイン配線からなる多層配線層を形成し、当該多層配線層をハイサイド・トランジスタHQのドレイン領域と接続すること、及び、ローサイド・トランジスタLQの上方に第1ソース配線、第2ソース配線及び第3ソース配線からなる多層配線層を形成し、当該多層配線層をローサイト・トランジスタLQのソース領域と接続することについて記載されている。また、引用文献2の段落[0024]-[0029]、[図2]、[図6]等には、ハイサイド・トランジスタHQの上方に設けられた多層配線層の上方にプレート状の突起電極26bを設けて上記多層配線層と接続すること、及び、ローサイド・トランジスタLQの上方に設けられた多層配線層の上方にプレート状の突起電極26dを設けて上記多層配線層と接続することについて記載されている。引用文献1、2に記載された発明は、半導体材料において相違が見られるものの、ハイサイド・トランジスタ及びローサイド・トランジスタを同一の基板上に実装する点、ハイサイド・トランジスタのドレイン端子に接続するドレインパッドを備える点、ローサイド・トランジスタのソース端子に接続するソースパッドを備える点において、共通している。また、引用文献2に記載される発明が解決しようとする課題は配線抵抗を低減すること(引用文献2の段落[0008])であるところ、当該課題は半導体技術分野において周知のものであり、また、引用文献2に記載された多層配線層及び突起電極からなる構造が半導体材料の異同に関わらず採用可能なものであることは、当業者であれば容易に理解しうる事項である。してみれば、引用文献1に記載された発明において、配線抵抗を低減するために、引用文献2に記載された発明を採用し、第1ドレインフィンガの上方に当該第1ドレインフィンガと接続された多層配線層(本願発明の「複数の第1ドレイン配線層」に相当)を形成し、当該多層配線層の上方に当該多層配線層と接続されたプレート状の突起電極(本願発明の「第1ドレイン再配線層」に相当)を設けてドレインパッドとし、第2ソースフィンガの上方に当該第2ソースフィンガと接続された多層配線層(本願発明の「複数の第2ソース配線層」に相当)を形成し、当該多層配線層の上方に当該多層配線層と接続されたプレート状の突起電極(本願発明の「第2ソース再配線層」に相当)を設けてソースパッドとすることは、当業者であれば容易になし得たことである。
上記相違点2について検討する。GaN系半導体積層構造を有するトランジスタにおいて、ゲート電極とドレイン電極との間の距離を、ゲート電極とソース電極との間の距離よりも大きくすることは、例えば引用文献3(段落[0027]-[0028]、図5等)、引用文献4(段落[0008]、図1等)、引用文献5(FIG.10等)に記載されているように、本願出願時において周知であったから、当業者であれば適宜採用することができたものである。
……(中略)……
引 用 文 献 等 一 覧

1.米国特許出願公開第2009/0078965号明細書
2.特開2009-260215号公報
3.特開2007-035905号公報
4.特開2007-059589号公報
5.国際公開第2009/036266号
6.特開2008-177527号公報
7.特開2010-103158号公報
8.特開平5-29483号公報
9.特開2005-123535号公報
10.特開2002-110698号公報
11.特開2005-142376号公報」

3 引用文献の記載事項
(1)引用文献1の記載事項と引用発明1
ア 引用文献1の記載事項
当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許出願公開第2009/0078965号明細書(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている(当審注.下線は、参考のために当審において付したものであり、訳は、当審で作成したものである。以下において同じ。)。
(ア)「[0002] The present invention relates to semiconductor devices and more particularly to III-nitride based heterojunction power devices.
[0003] III-nitride as referenced to herein includes semiconductor alloys from the InAlGaN system, including GaN, AlGaN, InGaN, AlN, InAlGaN and the like.
[0004] FIG. 1 schematically illustrates a multi-phase half-bridge arrangement according to the present invention.
[0005] FIG. 2 illustrates a top plan view of a III-nitride device according to the present invention.
[0006] FIG. 3 illustrates a cross-sectional view along line 3-3 in FIG. 2 of a switch in any one of the half-bridges in a device according to the present invention viewed in the direction of the arrows.」
(訳:[0002] 本発明は半導体装置に関するものであり、より具体的には、III族窒化物ヘテロ接合パワーデバイスに関するものである。
[0003] 本明細書中において、「III族窒化物」には、GaN, AlGaN, InGaN, AlN, InAlGaNなどのInAlGaN系半導体合金が含まれる。
[0004] 図1は、本発明に係る多相ハーフブリッジ構成を模式的に示したものである。
[0005] 図2は、本発明に係るIII族窒化物デバイスの平面図である。
[0006] 図3は、図2中の3-3線断面図(矢印の方向から描いたもの)であり、本発明に係るデバイスに含まれるハーフブリッジのスイッチのうちの一つを示したものである。)
(イ)「[0013] FIG. 1 shows a circuit diagram of a plurality of half-bridge circuits A, B, C, D connected in parallel. Each half-bridge circuit includes a high side switch AH, BH, CH, DH, series connected with a low side switch AL, BL, CL, DL. Specifically, the source electrode of each high side switch is connected to the drain electrode of a corresponding low side switch. The point of connection of the two switches is commonly referred to as the switched node AO, BO, CO, DO of the half-bridge.
[0014] According to one aspect of the present invention, each switch in each half-bridge is a III-nitride heterojunction power switch, for example, a high electron mobility transistor.
・・・
[0016] Referring to FIGS. 2, 3 and 4, a half-bridge according to the present invention includes two III-nitride switches formed in a common die. Each switch in each half-bridge includes a plurality of drain fingers 10, a plurality of source fingers 12, and a plurality of gate fingers 14, each disposed between a respective drain finger 10 and a respective source finger 12.
[0017] Note that, according to an aspect of the present invention, source fingers 12 of one device are connected to drain fingers 10 of the other device through a common conductive rail 16. Common conductive rail 16 may be then connected to a conductive pad 18 which will serve as the connection to the switched node of the half-bridge; i.e. the output of the half-bridge
[0018] Note that drain fingers 10 of one switch are connected to a drain rail 20, which is then connected to a drain pad 22, serving as a connection to, for example, the high rail V+ of the half-bridge. Further, source fingers 12 of the other switch are connected to the source rail 24, which is then connected to a conductive source pad 26, serving as a connection to the ground voltage of the half-bridge. In addition, each gate finger 14 in each device is connected to a respective gate rail 28, 30. Each gate rail 28, 30 is connected to a respective gate pad 32, 34, which is for receiving a respective gate signal for the operation of the switch.
[0019] Note that FIG. 2 is a basic half-bridge block which can be used both in the drive stage and the power stage of a device according to the present invention as set forth below.
[0020] Referring now to FIG. 3, each switch in the half-bridge includes an active heterojunction 38 formed over a support body 40. Active heterojunction 38 includes a first III-nitride body 41 (e.g., GaN), and a second III-nitride body 42 (e.g., AlGaN) having a band gap different from the band gap of first III-nitride body 41 formed on first III-nitride body 41, having a thickness and composition to generate a two dimensional electron gas (2-DEG) at its junction with body 41.
[0021] Support body 40 may include a silicon substrate 44 (or any other suitable substrate, such as SiC or Sapphire), and, if necessary, a transition layer 46 (e.g., AlN).」
(訳:[0013] 図1は、複数のハーフブリッジ回路A,B,C,Dが並列接続された回路を示す回路図である。各ハーフブリッジ回路は、ローサイドスイッチAL,BL,CL,DLに直列接続されたハイサイドスイッチAH,BH,CH,DHを含む。具体的には、各ハイサイドスイッチのソース電極は、対応するローサイドスイッチのドレイン電極に接続されている。2つのスイッチの接続点を、ハーフブリッジの「スイッチノード」(AO,BO,CO,DO)と称する。
[0014] 本発明の一態様では、各ハーフブリッジの各スイッチはIII族窒化物ヘテロ接合パワースイッチであり、例えば高電子移動度トランジスタである。
・・・
[0016] 図2、図3及び図4に示されるように、本発明に係るハーフブリッジは、共通のダイ上に形成された2つのIII族窒化物スイッチを備える。各ハーフブリッジの各スイッチは、複数のドレインフィンガ10、複数のソースフィンガ12、及び各ドレインフィンガ10と各ソースフィンガ12との間にそれぞれ設けられた複数のゲートフィンガ14を備える。
[0017] 本発明の一態様においては、一方のデバイスのソースフィンガ12と他方のデバイスのドレインフィンガ10とが、共通導電レール16を介して接続される点に留意されたい。共通導電レール16は、ハーフブリッジのスイッチノードとの接続点(つまり、ハーフブリッジの出力)となる導電パッド18に接続することができる。
[0018] 一方のスイッチのドレインフィンガ10は、ドレインレール20に接続され、ドレインレール20は、例えばハーフブリッジのハイレールV+との接続点となるドレインパッド22に接続される点に留意されたい。さらに、他方のスイッチのソースフィンガ12は、ソースレール24に接続され、ソースレール24は、ハーフブリッジの接地電位への接続点となるソースパッド26に接続される。加えて、各デバイスの各ゲートフィンガ14は、それぞれゲートレール28及び30に接続される。ゲートレール28及び30はそれぞれゲートパッド32及び34に接続され、ゲートパッド32及び34はスイッチを作動させるためのゲート信号を受信する。
[0019] 図2は、後述するように、本発明に係るデバイスの駆動段及び電力段のいずれにも用いることができる基本ハーフブリッジブロックである点に留意されたい。
[0020] 次に図3を参照すると、ハーフブリッジの各スイッチは、支持体40の上に形成された活性ヘテロ接合38を備える。活性ヘテロ接合38は、第1のIII族窒化物体41(GaN等)と、第1のIII族窒化物体41の上に形成され第1のIII族窒化物体41とは異なるバンドギャップを有する第2のIII族窒化物体42(AlGaN等)とからなり、第2のIII族窒化物体42は、第1のIII族窒化物体41との界面において二次元電子ガス(2-DEG)を生じさせるような厚さと組成を有している。
[0021] 支持体40はシリコン基板44(あるいはSiC、サファイア等の他の適切な基板)と、必要に応じて遷移層46(AlN等)を含んでも良い。)
イ 引用発明1
上記アの引用文献1の記載と当該技術分野における技術常識より、引用文献1には、次の発明(以下「引用発明1」という。)が記載されていると認められる。
「共通のダイ上に形成されたハイサイドスイッチ及びローサイドスイッチを備えるハーフブリッジであって、
上記ハイサイドスイッチ及びローサイドスイッチはそれぞれ、シリコン基板44の上に形成された活性ヘテロ接合38を備え、当該活性ヘテロ接合38はGaN層とその上に形成されたAlGaN層とからなり、
上記ハイサイドスイッチ及びローサイドスイッチはそれぞれ、複数のドレインフィンガ10、複数のソースフィンガ12、及び上記ドレインフィンガ10と上記ソースフィンガ12との間にそれぞれ設けられた複数のゲートフィンガ14を備え、
上記ハイサイドスイッチが備える上記複数のソースフィンガ12、及び上記ローサイドスイッチが備える上記複数のドレインフィンガ10は、共通導電レール16を介して、上記ハーフブリッジの出力となる導電パッド18に接続され、
上記ハイサイドスイッチが備える上記複数のドレインフィンガ10は、ドレインレール20を介して、ハイレールV+との接続点となるドレインパッド22に接続され、
上記ローサイドスイッチが備える上記複数のソースフィンガ12は、ソースレール24を介して、ハーフブリッジの接地電位への接続点となるソースパッド26に接続される、
ハーフブリッジ。」

(2)引用文献2の記載事項と引用発明2
ア 引用文献2の記載事項
当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2009-260215号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
(ア)「【0008】
本発明の目的は、配線抵抗が低い半導体装置を提供することである。」
(イ)「【0011】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を例示する回路図であり、
図2は、本実施形態に係る半導体装置の半導体チップの最上層を例示する平面図であり、
図3は、図2に示す半導体チップの出力回路領域の第3配線層を例示する平面図であり、
図4は、図3に示す半導体チップの出力回路領域の第2配線層を例示する平面図である。
なお、図3は図2よりも下層で且つ限定された領域を示し、図4は図3よりも下層で且つ限定された領域を示す。
図5は、図2に示すA-A’線による断面図であり、
図6は、図2に示すB-B’線による断面図である。
【0012】
本実施形態に係る半導体装置はDC-DCコンバータであり、例えば、高速スイッチング向け非絶縁型DC-DCコンバータである。図1に示すように、本実施形態に係るDC-DCコンバータ1においては、入力電位V_(in)と、基準電位としての接地電位GNDとの間に、出力回路11が接続されている。出力回路11においては、例えばN型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属酸化物半導体電界効果トランジスタ)からなるハイサイド・トランジスタHQと、例えばN型のMOSFETからなるローサイド・トランジスタLQとが直列に接続されている。すなわち、ハイサイド・トランジスタHQのドレインに入力電位V_(in)が印加され、ハイサイド・トランジスタHQのソースはローサイド・トランジスタLQのドレインに接続されており、ローサイド・トランジスタLQのソースに接地電位GNDが印加される。なお、ハイサイド・トランジスタは、P型のMOSFETでも構わない。
【0013】
また、DC-DCコンバータ1においては、出力回路11を制御するコントロール回路12が設けられている。コントロール回路12は、ハイサイド・トランジスタHQのゲート電位及びローサイド・トランジスタLQのゲート電位を制御することにより、トランジスタHQ及びLQの導通/非導通をそれぞれ切替える回路である。コントロール回路12は、例えば、P型のMOSFET及びN型のMOSFETからなるCMOS(Complementary Metal Oxide Semiconductor:相補型金属酸化膜半導体)回路から構成されている。そして、出力回路11及びコントロール回路12は、単一の半導体チップ20に形成されている。」
(ウ)「【0015】
以下、半導体チップ20について説明する。
図2?図6に示すように、半導体チップ20においては、半導体基板として、例えばシリコン基板21が設けられている。シリコン基板21上には、多層配線層22が設けられている。シリコン基板21及び多層配線層22には、上述の出力回路11及びコントロール回路12が形成されている。出力回路11は、半導体チップ20の出力回路領域R_(O)に形成されており、コントロール回路12は半導体チップ20のコントロール回路領域R_(C)に形成されている。出力回路領域R_(O)は、更に、ハイサイド・トランジスタHQが形成されているハイサイド領域R_(H)と、ローサイド・トランジスタLQが形成されているローサイド領域R_(L)とに分かれている。
【0016】
図5及び図6に示すように、多層配線層22においては、複数層、例えば3層の配線層が積層されている。すなわち、シリコン基板21側から順に、第1配線層L_(1)、第2配線層L_(2)、第3配線層L_(3)がこの順に形成されている。後述するように、各配線層は、配線及びビア並びにそれらを埋め込む絶縁膜により構成されている。また、第1配線層L_(1)の下層には、下地絶縁層L_(0)が設けられている。下地絶縁層L_(0)には絶縁膜D_(0)が設けられており、絶縁膜D_(0)内にはコンタクトCが埋設されている。なお、図5及び図6においては、各トランジスタを構成するシリコン基板21の各拡散層は、図示を省略している。
【0017】
図4及び図6に示すように、ハイサイド領域R_(H)の第1配線層L_(1)においては、第1ソース配線W_(1S)及び第1ドレイン配線W_(1D)が相互に平行且つ交互に設けられている。第1ソース配線W_(1S)及び第1ドレイン配線W_(1D)は、それぞれ絶縁膜D_(0)内に埋設されたコンタクトCを介して、ハイサイド・トランジスタHQのソース領域及びドレイン領域に接続されている。すなわち、シリコン基板21における各第1ソース配線W_(1S)の直下域にソース領域が形成されており、各第1ドレイン配線W_(1D)の直下域にドレイン領域が形成されており、ソース領域とドレイン領域との間の領域に、チャネル領域が形成されている。従って、第1ソース配線W_(1S)及び第1ドレイン配線W_(1D)の配列周期は、トランジスタHQの配列周期と等しく、例えば数ミクロンである。
【0018】
同様に、ローサイド領域R_(L)においても、第1ソース配線W_(1S)及び第1ドレイン配線W_(1D)が相互に平行且つ交互に配設されており、トランジスタLQのソース領域及びドレイン領域にそれぞれ接続されている。そして、第1配線層L_(1)においては、第1ソース配線W_(1S)及び第1ドレイン配線W_(1D)を覆うように、絶縁膜D_(1)が設けられている。
【0019】
第2配線層L_(2)においては、第2ソース配線W_(2S)及び第2ドレイン配線W_(2D)が相互に平行且つ交互に設けられている。第2ソース配線W_(2S)及び第2ドレイン配線W_(2D)が延びる方向は、第1配線層L_(1)の第1ソース配線W_(1S)及び第1ドレイン配線W_(1D)が延びる方向に対して直交している。また、第2ソース配線W_(2S)及び第2ドレイン配線W_(2D)の配列周期は、第1ソース配線W_(1S)及び第1ドレイン配線W_(1D)の配列周期よりも大きく、例えば数十ミクロンである。更に、第2ソース配線W_(2S)及び第2ドレイン配線W_(2D)の幅は、第1ソース配線W_(1S)及び第1ドレイン配線W_(1D)の幅よりも大きい。そして、第2ソース配線W_(2S)は、ビアV_(1S)を介して第1ソース配線W_(1S)に接続されており、第2ドレイン配線W_(2D)は、ビアV_(1D)を介して第1ドレイン配線W_(1D)に接続されている。第2配線層L_(2)においては、第2ソース配線W_(2S)及び第2ドレイン配線W_(2D)を覆うように、絶縁膜D_(2)が設けられている。
【0020】
図3に示すように、第3配線層L_(3)においては、第3ソース配線W_(3S)及び第3ドレイン配線W_(3D)が相互に平行且つ交互に設けられている。第3ソース配線W_(3S)及び第3ドレイン配線W_(3D)は、例えば、アルミニウム(Al)によって形成されている。第3ソース配線W_(3S)及び第3ドレイン配線W_(3D)が延びる方向は、第2配線層L_(2)の第2ソース配線W_(2S)及び第2ドレイン配線W_(2D)が延びる方向に対して直交しており、従って、第1配線層L_(1)の第1ソース配線W_(1S)及び第1ドレイン配線W_(1D)が延びる方向と一致している。また、第3ソース配線W_(3S)及び第3ドレイン配線W_(3D)の配列周期は、第2ソース配線W_(2S)及び第2ドレイン配線W_(2D)の配列周期よりも大きく、例えば数百ミクロンである。更に、第3ソース配線W_(3S)及び第3ドレイン配線W_(3D)の幅は、第2ソース配線W_(2S)及び第2ドレイン配線W_(2D)の幅よりも大きい。
【0021】
そして、第3ソース配線W_(3S)は、ビアV_(2S)を介して第2ソース配線W_(2S)に接続されており、第3ドレイン配線W_(3D)は、ビアV_(2D)を介して第2ドレイン配線W_(2D)に接続されている。図6に示すように、第3配線層L_(3)においては、第3ソース配線W_(3S)及び第3ドレイン配線W_(3D)を覆うように、絶縁膜D_(3)が設けられている。
【0022】
このように、多層配線層22は、出力回路11におけるそれぞれ複数個の各端子、すなわち、トランジスタHQのソース端子及びドレイン端子、並びにトランジスタLQのソース端子及びドレイン端子を、多層配線層22の最上層配線である第3ソース配線W_(3S)及び第3ドレイン配線W_(3D)に束ねている。」
(エ)「【0024】
そして、図2、図5、図6に示すように、多層配線層22上には、引出配線23が設けられている。引出配線23は例えば銅(Cu)からなり、下層部分にバリアメタル層23bが形成されている。引出配線23は、第3配線層L_(3)に形成されたビアV_(3)を介して、第3配線層L_(3)の所定の配線に接続されている。引出配線23の厚さは、例えば、5.5ミクロンである。
【0025】
上方から見て、引出配線23の形状は、その引出配線23が形成されている領域によって異なっている。すなわち、コントロール回路領域R_(C)において第3制御配線W_(3C)に接続された引出配線23の形状はライン状である。これに対して、出力回路領域R_(O)において第3ソース配線W_(3S)又は第3ドレイン配線W_(3D)に接続された引出配線23の形状はシート状である。
【0026】
コントロール回路領域R_(C)においては、各第3制御配線W_(3C)は、ビアV_(3)を介して、各1本のライン状の引出配線23に接続されている。一方、出力回路領域R_(O)においては、ハイサイド・トランジスタHQのドレインに接続された各第3ドレイン配線W_(3D)は、ビアV_(3)を介して、単一のシート状の引出配線23に共通接続されている。また、ハイサイド・トランジスタHQのソースに接続された各第3ソース配線W_(3S)及びローサイド・トランジスタLQのドレインに接続された各第3ドレイン配線W_(3D)は、他のビアV_(3)を介して、他の単一のシート状の引出配線23に共通接続されている。更に、ローサイド・トランジスタLQのソースに接続された各第3ソース配線W_(3S)は、更に他のビアV_(3)を介して、更に他の単一のシート状の引出配線23に共通接続されている。
【0027】
また、半導体チップ21(当審注.「半導体チップ20」の誤記と認める。)には、多層配線層22及び引出配線23を覆うように、封止樹脂層24が設けられている。封止樹脂層24は、湿気等からシリコン基板21、多層配線層22及び引出配線23を保護するものである。封止樹脂層24の厚さは、例えば、70?80ミクロン程度である。
【0028】
更に、引出配線23上には、柱状電極25が設けられている。柱状電極25は、例えば銅からなり、封止樹脂層24内に埋設され、その直下の引出配線23に接続されており、封止樹脂層24を貫通している。また、柱状電極25上には、突起電極26が設けられている。突起電極26は、例えば半田からなり、封止樹脂層24の上面から突出している。柱状電極25及び突起電極26により、接続部材が構成されている。すなわち、接続部材の上端部は、例えば半田により形成された突起電極26である。
【0029】
そして、コントロール回路領域R_(C)においては、柱状電極25は引出配線23の直上域の一部にのみ設けられており、その形状は、例えば、中心軸が上下方向に向いた円柱状である。また、突起電極26の形状は例えば半球状である。一方、出力回路領域R_(O)においては、柱状電極25は引出配線23の直上域の全体又は略全体に設けられており、その形状は、プレート状である。また、突起電極26の形状もプレート状である。
【0030】
従って、コントロール回路領域R_(C)に設けられた柱状電極25、すなわち、コントロール回路12の端子に接続された円柱状の柱状電極25の水平断面積と、出力回路領域R_(O)に設けられた柱状電極25、すなわち、出力回路11の端子に接続されたプレート状の柱状電極25の水平断面積とは大きく異なり、出力回路11の端子に接続されたプレート状の柱状電極25の水平断面積は、コントロール回路12の端子に接続された円柱状の柱状電極25の水平断面積よりも大きい。なお、水平断面積とは、シリコン基板21の上面に平行な断面における面積をいう。
【0031】
図2においては、コントロール回路領域R_(C)に設けられ、コントロール回路12の各端子に接続された半球状の突起電極26を、突起電極26aと表記している。また、出力回路領域R_(O)に設けられ、ハイサイド・トランジスタHQのドレイン端子に接続されたプレート状の突起電極26を突起電極26bと表記し、ハイサイド・トランジスタHQのソース端子及びローサイド・トランジスタLQのドレイン端子に接続されたプレート状の突起電極26を突起電極26cと表記し、ローサイド・トランジスタLQのソース端子に接続されたプレート状の突起電極26を突起電極26dと表記している。」
イ 引用発明2
(ア)上記ア(ウ)の引用文献2の記載(段落【0016】ないし【0022】)及び引用文献2の【図2】ないし【図4】より、引用文献2には、「ハイサイド領域R_(H)に設けられた第1ソース配線W_(1S)、第2ソース配線W_(2S)及び第3ソース配線W_(3S)」(以下、これらをまとめて「ハイサイド・ソース多層配線」という。)が「ハイサイド・トランジスタHQ」のソース領域に接続され、「ハイサイド領域R_(H)に設けられた第1ドレイン配線W_(1D)、第2ドレイン配線W_(2D)及び第3ドレイン配線W_(3D)」(以下、これらをまとめて「ハイサイド・ドレイン多層配線」という。)が「ハイサイド・トランジスタHQ」のドレイン領域に接続され、「ローサイド領域R_(L)に設けられた第1ソース配線W_(1S)、第2ソース配線W_(2S)及び第3ソース配線W_(3S)」(以下、これらをまとめて「ローサイド・ソース多層配線」という。)が「ローサイド・トランジスタLQ」のソース領域に接続され、「ローサイド領域R_(L)に設けられた第1ドレイン配線W_(1D)、第2ドレイン配線W_(2D)及び第3ドレイン配線W_(3D)」(以下、これらをまとめて「ローサイド・ドレイン多層配線」という。)が「ローサイド・トランジスタLQ」のドレイン領域に接続されることが記載されているものと認められる。
(イ)上記ア(ウ)の引用文献2の記載(段落【0016】ないし【0022】)並びに引用文献2の【図2】ないし【図4】及び【図6】より、引用文献2には、「ハイサイド・ソース多層配線」が「ハイサイド・トランジスタHQ」のソース領域の上方に設けられ、「ハイサイド・ドレイン多層配線」が「ハイサイド・トランジスタHQ」のドレイン領域の上方に設けられ、「ローサイド・ソース多層配線」が「ローサイド・トランジスタLQ」のソース領域の上方に設けられ、「ローサイド・ドレイン多層配線」が「ローサイド・トランジスタLQ」のドレイン領域の上方に設けられることが記載されていると認められる。
(ウ)上記ア(エ)の引用文献2の記載(段落【0024】ないし【0031】)並びに引用文献2の【図2】及び【図4】より、引用文献2には、「プレート状の突起電極26b」が「ハイサイド・ドレイン多層配線」に接続され、「プレート状の突起電極26c」が「ハイサイド・ソース多層配線」及び「ローサイド・ドレイン多層配線」に接続され、「プレート状の突起電極26d」が「ローサイド・ソース多層配線」に接続されることが記載されているものと認められる。
(エ)上記アの引用文献2の記載、上記(ア)ないし(ウ)及び当該技術分野における技術常識より、引用文献2には、次の発明(以下「引用発明2」という。)が記載されていると認められる。
「シリコン基板21と、
上記シリコン基板上に形成されたハイサイド・トランジスタHQ及びローサイド・トランジスタLQと、
上記シリコン基板21上に設けられた多層配線層22であって、
上記ハイサイド・トランジスタHQのソース領域の上方に設けられ、上記ハイサイド・トランジスタHQのソース領域に接続されたハイサイド・ソース多層配線と、
上記ハイサイド・トランジスタHQのドレイン領域の上方に設けられ、上記ハイサイド・トランジスタHQのドレイン領域に接続されたハイサイド・ドレイン多層配線と、
上記ローサイド・トランジスタLQのソース領域の上方に設けられ、上記ローサイド・トランジスタLQのソース領域に接続されたローサイド・ソース多層配線と、
上記ローサイド・トランジスタLQのドレイン領域の上方に設けられ、上記ローサイド・トランジスタLQのドレイン領域に接続されたローサイド・ドレイン多層配線と、
を含む多層配線層22と、
上記多層配線層22を覆う封止樹脂層24と、
上記封止樹脂層24の上面から突出して設けられ、上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極26bと、
上記封止樹脂層24の上面から突出して設けられ、上記ハイサイド・ソース多層配線及び上記ローサイド・ドレイン多層配線に接続されたプレート状の突起電極26cと、
上記封止樹脂層24の上面から突出して設けられ、上記ローサイド・ソース多層配線に接続されたプレート状の突起電極26dと、
からなる半導体チップ20。」

(3)引用文献3ないし5の記載事項と周知技術
ア 引用文献3の記載事項
当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2007-035905号公報(以下「引用文献3」という。)には、図面とともに、次の事項が記載されている。
「【0027】
以下、パワー素子として用いた場合の本発明の実施の形態について説明する。
図5は、本発明の第2の実施の形態にかかるGaN-HFETの構造を表す、模式図である。図1に表すHFETと同一の構成には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETが図1に表すHFETと異なる部分は、ゲート・ソース間のオフセット領域Lgsに対して、ゲート・ドレイン間のオフセット領域Lgdを大きくとっていることである。ドレイン電圧が印加されると、ゲート・ドレイン間で電圧を保持するため、素子耐圧はゲート・ドレイン間距離すなわちゲート・ドレイン間のオフセット領域Lgdに依存する。このため、高耐圧を実現するために、ゲート・ドレイン間のオフセット領域Lgdは大きくすることが望ましい。一方、耐圧に影響しないゲート・ソース間距離すなわちゲート・ドレイン間のオフセット領域Lgsは、オン抵抗(R_(ON))を下げるために小さくすることが望ましい。
例えば、数100ボルト程度の耐圧を実現する素子においては、ゲート・ドレイン間の距離Lgdが5?10マイクロメータであるのに対して、ゲート・ソース間の距離Lgsは1マイクロメータ程度である。
【0028】
このように、ゲート・ドレイン間の距離Lgdとゲート・ソース間の距離Lgsとの関係を
Lgs<Lgd
とすることによって、高耐圧のパワー素子として適用可能となる。」
イ 引用文献4の記載事項
当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2007-059589号公報(以下「引用文献4」という。)には、図面とともに、次の事項が記載されている。
「【0008】
以下、図面を参照しつつ本発明の実施の形態について説明する。
図1は、本発明の実施形態に係る窒化物半導体のHFET構造の実施例を例示する断面図である。
同図に表すように、アンドープGaNなどからなるチャネル層10の主面上にアンドープAlGaNなどからなるバリア層20が積層され、さらに、その主面上にショットキー接合を形成するゲート電極40が設けられている。バリア層20は、チャネル層10よりもバンドギャップの大きな窒化物半導体により形成されている。ゲート電極40の両側には、ソース電極30と、ドレイン電極50と、が設けられている。ソース電極30とドレイン電極50間は、ドレイン電極50側が正極になるように電気的に接続され、ゲート電極40とソース電極30間は、ソース電極側が正極になるように電気的に接続される。ここで、ゲート電極40とドレイン電極50の間の距離Dgdが、ソース電極30とゲート電極40の間の距離Dsgより長くなるよう非対称に形成すると、耐圧の高いスイッチング素子が得られる。」
ウ 引用文献5の記載事項
(ア)当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である国際公開第2009/036266号(以下「引用文献5」という。)には、図面とともに、次の事項が記載されている。
a「The switch in Figure 4 can be implemented using two discrete III-N HEMTs, wherein the sources of the two HEMTs are externally connected. Alternatively, the HEMTs which make up the switch may be integrated on a single chip, as illustrated in Figure 5. Referring to Figure 5a, a cross-sectional schematic view of the switch in Figure 4 illustrates an E-Mode N-polar embodiment of how the switch is implemented using III-N HEMT technology. In this embodiment, N-polar enhancement mode HEMT structures are used to achieve high source to drain barriers when the HEMTs are in the OFF state, although in general any structure that results in an enhancement mode or depletion mode III-N HEMT could be used. The E-mode HEMTs are formed on a substrate 25, with a GaN buffer 24 on the substrate 25. Two layers on the GaN buffer 24 form a two-dimensional electron gas (2DEG) through which current can be conducted, a layer of Al_(x)Ga_(1-x)N 23 and a layer of GaN 22. The 2DEG is formed in GaN layer 22 near the interface between GaN 22 and Al_(x)Ga_(1-x)N 23. Source 27 and drain 28 ohmic contacts are made to the 2DEG. The HEMTs are formed as mirror images of one another so that the sources are adjacent to one another or are formed as a single component. The channel layer of GaN 22 includes a recess in which a p type cap 21 of Al_(z)Ga_(1-z)N is located. A gate electrode 26 is formed on the p type cap 21.」(7ページ4行ないし20行)
(訳:図4のスイッチは、2つのディスクリートIII族窒化物HEMTを用いて実装することができ、2つのHEMTのソースは外部で接続される。あるいは、図5に示すように、スイッチを構成する2つのHEMTを単一のチップに集積してもよい。図5aは図4のスイッチの概略断面図であり、いかにしてIII族窒化物HEMT技術を用いてスイッチを実装するのかについて、EモードN極性の実施例を示している。この実施例では、HEMTがオフの状態におけるソース-ドレイン間の障壁を高めるべく、N極性EモードHEMT構造が用いられているが、EモードまたはDモードのIII族窒化物HEMTとなる任意の構造を利用することが可能である。EモードHEMTは基板25上に形成され、基板25の上にはGaNバッファ層24が形成される。GaNバッファ層24上の2つの層(Al_(x)Ga_(1-x)N層23とGaN層22)は、二次元電子ガス(2DEG)を生じさせ、この2DEGを通って電流を導通させることが可能となる。2DEGはGaN 22内の、Al_(x)Ga_(1-x)N 23との界面付近に形成される。2DEGに対して、ソース27及びドレイン28のオーミック電極が形成されている。2つのHEMTは線対称となるように形成されているため、2つのHEMTのソース同士が隣接するか、あるいは単一の構成として形成されることとなる。GaNチャネル層22はリセス構造を有しており、リセス部にAl_(z)Ga_(1-z)NからなるP型のキャップ21が配されている。P型のキャップ21の上にゲート電極26が形成されている。)
b「Referring to Figure 10, plan views of the devices described herein are shown. Referring to Figures 10a and 10b, plan views of the embodiments shown in Figures 5 and 7, respectively show two gate fingers each connected to a gate pad, where each gate finger is between a source and a drain.」(12ページ6行ないし9行)
(訳:図10は、ここで説明する装置の平面図である。図10a及び図10bは、図5及び図7に示した実施例の平面図であり、それぞれ、ソースとドレインの間にある2つのゲートフィンガがゲートパッドに接続された状態を示す。)
(イ)上記(ア)の引用文献5の記載、並びに引用文献5の図5、図10a及び図10bより、引用文献5には、GaN層とAl_(X)Ga_(1-x)N層の積層構造を有するHEMTにおいて、ゲート電極とドレイン電極との間の距離を、ゲート電極とソース電極との間の距離よりも大きくすることについて記載されているものと認められる。
エ 周知技術
上記アないしウより、GaN系半導体積層構造を有するトランジスタにおいて、耐圧を高めるために、ゲート電極とドレイン電極との間の距離をゲート電極とソース電極との間の距離よりも大きくすることは、引用文献3ないし5にみられるように、本願の出願の前に当該技術分野において周知の技術と認められる。

4 本願発明と引用発明1との対比
(1)本願発明と引用発明1とを対比する。
ア 引用発明1における「シリコン基板44」は、「基板」であるといえる。また、引用発明1における「活性ヘテロ接合38」は、「GaN層とその上に形成されたAlGaN層とからな」るものであるから、「GaN系半導体積層構造」であるといえる。また、上記3(1)ア(イ)の引用文献1の記載(段落[0014])及び引用文献1の図1ないし図3より、引用発明1における「ハイサイドスイッチ」及び「ローサイドスイッチ」はいずれもトランジスタであるといえるから、それぞれ「第1のトランジスタ」、「第2のトランジスタ」であるということができる。また、上記3(1)ア(イ)の引用文献1の記載(段落[0016])並びに引用文献1の図3及び図4より、引用発明1における「ハイサイドスイッチ」及び「ローサイドスイッチ」は、同一のGaN系半導体積層構造を有するものと認められる。
そうすると、本願発明と引用発明1とは、「基板上に形成されたGaN系半導体積層構造を有する第1トランジスタと、前記GaN系半導体積層構造を有する第2トランジスタとを備え」る点において共通するといえる。
イ 引用発明1における「ハイサイドスイッチ」が備える「複数のドレインフィンガ10」、「複数のソースフィンガ12」及び「複数のゲートフィンガ14」はそれぞれ、「複数の第1ドレイン電極」、「複数の第1ソース電極」及び「複数の第1フィンガを有する第1ゲート電極」であるということができ、引用発明1における「ローサイドスイッチ」が備える「複数のドレインフィンガ10」、「複数のソースフィンガ12」、及び「複数のゲートフィンガ14」はそれぞれ、「複数の第2ドレイン電極」、「複数の第2ソース電極」及び「複数の第2フィンガを有する第2ゲート電極」であるということができる。
また、上記3(1)ア(イ)の引用文献1の記載(段落[0016])及び引用文献1の図2より、引用発明1における「ハイサイドスイッチ」が備える「複数のドレインフィンガ10」及び「複数のソースフィンガ12」は、「ハイサイドスイッチ」が備える「複数のゲートフィンガ14」に沿って設けられているといえ、引用発明1における「ローサイドスイッチ」が備える「複数のドレインフィンガ10」及び「複数のソースフィンガ12」は、「ローサイドスイッチ」が備える「複数のゲートフィンガ14」に沿って設けられているといえる。
また、上記3(1)ア(イ)の引用文献1の記載(段落[0016]及び[0020])並びに引用文献1の図3及び図4より、引用発明1における「複数のドレインフィンガ10」、「複数のソースフィンガ12」及び「複数のゲートフィンガ14」はいずれも、GaN系半導体積層構造の上方に設けられたものであるということができる。
そうすると、本願発明と引用発明1とは、「前記第1トランジスタは、前記GaN系半導体積層構造の上方に、複数の第1フィンガを有する第1ゲート電極と、前記第1フィンガに沿って設けられた複数の第1ドレイン電極と、前記第1フィンガに沿って設けられた複数の第1ソース電極とを備え、前記第2トランジスタは、前記GaN系半導体積層構造の上方に、複数の第2フィンガを有する第2ゲート電極と、前記第2フィンガに沿って設けられた複数の第2ドレイン電極と、前記第2フィンガに沿って設けられた複数の第2ソース電極とを備え」る点において共通するといえる。
ウ 引用発明1における「ドレインパッド22」は、後述する相違点1を除き、本願発明の「ドレインパッド」に相当するということができる。また、引用発明1における「ドレインパッド22」は、「ハイサイドスイッチ」が備える「複数のドレインフィンガ10」に接続されており、上記イのとおり、「ハイサイドスイッチ」が備える「複数のドレインフィンガ10」は「複数の第1ドレイン電極」であるということができるから、引用発明1における「ドレインパッド22」は「複数の第1ドレイン電極」に接続されているということができる。また、上記3(1)ア(イ)の引用文献1の記載(段落[0018])及び当該技術分野における技術常識より、引用発明1における「ドレインパッド22」が露出されていることは明らかであるといえる。
そうすると、本願発明と引用発明1とは、「前記複数の第1ドレイン電極に接続された、露出されたドレインパッド」を備える点において共通するといえる。
エ 引用発明1における「ソースパッド26」は、後述する相違点1を除き、本願発明の「ソースパッド」に相当するということができる。また、引用発明1における「ソースパッド26」は、「ローサイドスイッチ」が備える「複数のソースフィンガ12」に接続されており、上記イのとおり、「ローサイドスイッチ」が備える「複数のソースフィンガ12」は「複数の第2ソース電極」であるということができるから、引用発明1における「ソースパッド26」は「複数の第2ソース電極」に接続されているということができる。また、上記3(1)ア(イ)の引用文献1の記載(段落[0018])及び当該技術分野における技術常識より、引用発明1における「ソースパッド26」が露出されていることは明らかであるといえる。
そうすると、本願発明と引用発明1とは、「前記複数の第2ソース電極に接続された、露出されたソースパッド」を備える点において共通するといえる。
オ 引用発明1における「導電パッド18」は、後述する相違点1を除き、本願発明の「共通パッド」に相当するということができる。また、引用発明1における「導電パッド18」は、「ハイサイドスイッチ」が備える「複数のソースフィンガ12」、及び「ローサイドスイッチ」が備える「複数のドレインフィンガ10」に接続されており、上記イのとおり、「ハイサイドスイッチ」が備える「複数のソースフィンガ12」、及び「ローサイドスイッチ」が備える「複数のドレインフィンガ10」はそれぞれ、「複数の第1ソース電極」、「複数の第2ドレイン電極」であるということができるから、引用発明1における「導電パッド18」は、「複数の第1ソース電極」及び「複数の第2ドレイン電極」に接続されているということができる。また、上記3(1)ア(イ)の引用文献1の記載(段落[0017])及び当該技術分野における技術常識より、引用発明1における「導電パッド18」が露出されていることは明らかであるといえる。
そうすると、本願発明と引用発明1とは、「前記複数の第1ソース電極及び前記複数の第2ドレイン電極に接続された、露出された共通パッド」を備える点において共通するといえる。
カ 引用発明1の「ハーフブリッジ」は、「半導体装置」であるといえる。したがって、本願発明と引用発明1とは、「半導体装置」である点において共通するといえる。

(2)以上から、本願発明と引用発明1とは、下記アの点で一致し、下記イの点で相違すると認める。
ア 一致点
「基板上に形成されたGaN系半導体積層構造を有する第1トランジスタと、
前記GaN系半導体積層構造を有する第2トランジスタとを備え、
前記第1トランジスタは、前記GaN系半導体積層構造の上方に、複数の第1フィンガを有する第1ゲート電極と、前記第1フィンガに沿って設けられた複数の第1ドレイン電極と、前記第1フィンガに沿って設けられた複数の第1ソース電極とを備え、
前記第2トランジスタは、前記GaN系半導体積層構造の上方に、複数の第2フィンガを有する第2ゲート電極と、前記第2フィンガに沿って設けられた複数の第2ドレイン電極と、前記第2フィンガに沿って設けられた複数の第2ソース電極とを備え、
前記複数の第1ドレイン電極に接続された、露出されたドレインパッドと、
前記複数の第2ソース電極に接続された、露出されたソースパッドと、
前記複数の第1ソース電極及び前記複数の第2ドレイン電極に接続された、露出された共通パッドとを備えた、
半導体装置。」
イ 相違点
・相違点1
本願発明は、「前記複数の第1ドレイン電極のそれぞれの上方に設けられ、前記複数の第1ドレイン電極のそれぞれに接続された複数の第1ドレイン配線層」、「前記複数の第1ドレイン配線層の上方に設けられ、前記複数の第1ドレイン配線層に接続された略平板状の第1ドレイン再配線層」、「前記複数の第2ソース電極のそれぞれの上方に設けられ、前記複数の第2ソース電極のそれぞれに接続された複数の第2ソース配線層」及び「前記複数の第2ソース配線層の上方に設けられ、前記複数の第2ソース配線層に接続された略平板状の第2ソース再配線層」を備え、「ドレインパッド」は「前記第1ドレイン電極の上方に設けられ」た「前記第1ドレイン再配線層の一部であり、前記第1ドレイン再配線層の表面であって、絶縁膜に覆われていない露出部分」であり、「ソースパッド」は「前記第2ソース電極の上方に設けられ」た「前記第2ソース再配線層の一部であり、前記第2ソース再配線層の表面であって、絶縁膜に覆われていない露出部分」であるのに対し、引用発明1は「複数の第1ドレイン配線層」、「第1ドレイン再配線層」、「複数の第2ソース配線層」及び「第2ソース再配線層」を備えておらず、「ドレインパッド22」は「第1ドレインフィンガの上方に設けられ」た「第1ドレイン再配線層の一部であり、第1ドレイン再配線層の表面であって絶縁膜に覆われていない露出部分」ではなく、「ソースパッド26」は「前記第2ソース電極の上方に設けられ」た「前記第2ソース再配線層の一部であり、前記第2ソース再配線層の表面であって、絶縁膜に覆われていない露出部分」ではない点。
・相違点2
本願発明は、「前記第1フィンガと前記第1ドレイン電極との間の距離は、前記第1フィンガと前記第1ソース電極との間の距離よりも大きく、前記第2フィンガと前記第2ドレイン電極との間の距離は、前記第2フィンガと前記第2ソース電極との間の距離よりも大きい」のに対し、引用発明1は、ハイサイドスイッチが備える「ゲートフィンガ14」と「ドレインフィンガ10」との間の距離が「ゲートフィンガ14」と「ソースフィンガ12」との間の距離よりも大きいとは特定されておらず、ローサイドスイッチが備える「ゲートフィンガ14」と「ドレインフィンガ10」との間の距離が「ゲートフィンガ14」と「ソースフィンガ12」との間の距離よりも大きいとは特定されていない点。

5 相違点についての検討
(1)相違点1について
ア 引用発明1と引用発明2は、ハイサイドスイッチ(引用発明2においては、「ハイサイド・トランジスタHQ」。以下において同じ。)と、ローサイドスイッチ(引用発明2においては、「ローサイド・トランジスタLQ」。以下において同じ。)を同一の基板上に備え、上記ハイサイドスイッチのドレインに接続される電極(引用発明1における「ドレインパッド22」、引用発明2における「プレート状の突起電極26b」)と、上記ハイサイドスイッチのソース及び上記ローサイドスイッチのドレインに接続される電極(引用発明1における「導電パッド18」、引用発明2における「プレート状の突起電極26c」)と、上記ローサイドスイッチのソースに接続される電極(引用発明1における「ソースパッド26」、引用発明2における「プレート状の突起電極26d」)とを設けた基本的構成において共通するものである。
イ また、引用発明2が解決しようとする課題である、配線抵抗が低い半導体装置を提供すること(上記3(2)ア(ア))は、当該技術分野において一般的な課題であるといえ、また、引用発明2に係る多層配線層及びプレート状の突起電極からなる構造が、半導体材料の異同に関わらず採用可能なものであることは、当業者にとっては明らかであるといえる。
ウ そうすると、引用発明1において、配線抵抗が低い半導体装置を提供するという当該技術分野において一般的な課題を解決するために、引用発明2を適用することは、当業者であれば容易に相当し得たことである。
エ そして、引用発明1に対して引用発明2を適用する際に、「ハイサイド・ソース多層配線」を「ハイサイドスイッチ」のソースフィンガ12の上方に設けて当該ソースフィンガ12に接続すること、「ハイサイド・ドレイン多層配線」を「ハイサイドスイッチ」のドレインフィンガ10の上方に設けて当該ドレインフィンガ10に接続すること、「ローサイド・ソース多層配線」を「ローサイドスイッチ」のソースフィンガ12の上方に設けて当該ソースフィンガ12に接続すること、及び「ローサイド・ドレイン多層配線」を「ローサイドスイッチ」のドレインフィンガ10の上方に設けて当該ドレインフィンガ10に接続することは、いずれも、当業者であれば適宜なし得たことである。
オ 上記アないしエより、引用発明1に対して引用発明2を適用し、ハイサイドスイッチが備える複数のソースフィンガ12の上方に設けられ当該複数のソースフィンガ12に接続されたハイサイド・ソース多層配線と、ハイサイドスイッチが備える複数のドレインフィンガ10の上方に設けられ当該複数のドレインフィンガ10に接続されたハイサイド・ドレイン多層配線と、ローサイドスイッチが備える複数のソースフィンガ12の上方に設けられ当該複数のソースフィンガ12に接続されたローサイド・ソース多層配線と、ローサイドスイッチが備える複数のドレインフィンガ10の上方に設けられ当該複数のドレインフィンガ10に接続されたローサイド・ドレイン多層配線とからなる多層配線層を設け、当該多層配線層を覆う封止樹脂層を設け、上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極と、上記封止樹脂層の上面から突出し上記ハイサイド・ソース多層配線及び上記ローサイド・ドレイン多層配線に接続されたプレート状の突起電極と、上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極とを設けた構成とすることは、当業者であれば容易になし得たことである(引用発明1に対して引用発明2を適用した上記の構成を、以下では「構成A」という。)。
カ 次に、上記構成Aが相違点1に係る構成を備えたものであるのかについて、検討する。
(ア)上記3(2)イ(ア)のとおり、引用発明2における「ハイサイド・ドレイン多層配線」は「ハイサイド領域R_(H)に設けられた第1ドレイン配線W_(1D)、第2ドレイン配線W_(2D)及び第3ドレイン配線W_(3D)」であり、上記3(2)ア(ウ)の引用文献2の記載(段落【0016】ないし【0022】)及び引用文献2の【図6】より、当該「ハイサイド領域R_(H)に設けられた第1ドレイン配線W_(1D)、第2ドレイン配線W_(2D)及び第3ドレイン配線W_(3D)」は複数の配線層であるといえる。また、上記構成Aにおける「ハイサイド・ドレイン多層配線」は、「ハイサイドスイッチが備える複数のドレインフィンガ10の上方に設けられ当該ドレインフィンガ10に接続され」たものであり、上記4(1)イのとおり、引用発明1における「ハイサイドスイッチ」が備える「複数のドレインフィンガ10」は、本願発明の「複数の第1ドレイン電極」に相当するものといえる。
したがって、上記構成Aにおける「ハイサイド・ドレイン多層配線」は、本願発明における「前記複数の第1ドレイン電極のそれぞれの上方に設けられ、前記複数の第1ドレイン電極のそれぞれに接続された複数の第1ドレイン配線層」に相当するといえる。
(イ)上記3(2)イ(ア)のとおり、引用発明2における「ローサイド・ソース多層配線」は「ローサイド領域R_(L)に設けられた第1ソース配線W_(1S)、第2ソース配線W_(2S)及び第3ソース配線W_(3S)」であり、上記3(2)ア(ウ)の引用文献2の記載(段落【0016】ないし【0022】)及び引用文献2の【図6】より、当該「ローサイド領域R_(L)に設けられた第1ソース配線W_(1S)、第2ソース配線W_(2S)及び第3ソース配線W_(3S)」は複数の配線層であるといえる。また、上記構成Aにおける「ローサイド・ソース多層配線」は、「ローサイドスイッチが備える複数のソースフィンガ12の上方に設けられ当該ソースフィンガ12に接続され」たものであり、上記4(1)イのとおり、引用発明1における「ローサイドスイッチ」が備える「複数のソースフィンガ12」は、本願発明の「複数の第2ソース電極」に相当するものといえる。
したがって、上記構成Aにおける「ローサイド・ソース多層配線」は、本願発明における「前記複数の第2ソース電極のそれぞれの上方に設けられ、前記複数の第2ソース電極のそれぞれに接続された複数の第2ソース配線層」に相当するといえる。
(ウ)上記3(2)ア(エ)の引用文献2の記載(段落【0029】及び【0030】)並びに引用文献2の【図2】及び【図6】より、引用発明2における「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」は、略平板状であり、ハイサイド・ドレイン多層配線の上方に設けられたものであるといえる。したがって、上記構成Aにおける「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」は、本願発明の「前記複数の第1ドレイン配線層の上方に設けられ、前記複数の第1ドレイン配線層に接続された略平板状の第1ドレイン再配線層」に相当するといえる。
(エ)上記3(2)ア(エ)の引用文献2の記載(段落【0029】及び【0030】)並びに引用文献2の【図2】及び【図6】より、引用発明2における「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」は、略平板状であり、ローサイド・ソース多層配線の上方に設けられたものであるといえる。したがって、上記構成Aにおける「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」は、本願発明の「前記複数の第2ソース配線層の上方に設けられ、前記複数の第2ソース配線層に接続された略平板状の第2ソース再配線層」に相当するといえる。
(オ)上記3(2)ア(エ)の引用文献2の記載(段落【0028】)、引用文献2の【図2】、【図6】及び当該技術分野の技術常識より、引用発明2における「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」の一部である上面は、絶縁膜に覆われず、かつ露出しているものと認められる。そうすると、上記構成Aにおける「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」の一部である上面は、「第1ドレイン電極の上方に設けられ」た「前記第1ドレイン再配線層の一部であり、前記第1ドレイン再配線層の表面であって、絶縁膜に覆われていない露出部分であ」るといえ、本願発明における「露出されたドレインパッド」に相当するといえる。
(カ)上記3(2)ア(エ)の引用文献2の記載(段落【0028】)、引用文献2の【図2】、【図6】及び当該技術分野の技術常識より、引用発明2における「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」の一部である上面は、絶縁膜に覆われず、かつ露出しているものと認められる。そうすると、上記構成Aにおける「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」の一部である上面は、「第2ソース電極の上方に設けられ」た「前記第2ソース再配線層の一部であり、前記第2ソース再配線層の表面であって、絶縁膜に覆われていない露出部分であ」るといえ、本願発明における「露出されたソースパッド」に相当するといえる。
(キ)上記(ア)ないし(カ)より、引用発明1に対して引用発明2を適用した上記構成Aは、相違点1に係る構成を備えたものであるといえる。
キ 以上より、引用発明1に対して引用発明2を適用し、相違点1に係る構成とすることは、当業者であれば容易になし得たことである。

(2)相違点2について
上記3(3)エのとおり、GaN系半導体積層構造を有するトランジスタにおいて、耐圧を高めるために、ゲート電極とドレイン電極との間の距離を、ゲート電極とソース電極との間の距離よりも大きくすることは、本願の出願の前に、当該技術分野において周知の技術と認められる(以下、当該技術を「周知技術」という。)。
また、上記4(1)アのとおり、引用発明1における「スイッチ」は、「トランジスタ」であるといえる。
そうすると、GaN系半導体積層構造を有するトランジスタの発明である引用発明1において、耐圧を高めるために、上記周知技術を適用し、ハイサイドスイッチ及びローサイドスイッチが備える「ゲートフィンガ14」と「ドレインフィンガ10」との間の距離を「ゲートフィンガ14」と「ソースフィンガ12」との間の距離よりも大きくすることによって、相違点2に係る構成とすることは、当業者であれば容易になし得たことである。

6 本願発明の作用効果について
相違点1及び2を総合的に勘案しても、本願発明の奏する作用効果は引用発明1、2及び上記周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。

7 請求人の主張について
(1)請求人は、平成28年8月19日提出の意見書において、下記の主張をしている。
「上述したように、本願発明1は、ドレインパッド15(図1B参照)及びソースパッド25(図1D参照)の形状が、断面からみた状態で略平板状であり、ドレインパッド15及びソースパッド25は、第1ドレイン再配線層17及び第2ソース再配線層28の表面であって、絶縁膜14で覆われていない露出部分であるため、抵抗の増大を抑えつつも、簡易に形成することが可能となります。
この点に関し、引用文献2には、“プレート状の突起電極26b”(図5、段落番号0028等参照)が開示されているものの、本願発明1のドレインパッドやソースパッドは、突起しておらず、明らかに構造が異なるものであります。かかる構造では、上述した本願発明1の顕著な効果は得られません。なお、他の引用文献1、3?11についても、上述した本願発明1の構成等は一切開示されておらず、示唆すらされておりません。
そうである以上、たとえ当業者が引用文献1?11をいかように組み合わせたとしても、本願発明1には容易に想到し得ません。よって、本願発明1に係る理由1は解消したものと思量致します。」

(2)しかしながら、下記の理由により、請求人の主張は採用できない。
ア 上記5(1)カ(ウ)のとおり、構成Aにおける「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」は、略平板状であるといえるから、本願発明における「略平板状の第1ドレイン再配線層」とは、形状において相違しない。
イ 上記5(1)カ(エ)のとおり、構成Aにおける「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」は、略平板状であるといえるから、本願発明における「略平板状の第2ソース再配線層」とは、形状において相違しない。
ウ 上記5(1)カ(オ)のとおり、構成Aにおける「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」の一部である上面は、本願発明における「露出されたドレインパッド」に相当するといえる。
エ 上記5(1)カ(カ)のとおり、構成Aにおける「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」の一部である上面は、本願発明における「露出されたソースパッド」に相当するといえる。
オ そうすると、上記請求人の主張は、本願発明と、引用発明1に対して引用発明2を適用した上記構成Aとの相違に基づくものではないから、採用することができない。
カ なお、請求人は、上記(1)のとおり、引用文献2の「プレート状の突起電極26b」の形状に関して引用文献2の【図5】を参照しているが、上記3(2)ア(イ)及び(エ)の引用文献2の記載(段落【0011】及び【0029】)より、引用文献2の【図5】は、【図2】に示すA-A’線による断面図であり、「プレート状の突起電極26b」の形状ではなく「突起電極26a」の形状を示したものと認められる。

8 まとめ
以上のとおり、本願発明は、引用発明1、2及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができないものである。

第3 むすび
以上のとおり、本願発明は、引用発明1、2及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。

したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
 
審理終結日 2016-10-17 
結審通知日 2016-10-18 
審決日 2016-10-31 
出願番号 特願2010-230820(P2010-230820)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 早川 朋一  
特許庁審判長 鈴木 匡明
特許庁審判官 須藤 竜也
飯田 清司
発明の名称 半導体装置及び電源装置  
代理人 大貫 敏史  
代理人 小澁 高弘  
代理人 稲葉 良幸  
代理人 江口 昭彦  
代理人 内藤 和彦  

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