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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H03K
審判 査定不服 特174条1項 取り消して特許、登録 H03K
審判 査定不服 2項進歩性 取り消して特許、登録 H03K
管理番号 1323193
審判番号 不服2015-16081  
総通号数 206 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-02-24 
種別 拒絶査定不服の審決 
審判請求日 2015-08-31 
確定日 2017-01-17 
事件の表示 特願2011-210428「ガンマ線検出システム及びガンマ線検出方法」拒絶査定不服審判事件〔平成24年 5月24日出願公開、特開2012-100252、請求項の数(10)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成23年9月27日(パリ条約による優先権主張2010年10月29日、米国)の出願であって、平成27年2月13日付けで拒絶理由が通知され、同年4月27日付けで手続補正がされたが、同年5月25日付けで拒絶査定(以下、「原査定」という。)がされ、これに対し、同年8月31日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がされ、その後、当審において平成28年2月29日付けで拒絶理由(以下、「当審拒絶理由1」という。)が通知され、同年3月31日付けで手続補正がされ、同年4月21日付けで拒絶理由(以下、「当審拒絶理由2」という。)が通知され、同年6月21日付けで手続補正がされ、同年8月19日付けで拒絶理由(以下、「当審拒絶理由3」という。)が通知され、同年10月12日付けで手続補正がされたものである。

第2 本願発明
本願の請求項1?10に係る発明は、平成28年10月12日付けの手続補正で補正された特許請求の範囲の請求項1?10に記載された事項により特定されるものと認められる。
本願の請求項1に係る発明(以下、「本願発明」という。)は以下のとおりである。

「【請求項1】
ガンマ線との相互作用に応じてシンチレーション光を生成する複数のシンチレーション結晶と、
前記シンチレーション結晶により生成される前記シンチレーション光を検出するために配置され、前記シンチレーション光の検出に応じて複数の検出信号を生成する複数の光電子増倍管と、
前記複数の光電子増倍管からの前記複数の検出信号を加算することによって形成される信号が所定の閾値を超える場合に電子パルスを生成する弁別器と、
前記ガンマ線の到達時間を決定する時間デジタル変換器と、
を備え、
前記時間デジタル変換器は、
前記電子パルスに対応する開始信号、と停止信号との間の遅延時間に対応する第1の値を生成する第1遅延列回路と、
前記開始信号に所定の遅延を与えることにより遅延開始信号を生成する少なくとも一つの遅延素子と、
前記遅延開始信号と前記停止信号との間の遅延時間に対応する第2の値を生成する少なくとも一つの第2遅延列回路と、
前記第1の値および前記第2の値に基づいて、前記ガンマ線の前記到達時間に対応する出力値を15?25psの精度で生成する合成回路と、を有すること
を特徴とするガンマ線検出システム。」

第3 原査定の理由について
1.原審の拒絶理由の概要
[拒絶理由の概要]
「この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

刊行物1:特開2009-218729号公報
刊行物2:国際公開第2009/111496号
刊行物3:国際公開第2010/117739号

・請求項1-12
・刊行物1-3
・備考
刊行物1(特に、図3を参照)、刊行物2(特に、Figure 13を参照)、刊行物3(特に、FIG. 4を参照)には、開始信号と停止信号との間の遅延時間に対応する第1の値を生成する第1遅延列回路と、開始信号に所定の遅延を与えることにより遅延開始信号を生成する少なくとも一つの遅延素子と、遅延開始信号と停止信号との間の遅延時間に対応する第2の値を生成する少なくとも一つの第2遅延列回路と、第1の値および第2の値に基づいて、開始信号と停止信号との間の遅延時間に対応する出力値を生成する合成回路と、を備える時間デジタル変換器が記載されている。
なお、刊行物1-3に記載された時間デジタル変換器を、どのようなシステム(例えば、ガンマ線検出システム)に適用するかは、当業者が適宜決定し得た設計事項である。」

[拒絶査定の概要]
「特許法第29条第2項について

刊行物1:特開2009-218729号公報
刊行物2:国際公開第2009/111496号
刊行物3:国際公開第2010/117739号
刊行物4:特表2009-544973号公報

・請求項1-11
・刊行物1-4
飛行時間式のPETシステムにおいて、時間デジタル変換器を用いて、ガンマ線の到達時間を測定することは、(本願発明の従来技術として、本願の、例えば、段落0002、0003にも記載されているように、)周知技術である(例えば、刊行物4を参照されたい。)。
また、どのような時間デジタル変換器を用いるかは、当業者が適宜決定し得た設計事項であり、刊行物1-3に記載された時間デジタル変換器を用いて、ガンマ線の到達時間を測定することは、当業者が容易になし得たことである。
よって、本願の請求項1-11に係る発明は、刊行物1-3に記載された発明と、周知技術とに基いて、当業者が容易に発明をすることができたものである。」

2.原査定の理由の判断
(1)刊行物の記載事項
A 原査定の拒絶の理由に引用された特開2009-218729号公報(刊行物1)には、図面とともに以下の事項が記載されている。

イ.「【技術分野】
【0001】
本発明は、時間デジタル変換回路(Time-to-Digital Converter:TDC)に関し、特に小さな回路規模で高分解能のTDCに関する。」(2頁)

ロ.「【発明が解決しようとする課題】
【0015】
図2のバーニアディレイラインTDCでは、分解能は向上できるが、ノンインバータバッファの個数が段数の2倍必要であり、回路規模が大きくなるという問題があった。
【0016】
また、図2のバーニアディレイラインTDCでは、被測定信号は、第2ディレイラインを通過する。そのため、被測定信号の経路(パス)にジッタが発生しやすいという問題があった。
【0017】
本発明は、上記の問題を解決して、高分解能のTDC回路の回路規模を低減することを目的とする。」(4頁)

ハ.「【0026】
図3は、本発明の時間デジタル変換回路(TDC)の基本構成を示す図である。
【0027】
図3に示すように、複数(図では5個)の遅延量τ1の第1遅延素子(ノンインバータバッファ)21を直列に接続した第1ディレイラインを設け、初段に基準クロックCLKを入力する。第1遅延素子21の各接続ノード(図では4箇所)に複数(図では3個)の遅延量τ2の第2遅延素子(ノンインバータバッファ)22を直列に接続した第2ディレイラインをそれぞれ接続する。ここでは、複数(図では4つ)の第2ディレイラインを第2ディレイライン群と称する。なお、図3では、第1ディレイラインの初段の第1遅延素子の入力ノードには第2ディレイラインを接続していないが、後述するように、そのような第2ディレイラインを設けることも可能である。
【0028】
第1遅延素子21および第2遅延素子22は、それぞれ初段の第1遅延素子21からの経路の遅延量の合計だけ基準クロックを遅延した遅延クロックを出力する。したがって、第1遅延量τ1と第2遅延量τ2の各種の組合せ、例えば2τ1、τ1+τ2、2τ1+τ2、2τ1+2τ2、…などの遅延量の遅延クロックが出力される。例えば、2τ1とτ1+τ2であれば、τ1-τ2異なる遅延クロックである。第1遅延素子21および第2遅延素子22は、遅延量がτ1-τ2ずつ異なる遅延クロックを出力することができる。
【0029】
複数の第1遅延素子および複数の第2遅延素子のそれぞれが出力する遅延クロックをデータ入力とし、被測定信号SCをクロック入力とする複数の判定回路(フリップ・フロップ)23を設ける。演算回路(エンコーダ回路)24は、図1の(B)で説明したのと同様に、検出結果が変化するフリップ・フロップ23の位置を検出して、被測定信号SCの基準クロックCLKに対する位相を検出する。」(5?6頁)

上記刊行物1の記載及び図面並びにこの分野における技術常識を考慮すると、上記ハ.の【0026】における「図3は、本発明の時間デジタル変換回路(TDC)の基本構成を示す図である。」との記載、同ハ.の【0027】における「図3に示すように、複数(図では5個)の遅延量τ1の第1遅延素子(ノンインバータバッファ)21を直列に接続した第1ディレイラインを設け、初段に基準クロックCLKを入力する。第1遅延素子21の各接続ノード(図では4箇所)に複数(図では3個)の遅延量τ2の第2遅延素子(ノンインバータバッファ)22を直列に接続した第2ディレイラインをそれぞれ接続する。」との記載、同ハ.の【0029】における「複数の第1遅延素子および複数の第2遅延素子のそれぞれが出力する遅延クロックをデータ入力とし、被測定信号SCをクロック入力とする複数の判定回路(フリップ・フロップ)23を設ける。演算回路(エンコーダ回路)24は、図1の(B)で説明したのと同様に、検出結果が変化するフリップ・フロップ23の位置を検出して、被測定信号SCの基準クロックCLKに対する位相を検出する。」との記載、及び図3によれば、刊行物1の時間デジタル変換回路(TDC)は、基準クロック(CLK)と被測定信号(SC)との間の遅延時間に対応するフリップ・フロップの第1の位置を生成する第2ディレイライン群と、基準クロック(CLK)に遅延(τ2)を与えることにより遅延基準クロックを生成する第2遅延素子(22)と、遅延基準クロックと被測定信号(SC)との間の遅延時間に対応するフリップ・フロップの第2の位置を生成する第2ディレイライン群と、フリップ・フロップの第1の位置及びフリップ・フロップの第2の位置に基づいて、被測定信号(SC)の基準クロック(CLK)に対する位相を検出する演算回路(24)を有している。

したがって、上記刊行物1には、以下の発明(以下、「引用発明1」という。)が記載されているものと認められる。

「基準クロック(CLK)と被測定信号(SC)との間の遅延時間に対応する第1の位置を生成する第2ディレイライン群と、
前記基準クロック(CLK)に遅延(τ2)を与えることにより遅延基準クロックを生成する第2遅延素子(22)と、
前記遅延基準クロックと被測定信号(SC)との間の遅延時間に対応する第2の位置を生成する第2ディレイライン群と、
前記第1の位置及び前記第2の位置に基づいて、被測定信号(SC)の基準クロック(CLK)に対する位相を検出する演算回路(24)と、を有する
時間デジタル変換回路。」

B 原査定の拒絶の理由に引用された国際公開第2009/111496号(刊行物2)には、図面とともに以下の事項が記載されている。

イ.「[0044] Figure 13 is a diagram of novel TDC 214. Novel TDC 214 includes a fractional- delay element circuit 500, a first delay line timestamp circuit (DLTC) 501, and a second DLTC 502. The fractional-delay element circuit 500 receives an input signal (DCO OUT also denoted as SO here) and outputs a first time-shifted version Sl of the input signal and a second time-shifted version S2 of the input signal. The first time-shifted version Sl is supplied onto a first input node 503 of first DLTC 501. The second time-shifted version S2 is supplied onto a second input node 504 of first DLTC 502. The second time-shifted version S2 on node 504 is time-shifted with respect to the first time-shifted version Sl on node 503 by one half of the propagation delay of the delay elements of the delay lines of the two DLTCs 501 and 502. In this example, the delay elements of the delay lines of the two DLTCs 501 and 502 are inverters, and the time-shift between signals Sl and S2 is one-half of an inverter propagation delay.
[0045] Fractional-delay element circuit 500 includes a first propagation delay circuit that receives the input signal (DCO OUT) on input lead 505 and outputs the first time-shifted version Sl onto node 503. The fractional-delay element circuit 500 also includes a second propagation delay circuit that receives the input signal (DCO OUT) on input lead 505 and outputs the second time-shifted version S2 onto node 504. The fractional-delay element circuit 500 also includes a time difference equalization circuit 506 that controls a programmable delay element 508 within the second propagation delay circuit to maintain the desired time-shift relationship between the signals Sl and S2. As indicated in Figure 13, both the first and second DLTCs 501 and 502 are clocked by the same reference clock signal REF received on input lead 507. The timestamp output from the first DLTC 501 is combined with the timestamp output from the second DLTC 502 onto output lines 215 to form an overall TDC timestamp that has higher resolution than either DLTC 501 or DLTC 502.」(9頁)

訳文(イ.)「[0044]
図13は、新規なTDC214の図である。新規なTDC214は、非整数(fractional)遅延素子回路500、第1遅延線タイムスタンプ回路(DLTC:delay line timestamp circuit)501、及び第2DLTC502を含む。非整数遅延素子回路500は、入力信号(DCO_OUT、ここではS0とも示す)を受信し、入力信号の第1の時間シフトされたバージョン(first time-shifted version)S1と、入力信号の第2の時間シフトされたバージョン(second time-shifted version)S2とを出力する。第1の時間シフトされたバージョンS1は、第1DLTC501の第1入力ノード503上に供給される。第2の時間シフトされたバージョンS2は、第1DLTC502の第2入力ノード504上に供給される。ノード504上の第2の時間シフトされたバージョンS2は、ノード503上の第1の時間シフトされたバージョンS1に関して、2つのDLTC501及び502の遅延線の遅延素子の伝播遅延の1/2だけ時間シフトされる。本例では、2つのDLTC501及び502の遅延線の遅延素子はインバータであり、信号S1とS2との間の時間シフトは、インバータの伝播遅延の1/2である。
[0045]
非整数遅延素子回路500は、入力リード505上の入力信号(DCO_OUT)を受信し、ノード503上に第1の時間シフトされたバージョンS1を出力する第1伝播遅延回路を含む。非整数遅延素子回路500はまた、入力リード505上の入力信号(DCO_OUT)を受信し、ノード504上に第2の時間シフトされたバージョンS2を出力する第2伝播遅延回路を含む。非整数遅延素子回路500はまた、時間差イコライゼーション回路(time difference equalization circuit)を含み、これは、第2伝播遅延回路内のプログラマブル遅延素子508を制御して、信号S1とS2との間の所望の時間シフトの関係を維持する。図13に示すように、第1及び第2DLTC501及び502の両方は、入力リード507上で受信された同じ参照クロック信号REFでクロックされる。第1DLTC501から出力されるタイムスタンプは、第2DLTC502から出力信号線215上に出力されたタイムスタンプと合成(combine)されて、DLTC501またはDLTC502よりも高い分解能を有する全体のTDCタイムスタンプ(overall TDC timestamp)を生成する。」

上記刊行物2の記載及び図面並びにこの分野における技術常識を考慮すると、上記イ.の記載、及び図13によれば、刊行物2のTDCは、入力信号(DCO_OUT)と参照クロック信号(REF)との間の遅延時間に対応するタイプスタンプを生成する第1遅延線タイムスタンプ回路と、入力信号に第2の時間シフトされたバージョン(S2)生成する遅延素子と、バージョン(S2)と参照クロック信号(REF)との間の遅延時間に対応するタイムスタンプ生成する第2遅延線タイムスタンプ回路と、を備え、2つのタイムスタンプを合成して、TDCタイムスタンプを生成している。

したがって、上記刊行物2には、以下の発明(以下、「引用発明2」という。)が記載されているものと認められる。

「入力信号(DCO_OUT)と参照クロック信号(REF)との間の遅延時間に対応するタイプスタンプを生成する第1遅延線タイムスタンプ回路と、入力信号に第2の時間シフトされたバージョン(S2)を生成する遅延素子と、前記バージョン(S2)と参照クロック信号(REF)との間の遅延時間に対応するタイムスタンプを生成する第2遅延線タイムスタンプ回路と、を備え、2つのタイムスタンプを合成して、TDCタイムスタンプを生成するTDC。」

C 原査定の拒絶の理由に引用された国際公開第2010/117739号(刊行物3)には、図面とともに以下の事項が記載されている。

イ.「[0032] FIG. 3 shows a block diagram of an exemplary design of a TDC 300 with finer resolution, i.e., with resolution of less than one inverter delay. TDC 300 may be used for TDC 120 in FIG. 1 or TDC 220 in FIG. 2.
[0033] In the exemplary design shown in FIG. 3, TDC 300 includes multiple (M) delay paths 310a through 310m coupled in parallel, where M may be any integer value greater than one. TDC 300 further includes M-I delay units 320b through 320m coupled in series. An input (Sin) signal, which may be the oscillator signal in FIG. 1 or the earlier signal in FIG. 2, is provided to all M delay paths 310a through 310m. A reference (Ref) signal, which may be the master clock in FIG. 1 or the later signal in FIG. 2, is provided to the first delay path 310a and also to the first delay unit 320b. Each remaining delay unit 320 receives the output of a preceding delay unit and provides its delayed reference signal to an associated delay path 310.
[0034] Each delay path 310 may include a set of inverters coupled in series, as described below. Each delay path 310 digitizes the phase difference between the input signal and its reference signal and provides an output indicative of the phase difference between the two signals. The digitized phase difference may have a resolution of one inverter delay. The M delay paths 310a through 310m provide M outputs Doutl through DoutM, respectively.
[0035] The M-I delay units 320b through 320m may each provide a delay of T mv / M , where T ιm is one inverter delay. Each delay unit 320 may thus provide a fraction of one inverter delay. Since the M-I delay units 320b through 320m are coupled in series, the M reference signals for the M delay paths 310a through 310m may be offset by T mv /M from one another. The M delay paths 310a through 310m may then digitize the common input signal with M different reference signals at different time offsets. This may then allow TDC 300 to achieve a finer resolution of T mv / M (instead of T mv ). For example, if M is equal to two, then TDC 300 may include two parallel delay paths 310a and 310b that may be offset by T mv /2 from each other and may be able to achieve a finer resolution of T ιnv /2 .
[0036] A phase computation unit 330 receives the outputs from the M delay paths 310a through 310m, performs post-processing on the outputs, and provides the phase difference between the input signal and the reference signal. The phase difference from TDC 300 may have finer resolution than that of a conventional TDC with just one delay path.
[0037] FIG. 4 shows a block diagram of an exemplary design of a TDC 400 with finer resolution. TDC 400 may also be used for TDC 120 in FIG. 1 or TDC 220 in FIG. 2. In the exemplary design shown in FIG. 4, TDC 400 includes M delay paths 410a through 410m coupled in parallel, where M > 1. TDC 400 further includes M-I delay units 420b through 420m coupled in series. A reference (Ref) signal is provided to all M delay paths 410a through 410m. An input (Sin) signal is provided to the first delay path 410a and also to the first delay unit 420b. Each remaining delay unit 420 receives the output of a preceding delay unit and provides its delayed input signal to an associated delay path 410. Each delay path 410 digitizes the phase difference between its input signal and the reference signal and provides an output indicative of the phase difference between the two signals. The digitized phase difference may have a resolution of one inverter delay. The M delay paths 410a through 410m provide M outputs Doutl through DoutM, respectively.
[0038] The M-I delay units 420b through 420m may each provide a delay of T mv / M . Since the M- 1 delay units 420b through 420m are coupled in series, the M input signals for the M delay paths 410a through 410m may be offset by T mv / M from one another.
The M delay paths 410a through 410m may then digitize M different input signals at different time offsets with the common reference signal. This may then allow TDC 400 to achieve a finer resolution of T mv / M . A phase computation unit 430 receives and processes the outputs from the M delay paths 410a through 410m and provides the phase difference between the input signal and the reference signal.
[0039] As shown in FIGS. 3 and 4, finer resolution may be achieved for a TDC by using multiple delay paths and offsetting either the input signal or the reference signal by different fractional delays of less than one inverter delay. Each delay path may digitize the phase difference between its input signal and its reference signal and may provide a phase difference having a resolution of one inverter delay. The phase differences from the M delay paths with different time offsets may be combined to obtain a final phase difference between the input signal and the reference signal having finer resolution.」(5?7頁)

訳文(イ.)「[0032]
図3は、高分解能、言い換えると一つのインバータ遅延よりも小さいインバータ遅延の分解能を有するTDC300の例示的なデザインのブロック・ダイアグラムを示している。TDC300は、図1のTDC120または図2のTDC220について用いられ得る。
[0033]
図3に示す例示的なデザインにおいて、TDC300は、並列に結合される複数(M(1よりも大きい整数値であり得る)個)の遅延パス310a?310mを有している。TDC300は更に、直列に結合されるM-1個の遅延ユニット320b?320mを含んでいる。図1のオシレータ信号、または図2の先行信号であり得る入力信号(Sin)は、M個の遅延パス310a?310m全てに供給される。図1のマスタ・クロックまたは図2の後行信号であり得る参照信号(Ref)は、第1の遅延パス310a、そして第1の遅延ユニット320bに供給され得る。各残っている遅延ユニット(remaining delay unit)320は、先行している遅延ユニット(preceding delay unit)の出力を受信し、関連遅延パス(associated delay path)310へその遅延参照信号を供給する。
[0034]
各遅延パス310は、下に記載するように直列に結合されたインバータのセットを含み得る。各遅延パス310は、入力信号及びその参照信号の間の位相差をデジタル化し、二つの信号の間の位相差を表す出力を供給する。デジタル位相差(digitized phase difference)は、一つのインバータ遅延の分解能を有し得る。M個の遅延パス310a?310mは、M個の出力Dｏｕｔ1?DｏｕｔMをそれぞれ供給する。
[0035]
M-1個の遅延ユニット320b?320mは、それぞれ、Tinｖ/M(Tinｖは、一つのインバータ遅延である)の遅延を供給し得る。従って各遅延ユニット320は、一つのインバータ遅延の分数(fraction of one inverter delay)を供給し得る。M-1個の遅延ユニット320b?320mは直列に結合されるので、M個の遅延パス310a?310mのM個の参照信号は、相互からTinｖ/Mずつオフセットされ得る。次にM個の遅延パス310a?310mは、種々の時間オフセットで、M個の種々の参照信号を用いて、通常の入力信号をデジタル化し得る。これは、TDC300に、(Tinｖの代わりの)Tinｖ/Mの高分解能を達成することを許可する。例えば、Mが2と等しい場合、TDC300は、互いからTinｖ/2ずつオフセットされ、高分解能Tinｖ/2を達成でき得る二つの並列の遅延パス310a及び310bを含み得る。
[0036]
位相演算ユニット(phase computation unit)330は、M個の遅延パス310a?310mからの出力を受信し、出力でポスト・プロセス(post-processing)を実行し、入力信号及び参照信号間の位相差を供給する。TDC300からの位相差は、たった一つの遅延パスを有する従来のTDCの分解能よりも高分解能を有し得る。
[0037]
図4は、高分解能を有するTDC400の例示的なデザインのブロック・ダイアグラム
を示している。TDC400はまた、図1のTDC120または図2のTDC220について用いられ得る。図4に示す例示的なデザインにおいて、TDC400は、並列に結合されるM個(M＞1)の遅延パス410a?410mを含んでいる。TDC400は更に、直列に結合されたM-1個の遅延ユニット420b?420mを含んでいる。参照信号(Ref)は、M個の遅延パス410a?410mの全てに供給され得る。入力信号(Sin)は、第1の遅延パス410a及び第1の遅延ユニット420bに供給される。各残っている遅延ユニット420は、先行遅延ユニット(preceding delay unit)の出力を受信し、関連遅延パス(associated delay path)410へ、その遅延入力信号を供給する。各遅延パス410は、その入力信号及び参照信号の間の位相差をデジタル化し、二つの信号間の位相差を表す出力を供給する。デジタル位相差は、一つのインバータ遅延の分解能を有し得る。M個の遅延パス410a?410mは、それぞれM個の出力Dｏｕｔ1?DｏｕｔMを供給する。
[0038]
M-1個の遅延ユニット420b?420mはそれぞれ、Tinｖ/Mの遅延を供給し得る。M-1個の遅延ユニット420b?420mは、直列に結合されるので、M個の遅延パス410a?410mについてのM個の入力信号は、相互からTinｖ/Mずつオフセットされ得る。M個の遅延パス410a?410mは、通常の参照信号を用いて、種々の時間オフセットでM個の遅延入力信号をデジタル化し得る。これは、TDC400に、高分解能Tinｖ/Mを達成することを許可し得る。位相演算ユニット430は、M個の遅延パス410a?410mからの出力を受信し、処理し、入力信号及び参照信号間の位相差を供給する。
[0039]
図3及び4に示すように、複数の遅延パスを用い、一つのインバータ遅延よりも小さい種々の分数遅延(different fractional delays)によって入力信号または参照信号のどちらかをオフセットすることによって、TDCについての高分解能は達成され得る。各遅延パスは、その入力信号及びその参照信号間の位相差をデジタル化し、一つのインバータ遅延の分解能を有する位相差を供給し得る。種々の時間オフセットを有するM個の遅延パスからの位相差は、高分解能を有する参照信号及び入力信号間の最後の位相差(final phase difference)を得るように結びつけられ得る。」

上記刊行物3の記載及び図面並びにこの分野における技術常識を考慮すると、上記イ.の記載、及び図4によれば、刊行物3のTDCは、入力信号(Sin)と参照信号(Ref)との間の遅延時間に対応する出力(Dｏｕｔ1)を生成する第1の遅延パスと、入力信号に第2の遅延された入力信号(Sin2)を生成する分数のインバータ遅延と、入力信号(Sin2)と参照信号(Ref)との間の遅延時間に対応する出力(Dｏｕｔ2)を生成する第2の遅延パスと、出力(Dｏｕｔ1)及び出力(Dｏｕｔ2)に基づいて、位相差を演算する位相演算ユニットを有している。

したがって、上記刊行物3には、以下の発明(以下、「引用発明3」という。)が記載されているものと認められる。

「入力信号(Sin)と参照信号(Ref)との間の遅延時間に対応する出力(Dｏｕｔ1)を生成する第1の遅延パスと、入力信号に第2の遅延された入力信号(Sin2)を生成する分数のインバータ遅延と、入力信号(Sin2)と参照信号(Ref)との間の遅延時間に対応する出力(Dｏｕｔ2)を生成する第2の遅延パスと、出力(Dｏｕｔ1)及び出力(Dｏｕｔ2)に基づいて、位相差を演算する位相演算ユニットを有するTDC。」

D 原査定の拒絶の理由に引用された特表2009-544973号公報(刊行物4)には、図面とともに以下の事項が記載されている。

イ.「【技術分野】
【0001】
本出願は、陽電子放出型断層撮影(PET)に関し、特に、飛行時間式(time of flight;TOF)PETにおける同時事象の検出に関する。本出願はまた、TOF式以外のPET、単光子放出型コンピュータ断層撮影(SPECT)、及びノイズの存在下で放射線を検出する必要のあるその他の医療用途及び非医療用途にも適用される。
【背景技術】
【0002】
陽電子放出型断層撮影においては、ヒト患者の体内又はその他の検査対象内に陽電子放出アイソトープが導入される。陽電子は、陽電子消滅事象として知られる事象にて電子と反応し、511keVのガンマ線の同時発生対を生成する。この同時発生ガンマ線対は同時計数線(ライン・オブ・レスポンス;LOR)に沿って実質的に反対方向に進行する。
通常、一致(コインシデンス)時間内に検出されたガンマ線対がPETスキャナによって記録される。典型的なスキャンにおいて、アイソトープの分布を表す画像又はその他の情報を生成するため、何百万ものこのような消滅が検出され、使用される。
【0003】
PETの1つの重要用途は医学であり、PETスキャナにより提供される情報は、疾病の診断及び治療に関係する放射線医及びその他の医療専門家によって幅広く利用される。これに関し、患者に投与されるドーズ量及び撮像手順の長さを最小化しながら、比較的高い画質を有する画像を提供することが望ましい。
【0004】
TOF-PETにおいては、2つの同時発生ガンマ線の検出間の実際の時間差が測定され、LORに沿って事象の位置を推定するために使用される。そして、この位置情報は、再構成処理において、再構成画像の品質を改善するために使用され得る。所与の活動レベル及び撮像時間において、付加的な位置情報は、TOF式でないPETによる画像と比較して改善された画質を有する画像を作り出すために使用され得る。別の見方をすると、比較的低いドーズ量及び/又は比較的短いスキャン時間を用いて、同等の品質の画像が取得され得る。
【0005】
実際のPETシステムの性能は、その感度、エネルギー及び時間の分解能、時間応答性、及び検出器システムのその他の特性や、ノイズによって影響を受ける。商業的に入手可能なPETシステムにおいては、例えば光電管(PMT)等の光センサアレイがシンチレータ材料の背後に配置されている。TOFシステムにおいては、必要な時間分解能を実現するため、例えばLYSO、LSO又はLaBｒ等の比較的高速なシンチレータ材料が使用される。例えばガイガー(Geiger)モードで駆動されるアバランシェ・フォトダイオード(APD)(GM-APD)のアレイ等の半導体光センサを使用することも提案されている。GM-APDは、比較的良好な時間分解能を特徴とするものの、光子吸収に由来しないダークカウントを起こしやすい傾向にある。ダークカウントの率は、例えば、デバイス構造及びプロセスパラメータ、温度、並びに印加バイアス電圧などの要因に依存するが、ダークカウントは、結果として得られる画像の品質に悪影響を及ぼし得るものである。
【0006】
従って、改善の余地が残されている。例えば、時間測定の精度を向上させながら、ダークカウント及びその他のノイズ源による偽の事象の影響を抑制することが望ましい。画質を低下させることに加えて、これらの偽の事象に反応し、処理してしまうことは、検出器の最大計数率を制限し、妥当であり得るカウントを損ねてしまい得るものである。これらの影響は、光センサのバイアス電圧を低減すること、又は事象のトリガー閾値を高めることによって改善され得るが、そうすることは、全体的な感度及び/又は時間測定の精度を低下させてしまう傾向にある。当然ながら、これらの事項はシステムの複雑さ、信頼性及びコストを踏まえて検討しなければならない。
【0007】
実際のTOF-PETの性能に影響を及ぼす他の1つの要因は、必須の時間測定を行うために使用される時間-デジタル変換器(time to digital converter;TDC)である。
【0008】
アナログTDCは、一般的に、定電流源を用いて充/放電されるキャパシタの時定数に基づく。アナログTDCは比較的高い時間分解能の測定を実現し得るが、必要とするアナログ回路、積分キャパシタ、及び電圧-時間変換回路が、アナログTDCの魅力を制限してしまう。また、アナログTDCは非線形応答をもたらす。非線形性を補償することは可能であるが、そうすることは変換時間を増大させ得る。変換時間がシンチレータパルスの長さを超えると、画素のデッドタイムが増大される。
【0009】
最先端のCMOSプロセスにおいて、デジタルTDCが実現され得る。その場合、TDCはGM-APD又はその他のデジタル信号源と集積される。デジタルTDCは、リング発振器、及び事象の時点におけるリング発振器の状態を記憶するラッチを含んでいる。しかしながら、このような設計は一般的に、事象間でシャットダウンされないため、比較的高い静的な消費電力を有する。故に、リング発振器に基づく時間-デジタル変換は、特に検出器画素ごとにTDCが設けられるものなど、大型のセンサでの適用にあまり適さない。別の1つの代替策は、タップ付き遅延線及び副尺(バーニア)付きライン型TDCを使用することである。しかしながら、そのような実装もまた面積集中的なものであり、時間分解能は、プロセス変動や、例えば周囲温度及び動作電圧などの動作条件によって影響を受ける。
【0010】
更なる他の1つのTDC技術は所謂パルスシュリンク法である(例えば、特許文献1参照)。そのようなシステムは、一般的に、測定されたパルスの幅を時間dTだけ縮める1つ以上のパルスシュリンク用遅延素子を含む。一例において、パルスを消滅させるのに必要なサイクル数を決定するため、非同期カウンタが用いられる。
【0011】
パルスシュリンクは比較的良好な線形性と低消費電力を実現し得るが、最悪の場合の変換時間Tcは、変換されるべきパルスの最大幅Tmaｘと時間分解能dTとの関数:
Tc=Tmaｘ2/dT (1)
である。例えば、Tmaｘ=10nｓ且つdT=10ｐｓの場合、最悪の場合の変換時間は約10μｓとなる。このような長い変換時間はTOF-PET及びその他の高速システムでは受け入れられないものである。
【0012】
従って、特に、比較的高い時間分解能及び短い変換時間を必要とする、TOF-PET及びその他の用途にて使用するための、改善されたTDCを提供することが依然として望まれる。」(4?6頁)

ロ.「【0033】
図2は、典型的な選択的光子トリガーシステム120を示している。図示したように、
トリガーシステム120は、1つ以上の検出器チャネルに動作可能に接続された入力を有する第1及び第2の信号検出器又は弁別器2021及び2022を含む、複数段のトリガーシステムを実現している。信号検出器群202は、それぞれの入力条件が満たされるとき、それぞれのトリガー出力信号を生成する。図示したように、第1の信号検出器2021は、第1の比較的低い閾値を有するレベル検出器として実現される。第2の信号検出器2022は、同様に、第2の比較的高い閾値を有するレベル検出器として実現される。2つのレベルのトリガーシステムを図示したが、理解されるように、更なる信号検出器群202ひいてはトリガーレベル群が設けられてもよい。単独の、あるいはレベル検出と組み合わされた、レベル(例えば、検出器信号の変化率又は積分値)以外のトリガー条件も意図される。
【0034】
正確な検出時間測定が特に重要であるTOF-PETシステムとともに使用することにとりわけ適した図示の例においては、第1の信号検出器2021の閾値は、シンチレーションのk番目の個別的な光子によって生成されると予期される信号に対応するレベルに設定される。一例において、第1の閾値は、最初の光子に対応する値に設定される。しかしながら、この閾値は2番目又はその他の時間的に続く光子を検出するように設定されてもよい。また、トリガー生成は、従来のレベル検出器を用いて為されずに、例えばGM-APD(又は複数画素のGM-APD)を用いて第1光子トリガーを実現することによって等、異なる方法でシンチレーション光子から得られてもよい。放射線光子の検出後の初期のシンチレーション光子により引き起こされる信号でのトリガー生成は通常、特に放射線光子の検出と検出器106の出力信号の生成との間の時間変化又はジッタが比較的小さい場合、時間測定の精度を向上させるものと期待され得る。他方で、そうすることは、第1の信号検出器2021をノイズ又はその他の偽の事象に対して一層敏感なものにする傾向にある。故に、第2の信号検出器2022の閾値は、第1の信号検出器2021によって識別された可能性ある事象を、高い確率で正当な光子信号に由来するものとして確認あるいは制限するために使用可能なレベルに設定される。このように、第1のトリガー信号は候補の、あるいは単一の光子トリガー信号と見なすことができ、第2のトリガーは適格な、あるいは有効な光子トリガー信号と見なすことができる。
【0035】
ヒットロジック又はトリガーロジック204は、正当な検出器信号に由来する可能性がある検出器信号を識別するための一つ以上の合否基準に従って、信号検出器群202からのトリガー出力信号を評価し、ノイズ又はその他の要因に由来する可能性が高い信号を無視する。1つの好適な合否基準は、候補の光子トリガー信号の後のアクセプタンス時間ウィンドウ内に適格な光子トリガー信号が続くかどうかを判定するものである。そうであれば、その検出器信号は正当な検出器信号として扱われる。そうでなければ、その検出器信号は、例えば不当なものとしてマーキングされ、無視される。
【0036】
トリガーロジック204は、続いて、エネルギー測定システム206及び時間測定システム208に接続されている。エネルギー測定システム206は、検出されたガンマ光子のエネルギーを表す出力を生成する。図2に示したように、エネルギー測定システム206は、積分器209、タイマー210、及びアナログ-デジタル変換器212を含んでいる。トリガーロジック204から正当な検出器信号を受信すると、タイマー210は積分器209に検出器信号を所望の積分期間にわたって積分させる。当業者に認識されるように、積分器209の出力は検出されたガンマ光子のエネルギーを表す。そして、積分器209の出力はアナログ-デジタル変換器(ADC)212によってデジタル化される。
【0037】
例えば時間-デジタル変換器(TDC)等の時間測定システム208は、ガンマ光子が検出された時間を表す時間スタンプデータを生成する。図2に示したように、時間測定システム208は、高速DLLクロック214、ラッチ216、及び復号器218を含んでいる。トリガーロジック204から正当な検出器信号を受信すると、ラッチ216はクロ
ック214のその当時の値をラッチする。このクロック値は復号器によって復号化され、光子の時間スタンプが生成される。」(8?10頁)

上記刊行物4の記載及び図面並びにこの分野における技術常識を考慮すると、上記イ.の【0001】における「本出願は、陽電子放出型断層撮影(PET)に関し、特に、飛行時間式(time of flight;TOF)PETにおける同時事象の検出に関する。」との記載、同イ.の【0005】における「商業的に入手可能なPETシステムにおいては、例えば光電管(PMT)等の光センサアレイがシンチレータ材料の背後に配置されている。TOFシステムにおいては、必要な時間分解能を実現するため、例えばLYSO、LSO又はLaBｒ等の比較的高速なシンチレータ材料が使用される。」との記載、同イ.の【0007】における「実際のTOF-PETの性能に影響を及ぼす他の1つの要因は、必須の時間測定を行うために使用される時間-デジタル変換器(time to digital converter;TDC)である。」との記載によれば、刊行物4の飛行時間式陽電子放出型断層撮影(TOF-PET)は、シンチレータ材料と、光電管(PMT)と、時間-デジタル変換器(TDC)とを備えている。
また、前述の光電管(PMT)は、シンチレータ材料により生成されるシンチレーション光を検出するために複数配置されていることは技術常識に照らして明らかである。
また、上記ロ.の【0033】における「トリガーシステム120は、1つ以上の検出器チャネルに動作可能に接続された入力を有する第1及び第2の信号検出器又は弁別器2021及び2022を含む、複数段のトリガーシステムを実現している。信号検出器群202は、それぞれの入力条件が満たされるとき、それぞれのトリガー出力信号を生成する。図示したように、第1の信号検出器2021は、第1の比較的低い閾値を有するレベル検出器として実現される。第2の信号検出器2022は、同様に、第2の比較的高い閾値を有するレベル検出器として実現される。」との記載、同ロ.の【0034】における「第1の閾値は、最初の光子に対応する値に設定される。しかしながら、この閾値は2番目又はその他の時間的に続く光子を検出するように設定されてもよい。」との記載、及び図2によれば、飛行時間式陽電子放出型断層撮影(TOF-PET)は、いずれかの光電管(PMT)から第1の閾値レベルを超えた信号が検出されてから所定時間以内により高い第2の閾値レベルの信号を検出するとトリガー出力信号を生成する信号検出器を備えている。
また、上記イ.の【0004】における「TOF-PETにおいては、2つの同時発生ガンマ線の検出間の実際の時間差が測定され、LORに沿って事象の位置を推定するために使用される。」との記載によれば、前述の時間-デジタル変換器(TDC)は、ガンマ線の時間測定を行っている。
また、上記ロ.の【0037】における「例えば時間-デジタル変換器(TDC)等の時間測定システム208は、ガンマ光子が検出された時間を表す時間スタンプデータを生成する。図2に示したように、時間測定システム208は、高速DLLクロック214、ラッチ216、及び復号器218を含んでいる。」との記載によれば、前述の時間-デジタル変換器(TDC)は、高速DLLクロック、ラッチ及び復号器を有している。

したがって、上記刊行物4には、以下の発明(以下、「引用発明4」という。)が記載されているものと認められる。

「複数のシンチレータ材料と、
前記シンチレータ材料により生成されるシンチレーション光を検出するために配置されている複数の光電管(PMT)と、
いずれかの光電管(PMT)から第1の閾値レベルを超えた信号が検出されてから所定時間以内により高い第2の閾値レベルの信号を検出するとトリガー出力信号を生成する信号検出器と、
ガンマ線の時間測定を行う時間-デジタル変換器(TDC)と、
を備え、
前記時間-デジタル変換器(TDC)は、
高速DLLクロック、ラッチ及び復号器を有する
飛行時間式陽電子放出型断層撮影(TOF-PET)。」

(2)対比
本願発明と引用発明1とを対比する。
a.引用発明1の「基準クロック(CLK)」は、本願発明の「開始信号」に相当する。
b.引用発明1の「被測定信号(SC)」は、本願発明の「停止信号」に相当する。
c.引用発明1の「第1の位置」及び「第2の位置」は、本願発明の「第1の値」及び「第2の値」に相当し、引用発明1の「第1の位置を生成する第1ディレイライン群」及び「第2の位置を生成する第2ディレイライン群」は、本願発明の「第1の値を生成する第1遅延列回路」及び「第2の値を生成する少なくとも一つの第2遅延列回路」にそれぞれ含まれる。
d.引用発明1の「被測定信号(SC)の基準クロック(CLK)に対する位相を検出する演算回路」と、本願発明の「前記ガンマ線の前記到達時間に対応する出力値を15?25psの精度で生成する合成回路」とは、後述する相違点を除いて、「出力を演算する回路」という点で一致する。

したがって、本願発明と引用発明1は、以下の点で一致ないし相違している。

＜一致点＞
「時間デジタル変換器は、
開始信号、と停止信号との間の遅延時間に対応する第1の値を生成する第1遅延列回路と、
前記開始信号に所定の遅延を与えることにより遅延開始信号を生成する遅延素子と、
前記遅延開始信号と前記停止信号との間の遅延時間に対応する第2の値を生成する一つの第2遅延列回路と、
前記第1の値および前記第2の値に基づいて、出力を演算する回路と、を有する。」

＜相違点1＞
一致点の「時間デジタル変換器」に関し、
本願発明は、「前記ガンマ線の到達時間を決定する」ものであり、「ガンマ線との相互作用に応じてシンチレーション光を生成する複数のシンチレーション結晶と、前記シンチレーション結晶により生成される前記シンチレーション光を検出するために配置され、前記シンチレーション光の検出に応じて複数の検出信号を生成する複数の光電子増倍管と、前記複数の光電子増倍管からの前記複数の検出信号を加算することによって形成される信号が所定の閾値を超える場合に電子パルスを生成する弁別器を備えるガンマ線検出システム」に組み込まれるものであるのに対し、引用発明1は、そのような特定がない点。

＜相違点2＞
＜相違点1＞に関連して、一致点の「開始信号」に関し、
本願発明は、前記複数の光電子増倍管からの前記複数の検出信号を加算することによって形成される信号が所定の閾値を超える場合に「生成」される「電子パルスに対応する開始信号」であるのに対し、引用発明1は、そのような特定がなされていない点。

＜相違点3＞
＜相違点1＞に関連して、一致点の「出力を演算する回路」に関し、
本願発明は、「前記ガンマ線の前記到達時間に対応する出力値を15?25psの精度で生成する合成回路」であるのに対し、引用発明1は、「被測定信号(SC)の基準クロック(CLK)に対する位相を検出する演算回路(24)」である点。

(3)判断
事案に鑑み、上記相違点2について検討する。
本願発明は、「前記複数の光電子増倍管からの前記複数の検出信号を加算することによって形成される信号が所定の閾値を超える場合に電子パルスを生成する弁別器」との発明特定事項を備えているが、引用発明1ないし4には、当該発明特定事項に関して記載も示唆もない。
そして、本願発明は、上記発明特定事項を備えることにより、本願明細書記載の「一つの電子経路がガンマ線の到達時間の測定に用いられる。この経路への信号は、通常、加算増幅器184または186内の同一検出部からの二つ以上の信号を加算することにより形成される。同一検出部からの複数の信号を加算することにより、タイミング試算のために信号対雑音比を改善し、必要となる電子部品の数を減らすことができる。」(段落【0040】)という作用効果を奏するものである。

よって、本願発明は、上記相違点1、3について検討するまでもなく、引用発明1ないし4に基づいて、当業者が容易に発明をすることができたとはいえない。

(4)小括
したがって、本願発明は、引用発明1ないし4に基いて、当業者が容易に発明をすることができたとはいえない。

請求項2ないし6は、請求項1を引用する従属項であり、本願発明の発明特定事項を含みさらに発明特定事項を追加して限定したものであるから、上記(3)と同じ理由により、引用発明1ないし4に基づいて当業者が容易に発明をすることができたとはいえない。

請求項7は、請求項1に係る発明のカテゴリーを「方法」とした発明であるから、上記(3)と同じ理由により、引用発明1ないし4に基づいて当業者が容易に発明をすることができたとはいえない。

請求項8ないし10は、請求項7を引用する従属項であり、請求項7に係る発明の発明特定事項を含みさらに発明特定事項を追加して限定したものであるから、上記(3)と同じ理由により、引用発明1ないし4に基づいて当業者が容易に発明をすることができたとはいえない。

よって、原査定の理由によっては、本願を拒絶することはできない。

第4 当審拒絶理由について
1.当審拒絶理由1の概要
「理 由

A この出願の下記の請求項に係る発明は,その優先日前に日本国内又は外国において頒布された下記の刊行物に記載された発明に基いて,その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記

刊行物A:特表2009-544973号公報
刊行物B:国際公開第2010/117739号
刊行物C:特開2009-218729号公報

請求項1?11に係る発明に対して: 刊行物A?C

上記刊行物Aには,シンチレータ材料,PMT等の光センサアレイ,TDCを備えたTOF-PETシステム(ガンマ線検出システム)が記載されており,上記TDCとしてｐｓオーダーの時間分解能を必要とすることも示唆されている(特に,【0001】-【0012】参照)。
上記刊行物Bには,M個の遅延パスへの入力信号あるいは参照信号を,直列に結合されたM-1個の遅延ユニットによりそれぞれTinv/M(Tinvは一つのインバータ遅延)だけ遅延させ,上記M個の遅延パスからの出力を位相演算ユニットで受信してTinv/Mの位相差(時間分解能)を得るようにした時間デジタル変換回路(TDC)が記載されており(図3,4),時間デジタル変換回路における位相差が入力信号のリーディングエッジと参照信号のリーディングエッジとの間の時間差として与えられること,Tinvがｐｓオーダーのインバータを用いることも記載されている(特に,背景技術,図3?8及びこれに関連する記載箇所参照)。
上記刊行物Cに記載されているように,バーニアディレイラインTDCは周知である。

上記刊行物A,Bに記載されたTDCはいずれもｐｓオーダーの時間分解能を有したものであり,上記引用例2のTDCを引用例1のガンマ線検出システムに用いることは当業者であれば容易に想到し得たものであり,上記刊行物Cの記載事項も参酌すると,本願請求項1?11に係る発明はいずれも上記刊行物A?Cに基づいて当業者が容易に想到し得たものである。

B 本件出願は,特許請求の範囲の記載が下記の点で不備のため,特許法第36条第6項第1号に規定する要件を満たしていない。

記

【請求項11】「生成される第1の値および第2の値の逆数で前記開始信号を遅延させるステップ」は,発明の詳細な説明に記載したものではない。」

2.当審拒絶理由1の判断
ア.理由Aについて
(1)刊行物の記載事項
A 当審の拒絶の理由に引用された特表2009-544973号公報(刊行物A)には、上記「第3 原査定の理由について 2.原査定の理由の判断 (1)刊行物の記載事項」の項D(特表2009-544973号公報(刊行物4))のとおりの事項が記載されている。

したがって、上記刊行物Aには、以下の発明(以下、「引用発明A」という。)が記載されているものと認められる。

「複数のシンチレータ材料と、
前記シンチレータ材料により生成されるシンチレーション光を検出するために配置されている複数の光電管(PMT)と、
いずれかの光電管(PMT)から第1の閾値レベルを超えた信号が検出されてから所定時間以内により高い第2の閾値レベルの信号を検出するとトリガー出力信号を生成する信号検出器と、
ガンマ線の時間測定を行う時間-デジタル変換器(TDC)と、
を備え、
前記時間-デジタル変換器(TDC)は、
高速DLLクロック、ラッチ及び復号器を有する
飛行時間式陽電子放出型断層撮影(TOF-PET)。」

B 当審の拒絶の理由に引用された国際公開第2010/117739号(特表2012-522466号公報)(刊行物B)は、原査定の拒絶の理由に引用された刊行物3である。

したがって、上記刊行物Bには、以下の発明(以下、「引用発明B」という。)が記載されているものと認められる。

「入力信号(Sin)、と参照信号(Ref)との間の遅延時間に対応する出力(Dｏｕｔ1)を生成する第1の遅延パスと、入力信号に第2の遅延された入力信号(Sin2)を生成する分数のインバータ遅延と、入力信号(Sin2)と参照信号(Ref)との間の遅延時間に対応する出力(Dｏｕｔ2)を生成する第2の遅延パスと、出力(Dｏｕｔ1)出力(Dｏｕｔ2)に基づいて、位相差を演算する位相演算ユニットを有するTDC。」

C 当審の拒絶の理由に引用された特開2009-218729号公報(刊行物C)は、原査定の拒絶の理由に引用された刊行物1である。

したがって、上記刊行物Cには、以下の発明(以下、「引用発明C」という。)が記載されているものと認められる。

「基準クロック(CLK)と被測定信号(SC)との間の遅延時間に対応するフリップ・フロップの第1の位置を生成する第2ディレイライン群と、
前記基準クロック(CLK)に遅延(τ2)を与えることにより遅延基準クロックを生成する第2遅延素子(22)と、
前記遅延基準クロックと被測定信号(SC)との間の遅延時間に対応するフリップ・フロップの第2の位置を生成する第2ディレイライン群と、
前記フリップ・フロップの第1の位置及び前記フリップ・フロップの第2の位置に基づいて、被測定信号(SC)の基準クロック(CLK)に対する位相を検出する演算回路(24)と、を有する
時間デジタル変換回路。」

(2)対比
本願発明と引用発明Aとを対比する。
a.引用発明Aの「複数のシンチレータ材料」は、ガンマ線との相互作用に応じてシンチレーション光を生成することは技術常識に照らして明らかであるから、本願発明の「ガンマ線との相互作用に応じてシンチレーション光を生成する複数のシンチレーション結晶」に相当する。
b.引用発明Aの「光電管(PMT)」は、光電子増倍管にほかならないから、本願発明の「光電子増倍管」に相当する。
c.引用発明Aの「信号検出器」は、本願発明の「弁別器」といえるから、引用発明Aの「いずれかの光電管(PMT)から第1の閾値レベルを超えた信号が検出されてから所定時間以内により高い第2の閾値レベルの信号を検出するとトリガー出力信号を生成する信号検出器」と、本願発明の「前記複数の光電子増倍管からの前記複数の検出信号を加算することによって形成される信号が所定の閾値を超える場合に電子パルスを生成する弁別器」とは、後述する相違点を除いて、「前記複数の光電子増倍管からの信号に基づいてトリガー出力信号を生成する弁別器」という点で一致する。
d.引用発明Aの「ガンマ線の時間測定を行う時間-デジタル変換器(TDC)」は、本願発明の「ガンマ線の到達時間を決定する時間デジタル変換器」に相当する。
e.引用発明Aの「飛行時間式陽電子放出型断層撮影(TOF-PET)」は、「ガンマ線検出システム」ということができる。

したがって、本願発明と引用発明Aは、以下の点で一致ないし相違している。

＜一致点＞
「ガンマ線との相互作用に応じてシンチレーション光を生成する複数のシンチレーション結晶と、
前記シンチレーション結晶により生成されるシンチレーション光を検出するために配置されている複数の光電子増倍管と、
前記複数の光電子増倍管からの信号に基づいてトリガー出力信号を生成する弁別器と、
前記ガンマ線の到達時間を決定する時間デジタル変換器と、
を備える、
ガンマ線検出システム。」

＜相違点1＞
一致点の「前記複数の光電子増倍管からの信号に基づいて」に関し、
本願発明は、「前記複数の光電子増倍管からの前記複数の検出信号を加算することによって形成される信号が所定の閾値を超える場合」であるのに対し、引用発明Aは、「いずれかの光電管(PMT)から第1の閾値レベルを超えた信号が検出されてから所定時間以内により高い第2の閾値レベルの信号を検出する」点。

＜相違点2＞
一致点の「時間デジタル変換器」に関し、
本願発明は、「前記電子パルスに対応する開始信号、と停止信号との間の遅延時間に対応する第1の値を生成する第1遅延列回路と、前記開始信号に所定の遅延を与えることにより遅延開始信号を生成する少なくとも一つの遅延素子と、前記遅延開始信号と前記停止信号との間の遅延時間に対応する第2の値を生成する少なくとも一つの第2遅延列回路と、前記第1の値および前記第2の値に基づいて、前記ガンマ線の前記到達時間に対応する出力値を15?25psの精度で生成する合成回路と、を有する」のに対し、引用発明Aは、「高速DLLクロック、ラッチ及び復号器」からなる点。

(3)判断
そこで、上記相違点1について検討する。
本願発明は、「前記複数の光電子増倍管からの前記複数の検出信号を加算することによって形成される信号が所定の閾値を超える場合に電子パルスを生成する弁別器」との発明特定事項を備えているが、引用発明AないしCには、当該発明特定事項に関して記載も示唆もない。
そして、本願発明は、上記発明特定事項を備えることにより、本願明細書記載の「一つの電子経路がガンマ線の到達時間の測定に用いられる。この経路への信号は、通常、加算増幅器184または186内の同一検出部からの二つ以上の信号を加算することにより形成される。同一検出部からの複数の信号を加算することにより、タイミング試算のために信号対雑音比を改善し、必要となる電子部品の数を減らすことができる。」(段落【0040】)という作用効果を奏するものである。

よって、本願発明は、上記相違点2について検討するまでもなく、引用発明AないしCに基づいて、当業者が容易に発明をすることができたとはいえない。

(4)小括
したがって、本願発明は、引用発明AないしCに基いて、当業者が容易に発明をすることができたとはいえなくなった。

請求項2ないし6は、請求項1を引用する従属項であり、本願発明の発明特定事項を含みさらに発明特定事項を追加して限定したものであるから、上記(3)と同じ理由により、引用発明AないしCに基づいて当業者が容易に発明をすることができたとはいえなくなった。

請求項7は、請求項1に係る発明のカテゴリーを「方法」とした発明であるから、上記(3)と同じ理由により、引用発明A?Cに基づいて当業者が容易に発明をすることができたとはいえなくなった。

請求項8ないし10は、請求項7を引用する従属項であり、請求項7に係る発明の発明特定事項を含みさらに発明特定事項を追加して限定したものであるから、上記(3)と同じ理由により、引用発明AないしCに基づいて当業者が容易に発明をすることができたとはいえなくなった。

イ.理由Bについて
平成28年3月31日付け手続補正により、請求項11は削除された。これにより、理由Bは、解消した。

3.当審拒絶理由2の概要
「理 由

平成28年3月31日付けでした手続補正は,下記の点で願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから,特許法第17条の2第3項に規定する要件を満たしていない。

記

平成28年3月31日付けでした手続補正により【請求項1】および【請求項7】に付加された「同一の光電子倍増管からの2つ以上の検出信号を加算することによって形成される信号」という補正事項は,願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内のものではない。

請求人が意見書において上記補正の根拠と主張する段落【0040】には,「2つ以上の検出信号を加算することによって形成される信号」について,「この経路への信号は,通常,加算増幅器184または186内の同一検出部からの二つ以上の信号を加算することにより形成される。同一検出部からの複数の信号を加算することにより,タイミング試算のために信号対雑音比を改善し,必要となる電子部品の数を減らすことができる。」と記載されているのみである。
そして,この記載における「同一検出部」が何を指すかは明細書中に定義されておらず,出願時の技術常識に鑑みても「同一の」「光電子倍増管」が「2つ以上の検出信号」を出力するものとも認められないことから,上記「同一検出部」が「同一光電子倍増管」を意味するとも認められない。

また,【図7】の記載をみても,「加算増幅器184または186」で加算される「検出信号」はそれぞれ異なる光電子倍増管(110,135,140,195)からの検出信号であって「同一の光電子倍増管」からの検出信号であるとは認められない。
(なお,【図7】では「光電子倍増管135」が2つ記載されているが,明細書の段落【0037】「図7では,光電子倍増管135および140がライトガイド130全体に配置され,シンチレーション結晶アレイ105がライトガイド130の下に配置される。」等の記載から,上記2つの「光電子倍増管135」のどちらか一方は「光電子倍増管140」であると認められ,したがって,【図7】の2つの「光電子倍増管135」が「同一の光電子倍増管」であるとは認められない。)」

4.当審拒絶理由2の判断
平成28年10月12日付け手続補正により、「同一の光電子倍増管」は、「複数の光電子増倍管」に補正された。これにより、特許請求の範囲の請求項1、7の記載は、当初明細書等に記載した事項の範囲内においてしたものとなり、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであるとはいえなくなった。

5.当審拒絶理由3の概要
「理 由

本件出願は、特許請求の範囲の記載が下記の点で不備のため、特許法第36条第6項第1号及び第2号に規定する要件を満たしていない。
記
1.請求項1には、「ガンマ線の到達時間を決定する複数の時間デジタル変換器」との記載があるが、明細書段落【0040】の記載、及び図7からは、「一つの電子経路」に「一つの時間デジタル変換器」があることしか読み取れず、「複数の時間デジタル変換器」は、発明の詳細な説明に記載したものではない。また、請求項7も、同様である。(なお、「複数の」を削除して、「時間デジタル変換器」すれば、この拒絶理由は解消する。)

2.上記1.に関連して、請求項1には、「前記複数の時間デジタル変換器」との記載があるが、発明の詳細な説明に記載したものではない。また、請求項7も、同様である。(なお、「複数の」を削除して、「前記時間デジタル変換器」と記載すれば、この拒絶理由は解消する。)

3.上記1.、2.に関連して、請求項1には、「前記複数の時間デジタル変換器のうち1つの時間デジタル変換器にて前記弁別器からの前記電子パルスを受けることで始動すること」との記載があるが、発明の詳細な説明に記載したものではない。また、請求項7も、同様である。(なお、当該記載を削除すれば、この拒絶理由は解消する。)

4.請求項1には、「前記複数の光電子増倍管からの前記複数の検出信号が所定の閾値を超える場合に電子パルスを生成する弁別器」との記載、「前記複数の検出信号において、異なる光電子増倍管からの2つ以上の検出信号を加算することによって形成される信号の各々のエッジに対応する開始信号と停止信号との間の遅延時間」との記載があるが、「複数の光電子増倍管」と「異なる光電子増倍管」、「複数の検出信号」と「2つ以上の検出信号」、「電子パルス」と「各々のエッジ」相互の関係が不明瞭である。また、請求項7も、同様である。(なお、「前記複数の光電子増倍管からの前記複数の検出信号を加算することによって形成される信号が所定の閾値を超える場合に電子パルスを生成する弁別器」と記載して、「前記電子パルスに対応する開始信号、と停止信号との間の遅延時間」と記載すれば、この拒絶理由は解消する。)」

6.当審拒絶理由3の判断
ア.平成28年10月12日付け手続補正書により、請求項1及び7の「複数の時間デジタル変換器」は、「時間デジタル変換器」に補正された。これにより、請求項1及び7に係る発明は、発明の詳細な説明に記載したものとなった。

イ.平成28年10月12日付け手続補正書により、請求項1及び7の「前記複数の時間デジタル変換器」は、「前記時間デジタル変換器」に補正された。これにより、請求項1及び7に係る発明は、発明の詳細な説明に記載したものとなった。

ウ.平成28年10月12日付け手続補正書により、請求項1及び7の「前記複数の時間デジタル変換器のうち1つの時間デジタル変換器にて前記弁別器からの前記電子パルスを受けることで始動すること」は、削除された。これにより、請求項1及び7に係る発明は、発明の詳細な説明に記載したものとなった。

エ.平成28年10月12日付け手続補正書により、請求項1及び7において、「前記複数の光電子増倍管からの前記複数の検出信号を加算することによって形成される信号が所定の閾値を超える場合に電子パルスを生成する弁別器」と補正され、「前記電子パルスに対応する開始信号、と停止信号との間の遅延時間」と補正された。これにより、請求項1及び7に係る発明は明確となった。

7.したがって、当審拒絶理由1?3は解消した。

第5 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2017-01-05 
出願番号 特願2011-210428(P2011-210428)
審決分類 P 1 8・ 537- WY (H03K)
P 1 8・ 55- WY (H03K)
P 1 8・ 121- WY (H03K)
最終処分 成立  
前審関与審査官 白井 亮  
特許庁審判長 大塚 良平
特許庁審判官 萩原 義則
山本 章裕
発明の名称 ガンマ線検出システム及びガンマ線検出方法  
代理人 特許業務法人虎ノ門知的財産事務所  

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