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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H03K
管理番号 1323246
審判番号 不服2015-13026  
総通号数 206 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-02-24 
種別 拒絶査定不服の審決 
審判請求日 2015-07-08 
確定日 2017-01-17 
事件の表示 特願2011- 35683「半導体装置」拒絶査定不服審判事件〔平成24年 9月10日出願公開、特開2012-175416、請求項の数(7)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成23年2月22日の出願であって,平成26年10月22日付けで拒絶理由が通知され,平成27年1月22日付けで意見書が提出がされ,同年3月4日付けで拒絶査定(以下,「原査定」という)がされ,これに対し,同年7月8日に拒絶査定不服審判が請求され,その後,当審において平成28年6月16日付けで拒絶理由(以下,「当審拒絶理由」という)が通知され,同年9月6日付けで手続補正がされたものである。

第2 本願発明
本願の請求項1-7に係る発明は,平成28年9月6日付けの手続補正で補正された特許請求の範囲の請求項1-7に記載された事項により特定されるものと認められるところ,本願の請求項1に係る発明(以下,「本願発明」という。)は以下のとおりである。

「【請求項1】
キャリブレーション端子を駆動するレプリカバッファと,
基準電位を生成する基準電位生成回路と,
前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と,
前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と,を備え,
前記基準電位生成回路は,イネーブル信号に応答して活性化される第1の電位発生部と,前記イネーブル信号に関わらず活性化される第2の電位発生部とを含み,前記第1の電位発生部の出力ノードと前記第2の電位発生部の出力ノードが前記比較回路に共通接続されており,
前記基準電位発生回路は,前記第1及び第2の電位発生部の出力ノードに接続されたローパスフィルタ回路と,前記ローパスフィルタ回路の入力ノードに接続された補償容量とをさらに含むことを特徴とする半導体装置。」

第3 原査定の理由について
1.原査定の理由の概要
平成26年10月22日付け拒絶理由通知には,以下の理由が記載されている。

「 この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
請求項:1-8
引用文献:1,2
備考:
出力電圧を比較器に入力するためのものであるが,モードコントローラからの信号(本願請求項記載の「イネーブル信号」に相当)に応じて活性化される電位発生部の出力ノードとイネーブル信号に関わらず活性化される電位発生部の出力ノードを共通接続して比較回路に入力することが下記引用文献2(図11等参照)に記載されており,下記引用文献1に開示のキャリブレーション回路の基準電位生成回路として採用することは容易である。
必要に応じてローパスフィルタを介することは設計事項である。

(中略)
引 用 文 献 等 一 覧
1.特開2008-048361号公報
2.特開2004-140144号公報」

平成27年3月4日付け拒絶査定には,以下の事項が記載されている。

「この出願については,平成26年10月22日付け拒絶理由通知書に記載した理由によって,拒絶をすべきものです。
なお,意見書の内容を検討しましたが,拒絶理由を覆すに足りる根拠が見いだせません。

備考
意見書においては,引用文献2に記載されているのは基準電位を生成するための基準電位生成回路ではないので,引用文献1に組み合わせるのは不合理であり,本願発明を容易に発明できたものではない旨の主張がされている。
しかし,引用文献2(特に【0004】-【0007】欄,図11参照)には,比較器に入力するための所定の電圧NREFを出力電圧VOUTから生成するにあたって,アイクティブモードで活性状態になる低抵抗値の抵抗素子ra1およびra2(本願請求項記載の「第1の電位発生部」に相当)の出力ノードと,スタンバイモードで用いられる高抵抗値の抵抗素子RS1およびRS2(本願請求項記載の「第2の電位発生部」に相当)の出力ノードとを共通接続することにより,スタンバイモード時に消費電力を低減させることが開示されており,これを,引用文献1の基準電位生成回路(【図1】の抵抗171および172)に採用することは,当業者であれば容易になしえたものである。
従って,上記主張を採用することはできず,本願請求項1-8に記載された発明は,引用文献1および引用文献2により,容易に発明できたものである。」

2.当審における原査定の理由の判断
(1)引用文献の記載事項
ア 引用発明
原査定で引用された引用文献1(特開2008-048361号公報)には,「半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路」(【0001】)に関して,図面とともに以下の事項が記載されている。

「【発明を実施するための最良の形態】
【0017】
以下,添付図面を参照しながら,本発明の好ましい実施の形態について詳細に説明する。
【0018】
図1は,本発明の好ましい実施形態によるキャリブレーション回路100の回路図である。
【0019】
図1に示すように,本実施形態によるキャリブレーション回路100は,レプリカバッファ110,120,130と,レプリカバッファ110,120のインピーダンスを制御するカウンタ141と,レプリカバッファ130のインピーダンスを制御するカウンタ142と,カウンタ141,142を制御するコンパレータ151,152及び制御信号生成回路160とを備えている。
【0020】
レプリカバッファ110,120,130は,後述する出力バッファの一部と同じ回路構成を有している。そして,レプリカバッファ110,120,130を用いて出力インピーダンスの調整を行い,その結果を出力バッファに反映させることによって,出力バッファのインピーダンスを所望の値に設定する。これがキャリブレーション回路100の役割である。
【0021】
図2は,レプリカバッファ110の回路図である。
【0022】
図2に示すように,レプリカバッファ110は,電源電位VDDに対して並列接続された5つのPチャンネルMOSトランジスタ111?115と,一端がこれらトランジスタのドレインに接続された抵抗119によって構成されている。抵抗119の他端は,キャリブレーション端子ZQに接続されている。レプリカバッファ110はプルアップ機能のみを有し,プルダウン機能は有していない。
【0023】
トランジスタ111?115のゲートには,カウンタ141よりインピーダンス制御信号DRZQP1?DRZQP5がそれぞれ供給されている。これにより,レプリカバッファ110に含まれる5個のトランジスタは,個別にオン/オフ制御を行うことができる。尚,図1及び図2においては,インピーダンス制御信号DRZQP1?DRZQP5を纏めてDRZQPと表記している。
【0024】
トランジスタ111?115からなる並列回路は,導通時に所定のインピーダンス(例えば120Ω)となるように設計されている。しかしながら,トランジスタのオン抵抗は製造条件によってばらつくとともに,動作時における環境温度や電源電圧によって変動することから,必ずしも所望のインピーダンスが得られるとは限らない。このため,実際にインピーダンスを120Ωとするためには,オンさせるべきトランジスタの数を調整する必要があり,かかる目的のために,複数のトランジスタからなる並列回路を用いている。
【0025】-【0033】(略)
【0034】
図1に戻って,カウンタ141は,制御信号ACT1が活性化するとカウントアップ又カウントダウンする回路である。具体的には,制御信号ACT1の活性化時における比較
信号COMP1がハイレベルである場合にはカウントアップし,制御信号ACT1の活性化時における比較信号COMP1がローレベルである場合にはカウントダウンする。そして,制御信号ACT1の活性化時における比較信号COMP1の論理レベルが前回の論理レベルと異なる場合には,カウント動作を停止する。本実施形態において,制御信号ACT1の活性化とは,制御信号ACT1のアクティブエッジを指す。
【0035】
コンパレータ151の非反転入力端子(+)はキャリブレーション端子ZQに接続されており,反転入力端子(-)は電源電位(VDD)とグランド電位(GND)間に接続された抵抗171,172の中点に接続されている。かかる構成により,コンパレータ151は,キャリブレーション端子ZQの電位と中間電圧(VDD/2)とを比較し,前者の方が高ければその出力である比較信号COMP1をハイレベルとし,後者の方が高ければ比較信号COMP1をローレベルとする。
【0036】
一方,カウンタ142は,制御信号ACT2が活性化するとカウントアップ又カウントダウンする回路である。具体的には,制御信号ACT2の活性化時における比較信号COMP2がハイレベルである場合にはカウントアップし,制御信号ACT2の活性化時における比較信号COMP2がローレベルである場合にはカウントダウンする。そして,制御信号ACT2の活性化時における比較信号COMP2の論理レベルが前回の論理レベルと異なる場合には,カウント動作を停止する。本実施形態において,制御信号ACT2の活性化とは,制御信号ACT2のアクティブエッジを指す。
【0037】
コンパレータ152の非反転入力端子(+)はレプリカバッファ120,130の出力端である接点Aに接続され,反転入力端子(-)は抵抗171,172の中点に接続されている。かかる構成により,コンパレータ152は,接点Aの電圧と中間電圧(VDD/2)とを比較し,前者の方が高ければその出力である比較信号COMP2をハイレベルとし,後者の方が高ければ比較信号COMP2をローレベルとする。
【0038】
また,制御信号ACT1,ACT2が非活性状態である期間においては,カウンタ141,142はカウント動作を停止し,現在のカウント値を保持する。上述の通り,カウンタ141のカウント値はインピーダンス制御信号DRZQPとして用いられ,カウンタ142のカウント値はインピーダンス制御信号DRZQNとして用いられる。」(5?7頁)

図1に記載されたキャリブレーション回路100は,
キャリブレーション端子ZQを駆動するレプリカバッファ110(【0022】,図1,図2)と,
電源電位(VDD)とグランド電位(GND)間に接続された抵抗171,172の中点から中間電圧(VDD/2)を出力する手段(【0035】,図1)と,
前記キャリブレーション端子ZQの電位と前記中間電圧とを比較するコンパレータ151(【0035】,図1)と,
前記コンパレータ151の比較結果に応じてカウントし,そのカウント値を用いたインピーダンス制御信号DRZQPにより前記レプリカバッファ110のインピーダンスを制御するカウンタ141(【0026】,【0034】,【0035】,【0038】,図1,図2)と,
を備えていると認められる。

そうすると,引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認める。

「半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路であって,
キャリブレーション端子を駆動するレプリカバッファと,
中間電圧を出力する手段と,
前記キャリブレーション端子の電位と前記中間電圧とを比較するコンパレータと,
前記コンパレータの比較結果に応じて,前記レプリカバッファのインピーダンスを制御するカウンタと,
を備えるキャリブレーション回路。」

イ 引用発明2
原査定で引用された引用文献2(特開2004-140144号公報)には,図11(a)「半導体装置」に関して,以下の事項が記載されている。

「【0004】
図11(a)は従来の半導体基板上に形成された抵抗素子を用いた半導体装置の回路図,図11(b)はP型半導体基板上に形成されたN型拡散領域(抵抗素子ra1)が,寄生容量Cpを有する様子を模式的に示したものである。この図11(a)に示した半導体装置はアクティブモード,すなわち活性状態と,スタンバイモード,すなわち非活性状態の2つの状態を切り替えて使用する半導体装置である。
【0005】
図11(a)において,アクティブモードではスイッチSW1,SW2が閉じられ,出力電圧VOUTが2個の低い抵抗値を有する抵抗素子ra1,rb1によって抵抗分圧され,参照ノードNREFに参照電位として供給される。この参照電位は比較回路100により固定電位VFIXと比較され,この比較出力が出力調整素子であるPMOSトランジスタ101のゲートに供給され,アクティブモードに対応した出力電圧VOUTが生成される。
【0006】
出力電圧VOUTが負荷の変動などの何らかの原因で変動すると,この変動による影響が参照電位の変化として参照ノードNREFに現れ,比較回路100にフィードバックされる。このようにして出力電圧VOUTを一定に保つ制御を行うものである。
【0007】
このように,半導体装置がアクティブモードの場合は,低抵抗値の抵抗素子ra1およびra2によって出力電圧VOUTの制御が行われる。半導体装置がスタンバイモードの場合は,スイッチSW1,SW2が開放され,高抵抗値の抵抗素子RS1およびRS2を用いて消費電力が少ない状態でスタンバイモードが設定される。」(5ページ)

上記記載及び図11(a)より,引用文献2には,次の発明(以下,「引用発明2」という。)が記載されていると認める。
「活性状態で出力電圧を低い抵抗値を有する抵抗素子によって抵抗分圧して参照電位をノードに出力するアクティブモード用の分圧回路と,常に前記出力電圧を高い抵抗値を有する抵抗素子によって抵抗分圧して参照電位を前記ノードに出力するスタンバイモード用の分圧回路とを備える分圧回路。」

(2)対比
本願発明と引用発明とを対比すると,
引用発明の「半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路」は,本願発明の「半導体装置」に含まれる。
引用発明の「キャリブレーション端子を駆動するレプリカバッファ」は,本願発明の「キャリブレーション端子を駆動するレプリカバッファ」に相当する。
引用発明の「中間電圧」は,キャリブレーション端子の電位との比較の基準となる電圧であるから,本願発明の「基準電位」に相当し,引用発明の「中間電圧を出力する手段」は,本願発明の「基準電位生成回路」に相当する。
そうすると,引用発明の「コンパレータ」は,「前記キャリブレーション端子に現れる電位と前記基準電位とを比較する」といえるから,本願発明の「比較手段」に相当する。
引用発明の「前記コンパレータの比較結果」及び「前記レプリカバッファのインピーダンス」は,それぞれ本願発明の「前記比較回路による比較の結果」及び「前記レプリカバッファの出力インピーダンス」に相当し,引用発明の「インピーダンスを制御する」ことは,本願発明の「出力インピーダンスを変化させる」ことといえるから,引用発明の「カウンタ」は本願発明の「コントロール回路」に相当する。

そうすると,本願発明と引用発明とは,以下の点で一致ないし相違する。

(一致点)
「キャリブレーション端子を駆動するレプリカバッファと,
基準電位を生成する基準電位生成回路と,
前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と,
前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と,
を備える半導体装置。」

(相違点)
一致点である「基準電位生成回路」について,本願発明では,「前記基準電位生成回路は,イネーブル信号に応答して活性化される第1の電位発生部と,前記イネーブル信号に関わらず活性化される第2の電位発生部とを含み,前記第1の電位発生部の出力ノードと前記第2の電位発生部の出力ノードが前記比較回路に共通接続されており,前記基準電位発生回路は,前記第1及び第2の電位発生部の出力ノードに接続されたローパスフィルタ回路と,前記ローパスフィルタ回路の入力ノードに接続された補償容量とをさらに含む」点でさらに特定されているのに対し,引用発明では,この点が特定されていない点。

(3)判断
上記相違点について検討する。
引用文献2には,「活性状態で出力電圧を低い抵抗値を有する抵抗素子によって抵抗分圧して参照電位をノードに出力するアクティブモード用の分圧回路と,常に前記出力電圧を高い抵抗値を有する抵抗素子によって抵抗分圧して参照電位を前記ノードに出力するスタンバイモード用の分圧回路とを備える分圧回路。」(引用発明2)が記載されている。
そして、引用発明の「中間電圧を出力する手段」と引用発明2の「分圧回路」とは、所定の電位を抵抗分圧して出力する点で共通し、両者を組み合わせることを阻害する要件も見当たらないから、引用発明の「中間電圧を出力する手段」を引用発明2の分圧回路で構成することは、当業者が容易に想到し得たものといえる。
しかしながら、引用発明の「中間電圧を出力する手段」の構成を引用発明2の「分圧回路」の構成に置き換えたとしても,前記相違点に係る「前記基準電位発生回路は,前記第1及び第2の電位発生部の出力ノードに接続されたローパスフィルタ回路と,前記ローパスフィルタ回路の入力ノードに接続された補償容量とをさらに含む」点までは充足することができない。
そして、本願発明は、前記の点により、「イネーブル信号ENが活性化すると、ハイインピーダンス状態であった電位発生部210から基準電位VREFの出力が開始されるため、過渡的に基準電位VREFのレベルが変動しうるが、この変動はローパスフィルタ回路230によって遮断される。」(【0036】)という効果を奏するから,前記の点を自明な事項とすることはできない。

(4)小括
したがって,本願発明は,当業者が引用発明と引用発明2に基づいて容易に発明をすることができたとはいえない。
本願の請求項2-7に係る発明は,本願発明をさらに限定したものであるので,本願発明と同様に,当業者が引用発明と引用発明2に基づいて容易に発明をすることができたとはいえない。
よって,原査定の理由によっては,本願を拒絶することはできない。

第4 当審拒絶理由について
1.当審拒絶理由の概要
(進歩性)この出願の下記の請求項に係る発明は,その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明することができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

・請求項1-2
・引用文献1-3
・備考
引用文献1の図1及びその説明箇所には,
「キャリブレーション端子ZQを駆動するレプリカバッファ110と,
基準電位を生成する基準電位生成回路(抵抗171,172,電源電位VCC,グランド電位GND)と,
前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路151と,
前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路(カウンタ141)と,を備える半導体装置(キャリブレーション回路)。」
の発明(以下,「引用発明」という。)が開示されている。
一方,引用文献2の図5,図6及びそれらの説明箇所には,基準電圧発生回路において,スタンバイ状態から通常動作状態への復帰時間を短縮し,消費電力を低減するために,常に電圧を出力する構成と,通常動作状態のみ電圧を出力する構成を含み,両構成が共通の出力端子に接続され,前記スタンバイ状態と通常動作状態とで出力する基準電圧が変化しないことが記載されている。また,引用文献3の図1及びその説明箇所には,基準電圧発生回路において,消費電流を低減するために,常に基準電圧を出力する第2基準電圧発生回路14と,動作時のみ制御信号CSにより基準電圧を出力する第1基準電圧発生回路12を備え,前記第2及び第1の基準電圧発生回路で発生する基準電圧を基準電圧ラインL1に出力することが記載されており,引用文献2,3に記載された基準電圧発生回路はいずれも
「前記基準電位生成回路は,イネーブル信号に応答して活性化される第1の電位発生部と,前記イネーブル信号に関わらず活性化される第2の電位発生部とを含み,前記第1の電位発生部の出力ノードと前記第2の電位発生部の出力ノードが共通接続されている」
構成を備えているといえる。
そうすると,引用発明の基準電位発生回路において,消費電力を低減するために,同様に基準電圧発生回路に関する引用文献2,3の前記構成を採用することは,当業者が容易に想到し得たものであり,請求項1-2に係る発明の奏する作用効果についても,当業者が予測し得る範囲内のものである。

・請求項3
・引用文献1-3
・備考
引用文献2(段落25)には,容量103の説明として「103は,基準電圧発生回路101の出力電圧Vrを安定させる基準電圧安定化容量である。」と記載されている。即ち,当該容量が出力を安定させるローパスフィルタの作用をしていることは当業者には自明のことであり,この記載に基づいて「電位発生部の出力ノードに接続されたローパスフィルタを更に含む」ように構成することも当業者であれば適宜なし得ることである。

(中略)

<引用文献等一覧>
1.特開2008-48361号公報
2.特開2004-342684号公報(新たに引用)
3.特開2005-50473号公報(新たに引用)

2.当審拒絶理由の判断
(1)引用文献の記載事項
ア 引用発明
当審拒絶理由で引用した引用文献1は,原査定の理由で引用した引用文献1と同じである。以下,引用文献1に記載された引用発明を再掲する。

「半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路であって,
キャリブレーション端子を駆動するレプリカバッファと,
中間電圧を出力する手段と,
前記キャリブレーション端子の電位と前記中間電圧とを比較するコンパレータと,
前記コンパレータの比較結果に応じて,前記レプリカバッファのインピーダンスを制御するカウンタと,
を備えるキャリブレーション回路。」

イ 公知事項
当審拒絶理由で引用した引用文献2には,図1,図5及び図6とともに以下の事項が記載されている。

(ア)「【0017】
【発明の実施の形態】
以下に,本発明の実施の形態について,図面を参照しながら説明する。
(実施の形態1)
図1(a)は本発明の実施の形態1における半導体集積回路を示したものである。
図において,101は,基準となる電圧を発生させる基準電圧発生回路,102は,基準電圧発生回路101の出力電圧Vrを用いて動作するアナログ回路,103は,基準電圧発生回路101の出力電圧Vrを安定させる基準電圧安定化容量である。
【0018】
本実施の形態1において,基準電圧発生回路101の出力端子がアナログ回路102に入力され,アナログ回路102は基準電圧発生回路101の出力電圧Vrを用いて動作している。さらに,出力電圧Vrの安定化のため,基準電圧発生回路101の出力端子とグランドとの間には,基準電圧安定化容量103が接続されている。そして,スタンバイ信号Pdnは,基準電圧発生回路には入力されず,アナログ回路102に入力され,Hの時にアナログ回路102がオフし,Lの時にオンする。」(5頁)

(イ)「【0032】
(実施の形態3)
本発明の実施の形態3に係る半導体集積回路は,スタンバイ状態から通常動作状態への復帰時間の短縮と,スタンバイ時の低消費電力化とを図るため,実施の形態2の基準電圧発生回路にN(Nは2以上の自然数)個の並列接続された電流源と,N個の並列接続された抵抗性負荷とを備え,スタンバイ時に該それぞれN個の電流源,及び抵抗性負荷のうち,それぞれM(Mは1以上の自然数)個の電流源,及び抵抗性負荷を切り離すものである。
【0033】
図5は本発明の実施の形態3における半導体集積回路の基準電圧発生回路を示したものである。
図において,基準電圧発生回路301は,N個の電流源IBIAS1?IBIASnとそれぞれN個のスイッチSWA2?SWAn,SWB2?SWBnと,N個の抵抗素子RES1?RESnとから構成される。電流源IBIAS1の出力は,抵抗素子RES1の片方の端子に接続されるとともに,基準電圧発生回路301の出力端子104に接続されている。抵抗素子RES1の他方の端子はグランドに接続されている。
【0034】
電流源IBIAS2の出力はスイッチSWA2を介して出力端子104に接続され,また一端をグランドに接続された抵抗素子RES2はスイッチSWB2を介して出力端子104に接続される。以下,IBIASn,及びRESnまで同様の接続が繰り返される。なお,本実施の形態3において,電流源IBIAS1?IBIASnのそれぞれの電流値は同一とし,また,抵抗素子RES1?RESnのそれぞれの抵抗値は同一とする。
【0035】
次に,本発明の実施の形態3に係る半導体集積回路の動作を説明する。
通常動作時は,スイッチSWA2?SWAn,およびSWB2?SWBnは閉じており,電流源IBIAS1?IBIASnからの電流が抵抗素子RES1?RESnに流れ込むことによって,出力端子電圧Vrを発生する。
【0036】
スタンバイ時には,スタンバイ信号を受けてスイッチSWA2?SWAn,およびSWB2?SWBnが開くことにより,電流源IBIAS2?IBIASnがオフになり,また,抵抗素子RES2?RESnに電流は流れない。一方,電流源IBIAS1と抵抗素子RES1とで構成される回路は,スタンバイ時でも動作し続ける。この場合,電流源の電流は通常動作時の1/nとなり,抵抗素子の抵抗値はn倍となるため,出力端子電圧は通常動作時とかわらない。したがって,図2に示す出力電圧波形図と同様に,スタンバイ時においても出力電圧Vrは変化せず,基準電圧安定化容量に蓄えられた電荷は変化しない。
【0037】
これにより,スタンバイが解除された場合には,基準電圧安定化容量を再充電する必要がないため,アナログ回路が通常動作するまでの時間を短縮することができる。
【0038】
以上のように,本発明の実施の形態3に係る半導体集積回路は,基準電圧発生回路301にN個の電流源IBIASと,N個の抵抗性負荷RESとを備え,スタンバイ時に,該それぞれN個の電流源,及び抵抗性負荷のうち,それぞれM個の電流源,及び抵抗性負荷を切り離すので,スタンバイ時のさらなる低消費電力化を可能にするとともに,出力端子電圧は通常動作時と変わらないため,スタンバイ状態から通常動作状態への復帰時間の短縮を可能にする。」(7?8頁)

(ウ)「【0039】
(実施の形態4)
本発明の実施の形態4に係る半導体集積回路は,スタンバイ状態から通常動作状態への復帰時間の短縮と,スタンバイ時の低消費電力化とを図るため,実施の形態2の基準電圧発生回路にN(Nは2以上の自然数)個の並列接続された電流源と,抵抗性負荷としてN個の並列接続されたトランジスタとを備え,スタンバイ時に該それぞれN個の電流源,及びトランジスタのうち,それぞれM(Mは1以上の自然数)個の電流源,及びトランジスタを切り離すものである。
【0040】
図6は本発明の実施の形態4における半導体集積回路を示したものである。実施の形態3では抵抗性負荷として抵抗素子を用いたが,トランジスタを抵抗性負荷として用いた場合を示している。
【0041】
図において,基準電圧発生回路401は,電流源IBIAS1?IBIASnとスイッチSWA2?SWAn,SWB2?SWBn,およびNチャンネルトランジスタNTR1?NTRnから構成される。電流源IBIAS1の出力は,NチャンネルトランジスタNTR1のドレイン端子およびゲート端子に接続されるとともに,基準電圧発生回路401の出力端子104に接続される。また,電流源IBIAS2の出力はスイッチSWA2を介して出力端子104に接続され,NチャンネルトランジスタNTR2のドレイン端子はスイッチSWB2を介して出力端子104に接続されるとともに,NチャンネルトランジスタNTR2のゲート電圧も出力端子104に接続される。以下,IBIASn,及びNTRnまで同様の接続が繰り返される。なお,本実施の形態302において,電流源IBIAS1?IBIASnのそれぞれの電流値は同一とし,トランジスタNTR1?NTRnの各チャンネルのサイズは同一とする。
【0042】
次に,本発明の実施の形態4に係る半導体集積回路の動作の説明を行う。
通常動作時,スイッチSWA2?SWAn,およびSWB2?SWBnは閉じている。このとき,NチャンネルトランジスタNTR1?NTRnは抵抗性負荷の機能を果たすため,電流源IBIAS1?IBIASnからの電流が流れることによって,出力端子電圧Vrを発生する。
【0043】
スタンバイ時には,スタンバイ信号を受けてスイッチSWA2?SWAn,およびSWB2?SWBnが開くことにより,電流源IBIAS2?IBIASnがオフになり,また,抵抗性負荷であるNチャンネルトランジスタNTR2?NTRnに電流は流れない。一方,電流源IBIAS1と抵抗性負荷であるNチャンネルトランジスタNTR1とで構成される回路は,スタンバイ時でも動作をし続ける。この場合,電流源の電流は通常動作時の1/nとなり,Nチャンネルトランジスタのサイズは1/n倍となるため,出力端子電圧は通常動作時とかわらない。したがって,図2に示す出力電圧波形図と同様に,スタンバイ時においても出力電圧Vrは変化せず,基準電圧安定化容量に蓄えられた電荷は変化しない。
【0044】
これにより,スタンバイが解除された場合には,基準電圧安定化容量を再充電する必要がないため,アナログ回路が通常動作するまでの時間を短縮することができる。
【0045】
以上のように,本発明の実施の形態4に係る半導体集積回路は,基準電圧発生回路401にN(Nは2以上の自然数)個の電流源と,抵抗性負荷として,N個のトランジスタとを備え,スタンバイ時に,該それぞれN個の電流源,及びトランジスタのうち,それぞれM(Mは1以上の自然数)個の電流源,及びトランジスタを切り離すことによって,スタンバイ時のさらなる低消費電力化を可能にするとともに,出力端子電圧は通常動作時と変わらないため,スタンバイ状態から通常動作状態への復帰時間の短縮を可能にする。」(8?9頁)

上記(ア)ないし(ウ)より,次の事項(以下,「公知事項」という。)が公知である。

「(A)基準電位生成回路は,イネーブル信号に応答して活性化される第1の電位発生部と,前記イネーブル信号に関わらず活性化される第2の電位発生部とを含み,前記第1の電位発生部の出力ノードと前記第2の電位発生部の出力ノードが共通の出力端子に接続され,
(B)前記出力端子とグランドとの間に,出力電圧を安定させる基準電圧安定化容量を接続すること。」

なお,当審拒絶理由で引用した引用文献3には,当審拒絶理由で引用した引用文献2に記載された上記(A)と同様の事項が記載されている。

(2)対比
本願発明と引用発明との一致点,相違点は,前述のとおりであり,再掲すると,

(一致点)
「キャリブレーション端子を駆動するレプリカバッファと,
基準電位を生成する基準電位生成回路と,
前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と,
前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と,
を備える半導体装置。」

(相違点)
一致点である「基準電位生成回路」について,本願発明では,「前記基準電位生成回路は,イネーブル信号に応答して活性化される第1の電位発生部と,前記イネーブル信号に関わらず活性化される第2の電位発生部とを含み,前記第1の電位発生部の出力ノードと前記第2の電位発生部の出力ノードが前記比較回路に共通接続されており,前記基準電位発生回路は,前記第1及び第2の電位発生部の出力ノードに接続されたローパスフィルタ回路と,前記ローパスフィルタ回路の入力ノードに接続された補償容量とをさらに含む」点でさらに特定されているのに対し,引用発明では,この点が特定されていない点。

(3)判断
上記相違点について検討する。
上述のとおり,「基準電位生成回路は,イネーブル信号に応答して活性化される第1の電位発生部と,前記イネーブル信号に関わらず活性化される第2の電位発生部とを含み,前記第1の電位発生部の出力ノードと前記第2の電位発生部の出力ノードが共通の出力端子に接続され,前記出力端子とグランドとの間に,出力電圧を安定させる基準電圧安定化容量を接続すること。」(公知事項)は,公知である。
そして,引用発明において,同様に固定電圧である基準電位を出力する公知事項を採用し,中間電圧を出力する手段を公知の基準電位生成回路で構成するとともに,前記基準電位生成回路の出力端子に基準電圧安定化容量を接続することは,当業者が容易に想到し得たものといえる。
しかしながら,引用発明に公知事項を採用しても,前記相違点に係る構成における「前記基準電位発生回路は,前記第1及び第2の電位発生部の出力ノードに接続されたローパスフィルタ回路」をさらに備えることまでは,充足することはできない。
そして,本願発明は,前記「ローパスフィルタ回路」を備えることで,「イネーブル信号ENが活性化すると,ハイインピーダンス状態であった電位発生部210から基準電位VREFの出力が開始されるため,過渡的に基準電位VREFのレベルが変動しうるが,この変動はローパスフィルタ回路203によって遮断される。」(【0036】)という効果を奏するから,前記「ローパスフィルタ回路」に関する事項を自明な事項とすることはできない。

(4)小括
したがって,本願発明は,当業者が引用発明と公知事項に基づいて容易に発明をすることができたものとはいえなくなった。
本願の請求項2-7に係る発明についても,本願発明をさらに限定したものであるので,本願発明と同様に,当業者が引用発明と公知事項に基づいて容易に発明をすることができたものとはいえなくなった。
そうすると,もはや,当審で通知した拒絶理由によって本願を拒絶することはできない。

第5 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2017-01-05 
出願番号 特願2011-35683(P2011-35683)
審決分類 P 1 8・ 121- WY (H03K)
最終処分 成立  
前審関与審査官 宮島 郁美  
特許庁審判長 大塚 良平
特許庁審判官 萩原 義則
中野 浩昌
発明の名称 半導体装置  
代理人 緒方 和文  
代理人 鷲頭 光宏  
代理人 黒瀬 泰之  
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