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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1324351
審判番号 不服2015-646  
総通号数 207 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-03-31 
種別 拒絶査定不服の審決 
審判請求日 2015-01-13 
確定日 2017-01-25 
事件の表示 特願2013-105310「異なる垂直寸法のフィンを有するトリプル・ゲート・フィンFETおよびダブル・ゲート・フィンFET」拒絶査定不服審判事件〔平成25年 9月 9日出願公開、特開2013-179343〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯
本願は、平成19年10月23日(パリ条約による優先権主張2006年11月30日、アメリカ合衆国)に出願した特願2007-274832号(以下、「原出願」という。)の一部を平成25年5月17日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。

平成25年 5月20日 審査請求
平成26年 4月14日 拒絶理由通知
平成26年 7月18日 意見書・手続補正書
平成26年 9月 9日 拒絶査定
平成27年 1月13日 審判請求・手続補正書
平成27年 1月27日 上申書
平成28年 1月19日 拒絶理由通知
平成28年 4月14日 意見書・手続補正書

2 当審による拒絶理由の概要
当審が平成28年1月19日付けで通知した拒絶理由通知(以下、「当審拒絶理由通知」という。)の概要は以下のとおりである。

理由1.平成27年1月13日付けの手続補正書により補正された、本願の請求項1及び請求項3に係る発明は、特開2005-251873号公報に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。
理由2.平成27年1月13日付けの手続補正書により補正された、本願の請求項1、請求項3及び請求項4に係る発明は、特開2005-251873号公報、米国特許出願公開第2004/0110331号明細書、及び、特開2003-298051号公報に記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
また、平成27年1月13日付けの手続補正書により補正された、本願の請求項2に係る発明は、特開2005-251873号公報、米国特許出願公開第2004/0110331号明細書、及び、特開2005-302934号公報に記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
理由3.この出願は、特許請求の範囲の記載が、特許法第36条第6項第2号に規定する要件を満たしていない。
理由4.この出願は、特許請求の範囲の記載が、特許法第36条第6項第1号に規定する要件を満たしていない。

3 本願発明の容易想到性について
(1) 本願発明
平成28年4月14日付け手続補正書により補正された、特許請求の範囲の請求項1の記載は次のとおりである。

「【請求項1】
第1の上面および第1の垂直寸法を有し、半導体基板上に配置された少なくとも1つの第1の半導体フィンと、
第2の上面および第2の垂直寸法を有し、前記半導体基板上に配置された少なくとも1つの第2の半導体フィンと、
を含み、
前記第1の上面の高さと前記第2の上面の高さとは等しく、前記第2の垂直寸法は前記第1の垂直寸法のより小さく、
前記第1および第2の半導体フィンにおいて、その側面にゲート誘電体層が形成され、その上面にゲート誘電体層として機能しない厚膜の絶縁体層が形成され、
前記少なくとも1つの第2の半導体フィンの前記側面に垂直な方向に定義される側壁は、前記少なくとも1つの第1の半導体フィンの側壁に接触して隣接している、半導体構造体。」

ここで、「前記第1の上面の高さと前記第2の上面の高さとは等しく、前記第2の垂直寸法は前記第1の垂直寸法のより小さく」との記載は、「前記第1の上面の高さと前記第2の上面の高さとは等しく、前記第2の垂直寸法は前記第1の垂直寸法より小さく」の誤記と認められるので、上記の記載の意味内容をこのように解したうえで、本願の請求項1に係る発明(以下「本願発明」という。)は、上記手続補正書により補正された、特許請求の範囲の請求項1に記載されたとおりのものと認める。

(2) 引用文献の記載と引用発明
ア 引用文献
当審拒絶理由通知で引用された、原出願の優先日前に日本国内で頒布された刊行物である特開2005-251873号公報(以下、「引用文献」という。)には、図面とともに以下の記載がある。
(ア) 「【請求項1】
起立した半導体よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して形成されたソース領域およびドレイン領域と、前記起立薄膜横方向チャネル領域の両側面に形成されたゲート絶縁膜およびゲート電極と、を備えた二重ゲートMOS電界効果トランジスタを同一基板上に複数個有する半導体集積回路において、2種類の異なる高さの起立薄膜横方向チャネル領域の二重ゲートMOS電界効果トランジスタを含むことを特徴とする半導体集積回路。」
(イ) 「【発明の効果】
【0012】
本発明によれば、異なる電流容量のトランジスタを同一面積において形成することができる。したがって、本発明によれば、高機能半導体集積回路を高密度に実現することができる。また、横方向チャネル高さの高いものをｐMOSチャネルに、横方向チャネル高さの低いものをnMOSチャネルにしてCMOSインバータ形成すると、高精度に電流マッチングの取れたCMOSインバータをより小さい面積で構成することができる。また、本発明の製造方法は、通常使われているプロセスのみを用いているので、高集積・高密度化された半導体集積回路を安価に提供することが可能になる。」
(ウ) 「【実施例1】
【0014】
図1は、本発明の実施例1を示す図であって、図1(a)は、SOI基板上に形成されたシリコンフィン高さの異なる二重ゲートMOS電界効果トランジスタを有する半導体集積回路の平面図であり、図1(b)は、そのA-A′線での断面図である。図1において、1はシリコン基板、2は埋め込み酸化膜、3はゲート電極、4は絶縁膜、5はシリコン結晶層の一部に形成されたチャンネル領域で、図の左側のトランジスタのフィンチャネル高さは右側のトランジスタのフィンチャネル高さより高い。6はゲート絶縁膜、7はシリコン結晶層の一部に形成されたソース領域、8はシリコン結晶層の一部に形成されたドレイン領域、9aは選択酸化領域である。本実施例においては、各トランジスタのチャネル領域の両面に形成されたゲート絶縁膜はそれぞれ同じ膜厚に形成されている。すなわち、それぞれのゲート絶縁膜の膜厚をt1、t2として、t1=t2である。」
(エ) 「【実施例6】
【0028】
図10に本発明の実施例6を示す。図10(a)は、本実施例に係わる、SOI基板上に形成した、シリコンフィンの高さが異なり、かつシリコンフィンの頂部が同一主面上に位置するMOS電界効果トランジスタを有する半導体集積回路の平面図であり、図10(b)はそのA-A′線での断面図である。図10において、図1に示される実施例1の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。図10において、14はシリコン支持基板、15はCVD酸化膜である。
【0029】
図11?図14に、本発明の実施例6に係わる半導体集積回路の製造工程例を示す。まず、図11(a)に示すように、シリコン基板1上に、埋め込み酸化膜2とシリコン結晶層5aをもつSOI(Silicon-On-Insulator)ウエハを用意し、熱酸化膜と窒化膜から成る酸化保護膜10を形成する。 次に、フォトリソグラフィとRIE技術を用いて、酸化保護膜10を選択的にエッチング除去してから、熱酸化をして、図11(b)に示すように、酸化保護膜がエッチングされた領域に選択酸化膜9を形成する。次に、RIEとフッ酸処理により、酸化保護膜10と選択酸化膜9をエッチング除去する。酸化保護膜10の形成工程と、熱酸化工程と、エッチング工程とを繰り返すことで、複数のシリコン層厚を有するSOI基板も作製できる。続いて、図11(c)に示すように、シリコン層の段差の高さを越えるような厚いCVD酸化膜15を堆積する。次に、図12(d)に示すように、CMPを利用してCVD酸化膜15を平坦化する。この時、CVD酸化膜がシリコン層の厚い領域に残るようにする。
【0030】
次に、図12(e)に示すように、シリコン支持基板14を用意して、平坦化したSOI基板上のCVD酸化膜15に貼り合わせ、アニーリングする。これにより、シリコン支持基板14と、シリコン結晶層5aを有するSOI基板とが化学結合により密着される。 次に、図12(f)に示すように、シリコン基板1をロストウエハ(Lost Wafer)技術で取り除く。ロストウエハ技術としては、有機アルカリ水溶液でシリコンを溶かすウェットエッチング方法とdeep-RIE(deep Reactive Ion Etching)を用いるドライエッチング方法がある。この二つの方法とも、本工程に対して非常に有効である。ロストウエハした後注目すべき点は、図12(f)に示すように、シリコン結晶層5aは、高さは部分的に異なるがその最上面は平坦で同一平面になされていることである。ここに、段差を有するシリコン結晶層を有するSOI基板が新たに形成されたことになる。
【0031】
次に、熱酸化をしてシリコン層全面に酸化膜を形成して、電子ビーム露光と現像並びにRIEによりドーピング用マスクを作製し、ソースとドレイン領域に対してドーピングをする。そして、そのドーピングマスクをフッ酸で除去する。この部分のプロセスは、通常用いられる工程であるため図示してない。続いて、図13(g)に示すように、熱酸化膜、或いは熱酸化膜と窒化膜から成る絶縁膜4を形成する。また、電子ビーム露光と現像によりフィンチャネルパターンのレジスト膜11を形成する。
【0032】
次に、RIEでレジスト膜11をマスクとして、絶縁膜4をエッチングして、図13(h)に示すような絶縁膜4からなるハードマスクを作製する。次に、結晶異方性ウェットエッチング或いはRIEにより、絶縁膜4をマスクとしてシリコン結晶層5aをエッチングする。これにより、図13(i)に示すような、高さの高いシリコンフィンチャネルと高さの低いシリコンフィンチャネルが形成される。ここで注目すべき点は、二つのチャネル領域5の頂部が同じ平面上に位置していることである。結晶異方性ウェットエッチングでシリコンフィンを形成する場合には、シリコン層の面方位は(110)で、フィンの長さ方向を＜112＞方向に合わせる必要がある。この方法で作製したシリコンフィンは、理想的な矩形チャネルとなり、そのチャネル表面は原子層レベルで平滑である。一方、RIEでシリコンフィンを作製する場合には、シリコン層の面方位制限はない。しかし、作製されるシリコンフィンは、通常ベル状となり、チャネル表面はプラズマのダメージを受けることになる。
【0033】
次に、図14(j)に示すように、熱酸化よりゲート絶縁膜6を形成する。次に、図14(k)に示すように、電極材料層3aを堆積する。電極材料としては、ドープトポリシリコン、或いは薄い高融点金属膜とドープトポリシリコンを連続的に堆積して形成する複合膜がある。次に、図14(l)に示すように、電子ビーム露光と現像並びにRIEによりゲートパターン形成とゲート加工を行い、ゲート電極3を作製する。続いて、瞬時加熱によるアニーリング(RTA)によりチャネル両端のエクステンション(Extension)部のドーピングを行う。その後、絶縁膜(図示なし)の堆積、コンタクトホールの形成、Al電極形成、シンタリングを行うと、本実施例のシリコンフィン高さが異なり、かつシリコンフィンチャネルの頂部が同じ平面上に位置する二重ゲートMOS電界効果トランジスタから成る半導体集積回路の作製工程が完了する。」
(オ) 上記(エ)によれば、段落【0028】には、「図10(a)は、本実施例に係わる、SOI基板上に形成した、シリコンフィンの高さが異なり、かつシリコンフィンの頂部が同一主面上に位置するMOS電界効果トランジスタを有する半導体集積回路の平面図であり、図10(b)はそのA-A′線での断面図である。」と記載されているから、図10(b)の左側のトランジスタのシリコンフィンを第1のシリコンフィン、その高さを第1の高さ、その頂部を第1の頂部と規定し、右側のトランジスタのシリコンフィンを第2のシリコンフィン、その高さを第2の高さ、その頂部を第2の頂部と規定すると、図10(a)及び(b)には、引用文献1には、第1の頂部と第2の頂部が同じ平面上にあり、第2の高さは第1の高さよりも小さいことが記載されていると認められる。
(カ) 上記(ア)の請求項1における「前記起立薄膜横方向チャネル領域の両側面に形成されたゲート絶縁膜」との記載を参酌すれば、図10には、第1および第2のシリコンフィンの両側面にゲート絶縁膜6が形成され、第1および第2のシリコンフィンの上面に絶縁膜4が形成されていることが記載されていると認められる。
(キ) 上記(ア)及び図10aより、第1のシリコンフィン及び第2のシリコンフィンにそれぞれ1つの二重ゲートMOS電界効果トランジスタが形成されていることが記載されていると認められる。

イ 引用発明
上記アより、引用文献1には以下の発明(以下、「引用発明」という)が記載されているものと認められる。

「第1の頂部および第1の高さを有し、シリコン支持基板14上に形成された1つの第1のシリコンフィンと、
第2の頂部および第2の高さを有し、シリコン支持基板14上に形成された1つの第2のシリコンフィンと、
を含み、
第1の頂部と第2の頂部が同じ平面上にあり、第2の高さは第1の高さよりも小さく
第1および第2のシリコンフィンにおいて、その両側面にゲート絶縁膜6が形成され、その上面に絶縁膜4が形成され、
第1のシリコンフィン及び第2のシリコンフィンにそれぞれ1つの二重ゲートMOS電界効果トランジスタが形成されている
二重ゲートMOS電界効果トランジスタ。」

(3) 周知例の記載と周知技術
ア 周知例1
(ア)当審拒絶理由通知で引用された、原出願の優先日前に外国で頒布された刊行物である米国特許出願公開第2004/0110331号明細書(以下、「周知例1」という)には、図1A,1B,4Aとともに以下の記載がある。(当審注.なお、訳文は、合議体が作成したものである。以下も同様である。)
(a) 「[0004] A simple example of a multiple-gate device is the double-gate MOSFET structure, where there are two gate electrodes on the opposing sides of the channel or silicon body. A one way to fabricate a double-gate MOSFET is described by U.S. Pat. No. 6,413,802B1, issued to Hu et al, for FinFET transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture. In U.S. Pat. No. 6,413,802B1, the device channel comprises a thin silicon fin formed on an insulative substrate (e.g. silicon oxide) and defined by using an etchant mask. Gate oxidation is performed, followed by gate deposition and gate patterning to form a double-gate structure overlying the sides of the fin. Both the source-to-drain direction and the gate-to-gate direction are in the plane of the substrate surface. The specific device structure, the cross-section of which is illustrated in FIG. 1 A, is widely recognized to be one of the most manufacturable double-gate structures. A plane view of the double-gate structure 10 is shown in FIG. 1B . The etchant mask 12 of U.S. Pat. No. 6,413,802B1 is retained on the fin 20 in the channel region through the process. The device width of a single fin is defined to be twice the fin height h.
・・・
[0007] Referring back to FIGS. 1A and 1B , a double-gate MOSFET structure 10 is shown. FIG. 1A shows the cross-sectional view of the double-gate MOSFET 10 through its channel region where the semiconductor fin 20 forms the channel and a gate electrode 16 straddles over the semiconductor fin 20 , forming two gates 26 , 28 , one on each of the two sidewalls 36 , 38 of the semiconductor fin 20 . The plane view of the double-gate MOSFET structure 10 is shown in FIG. 1B. The width of a double-gate MOSFET formed using a single semiconductor fin is two times the fin height h, that is, the width of the double-gate MOSFET is equal to 2h.
・・・
[0008] FIG. 4A shows the cross-sectional view of a triple-gate transistor 50 through the channel region. The triple-gate transistor is similar to the double-gate transistor except for the absence of the mask on the top surface 52 of the semiconductor fin 20 . The gate dielectric 58 wraps around the semiconductor fin 20 on three sides, and the gate electrode 48 straddles over the fin 20 . The gate electrode 48 forms three gates: a gate 62 on the top surface 52 of the semiconductor fin 20 and a gate 64,66 on each of the two sidewalls 54,56 of the fin. The device width of the triple-gate MOSFET 50 is given by the sum of the fin width and twice the fin height, e.g. (2h+w).
・・・」
(訳文) 「[0004] 複数のゲートを有するデバイスの単純な例は、ダブルゲートMOSFET構造であり、ダブルゲートMOSFET構造においては、チャネルまたはシリコン本体の両側に2本のゲート電極を有している。ダブルゲートMOSFETを製造する1つの方法は、Hｕらが作成し、基板から垂直に延びた2つのゲートのチャネルをもつFinFETトランジスタの構造及び製造方法の米国特許第6413802明細書に記載されている。米国特許第6413802明細書においては、そのデバイスのチャネルは、絶縁性基板(例えば、シリコン酸化膜)の上に形成される薄いシリコンフィンを備えており、そして、それはエッチャントマスクを用いることにより形成される。ゲート酸化が行われ、続いて、ゲート堆積、ゲートパターニングにより、フィンの側面上にダブルゲート構造を形成する。ソース-ドレイン方向とゲート-ゲート方向の両方は基板の表面に平行である。特定のデバイス構造の断面図を図1Aに示されているが、それは、最も製造可能なダブルゲート構造の1つとして、広く認識されている。ダブルゲート構造10の平面図が図1Bに示されている。米国特許第6413802明細書において、エッチャントマスク12は、プロセスを通じて、チャネルが形成されるフィン20上に残されている。1つのフィンのデバイス幅は、フィンの高さhの2倍であると定義される。・・・・・
[0007] 図1Aおよび図1Bに戻って参照すると、ダブルゲートMOSFET構造において構造10が示されている。 図1Aは、チャネル領域を介したダブルゲートMOSFET10の断面図を示しており、半導体フィン20がチャネルを形成し、ゲート電極16が半導体フィン20を跨いでおり、また、半導体フィン20の2つの側壁36、38のそれぞれにゲート26、28を形成する。ダブルゲートMOSFET構造10の平面図が、図1Bに示されている。1つの半導体フィンを用いて形成されたダブルゲートMOSFET構造においての幅は、フィン高さhの2倍である、すなわち、ダブルゲートMOSFETの幅は2hに等しい。
・・・
[0008] 図4Aは、チャネル領域を介してトリプルゲートトランジスタ50の断面図を示している。トリプルゲートトランジスタは半導体フィン20の上面52にマスクの存在しないことを除いてダブルゲートトランジスタと同様である。ゲート誘電体層58は、半導体フィン20の3辺を覆い、ゲート電極48は、フィン20を跨ぐ。ゲート電極48は、3つのゲートから形成される。ゲート62は半導体フィン20の上側表面52上に形成され、ゲート64とゲート66は、半導体フィンの2つの側壁のそれぞれに形成される。トリプルゲートMOSFET50 のデバイス幅は、フィン幅とフィン高さの2倍の合計(2h+ｗ)で与えられる・・・・」
(b) 「[0048] The silicon fins 20 are patterned using an etchant mask 12 , as shown in FIG. 11B . The etchant mask may comprise a material commonly used for masking an etch process, such as photoresist, silicon oxide, silicon nitride, etc. In the preferred embodiment, the etchant mask is silicon oxide.
・・・・」
(訳文)「[0048] 図11(B)に示されるように、シリコンフィン20は、エッチングマスク12を用いてパターニングされる。エッチングマスクが、エッチング処理をマスクする慣用の材料、フォトレジスト、酸化ケイ素、窒化ケイ素などを含むことができる。好ましい実施例では、エッチングマスクは、シリコン酸化物である。」
(c) 上記(a)によれば、段落[0007]には、「半導体フィン20の2つの側壁36、38のそれぞれにゲート26 、28を形成する。」ことが記載されている。そして、図1Aより、半導体フィン20の上面には、半導体フィン20の両側壁に形成されたゲート酸化膜より厚膜のエッチャントマスク12が形成されていることが看取できる。そうすると、段落[0007]の上記記載を参酌すれば、図1Aから、半導体フィン20の上面に形成されたマスク12は、ゲート誘電体層として機能しないような厚膜であることが記載されていると認められる。
(d) 以上より、周知例1には、ダブルゲートMOSFET構造において、半導体フィン20の両側壁にゲート誘電体が形成されていること、及び、半導体フィン20の上面にゲート誘電体として機能しない厚膜の誘電材料からなるマスク12が形成されることがそれぞれ記載されていると認められる。

(イ) 周知例1には、図6とともに以下の記載がある。
(a)「[0040] ・・・・ An illustration of the inverter structure 70 incorporating triple-gate transistors 72 , 74 are shown in FIG. 6 . In FIG. 6 , the inverter structure 70 is comprised of a single semiconductor fin 76 . The semiconductor fin 76 constitutes the inverter which may have a non-uniform uniform width.・・・・」
「[0042]・・・・ Further, the inverter includes an electrical contact between the drain regions 86 , 94 of the N-channel and P-channel multiple-gate transistors 74 , 72 to provide an output for the inverter 70 . ・・・・」
(訳文)「[0040]・・・トリプルゲートトランジスタ72、74を組み込んだインバータ構造70の図は、図6に示されている。図6において、インバータ構造70は、単一の半導体フィン76とから構成されている。半導体フィン76は、不均一な幅を有することができるインバータを構成している。・・・」
「[0042]インバータは、インバータ70の出力を供給するためにNチャネル型、Pチャネル型マルチゲートトランジスタ74、72のドレイン領域86、94との間の電気的接触を有している。・・・・」
(b) 上記(ア)(a)のとおり、「トリプルゲートトランジスタは半導体フィン20の上面52にマスクの存在しないことを除いてダブルゲートトランジスタと同様」であるから、図6及び上記(a)の「トリプルゲートトランジスタ72、74」との記載から、nチャネル型トランジスタ74及びｐチャネル型トランジスタ72が形成される所に、単一の半導体フィン76の少なくとも側面にゲート誘電体層を有することが記載されていると認められる。
(c) 以上より、単一の半導体フィン76に、少なくとも側面にゲート誘電体層を有するnチャネル型トランジスタ74及びｐチャネル型トランジスタ72が記載されていると認められる。

イ 周知例2
当審拒絶理由通知で引用された、原出願の優先日前に日本国内で頒布された刊行物である特開2005-302934号公報(以下、「周知例2」という。)には、図面とともに以下の記載がある。
(a)「【0003】
しかし、SRAMセルの記憶ノードに容量部を付加するにあたっては、容量部の配置に伴うセル面積及び体積の増大、製造工程の複雑化及び製造に必要なマスク数の増大等が問題となっていた。また近年、ゲート面積が同サイズのプレーナ型トランジスタに比べて大きいため、チャネル電流量が大きく、より高速なデバイスを実現できる縦型トランジスタが注目を浴びているが、縦型トランジスタを採用した半導体記憶装置のソフトエラーの抑制が望まれていた。」
(b)【0010】
・・・・さらに、第2及び第3のリッジ42a, 43a、絶縁膜76a, 77aと、第1のゲート配線63aとで第1のドライバトランジスタQ_(D1A)及び第1の負荷トランジスタQ_(L1A)をなす。・・・・」
(c) 「【0015】
また第2のリッジ42aには、第1のドライバトランジスタQ_(D1A)と隣接して第1の転送トランジスタQ_(T1A)が配置される。第1の転送トランジスタQ_(T1A)は、n^(+)ソース領域150a、n^(+)ドレイン領域151a及びゲート電極81を有するn型チャネルMOSトランジスタである。」
(d)「【0053】
次に、図11?図32を用いて、実施の形態にかかる半導体記憶装置の製造方法について説明する。
・・・・
【0056】
(c) 第1のリッジ41a, 41b、第2のリッジ42a, 42b、第3のリッジ43a, 43b、第5のリッジ45a, 45b、第4のリッジ44a, 44b、第6のリッジ46a, 46b及び接続部185a?185d, 186a, 186bの表面に熱酸化により酸化膜75a?80a, 75b?80bを形成させ、さらにCVD法により多結晶シリコン膜を堆積させる。次にリソグラフィー法及び異方性エッチング法により多結晶シリコン膜を選択的除去し、図17と、図17に示したA-A方向及びB-B方向のそれぞれから見た断面図である図18及び図19に示す第1のゲート配線63a?63d、第2のゲート配線64a?64d、ゲート電極71a?71d, 81, 82、第1のゲート配線63a?85d、第2のゲート配線64a?86dのそれぞれを形成させ、第1の容量部C1A, C1B, C1C, C1D及び第2の容量部C2A, C2B, C2C, C2Dを形成させる。なお、図17においては酸化膜75a?80a, 75b?80bを透視して示している。」

(e) 図6には、絶縁膜76aが、第2のリッジ42aの少なくとも側面を覆っている記載がある。そして、上記(a)の「縦型トランジスタ」との記載及び上記(b)より、第1のドライバトランジスタQ_(D1A)において、第2のリッジ42aと第1のゲート配線63aとの間に形成される絶縁膜76aが、ゲート誘電体層として機能することは自明である。
よって、第2のリッジ42aに、少なくともその側面にゲート誘電体層として機能する絶縁膜76aを有する第1のドライバトランジスタQ_(D1A)が記載されていると認められる。
(f) 図5の平面図から、第1のドライバトランジスタQ_(D1A) と第1の転送トランジスタQ_(T1A) は、共に第2のリッジ42aに形成されていると認められる。また、上記(c)及び(d)から、第1のドライバトランジスタQ_(D1A) と第1の転送トランジスタQ_(T1A) は、同時に形成されていると認められ、図9には、ゲート電極81と第2のリッジ42a との間に絶縁膜76aが形成されていることが記載されている。
そして、上記(e)のとおり、第1のドライバトランジスタQ_(D1A)は、第2のリッジ42aに、少なくともその側面にゲート誘電体層として機能する絶縁膜76aを有することが記載されているので、第2のリッジ42aに、少なくともその側面にゲート誘電体層として機能する絶縁膜76aを有する第1の転送トランジスタQ_(T1A)が記載されていると認められる。
(g) 以上より、周知例2には、第2のリッジ42aに、少なくともその側面にゲート誘電体層を有する第1のドライバトランジスタQ_(D1A)及び第1の転送トランジスタQ_(T1A)が記載されていると認められる。

ウ 周知技術
(ア) 上記ア(ア)より、下記の事項は、原出願の優先日前、当該技術分野では周知技術であると認められる。
「半導体フィンの両側面にゲート誘電体層を形成し、その上面にゲート誘電体層として機能しない厚膜の絶縁体層を有する二重ゲートMOS電界効果トランジスタ」

(イ) 上記ア(イ)及びイより、下記の事項は、原出願の優先日前、当該技術分野では周知技術であると認められる。
「単一の半導体フィンに、少なくともその側面にゲート誘電体層を有する複数のトランジスタを設けること」

(4) 本願発明と引用発明との対比
ア 引用発明の「シリコン支持基板14」、「形成された」、「第1のシリコンフィン」、及び、「第2のシリコンフィン」は、本願発明の「半導体基板」、「配置された」、「第1の半導体フィン」、及び、「第2の半導体フィン」にそれぞれ相当する。

イ 引用文献1の段落【0032】には、「絶縁膜4をマスクとしてシリコン結晶層5aをエッチングする。これにより、図13(i)に示すような、高さの高いシリコンフィンチャネルと高さの低いシリコンフィンチャネルが形成される。」との記載があることから、「高さ」はシリコンフィン自体の垂直方向の長さを指すことは明らかである。
そして、本願明細書の段落【0040】において、「用語「垂直寸法」は、他の構成部品または基板に対する構成部品の相対的な位置を指すのではなく、構成部品自体の固有の寸法を指す。」と規定していることから、引用発明の「高さ」は、本願発明の「垂直寸法」に相当する。
したがって、引用発明の「第1の高さ」、及び、「第2の高さ」は、本願発明の「第1の垂直寸法」、及び、「第2の垂直寸法」にそれぞれ相当する。

ウ 引用発明の「第1の頂部」、及び、「第2の頂部」は本願発明の「第1の上面」、及び、「第2の上面」にそれぞれ相当する。
引用発明において、「第1の頂部と第2の頂部が同じ平面上にあ」るところ、引用文献の図10より、第1の頂部と第2の頂部がシリコン支持基板14と平行な面上にあると認められるから、第1の頂部と第2の頂部はいずれも、シリコン支持基板14と平行な面上にあるものと認められる。してみれば、引用発明において、第1の頂部とシリコン支持基板14からの距離と第2の頂部とシリコン支持基板14からの距離は同じであると認められる。
そして、本願発明の「高さ」について、本願明細書の段落【0040】において、「用語「高さ」は、半導体基板の表面から半導体基板に垂直な方向に測定された構成部品の位置を指す」と規定している。
そうすると、引用発明の「第1の頂部と第2の頂部が同じ平面上にあり」は本願発明の「前記第1の上面の高さと前記第2の上面の高さとは等しく」に相当するといえる。

エ 引用発明の「ゲート絶縁膜6」、及び、「絶縁膜4」は、本願発明の「ゲート誘電体層」、及び、「絶縁体層」にそれぞれ相当する。

オ 引用発明の「二重ゲートMOS電界効果トランジスタ」は、本願発明の「半導体構造体」に相当する。

カ 以上をまとめると、本願発明と引用発明の一致点及び相違点は以下のとおりである。

(ア) 一致点
「第1の上面および第1の垂直寸法を有し、半導体基板上に配置された少なくとも1つの第1の半導体フィンと、
第2の上面および第2の垂直寸法を有し、前記半導体基板上に配置された少なくとも1つの第2の半導体フィンと、
を含み、
前記第1の上面の高さと前記第2の上面の高さとは等しく、前記第2の垂直寸法は前記第1の垂直寸法のより小さく、
前記第1および第2の半導体フィンにおいて、その側面にゲート誘電体層が形成され、その上面に絶縁体層が形成される、
半導体構造体。」
である点で一致し、次の点で相違する。

(イ) 相違点
・相違点1
本願発明には、第1および第2の半導体フィンの上面に形成される絶縁体層が「ゲート誘電体層として機能しない厚膜」であるとの記載があるが、引用発明においては、第1および第2のシリコンフィンの上面に絶縁膜4(本願発明の「絶縁体層」に相当)が形成されていることが特定されているものの、絶縁膜4の厚さについて記載されていない点。
・相違点2
本願発明は、「前記少なくとも1つの第2の半導体フィンの前記側面に垂直な方向に定義される側壁は、前記少なくとも1つの第1の半導体フィンの側壁に接触して隣接している」ことを特定しているのに対し、引用発明には、そのような特定がされていない点。

(5) 相違点の検討
ア 相違点1について
引用発明には、「第1および第2のシリコンフィンにおいて、その両側面にゲート絶縁膜6が形成さ」れていること、及び、「二重ゲートMOS電界効果トランジスタ」が特定されている。よって、第1および第2のシリコンフィンの2つの面(両側面)がチャネルとして機能しており、その上面はチャネルとして機能しないことは明らかである。さらに、引用文献1の図10には、第1および第2のシリコンフィンの上面に形成される絶縁膜4(本願第1発明の「絶縁体層」に相当)が、第1および第2のシリコンフィンの両側面に形成されるゲート絶縁膜6より厚いことが図示されている。よって、引用文献1には、絶縁膜4がゲート絶縁膜として機能しない厚膜を有している旨が記載されていると認められる。
そうすると、引用発明は相違点1に係る構成を実質的に備えていると認められる。
したがって、相違点1に係る構成は、実質的に引用文献1に記載されているものと認められる。
仮に、そうではないとしても、上記(3)ウ(ア)より、半導体フィンの両側面にゲート誘電体層を形成し、その上面にゲート誘電体層として機能しない厚膜の絶縁体層を有する二重ゲートMOS電界効果トランジスタは、原出願の優先日前、当該技術分野の周知技術であるから、引用発明の「二重ゲートMOS電界効果トランジスタ」においても、半導体フィンの上面に形成される絶縁膜4をゲート誘電体層として機能しない厚膜とすることは当業者が普通に行いうるものである。
よって、相違点1に係る変更は、引用発明において上記周知技術に接した当業者が、普通に行いうるものであるともいえる。

イ 相違点2について
上記(3)ウ(イ)より、「単一の半導体フィンに、少なくともその側面にゲート誘電体層を有する複数のトランジスタを設けること」は、原出願の優先日前、当該技術分野の周知技術である。そして、複数のトランジスタをそれぞれ異なる半導体フィンに形成するよりも、「単一の半導体フィンに、少なくともその側面にゲート誘電体層を有する複数のトランジスタを設ける」方が、集積化又は製造方法が簡単になることは当業者にとって自明であるから、集積化又は製造方法が簡単になるという課題を解決するものであることは上記周知技術に内包されているといえる。
引用発明には、「第1のシリコンフィン及び第2のシリコンフィンにそれぞれ1つの二重ゲートMOS電界効果トランジスタが形成されている」ことが特定されており、より集積化又は製造方法を簡単にするという当業者に自明の課題を解決するために、上記周知技術を適用し、第2のシリコンフィンのゲート絶縁膜6が形成される側面に垂直な方向に定義される側壁を第1のシリコンフィンの側壁に接触して隣接させることにより単一のシリコンフィンを形成し、単一のシリコンフィンに複数のトランジスタを形成することは当業者が容易に成し得ることである。
よって、相違点2に係る変更は、引用発明及び上記周知技術に基づいて、当業者が容易に行いうるものである。

(6) まとめ
以上のとおり、本願発明は、引用発明、並びに、周知例1及び2にみられるような周知技術に基づいて、当業者が容易に発明をすることができたものである。
そして、上記3(2)アより、引用文献には、引用発明の作用効果として、「本発明によれば、異なる電流容量のトランジスタを同一面積において形成することができる。したがって、本発明によれば、高機能半導体集積回路を高密度に実現することができる。」(【0012】)ことを奏する旨の記載があるので、本願発明の効果も、引用発明、並びに、周知例1及び2にみられるような周知技術から、当業者が容易に予測しうる程度のものと認められる。
したがって、本願請求項1に係る発明(本願発明)は、引用文献に記載の発明(引用発明)、並びに、周知例1及び2にみられるような周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

4 むすび
以上のとおりであるから、本願は、他の拒絶理由について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2016-08-02 
結審通知日 2016-08-09 
審決日 2016-09-14 
出願番号 特願2013-105310(P2013-105310)
審決分類 P 1 8・ 121- WZ (H01L)
P 1 8・ 537- WZ (H01L)
最終処分 不成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 河口 雅英
特許庁審判官 柴山 将隆
深沢 正志
発明の名称 異なる垂直寸法のフィンを有するトリプル・ゲート・フィンFETおよびダブル・ゲート・フィンFET  
代理人 上野 剛史  
代理人 太佐 種一  
復代理人 間山 進也  

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