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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1324518
審判番号 不服2015-7301  
総通号数 207 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-03-31 
種別 拒絶査定不服の審決 
審判請求日 2015-04-17 
確定日 2017-02-03 
事件の表示 特願2011-196485「半導体装置」拒絶査定不服審判事件〔平成25年 3月28日出願公開、特開2013- 58640〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯
本願は,平成23年9月8日の出願であって,平成25年10月9日付けで審査請求がなされ,平成26年10月8日付けで拒絶理由の通知がなされ,同年12月15日付けで意見書及び手続補正書の提出がなされ,平成27年1月15日付けで拒絶査定がなされた。
これに対して同年4月17日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ,当審において,平成28年5月20日付けで拒絶理由が通知され,同年7月25日付けで意見書及び手続補正書の提出がなされたものである。

2 当審による拒絶理由通知の概要
審判合議体が平成28年5月20日付けで通知した拒絶理由通知(以下「当審拒絶理由通知」という。)における,特許法第29条第2項の判断(本願に係る発明の容易想到性の判断)の概要は次のとおりである。

(1) 請求項1及び2に係る発明
平成27年4月17日付け手続補正書により補正された,本願の特許請求の範囲の請求項1及び2に係る発明は,引用文献1ないし4に記載された発明に基いて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

(2) 請求項3ないし5に係る発明
平成27年4月17日付け手続補正書により補正された,本願の特許請求の範囲の請求項3ないし5に係る発明は,引用文献1ないし6に記載された発明に基いて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開平10-290008号公報
2.特開平11-284175号公報
3.特開2000-201036号公報
4.特開平7-142720号公報
5.特開平9-260401号公報
6.特開2009-124001号公報

3 本願発明
本願の請求項1に係る発明は,平成28年7月25日付け手続補正書によって補正された特許請求の範囲の請求項1に記載された事項により特定される,以下のとおりのものである(以下「本願発明」という。)。
「半導体基板と,
半導体基板上に,長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている電界効果トランジスタと,
前記電界効果トランジスタのゲートに接続されるゲート電極パッドと,
前記電界効果トランジスタのソースに接続されるソース電極パッドと,
前記電界効果トランジスタの形成領域に隣接し,前記ゲート電極パッドと前記ソース電極パッドの間の第1のダイオード形成領域に,長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている第1のダイオードとを備え,
前記第1のダイオード形成領域は前記トランジスタの形成領域と前記半導体基板上で絶縁され,
前記第1のダイオード形成領域内において,第1のダイオードの電極の長手方向が,前記電界効果トランジスタの電極の長手方向と異なる方向で形成され,
前記電界効果トランジスタは,AlGaN/GaN,AlInGaN,InGaNのいずれかのトランジスタであることを特徴とする半導体装置。」

4 引用文献と引用発明

(1) 引用文献1について
平成28年5月20日付けの拒絶理由通知において引用文献4として引用された,本願の出願前に日本国内において頒布された刊行物である,特開平7-142720号公報(以下,「引用文献1」という。)には,下記の事項が記載されている。
A 引用文献1の記載事項
(a1) 「【0002】
【従来の技術】半導体基板上に形成されたMOSFETのゲートの静電破壊防止策としては、例えば特開昭63-228667号に記載されるように、ゲートと基板との間に保護ダイオードを挿入する技術が一般的である。一例として、デュアルゲ-ト型MOSFETを図3に示す。図3(A)が全体の平面図、図3(B)が動作セル部の拡大平面図である。即ち、シリコン半導体基板(1)のほぼ中央部にソース・ゲ-ト・ドレインを複数連続的に形成して動作セル部(2)を形成し、ソース・ゲ-ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ-ト・ドレイン用のボンディングパッド(3)(4)(5)(6)に連結したものである。セル部(2)内では、第1ゲート電極(7)を実線で、第2ゲート電極(8)を点線で示した。第1と第2ゲート電極(7)(8)を挟む両脇にはソース電極(9)とドレイン電極(10)が延在する。また、ソース電極(9)とドレイン電極(10)は各々櫛歯状に延在し、互いに相対向するように配置されている(ソ-ス電極の櫛歯部分は図示していない)。ソース・ドレイン電極(9)(10)はアルミ層で、第1と第2ゲート電極(7)(8)はポリシリコン層で形成され、両者の層間絶縁を利用して各電極がクロス配置されている。
【0003】MOSFETのセル部(2)を除く半導体基板(1)の表面には、拡散によりPN接合を形成し、これを保護ダイオード(11)とする。半導体基板(1)がP型である場合、即ちMOSFETがNチャンネル型である場合、保護ダイオード(11)のアノ-ド側を第1ゲートのボンディングパッド(4)に接続する。これで、第1ゲート電極(7)と半導体基板(1)との間に、保護ダイオード(11)が逆方向に挿入され、第1ゲートに保護ダイオード(11)のPN接合の逆方向耐圧以上のサ-ジが入力された場合に第1ゲートと基板(接地電位)とを短絡してMOSFETのゲート電極を保護するようになっている。本例はデュアルゲート型であるので、第1ゲートの他に第2ゲートを有し、第2ゲートにも第1ゲートと同様の保護ダイオードを接続している。」
(b1) 「【0007】
【実施例】以下に本発明の一実施例を図面を参照しながら詳細に説明する。図1は本発明を例えばデュアルゲ-ト型MOSFETに適用した半導体装置を示す平面図である。図1において、基本的な構成と配置は図3のものと同じである。同一箇所には同一の符号を付して説明を省略する。
【0008】第1ゲート用のボンディングパッド(4)からはただ1本の接続電極(14)が導出され半導体基板(1)の上を延在する。延在した接続電極は、半導体基板(1)表面を被覆する酸化膜に形成したコンタクトホールを介して保護ダイオード(11)のP型アノ-ド領域にコンタクトする。その後、再び半導体基板(1)の上を延在して第1ゲート電極(7)の櫛歯の根本部分(15)のほぼ中央に接続する。接続部分は部分的に拡張され、中央から両端部へ向かうほど細くなっている。セル部(2)内の第1ゲート電極(7)はポリシリコン層であり接続電極(14)と櫛歯の根本部分(15)はアルミ層である。両者は櫛歯の根本部分全体で層間接続されている。」
(c1) 「【0010】図2は保護ダイオード(11)とMOSFET素子及び両者の接続関係を示すための断面図で、(A)が本発明、(B)が従来である。Nチャンネル型の場合、P型の半導体基板(1)の表面にN型のソ-ス・ドレイン領域と第1ゲート電極を形成してMOSFETとする。第2ゲートは図示を省略する。保護ダイオード(11)は、P型半導体基板(1)の表面に拡散により形成したN型カソ-ド領域(16)、P型アノ-ド領域(17)(18)からなる。アノ-ド領域(18)は半導体基板(1)とN型カソ-ド領域(16)とにまたがるように形成され、もう一方のアノ-ド領域(17)を環状に囲む。これで、2個のダイオードがカソ-ドコモンで直列接続されることになる。
【0011】図2(A)と図2(B)とで電気的な接続関係は同じである。ただし、従来がボンディングパッド(4)から2方向に接続電極(12)(13)が延在していたのに対し、本願では接続電極(14)が1方向に伸びその途中に保護ダイオード(11)が接続されているので、電極の抵抗成分の位置関係が異なってくる。つまり、従来はボンディングパッド(4)から保護ダイオード(11)迄の抵抗成分R1とボンディングパッド(4)から第1ゲート電極(7)迄の抵抗成分R2とが並列に接続される。しかし本願はボンディングパッド(4)から保護ダイオード(11)迄の抵抗成分R1と保護ダイオード(11)から第1ゲート電極(7)までの抵抗成分R2とが直列接続される。そのためボンディングパッド(4)から第1ゲート電極(7)までは抵抗成分R1とR2とが必ず直列接続されその抵抗値は両者の和になる。よって、ボンディングパッド(4)に印加されたサ-ジによりサ-ジ電流が流れると、第1ゲート電極(7)には保護ダイオード(11)より低い電圧が印加されることになる。従って、保護ダイオード(11)が保護動作を行う期間中に第1ゲート電極(7)が破壊される確率を従来より低下させることができる。」
(d1) 図2には,P型半導体基板(1)の表面のP型アノ-ド領域(17)には第1ゲートのボンディングパッド(4)が接続され,P型半導体基板(1)の表面のアノ-ド領域(18)にはソースが接続された構成が記載されている。
(e1) 図3(B)には,ソース電極(9)とドレイン電極(10)がそれぞれ長方形形状部分を有することが記載されている。
(f1) 図1には,上面視で,ソース電極(9)とドレイン電極(10)が櫛歯状に形成された領域より上であって,第1ゲートのボンディングパッド(4)とソースのボンディングパッド(3)の間に,保護ダイオード(11)が形成される領域が記載されている。
(g1) 図2(A)には,MOSFETのソースが形成される領域の隣に保護ダイオードのアノ-ド領域(18)が形成された構成が記載されている。
B 引用文献1の記載事項の検討
(a) MOSFETの構成について
上記(a1)には,「シリコン半導体基板(1)のほぼ中央部にソース・ゲ-ト・ドレインを複数連続的に形成して動作セル部(2)を形成」し、「ソース・ゲ-ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ-ト・ドレイン用のボンディングパッド(3)(4)(5)(6)に連結」し,「ソース電極(9)とドレイン電極(10)は各々櫛歯状に延在し、互いに相対向するように配置されている」ことが記載され,上記(c1)には,「P型の半導体基板(1)の表面にN型のソ-ス・ドレイン領域と第1ゲート電極を形成してMOSFETとする」こと,上記(e1)から図3(B)には,ソース電極(9)とドレイン電極(10)がそれぞれ長方形形状部分を有することが記載されている。
よって,引用文献1には,「ソース・ゲ-ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ-ト・ドレイン用のボンディングパッド(3)(4)(5)(6)に連結し,それぞれ長方形形状部分を有するソース電極(9)とドレイン電極(10)は各々櫛歯状に延在し、互いに相対向するように配置され,P型の半導体基板(1)の表面にN型のソ-ス・ドレイン領域と第1ゲート電極を形成したMOSFET」が記載されている。
(b) 保護ダイオードの構成について
上記(c1)には,「保護ダイオード(11)は、P型半導体基板(1)の表面に拡散により形成したN型カソ-ド領域(16)、P型アノ-ド領域(17)(18)からなる。アノ-ド領域(18)は半導体基板(1)とN型カソ-ド領域(16)とにまたがるように形成され、もう一方のアノ-ド領域(17)を環状に囲む。これで、2個のダイオードがカソ-ドコモンで直列接続されることになる。」ことが記載され,上記(d1)には,「P型半導体基板(1)の表面のP型アノ-ド領域(17)には第1ゲートのボンディングパッド(4)が接続され,P型半導体基板(1)の表面のアノ-ド領域(18)にはソースが接続され」ること,(f1)には,ソース電極(9)とドレイン電極(10)が櫛歯状に形成された領域より上であって,第1ゲートのボンディングパッド(4)とソースのボンディングパッド(3)の間に,保護ダイオード(11)が形成される領域があることが記載されている。
よって,引用文献1には,「P型半導体基板(1)の表面に拡散により形成したN型カソ-ド領域(16)とP型アノ-ド領域(17)(18)からなり,P型アノ-ド領域(17)には第1ゲートのボンディングパッド(4)が接続され,アノ-ド領域(18)にはソースが接続されて,2個のダイオードがカソ-ドコモンで直列接続されるものであって,ソース電極(9)とドレイン電極(10)が櫛歯状に形成された領域より上であって,第1ゲートのボンディングパッド(4)とソースのボンディングパッド(3)の間に形成される保護ダイオード」が記載されている。
C 引用発明1
上記Bから,引用文献1には,下記の発明(以下,「引用発明1」という。)が記載されていると認められる。
「ソース・ゲ-ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ-ト・ドレイン用のボンディングパッド(3)(4)(5)(6)に連結し,それぞれ長方形形状部分を有するソース電極(9)とドレイン電極(10)は各々櫛歯状に延在し、互いに相対向するように配置され,P型半導体基板(1)の表面にN型のソ-ス・ドレイン領域と第1ゲート電極を形成したMOSFETと,
P型半導体基板(1)の表面に拡散により形成したN型カソ-ド領域(16)とP型アノ-ド領域(17)(18)からなり,P型アノ-ド領域(17)には第1ゲートのボンディングパッド(4)が接続され,P型アノ-ド領域(18)にはソースが接続されて,2個のダイオードがカソ-ドコモンで直列接続されるものであって,ソース電極(9)とドレイン電極(10)が櫛歯状に形成された領域より上であって,第1ゲートのボンディングパッド(4)とソースのボンディングパッド(3)の間に形成される保護ダイオードと,
からなる半導体装置。」

(2) 引用文献2について
平成28年5月20日付けの拒絶理由通知において引用文献2として引用された,本願の出願前に日本国内において頒布された刊行物である,特開平11-284175号公報(以下,「引用文献2」という。)には,下記の事項が記載されている。
A 引用文献2の記載事項
(a2) 「【0014】このような問題に鑑み本発明の目的は、サージ電圧保護用のツェナーダイオードを有するMOS型半導体装置において、サージ電圧に対する耐量を向上させ、しかも寄生サイリスタがラッチアップしにくく、動作が確実で製造の容易なMOS型半導体装置を提供することにある。
【0015】
【課題を解決するための手段】上記課題の破壊耐量の向上策として、半導体装置のディメンジョンに対策を求め、後述する各種の実験をおこなった結果、本発明のMOS型半導体装置は、下記のようなものとする。金属-酸化膜-半導体(MOS)構造の制御部をもつ主MOS型半導体素子と、その二つの出力端のそれぞれに接続された出力端子(D、S)と、主MOS型半導体素子の制御入力端に内部制御回路を介して接続される制御入力端子(G)と、制御入力端子(G)と一方の出力端子(S)との間に接続された過電圧保護用のツェナーダイオードとを有するMOS型半導体装置において、ツェナーダイオードがMOS型半導体装置の半導体基板上に絶縁膜を介して堆積された多結晶シリコン層からなり、その接合長が10mm以上であるものとする。
【0016】また、そのツェナーダイオードが半導体基板の表面層に形成されたものの場合には、その接合長が1mm以上であるものとする。接合長が長い程、サージ電圧印加時に流れる電流が分散されるので、耐量は増大する。上記の接合長であれば、実用的な100V以上の耐量をもつことになる。」
(b2) 「【0023】そのようにすれば、内部制御回路部の寄生サイリスタのラッチアップが抑制される。いずれかのツェナーダイオードの電極をくし歯状にすれば、接合長が長く、面積の小さいツェナーダイオードとすることができる。」
(c2) 「【0057】図1(b)は本発明実施例3のMOS型半導体素子の平面図である。7はIGBTのソース電極、8はゲート電極、9は内部制御回路、5はツェナーダイオードである。ツェナーダイオード5の面積が、図3に比べ、約3分の1になっている。図2(a)は、図1(b)の実施例3のMOS型半導体素子のツェナーダイオード5部分の拡大図である。ツェナーダイオード5の約半分を占める多結晶シリコンのツェナーダイオードZ1pと約4分の1の半導体基板に形成したツェナーダイオードZ2l、約4分の1の多結晶シリコン層からなる逆向きのツェナーダイオードZ3pr が見られる。各ツェナーダイオードの接合長は、Z1pが4mm、Z2l、Z3pr がそれぞれ3mmである。図2(b)は図2(a)の各ツェナーダイオードZ1p、Z2l、Z3pr の電極の接続構成図である。
【0058】各ツェナーダイオードはいずれも櫛型の電極をもち、ツェナーダイオードZ1pのカソード電極K1 とZ3pr のアノード電極A3 、Z1pのアノード電極A1 とZ2lのアノード電極A2 、Z2lのカソード電極K2 とZ3pr のカソード電極K3 とが接続されている。この例でも、ツェナーダイオードをインテリジェントIGBTのソースパッドと、ゲートパッドの間に配置することにより、ツェナーダイオードのアノード電極、カソード電極がそれぞれソースパッド、ゲートパッドと一体化でき、配線の引回しを不要にした。これにより、演算回路へのノイズの誘起等も無く、動作が安定し、十分なダイナミック特性をもつIGBTが得られた。」
(d2) 「【0083】以上、インテリジェントIGBTの例を実施例としたが、必ずしもセンス部をもつインテリジェント半導体装置に限らず、通常のMOSFET、IGBT等についても本発明は適用される。」
(e2) 図1(b)には,MOS型半導体素子のゲートパッドとソースパッドの間にツェナーダイオード5が配置される平面図が記載され,図2(a)及び(b)には,ツェナーダイオード5の具体的構成として,カソード同士が接続されて直列接続された2つのツェナーダイオードの櫛形電極は,ゲートソース間に延在する方向に形成されていることが記載され,図5及び図7には半導体基板上に櫛型電極が形成されたツェナーダイオードが記載されている。
B 引用文献2に記載された発明
上記A(a2)及び(b2)には,MOS型半導体素子のサージ電圧保護用ツェナーダイオードでは,電極を櫛型とすることで接合長が長くなり,小さな面積でサージ電圧に対する耐量を向上させることができること,上記A(e2)には,サージ電圧保護用ツェナーダイオードの具体的構成として,ゲートパッドとソースパッドの間に形成された,カソード同士が接続されて直列接続された2つのツェナーダイオードが,ゲートパッドとソースパッド間に延在する方向に形成された櫛形電極を備えること,及び上記A(d2)には,MOS型半導体素子にはMOSFETが含まれること,がそれぞれ記載されているので,引用文献2には,下記の発明(以下「引用発明2」という。)が記載されていると認められる。
「半導体基板上のゲートパッドとソースパッドの間に形成され,ゲートパッドとソースパッド間に延在する方向に形成された櫛形電極を備えた2つのツェナーダイオードが、カソード同士を接続して直列接続され、小さな面積でサージ電圧に対する耐量を向上させた、MOSFETのサージ電圧保護用ツェナーダイオード。」

(3) 引用文献3について
平成28年5月20日付けの拒絶理由通知において引用文献6として引用された,本願の出願前に日本国内において頒布された刊行物である,特開2009-124001号公報(以下,「引用文献3」という。)には,下記の事項が記載されている。
A 引用文献3の記載事項
(a3) 「【0030】
(第1実施形態)
第1実施形態に係るGaN系半導体装置20を、図1に基づいて説明する。
【0031】
このGaN系半導体装置20は、GaN系ヘテロ接合電界効果トランジスタ(GaN系HFET)として構成されている。
【0032】
GaN系半導体装置20は、P型のシリコン(Si)基板21と、この基板上に形成されたGaN層から成るバッファ層22と、バッファ層22上に形成されたアンドープGaN層から成るチャネル層(電子走行層)23と、チャネル層23上に形成されたアンドープAlGaNから成る電子供給層24と、を備える。バッファ層22は、n型の導電性を有するn-GaN層から成る。バッファ層22、チャネル層23および電子供給層24により、GaN系半導体からなる能動層25が構成されている。」
(b3) 「【0038】
図2は、GaN系半導体装置20の上面を示している。図2に示すように、層間絶縁膜29の上面には、ドレインパッド30dとゲートパッド33aとが形成されている。ドレインパッド30dは、貫通孔29a内部で延びる導体部を介して、櫛型のドレイン電極32の複数の櫛32aと電気的に接続されている。このように、ドレインパッド30dは、櫛型のドレイン電極32の櫛32aと櫛32aとを電気的に接続することにより、電流密度を緩和している。一方、図1及び図2に示すソース電極(櫛型のソース電極の複数の櫛)31は、P型のシリコン(Si)基板21の裏面に形成された裏面電極34と電気的に接続されている。ゲートパッド33aは、図1に示すゲート電極33と電気的に接続されている。」
B 引用文献3に記載された発明
上記A(a3)には,GaN系ヘテロ接合電界効果トランジスタとして,電子走行層がアンドープGaN層からなり,電子供給層がアンドープAlGaN層からなること,及び上記A(b3)には,ドレイン電極及びソース電極がそれぞれ櫛型の電極であること,がそれぞれ記載されているので,引用文献3には,下記の発明(以下「引用発明3」という。)が記載されていると認められる。
「ドレイン電極及びソース電極がそれぞれ櫛型電極であり,電子走行層がアンドープGaN層からなり,電子供給層がアンドープAlGaN層からなるヘテロ接合電界効果トランジスタ。」

5 対比
(1) 本願発明と引用発明1との対応関係について
A 引用発明1の「P型半導体基板(1)」,「MOSFET」,「保護ダイオード」は,下記の相違点を除いて,本願発明の「半導体基板」,「電界効果トランジスタ」,「第1のダイオード」に相当する。
B 引用発明1のMOSFETの「ソース電極(9)」及び「ドレイン電極(10)」は,「それぞれ長方形形状部分を有する」ものであり,「各々櫛歯状に延在し、互いに相対向するように配置され」ていることから,引用発明1のMOSFETも,「半導体基板上に,長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている電界効果トランジスタ」であるといえる。
C 引用発明1では,「ソース・ゲ-ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ-ト・ドレイン用のボンディングパッド(3)(4)(5)(6)に連結し」たものであるから,引用発明1のMOSFETも,「前記電界効果トランジスタのゲートに接続されるゲート電極パッドと,前記電界効果トランジスタのソースに接続されるソース電極パッド」を備えているといえる。
D 引用発明1の「保護ダイオード」は,「ソース電極(9)とドレイン電極(10)が櫛歯状に形成された領域より上であって,第1ゲートのボンディングパッド(4)とソースのボンディングパッド(3)の間に形成される」ものであり,また,上記4(1)A(g1)から,引用文献1には,MOSFETが形成される領域の隣に保護ダイオードが形成されていると認められるので,本願発明と引用発明1は,「前記電界効果トランジスタの形成領域に隣接し,前記ゲート電極パッドと前記ソース電極パッドの間の第1のダイオード形成領域に,第1のダイオードとを備え」た点で共通する。

(2) 本願発明と引用発明1の一致点について
上記の対応関係から,本願発明と引用発明1は,下記Aで一致し,下記Bで相違する。
A 一致点
「半導体基板と,
半導体基板上に,長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている電界効果トランジスタと,
前記電界効果トランジスタのゲートに接続されるゲート電極パッドと,
前記電界効果トランジスタのソースに接続されるソース電極パッドと,
前記電界効果トランジスタの形成領域に隣接し,前記ゲート電極パッドと前記ソース電極パッドの間の第1のダイオード形成領域に,第1のダイオードとを備え,
たことを特徴とする半導体装置。」
B 相違点
(a) 相違点1
本願発明の「第1のダイオード」は,「長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている」ものであるのに対し,引用発明1の「保護ダイオード」は,「長方形形状の電極が複数部存在し」かつ「複数部の電極群が櫛状に折り返し対称になるように配置」された構成ではない点。
(b) 相違点2
本願発明では,「前記第1のダイオード形成領域は前記トランジスタの形成領域と前記半導体基板上で絶縁され」ているのに対し,引用発明1の「保護ダイオード」の領域と「MOSFET」の領域は,「半導体基板上で絶縁され」ているといえるか定かではない点。
(c) 相違点3
本願発明は,「前記第1のダイオード形成領域内において,第1のダイオードの電極の長手方向が,前記電界効果トランジスタの電極の長手方向と異なる方向で形成され」たものであるのに対し,引用発明1の「保護ダイオード」は,「複数部の電極群が櫛状に折り返し対称になるように配置」された構成ではないため,「電極の長手方向」を相互に「異なる方向で形成」したものではない点。
(d) 相違点4
本願発明の「電界効果トランジスタ」は,「AlGaN/GaN,AlInGaN,InGaNのいずれかのトランジスタ」であるのに対し,引用発明1の「MOSFET」は,「AlGaN/GaN,AlInGaN,InGaNのいずれかのトランジスタ」ではない点。

6 当審の判断
(1)相違点1及び3について
サージ電圧からMOSFETを保護するためにツェナーダイオードが一般に用いられているところ,小さな面積でサージ電圧に対する耐量を増大するツェナ-ダイオードの構成として,ツェナ-ダイオードの電極を櫛型にすることが引用文献2に記載されており,そのような櫛型の電極は,「長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置」された構成であると認められる。
そして,引用発明1の保護ダイオードは,「2個のダイオードがカソ-ドコモンで直列接続され」たものであるが,引用文献2には,「ゲートパッドとソースパッド間に延在する方向に形成された櫛形電極を備えた2つのツェナーダイオードが、カソード同士を接続して直列接続され」た「MOSFETのサージ電圧保護用ツェナーダイオード」が記載されており,また,半導体装置では,装置の小型化にともない回路面積の省スペース化が一般的に求められているものである。
引用文献1の段落【0003】には、保護ダイオードがサージからMOSFETを保護することが記載されていることから、引用発明1の「保護ダイオード」と、引用発明2のツェナーダイオードは、MOSFETをサージ電圧から保護する点で共通している。
そうすると,引用発明1の「保護ダイオード」として,小さな面積でサージ電圧に対する耐量を向上させるために、引用発明2の「半導体基板上のゲートパッドとソースパッドの間に形成され,ゲートパッドとソースパッド間に延在する方向に形成された櫛形電極を備えた2つのツェナーダイオードが、カソード同士を接続して直列接続され、小さな面積でサージ電圧に対する耐量を向上させた、MOSFETのサージ電圧保護用ツェナーダイオード」とすることは,当業者が容易に想到し得たものである。
そして,引用発明2の「MOSFETのサージ電圧保護用ツェナーダイオード」は,「ゲートパッドとソースパッドの間に形成」されたものであり,その「櫛形電極」は,「ゲートパッドとソースパッド間に延在する方向に形成された」ものなので,引用発明1の「保護ダイオード」として、引用発明2の「MOSFETのサージ電圧保護用ツェナーダイオード」を形成する際には、引用発明1のゲ-ト用ボンディングパッドとソース用ボンディングパッドの間に,「櫛形電極」がゲ-ト用ボンディングパッドとソース用ボンディングパッド間に延在する方向に形成されることとなるため,MOSFETとサージ電圧保護用ツェナーダイオードの「電極の長手方向」を相互に「異なる方向で形成」したものになると認められる。
よって,引用文献1の「保護ダイオード」を引用発明2の「MOSFETのサージ電圧保護用ツェナーダイオード」の構成とすることで,相違点1及び3に係る構成とすることは,当業者が容易に想到し得たものである。

(2)相違点2について
引用文献1の図2(A)には,保護ダイオードのP型アノ-ド領域(18)がMOSFETのN型ソース・ドレイン領域からP型の半導体基板(1)を介して離れて形成された構成が記載されているので,引用発明1の「保護ダイオード」の領域と「MOSFET」の領域は,「半導体基板上で絶縁され」た状態になっているものと認められるから,相違点2は実質的な相違点とは認められない。
仮に実質的な相違点であったとしても,引用発明1では保護ダイオードによりMOSFETをサージ電圧から保護するものであるから,MOSFETに対しては保護ダイオードに印加される大きな電圧の影響を受けにくくする必要があることは技術常識であることを踏まえると,保護ダイオードとMOSFET間に絶縁に効果がある周知な構成を設けることは,当業者が普通に行い得るものである。

(3)相違点4について
高出力,高耐圧,高周波用のMOSFETデバイスとしてGaN系ヘテロ接合電界効果トランジスタが用いられているところ,GaN/AlGaNのヘテロ接合電界効果トランジスタにおいて,「ドレイン電極及びソース電極がそれぞれ櫛型電極」で形成することは,引用発明3に記載されているように周知技術である。
そして,MOSFETの櫛型電極は,小さな面積でより大きな電流を流すための構成であることを踏まえると,引用発明1の櫛歯状の電極を備えるMOSFETは,大きな電流を流すことを前提としたものであると認められ,そのようなMOSFETとしてGaN/AlGaNのヘテロ接合電界効果トランジスタが有用であることは当業者に明らかである。
よって,引用発明1のMOSFETを櫛歯状電極で形成されたGaN/AlGaNのヘテロ接合電界効果トランジスタにより形成することで,相違点4に係る構成することは,当業者が適宜なし得たことにすぎない。

(4)本願発明の作用効果について
本願発明の作用効果も,引用発明1,引用発明2,引用発明3及び周知技術から当業者が予測できる範囲のものである。

7 結言
以上のとおり,本願発明は,引用発明1,引用発明2,引用発明3及び周知技術に基いて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
したがって,本願は,他の請求項について検討するまでもなく,拒絶されるべきものである。
よって,結論のとおり審決する。
 
審理終結日 2016-11-29 
結審通知日 2016-12-06 
審決日 2016-12-19 
出願番号 特願2011-196485(P2011-196485)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 河口 雅英
特許庁審判官 加藤 浩一
飯田 清司
発明の名称 半導体装置  
代理人 須藤 章  
代理人 池上 徹真  
代理人 松山 允之  
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