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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1324654
審判番号 不服2015-12612  
総通号数 207 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-03-31 
種別 拒絶査定不服の審決 
審判請求日 2015-07-02 
確定日 2017-02-08 
事件の表示 特願2011- 28900「不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム」拒絶査定不服審判事件〔平成23年 9月 1日出願公開、特開2011-170956〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成23年2月14日(パリ条約による優先権主張2010年2月18日(以下,「優先日」という。),韓国,2010年6月4日,韓国,2010年7月6日,米国)の出願であって,平成26年7月11日付けの拒絶理由通知に対して同年10月8日付けで意見書が提出されるとともに手続補正がなされたが,平成27年3月3日付けで拒絶査定がなされ,これに対して同年7月2日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ,同年7月27日付けで特許法第164条第3項の規定に基づく報告がなされたものである。

第2 平成27年7月2日付けの手続補正についての補正却下の決定

[補正却下の決定の結論]

平成27年7月2日付けの手続補正(以下,「本件補正」という。)を却下する。

[理由]

1 補正の内容
(1)本件補正後の特許請求の範囲の記載
本件補正により補正された特許請求の範囲の記載は次のとおりである。
(下線は,補正の個所を示すものとして審判請求人が付したものである。)

「 【請求項1】
基板と,前記基板の上で行及び列に配置される複数のメモリストリングとを含み,各メモリストリングは前記基板に直立する方向に積層される複数のメモリセルを含む不揮発性メモリ装置のプログラム方法に於いて,
前記複数のメモリセル中のプログラムされるメモリセルを含む同一列に属する少なくとも2つのメモリストリングに接続された選択されたビットラインに第1電圧を印加し,
前記複数のメモリセル中のプログラム禁止されるメモリセルを含む同一列に属する少なくとも2つのメモリストリングに接続された非選択されたビットラインに第2電圧を印加し,
同一行に属する少なくとも2つのメモリストリングに接続された選択されたストリング選択ラインに第3電圧を印加し,
同一行に属する少なくとも2つのメモリストリングに接続された非選択されたストリング選択ラインに第4電圧を印加し,
各ワードラインが前記メモリストリング中の各対応メモリセルに接続された複数のワードラインにプログラム動作電圧を印加することを含み,
前記第1乃至第3電圧は正電圧であり,
前記複数のメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有することを特徴とするプログラム方法。
【請求項2】
前記第1電圧は前記第2電圧より低いレベルを有し,
前記第3電圧は前記第4電圧より高いレベルを有し,
前記第4電圧は前記第1電圧より低いレベルを有することを特徴とする請求項1に記載のプログラム方法。
【請求項3】
前記第2電圧は電源電圧であることを特徴とする請求項1記載のブログラム方法。
【請求項4】
前記選択されたビットラインはプログラムされるメモリセルに対応することを特徴とする請求項1記載のプログラム方法。
【請求項5】
前記非選択されたビットラインはプログラム禁止されるメモリセルに対応することを特徴とする請求項1記載のプログラム方法。
【請求項6】
前記第3電圧は電源電圧であることを特徴とする請求項1記載のプログラム方法。
【請求項7】
前記第4電圧は,正電圧であることを特徴とする請求項1記載のプログラム方法。
【請求項8】
前記第4電圧は,前記第3電圧より低いレベルを有することを特徴とする請求項7に記載のプログラム方法。
【請求項9】
前記第1電圧は,前記第2電圧より低いレベルを有することを特徴とする請求項7に記載のプログラム方法。
【請求項10】
前記第1電圧は,前記第4電圧と同一のレベルを有することを特徴とする請求項7に記載のプログラム方法。
【請求項11】
前記非選択されたストリング選択ラインに前記第4正電圧を印加した後に,前記非選択されたストリング選択ラインに接地電圧を印加することを特徴とする請求項7に記載のプログラム方法。
【請求項12】
前記プログラム動作電圧は,前記非選択されたストリング選択ラインに接地電圧が印加された後に,前記ワードラインに印加されることを特徴とする請求項11に記載のプログラム方法。
【請求項13】
前記第4電圧は,前記第3電圧と同一のレベルを有することを特徴とする請求項11に記載のプログラム方法。
【請求項14】
前記非選択されたストリング選択ラインに前記接地電圧が印加されるとき,
前記選択されたビットラインに前記第1電圧より低いレベルを有する第5電圧を印加することを特徴とする請求項11に記載のプログラム方法。
【請求項15】
前記第5電圧は正のレベルを有することを特徴とする請求項14に記載のプログラム方法。
【請求項16】
前記第1電圧は前記第2電圧と同一のレベルを有することを特徴とする請求項14に記載のプログラム方法。
【請求項17】
前記第1電圧は,前記第3電圧より低いレベルを有することを特徴とする請求項11に記載のプログラム方法。
【請求項18】
選択されたメモリセルのチャンネル電圧は,前記プログラム動作電圧が印加される間に正電圧に形成されることを特徴とする請求項1記載のプログラム方法。
【請求項19】
基板と,前記基板の上で行及び列に配置される複数のNANDストリングとを含み,各NANDストリングは前記基板に直立する方向に積層される複数のメモリセルを含むメモリセルアレイと,
複数のビットラインを介して前記メモリセルアレイの前記NANDストリングの複数の列に接続される読み出し及び書き込み回路と,
ワードラインを介して前記メモリセルアレイの前記NANDストリングの複数の行に接続されるデコーダを含み,
前記複数のメモリセルのグループはそれぞれNANDストリングを構成し,前記ビットラインはそれぞれ少なくとも2つの前記NANDストリングに接続され,
プログラム動作の際に,前記読み出し及び書き込み回路は,プログラムされるメモリセルを含む同一列に属する少なくとも2つの前記NANDストリングに接続された選択されたビットラインに第1正電圧を印加し,前記デコーダは,各ワードラインが前記NANDストリング中の各対応メモリセルに接続された複数のワードラインにプログラム動作電圧を印加し,
前記複数のNANDストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有するように構成されることを特徴とする不揮発性メモリ装置。
【請求項20】
プログラム動作の際に,前記読み出し及び書き込み回路は,プログラム禁止されるメモリセルを含む同一列に属する少なくとも2つの前記NANDストリングに接続された選択されたビットラインに第2正電圧を印加するように構成されることを特徴とする請求項19記載の不揮発性メモリ装置。
【請求項21】
前記第1正電圧は前記第2正電圧より低いレベルを有することを特徴とする請求項20記載の不揮発性メモリ装置。
【請求項22】
前記読み出し及び書き込み回路は前記ビットラインに各々対応するページバッファを含み,
各ページバッファは,
プログラム動作の際に,書き込みデータを受信及び貯蔵するように構成されるラッチと,
前記ラッチに貯蔵された書き込みデータがプログラムデータの場合,対応するビットラインを前記第1正電圧にセットアップするように構成されるバイアス回路を含むことを特徴とする請求項19記載の不揮発性メモリ装置。
【請求項23】
前記バイアス回路は第1及び第2トランジスタを含み,
前記第1トランジスタのゲートノードは前記ラッチに接続され,前記トランジスタの第1ノードは基準電圧を提供され,前記トランジスタの第2ノードは前記第2トランジスタのゲートノードに接続され,
前記第2トランジスタの第1ノードは電源電圧を提供され,前記第2トランジスタの第2ノードは前記対応するビットラインに接続されることを特徴とする請求項22記載の不揮発性メモリ装置。
【請求項24】
前記バイアス回路は,前記第2トランジスタの前記第2ノード及び前記対応するビットラインの間に接続される第3トランジスタをさらに含み,
前記第3トランジスタはプログラム動作信号に応答して前記第2トランジスタの前記第2ノード及び前記対応するビットラインを電気的に接続することを特徴とする請求項23記載の不揮発性メモリ装置。
【請求項25】
プログラム動作の際に,前記読み出し及び書き込み回路は,選択されたビットラインに前記第1正電圧を印加し,非選択されたビットラインに前記第2正電圧を印加するように構成され,
プログラム動作の際に,前記デコーダは,同一行に属する少なくとも2つの前記NANDストリングに接続されたストリング選択ラインの中の選択されたストリング選択ラインに第3正電圧を印加し,同一行に属する少なくとも2つの前記NANDストリングに接続された非選択されたストリング選択ラインに第4正電圧を印加するように構成されることを特徴とする請求項19記載の不揮発性メモリ装置。
【請求項26】
プログラム動作の際に,前記アドレスデコーダは前記非選択された選択ラインに前記第4正電圧を印加する後,接地電圧を印加するように構成されることを特徴とする請求項25記載の不揮発性メモリ装置。
【請求項27】
不揮発性メモリ装置と,
前記不揮発性メモリ装置を制御するように構成されるコントローラを含み,
前記不揮発性メモリ装置は,
基板と,前記基板の上で行及び列に配置される複数のNANDストリングとを含み,各NANDストリングは前記基板に直立する方向に積層される複数のメモリセルを含むメモリセルアレイと,
複数のビットラインを介して前記メモリセルアレイの前記NANDストリングの複数の列に接続される読み出し及び書き込み回路と,
ワードラインを介して前記メモリセルアレイの前記NANDストリングの複数の行に接続されるデコーダとを含み,
プログラム動作の際に,前記読み出し及び書き込み回路は,選択されたメモリセルのプログラムされるメモリセルに対応するビットラインに正電圧を印加し,前記デコーダは,前記選択されたメモリセルに対応するワードラインにプログラム動作電圧を印加し,
前記複数のNANDストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有するように構成されることを特徴とするメモリシステム。
【請求項28】
前記コントローラ及び前記不揮発性メモリ装置は半導体ドライブ(SSD,Solid State Drive)を構成することを特徴とする請求項27記載のメモリシステム。
【請求項29】
前記コントローラ及び前記不揮発性メモリ装置は,メモリカードを構成することを特徴とする請求項27記載のメモリシステム。」

(2)本件補正前の特許請求の範囲の記載
本件補正前の特許請求の範囲の記載は次のとおりである。

「 【請求項1】
基板と,前記基板の上で行及び列に配置される複数のメモリストリングとを含み,各メモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含む不揮発性メモリ装置のプログラム方法に於いて,
前記複数のメモリストリングの選択された列に接続される選択されたビットラインに第1電圧を印加し,
前記複数のメモリストリングの非選択された列に接続される非選択されたビットラインに第2電圧を印加し,
前記複数のメモリストリングの選択された行に接続される選択されたストリング選択ラインに第3電圧を印加し,
前記複数のメモリストリングの非選択された行に接続される非選択されたストリング選択ラインに第4電圧を印加し,
前記複数のメモリストリングに接続されるワードラインの中の選択されたワードラインにプログラム動作電圧を印加することを含み,
前記第1乃至第3電圧は正電圧であり,
前記複数のメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有することを特徴とするプログラム方法。
【請求項2】
前記第1電圧は前記第2電圧より低いレベルを有し,
前記第3電圧は前記第4電圧より高いレベルを有し,
前記第4電圧は前記第1電圧より低いレベルを有することを特徴とする請求項1に記載のプログラム方法。
【請求項3】
前記第2電圧は電源電圧であることを特徴とする請求項1記載のブログラム方法。
【請求項4】
前記選択されたビットラインはプログラムされるメモリセルに対応することを特徴とする請求項1記載のプログラム方法。
【請求項5】
前記非選択されたビットラインはプログラム禁止されるメモリセルに対応することを特徴とする請求項1記載のプログラム方法。
【請求項6】
前記第3電圧は電源電圧であることを特徴とする請求項1記載のプログラム方法。
【請求項7】
前記第4電圧は,正電圧であることを特徴とする請求項1記載のプログラム方法。
【請求項8】
前記第4電圧は,前記第3電圧より低いレベルを有することを特徴とする請求項97に記載のプログラム方法。
【請求項9】
前記第1電圧は,前記第2電圧より低いレベルを有することを特徴とする請求項97に記載のプログラム方法。
【請求項10】
前記第1電圧は,前記第4電圧と同一のレベルを有することを特徴とする請求項97に記載のプログラム方法。
【請求項11】
前記非選択されたストリング選択ラインに前記第4正電圧を印加した後に,前記非選択されたストリング選択ラインに接地電圧を印加することを特徴とする請求項97に記載のプログラム方法。
【請求項12】
前記プログラム動作電圧は,前記非選択されたストリング選択ラインに接地電圧が印加された後に,前記ワードラインに印加されることを特徴とする請求項1311に記載のプログラム方法。
【請求項13】
前記第4電圧は,前記第3電圧と同一のレベルを有することを特徴とする請求項1311記載のプログラム方法。
【請求項14】
前記非選択されたストリング選択ラインに前記接地電圧が印加されるとき,
前記選択されたビットラインに前記第1電圧より低いレベルを有する第5電圧を印加することを特徴とする請求項11に記載のプログラム方法。
【請求項15】
前記第5電圧は正のレベルを有することを特徴とする請求項14記載のプログラム方法

【請求項16】
前記第1電圧は前記第2電圧と同一のレベルを有することを特徴とする請求項1614記載のプログラム方法。
【請求項17】
前記第1電圧は,前記第3電圧より低いレベルを有することを特徴とする請求項1311に記載のプログラム方法。
【請求項18】
選択されたメモリセルのチャンネル電圧は,前記プログラム動作電圧が印加される間に正電圧に形成されることを特徴とする請求項1記載のプログラム方法。
【請求項19】
基板と,前記基板の上で行及び列に配置される複数のナンドメモリストリングとを含み,各ナンドメモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含むメモリセルアレイと,
複数のビットラインを介して前記メモリセルアレイの前記ナンドメモリストリングの複数の列に接続される読み出し及び書き込み回路と,
ワードラインを介して前記メモリセルアレイの前記ナンドメモリストリングの複数の行に接続されるデコーダを含み,
プログラム動作の際に,前記読み出し及び書き込み回路は,選択されたメモリセルのプログラムされるメモリセルに対応するビットラインに正電圧を印加し,前記デコーダは,前記選択されたメモリセルに対応するワードラインにプログラム動作電圧を印加し,
前記複数のナンドメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有するように構成されることを特徴とする不揮発性メモリ装置。
【請求項20】
プログラム動作の際に,前記読み出し及び書き込み回路は,プログラム禁止されたメモリセルに対応するビットラインに第2正電圧を印加するように構成されることを特徴とする請求項19記載の不揮発性メモリ装置。
【請求項21】
前記正電圧は前記第2正電圧より低いレベルを有することを特徴とする請求項20記載の不揮発性メモリ装置。
【請求項22】
前記読み出し及び書き込み回路は前記ビットラインに各々対応するページバッファを含み,
各ページバッファは,
プログラム動作の際に,書き込みデータを受信及び貯蔵するように構成されるラッチと,
前記ラッチに貯蔵された書き込みデータがプログラムデータの場合,対応するビットラインを前記正電圧にセットアップするように構成されるバイアス回路を含むことを特徴とする請求項19記載の不揮発性メモリ装置。
【請求項23】
前記バイアス回路は第1及び第2トランジスタを含み,
前記第1トランジスタのゲートノードは前記ラッチに接続され,前記トランジスタの第1ノードは基準電圧を提供され,前記トランジスタの第2ノードは前記第2トランジスタのゲートノードに接続され,
前記第2トランジスタの第1ノードは電源電圧を提供され,前記第2トランジスタの第2ノードは前記対応するビットラインに接続されることを特徴とする請求項22記載の不揮発性メモリ装置。
【請求項24】
前記バイアス回路は,前記第2トランジスタの前記第2ノード及び前記対応するビットラインの間に接続される第3トランジスタをさらに含み,
前記第3トランジスタはプログラム動作信号に応答して前記第2トランジスタの前記第2ノード及び前記対応するビットラインを電気的に接続することを特徴とする請求項23記載の不揮発性メモリ装置。
【請求項25】
プログラム動作の際に,前記読み出し及び書き込み回路は,選択されたビットラインに第1正電圧を印加し,非選択されたビットラインに第2正電圧を印加するように構成され,
プログラム動作の際に,前記デコーダは,前記複数のナンドメモリストリングに接続される選択ラインの中の選択された選択ラインに第3正電圧を印加し,非選択された選択ラインに第4正電圧を印加するように構成されることを特徴とする請求項19記載の不揮発性メモリ装置。
【請求項26】
プログラム動作の際に,前記アドレスデコーダは前記非選択された選択ラインに前記第4正電圧を印加する後,接地電圧を印加するように構成されることを特徴とする請求項25記載の不揮発性メモリ装置。
【請求項27】
不揮発性メモリ装置と,
前記不揮発性メモリ装置を制御するように構成されるコントローラを含み,
前記不揮発性メモリ装置は,
基板と,前記基板の上で行及び列に配置される複数のナンドメモリストリングとを含み,各ナンドメモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含むメモリセルアレイと,
複数のビットラインを介して前記メモリセルアレイの前記ナンドメモリストリングの複数の列に接続される読み出し及び書き込み回路と,
ワードラインを介して前記メモリセルアレイの前記ナンドメモリストリングの複数の行に接続されるデコーダを含み,
プログラム動作の際に,前記読み出し及び書き込み回路は,選択されたメモリセルのプログラムされるメモリセルに対応するビットラインに正電圧を印加し,前記デコーダは,前記選択されたメモリセルに対応するワードラインにプログラム動作電圧を印加し,
前記複数のナンドメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有するように構成されることを特徴とするメモリシステム。
【請求項28】
前記コントローラ及び前記不揮発性メモリ装置は半導体ドライブ(SSD,Solid State Drive)を構成することを特徴とする請求項27記載のメモリシステム。
【請求項29】
前記コントローラ及び前記不揮発性メモリ装置は,メモリカードを構成することを特徴とする請求項27記載のメモリシステム。」

2 補正の適否
(1)本件補正は,次の補正事項を含むものである。
補正事項1:本件補正前の請求項1の「各メモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含む」を「各メモリストリングは前記基板に直立する方向に積層される複数のメモリセルを含む」とする補正。

補正事項2:本件補正前の請求項1の「前記複数のメモリストリングの選択された列に接続される選択されたビットライン」を「前記複数のメモリセル中のプログラムされるメモリセルを含む同一列に属する少なくとも2つのメモリストリングに接続された選択されたビットライン」とする補正。

補正事項3:本件補正前の請求項1の「前記複数のメモリストリングの非選択された列に接続される非選択されたビットライン」を「前記複数のメモリセル中のプログラム禁止されるメモリセルを含む同一列に属する少なくとも2つのメモリストリングに接続された非選択されたビットライン」とする補正。

補正事項4:本件補正前の請求項1の「前記複数のメモリストリングの選択された行に接続される選択されたストリング選択ライン」を「同一行に属する少なくとも2つのメモリストリングに接続された選択されたストリング選択ライン」とする補正。

補正事項5:本件補正前の請求項1の「前記複数のメモリストリングの非選択された行に接続される非選択されたストリング選択ライン」を「同一行に属する少なくとも2つのメモリストリングに接続された非選択されたストリング選択ライン」とする補正。

補正事項6:本件補正前の請求項1の「前記複数のメモリストリングに接続されるワードラインの中の選択されたワードライン」を「各ワードラインが前記メモリストリング中の各対応メモリセルに接続された複数のワードライン」とする補正。

上記補正事項について検討する。

補正事項1は,複数のメモリセルが積層される「方向」を,「基板に直交する方向」から,「基板に直立する方向」に限定的に減縮するものである。

補正事項2は,「選択されたビットライン」が接続される「メモリストリング」を「複数のメモリストリングの選択された列」から,「複数のメモリセル中のプログラムされるメモリセルを含」み,「同一列に属」し,「少なくとも2つ」である「メモリストリング」に限定的に減縮するものである。

補正事項3は,「非選択されたビットライン」が接続される「メモリストリング」を「複数のメモリストリングの非選択された列」から,「複数のメモリセル中のプログラム禁止されるメモリセルを含」み,「同一列に属」し,「少なくとも2つ」である「メモリストリング」に限定的に減縮するものである。

補正事項4は,「選択されたストリング選択ライン」が接続される「メモリストリング」を「複数のメモリストリングの選択された行」から,「同一行に属」し,「少なくとも2つ」である「メモリストリング」に限定的に減縮するものである。

補正事項5は,「非選択されたストリング選択ライン」が接続される「メモリストリング」を「複数のメモリストリングの非選択された行」から,「同一行に属」し,「少なくとも2つ」である「メモリストリング」に限定的に減縮するものである。

補正事項6は,「プログラム動作電圧」が印加される「ワードライン」を,「前記複数のメモリストリングに接続されるワードラインの中の選択されたワードライン」から,「各ワードラインが前記メモリストリング中の各対応メモリセルに接続され」,「複数」である「ワードライン」に限定的に減縮するものである。

以上で検討したとおり,請求項1に係る上記補正事項1?6は,本件補正前の請求項1に記載した発明を特定するために必要な事項である「方向」,「メモリストリング」,及び「ワードライン」について,上記のとおり限定的に減縮するものであって,本件補正前の請求項1に記載された発明と本件補正後の請求項1に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから,特許法第17条の2第5項第2号に規定される「特許請求の範囲の減縮」を目的とするものに該当する。

そこで,本件補正後の請求項1に係る発明(以下,「本件補正発明」という。)が,特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)について以下に検討する。

(2)本件補正発明
本件補正発明は,上記「1 補正の内容」の「(1)本件補正後の特許請求の範囲の記載」の請求項1に記載された事項により特定されるとおりのものである。

(3)引用例
(3-1)引用例1
原査定の拒絶の理由で引用された,本願の優先日前に頒布された刊行物である,米国特許出願公開第2009/0168533号明細書(2009年7月2日出願公開。以下,「引用例1」という。)には,図面とともに,次の記載がある。(下線は当審において付加したものである。)

(ア)「ABSTRACT
A programming method and a three-dimensional memory device are disclosed. The three-dimensional memory device includes a stacked plurality of layers, each layer having a memory array, and each memory array having a string of memory cells. The programming method includes, for each unselected string associated with an unselected layer in the plurality of layers, charging the channel of memory cells associated with unselected string with a shut-off voltage, and thereafter programming a selected string associated with a selected layer in the plurality of layers.」(要約)
(当審仮訳:要約
プログラミング方法と3次元メモリデバイスが開示される。3次元メモリデバイスは,積層された複数のレイヤーを有し,各レイヤーは,メモリアレイを有し,各メモリアレイは,メモリセルのストリングを有する。プログラミング方法は,複数のレイヤーのうちの非選択レイヤーに関連した非選択ストリングに対して,非選択ストリングに関連したメモリセルのチャネルを遮断電圧でチャージし,その後,複数のレイヤーのうちの選択レイヤーに関連した選択ストリングをプログラミングすることを含む。)

(イ)「SUMMARY
[0005]Embodiments of the invention provide a 3-dimensional memory device and related programming method capable of reducing memory cell disturbance during a programming operation.
[0006]In one embodiment, the invention provides a method of performing a programming operation within a three-dimensional memory device, the three-dimensional memory device comprising a stacked plurality of layers, each layer comprising a memory array, and each memory array comprising a string of memory cells, the method comprising; for each unselected string associated with an unselected layer in the plurality of layers, charging the channel of memory cells associated with unselected string with a shut-off voltage, and thereafter programming a selected string associated with a selected layer in the plurality of layers.
[0007]In another embodiment, the invention provides a memory system comprising a memory controller and a three-dimensional memory device; wherein the three-dimensional memory device comprises, a stacked plurality of layers, each layer comprising a memory array having a string of memory cells, wherein programming data to a memory cell of a respective string is controlled by a selection transistor and a ground selection transistor associated with the string, a plurality of shared word lines configured to program data to memory cells in strings associated with each one of the plurality of layers, a shared bit line configured to program data to memory cells in strings associated with each one of the plurality of layers, and the memory controller configured to receive an address defining a selected layer from the plurality of layers containing a memory cell to be programmed and unselected layers, and thereafter charging the channel of memory cells in strings associated with the unselected layers with a shut-off voltage, and thereafter programming a memory cell of a string associated with a selected layer.」
(当審仮訳:概要
[0005]発明の実施形態は,3次元メモリデバイスと,それに関連する,プログラミング動作中のメモリセルの攪乱を低減することが可能なプログラミング方法を提供する。
[0006]一実施形態では,発明は,3次元メモリデバイス内で,プログラミング動作を実行する方法を提供し,3次元メモリデバイスは,積層された複数のレイヤーを含み,各レイヤーは,メモリアレイを含み,各メモリアレイは,メモリセルのストリングを含み,前記方法は,複数のレイヤーのうちの非選択レイヤーに関連した非選択ストリングに対して,非選択ストリングに関連したメモリセルのチャネルを遮断電圧でチャージし,その後,複数のレイヤーのうちの選択レイヤーに関連した選択ストリングをプログラミングすることを含む。
[0007]他の実施形態では,発明は,メモリコントローラと3次元メモリデバイスを含むメモリシステムを提供し,ここで,3次元メモリデバイスは,積層された複数のレイヤーであって,各レイヤーがメモリセルのストリングを有するメモリアレイを含み,ここでそれぞれのストリングのメモリセルヘのプログラミングデータは,ストリングに関連した選択トランジスタと接地選択トランジスタによって制御されるものと,複数のレイヤーのそれぞれに関連付けられたストリング内のメモリセルにデータをプログラムするように構成された複数の共有ワードラインと,複数のレイヤーのそれぞれに関連付けられたストリング内のメモリセルにデータをプログラムするように構成された共有ビットラインとを含み,メモリコントローラは,プログラムすべきメモリセルと非選択レイヤーを含む複数のレイヤーから選択レイヤーを定義するアドレスを受信し,その後,非選択レイヤーに関連したストリング内のメモリセルのチャネルを遮断電圧でチャージし,その後,選択レイヤーに関連付けられたストリングのメモリセルをプログラムするように構成される。)

(ウ)「DESCRIPTION OF EMBODIMENTS
[0017]Embodiments of the invention will now be described with reference to the accompanying drawings. The present invention may, however, be embodied in different forms and should not be constructed as being limited to only the illustrated embodiments. Rather, the embodiments are presented as teaching examples. Throughout the drawings and written description, like reference numerals are used to indicate like or similar elements.
[0018]A 3-dimensional memory device according to an embodiment of the invention may be configured to precharge, and then shut off respective strings of nonvolatile memory cells associated with unselected layers during a programming operation. That is, during the programming operation, the strings associated with unselected layers are placed in a conductive state by means of a self-boosting operation providing channel voltages higher than those conventionally applied (i.e., higher than a “normal channel voltage”). This approach reduces the possibility of the so-called “program disturbance” for memory cells coupled to selected word lines of the unselected layers.
[0019]FIG. 1 is a diagram illustrating a section of a 3-dimensional memory device 100 according to an embodiment of the invention. Referring to FIG. 1 , the 3-dimensional memory device comprises a first memory array 111 formed on a first layer 110 , a second memory array 121 formed on a second layer 120 , and a third memory array formed in a third layer 130 . The first, second, and third memory arrays 111 , 121 , and 131 associated with the first, second, and third layers 110 , 120 , and 130 are arranged to share one or more bit lines. While FIG. 1 shows only three stacked memory arrays, it will be understood by those skilled in the art that other embodiments of the invention may incorporate a different number of stacked memory arrays.
[0020]In this description, the memory arrays 111 through 131 may be formed by an arrangement of memory cells forming a read-only memory (ROM), a static random access memory (RAM), a silicon-oxide-silicon-nitride-oxide-silicon (SONOS) memory, or other types of memory. For purposes of the explanation that follows, memory arrays are assumed to be NAND flash type memory arrays.
[0021]The first memory array 111 is formed on a substrate 101 of silicon or similarly appropriate material. The second and third memory arrays are formed respectively on memory material layers 103 and 105 (e.g., a SOI structure). The memory material layers 103 and 105 are stacked over the substrate 101 in an overlapping or partially overlapping manner. Insulation layers 102 , 104 , and 106 are respectively interposed between adjacent substrate 101 and memory material layers 103 and 104 to electrically isolate overlapping elements. Insulation layers 102 , 104 and/or 106 may be formed from a bulk dielectric such as borosilicate glass (BSG), phosposilicate glass (PSG), or borophosphosilicate glass (BPSG), for example.
[0022]The multiplicity of memory cell strings included in each memory array 111 through 131 are conceptually illustrated in FIG. 1 by a single NAND string, and will be collectively or individually be referred to as first, second, and third NAND strings.
[0023]As shown in FIG. 1 , the 3-dimensional memory device 100 includes a plurality of NAND strings coupled to a single bit line. As is conventionally understood, each of the respective NAND strings is associated with a string selection line, SSL 1 , SSL 2 , SSL 3 , and string selection lines GSL 1 , GSL 2 , GSL 3 . Additionally, the plurality of NAND strings share a common source line CSL. In the 3-dimensional memory device 100 illustrated in FIG. 1 , a predetermined voltage is applied to unselected NAND strings (i.e., NAND strings not indicated by a received address associated with the programming operation) during a programming operation. That is, these unselected NAND strings are precharged to a predetermined voltage (hereafter referred to as an “elevated channel voltage”) during the programming operation. This level of precharge essentially shuts off the unselected NAND strings. Thus, memory cells coupled to a selected word line but also associated with an unselected NAND string are prevented from being inadvertently programmed (i.e., disturbed) by the ongoing programming operation.
[0024]Thus, in the 3-dimensional memory device 100 of FIG. 1 , unselected NAND strings are shut off after being charged to the elevated channel voltage during the programming operation. By charging unselected NAND strings to the elevated charge voltage, channel voltages for memory cells in the unselected NAND strings become higher than normal channel voltages at the beginning of a self-boosting operation. As a result, the possibility of program disturbance is reduced by the increase channel voltages of the unselected NAND strings.
[0025]FIG. 2 is a circuit diagram further illustrating a NAND string structure for a 3-dimensional memory device according to an embodiment of the invention, such as the one shown in FIG. 1 . Referring to FIG. 2 , the 3-dimensional memory device 100 includes a plurality of NAND strings 111 a, 121 a, 131 a commonly associated with word lines WL 0 through WLm- 1 , a main bit line MBL, and common source line CSL. The plurality of NAND strings, 111 a, 121 a, 131 a and(当審注:「and」は「are」の誤記と認められる。)also conventionally associated with respective string selection lines SSL 1 , SSL 2 , SSL 3 and ground selection lines GSL 1 , GSL 2 , GSL 3 .
[0026]FIG. 3 is a table showing exemplary voltages used during programming, read, and erase operations for selecting first NAND string 111 a shown in FIG. 2 . Referring to FIGS. 2 and 3 , the voltages applied to the NAND strings of the 3-dimensional memory device 100 are arranged as follows.
[0027]During the programming operation, a program voltage Vpgm is applied to a selected word line while a pass voltage Vpass is applied to unselected word lines. 0V or 0.5V is applied to a selected bit line while a power source voltage Vcc (e.g., 2.2V) is applied to unselected bit lines. The power source voltage Vcc is also applied to the string selection line SSL 1 of the first NAND string 111 a while 0V is applied to the string selection lines SSL 2 and SSL 3 for the remaining (unselected) NAND strings 121 a and 131 a. Additionally, 0V is applied to the ground selection line GSL 1 of the first NAND string 111 a while a voltage higher than the power source voltage Vcc is applied to the ground selection lines GSL 2 and GSL 3 of unselected NAND strings 121 a and 131 a. A voltage (e.g. 5V) higher than the power source voltage Vcc is applied to the common source line CSL and 0V is applied to the semiconductor well regions (hereafter, “wells”) in which the NAND strings 111 a, 121 a, and 131 a are respectively formed.
[0028]In the 3-dimensional memory device 100 of FIGS. 1-3 , by applying the same voltage-i.e., the elevated channel voltage which is higher than the power source voltage Vcc-to the ground selection lines GSL 2 and GSL 3 of the unselected NAND strings 121 a and 131 a, and the common source line CSL, the channels of the unselected NAND strings 121 a and are effectively shut off from the common source line CSL. Here, channel voltages of the unselected NAND strings 121 a and 131 a are leveled by subtracting threshold voltages from the elevated channel voltage which is higher than the power source voltage Vcc. In this manner, the channels of the memory cells associated with the unselected NAND strings 121 a and 131 a are prohibited from being programmed during the ongoing programming operation by the self-boosting effect even though the program voltage Vpgm is applied to the selected word line during the programming operation. This result will be further described in some additional detail with reference to FIG. 4 .」
(当審仮訳:実施形態の説明
[0017]発明の実施形態について図面を参照しながら説明する。しかし,本発明は,異なる形態で具体化することができ,図示した実施形態に限定されて構成されるべきものではない。むしろ,実施形態は,教示例として提示される。図面及び明細書全体にわたって,類似の参照符号は,類似または同様の要素を示すために使用される。
[0018]発明の実施形態によれば,3次元メモリデバイスは,プリチャージの後,プログラミング動作の間,非選択レイヤーに関連した不揮発性メモリのそれぞれのストリングを遮断するように構成される。すなわち,プログラミング動作の間,非選択レイヤーに関連したストリングは,従来印加されているチャネル電圧より高い(すなわち,「通常のチャネル電圧」より高い)チャネル電圧を提供する自己昇圧動作を使って導電状態に置かれる。このアプローチは,非選択レイヤーの選択されたワードラインに接続されたメモリセルに対するいわゆる「プログラムの攪乱」の可能性を低減する。
[0019]図1は発明の実施形態による3次元メモリデバイス100の断面を示す図である。図1を参照すると,3次元メモリデバイスは,第1のレイヤー110の上に形成された第1のメモリアレイ111,第2のレイヤー120の上に形成された第2のメモリアレイ121,及び第3のレイヤー130に形成された第3のメモリアレイを含む。第1,第2,及び第3のレイヤー110,120,及び130に関連する第1,第2,及び第3のメモリアレイ111,121,及び131は,1つ以上のビットラインを共有するように配置される。図1は,3つだけ積層されたメモリアレイを示しているが,発明の他の実施形態が,異なる数の積層されたメモリアレイを含むことは,当業者によって理解されるであろう。
[0020]この明細書において,メモリアレイ111乃至131は,リードオンリーメモリ(ROM),スタティックなランダムアクセスメモリ(RAM),シリコン-酸化物-シリコン-窒化物-酸化物-シリコン(SONOS)メモリ,あるいは他のタイプのメモリを構成しているメモリセルを配置することによって形成される。以下,説明のために,メモリアレイはNANDフラッシュ型メモリアレイであると仮定する。
[0021]第1のメモリアレイ111はシリコン基板101あるいは同様の適切な材料の上に形成される。第2と第3のメモリアレイは,メモリ材料レイヤー103及び105(例えば,SOI構造)の上にそれぞれ形成される。メモリ材料層103と105は,基板101上で,重なり合うように,あるいは部分的に重なり合うように積層される。絶縁体層102,104,及び106は,それぞれ,隣接した基板101とメモリ材料層103及び104との間に,重なり合う要素を電気的に分離するために挿入される。絶縁体層102,104,および/または106は,例えばボロシリケートガラス(BSG),ホスホシリケートガラス(PSG),あるいはボロホスホシリケートガラス(BPSG)のような誘電体で構成される。
[0022]メモリアレイ111乃至131のそれぞれに含まれる多数のメモリセルストリングが,図1では,1つのNANDストリングによって概念的に示され,まとめて,あるいは個別に,第1,第2,及び第3のNANDストリングと呼ばれる。
[0023]図1に示されるように,3次元メモリデバイス100は1つのビットラインにつながれた複数のNANDストリングを含む。従来から理解されているように,それぞれのNANDストリングは,ストリング選択ライン,SSL1,SSL2,SSL3,及びストリング選択ラインGSL1,GSL2,GSL3と関連付けられる。さらに,複数のNANDストリングは共通のソースラインCSLを共有する。図1に示される3次元メモリデバイス100において,非選択のNANDストリング(すなわち,プログラミング動作と関連する受信アドレスによって示されないNANDストリング)に対して,プログラミング動作の間,予め決定された電圧が印加される。すなわち,これらの非選択NANDストリングは,プログラミング動作の間,予め決定された電圧(以後,「高チャネル電圧」と呼ぶ。)にプリチャージされる。このプリチャージのレベルは,本質的に非選択NANDストリングを遮断する。従って,選択されたワードラインに接続されており,非選択NANDストリングと関連付けられてもいるメモリセルが,進行中のプログラミング動作によって偶然にプログラムされる(すなわち,攪乱される)ことが防止される。
[0024]それゆえ,図1の3次元メモリデバイス100において,非選択NANDストリングは,高チャネル電圧にチャージされた後,プログラミング動作の間は遮断する。非選択NANDストリングを高チャージ電圧にチャージすることによって,非選択NANDストリングのメモリセルのチャネル電圧は,自己昇圧動作の開始時の通常のチャネル電圧より高くなる。結果として,非選択NANDストリングのチャネル電圧の増加によって,プログラム攪乱の可能性が低減される。
[0025]図2は図1で示された発明の実施形態による3次元メモリデバイスのためのNANDストリング構造をさらに説明する回路図である。図2を参照すると,3次元メモリデバイス100は,ワードラインWL0?WLm-1,メインビットラインMBL,及び共通ソースラインCSLに共通に関連付けられた複数のNANDストリング111a,121a,131aを含む。また,複数のNANDストリング111a,121a,131a は,従来,それぞれのストリング選択ラインSSL1,SSL2,SSL3及び接地選択ラインGSL1,GSL2,GSL3と関連付けられている。
[0026]図3は,図2に示される選択された第1のNANDストリング111に対するプログラミング,読み取り,消去動作の期間に用いられる典型的な電圧を示すテーブルである。図2及び図3を参照すると,3次元メモリデバイス100のNANDストリングに印加される電圧は,次のように取り決められる。
[0027]プログラミング動作の期間中,パス電圧Vpassが非選択ワードラインに印加されている間,プログラム電圧Vpgm が選択ワードラインに印加される。電源電圧Vcc(例えば,2.2V)が非選択ビットラインに印加されている間,0Vあるいは0.5Vが選択ビットラインに印加される。残りの(非選択)NANDストリング121a,131aのストリング選択ラインSSL2,SSL3に0Vが印加されている間,第1のNANDストリング111aのストリング選択ラインSSL1に電源電圧Vccが印加される。さらに,非選択NANDストリング121a,131aの接地選択ラインGSL2,GSL3に電源電圧Vccより高い電圧が印加されている間,0Vが第1のNANDストリング111aの接地選択ラインGSL1に印加される。電源電圧 Vccより高い電圧(例えば5V)が,共通ソースラインCSLに印加され,そして0Vが,NANDストリング111a,121a,及び131aがそれぞれ形成される半導体ウェル領域(以後,「ウェル」という。)に印加される。
[0028]図1?図3の3次元メモリデバイス100において,同じ電圧,-すなわち,電源電圧Vccより高い高チャネル電圧-を,非選択NANDストリング121a,131aの接地選択ラインGSL2,GSL3,及び共通ソースラインCSLに印加することによって,非選択NANDストリング121aは効果的に共通ソースラインCSLから遮断される。ここで,非選択NANDストリング121a,131aのチャネル電圧は,電源電圧Vccより高い高チャネル電圧から閾値電圧を引くことによって平準化される。このように,プログラム電圧Vpgmがプログラミング動作の間に選択されたワードラインに印加されるにもかかわらず,非選択NANDストリング121a,131aに関連するメモリセルのチャネルは,自己昇圧効果により,進行中のプログラミング動作の間にプログラムされることが禁止される。この結果は,図4を参照してさらに追加の詳細が記述される。)

(エ)「[0031] FIG. 4 is a timing diagram related to the programming operation for the 3-dimensional memory device 100 described in relation to FIGS. 1-3 . Referring to FIG. 4 , the programming operation for the 3-dimensional memory device is carried out as follows. For convenience of description, it is assumed that memory cells in first memory array 111 of the first layer 110 are selected for programming.
[0032] In a first time period (t 1 to t 2 ), certain conventionally understood preparatory functions are accomplished (e.g., page buffers are set up, a high voltage generator is activated to generate required voltage(s), program data is loaded to the page buffers, etc.). Further, the power source voltage Vcc is applied to the common source line CSL, and the common source line CSL is maintained at the level of the power source voltage Vcc until the programming operation is complete at time t 6 .
[0033] During a second time period (t 2 to t 3 ), corresponding voltages are applied to the selected first layer 110 and unselected layers 120 and 130 . That is, the power source voltage Vcc is applied to the string selection line SSL 1 of the first layer 110 while 0V is applied to the ground selection line GSL 1 of the first layer 110 . 0V is applied to the other string selection lines SSL 2 and SSL 3 of the unselected layers 120 and 130 , while the power source voltage Vcc is applied to the ground selection lines GSL 2 and GSL 3 of the unselected layers 120 and 130 . Here, the string and ground selection lines, SSL 1 , SSL 2 , SSL 3 and GSL 1 , GSL 2 , GSL 3 are maintained on the voltages applied thereto until the programming operation is complete at time t 6 . Over this interval, the channels of memory cells associated with the unselected layers are shut off by the application of a “shut-off voltage” to the ground selection lines GSL 2 and GSL 3 . In the illustrated embodiment, the shut-off voltage is the power source voltage Vcc minus a threshold voltage Vth for a corresponding ground selection transistor. In other words, the respective channels of memory cells associated with the unselected layers 120 and 130 are charged with the shut-off voltage (Vcc-Vth).
[0034] Further, during the second time period (t 2 ?t 3 ), corresponding bit lines (not shown) are set up. That is, 0V is applied to a bit line connected to a memory cell to be programmed, while the power source voltage Vcc is applied to a bit line connected to a memory cell not to be programmed (i.e., memory cells that are program-inhibited). Generally, a bit line connected to a memory cell to be programmed is called ‘selected bit line’ or ‘selected BL’ while a bit line connected to a memory cell to be program-inhibited is called ‘deselected bit line’ or ‘deselected BL’.」
(当審仮訳:[0031]図4は,図1-3に関連して説明された3次元メモリデバイス100のためのプログラミング動作と関連するタイミング図である。図4を参照すると,3次元メモリデバイスのためのプログラミング動作は次のように実行される。説明の便宜上,第1レイヤー110の第1メモリアレイ111のメモリセルがプログラミングのために選択されると仮定する。
[0032]第1の期間(t1からt2)で,特定の従来より知られている準備の機能が達成される(例えば,ページバッファが準備され,必要とされる電圧を発生するために高電圧ジェネレーターが始動され,プログラムデータがページバッファにロードされる,など。)。さらに,電源電圧 Vcc が共通ソースライン CSL に印加され,そして,プログラミング動作が時間t6で完了するまで,共通ソースライン CSL は電源電圧 Vcc のレベルで維持される。
[0033]第2の期間(t2からt3)の間に,対応する電圧が,選択第1レイヤー110と非選択レイヤー120,130に印加される。すなわち,0Vが第1レイヤー110の接地選択ライン GSL1 に印加されている間,電源電圧 Vcc が第1レイヤー110のストリング選択ライン SSL1に印加される。電源電圧 Vcc が非選択レイヤー120,130の接地選択ライン GSL2,GSL3に印加されている間,0Vが非選択レイヤー120,130の他のストリング選択ライン SSL2,SSL3に印加される。ここで,ストリング選択ライン及び接地選択ライン, SSL1,SSL2,SSL3及び GSL1, GSL 2,GSL3は,時間t6でプログラミング動作が完了するまで,それに対して印加された電圧が維持される。この区間にわたって,非選択レイヤーと関連するメモリセルのチャネルは接地選択ライン GSL2と GSL3への “遮断電圧”の印加によって遮断する。説明された実施形態において,遮断電圧は,電源電圧 Vcc から対応する接地選択トランジスタの閾値電圧 Vth を差し引いた電圧である。換言すれば,非選択レイヤー120,130と関連するメモリセルのそれぞれのチャネルは,遮断電圧(Vcc - Vth)でチャージされる。
[0034]さらに,第2の期間(t 2 ?t 3)に,対応するビットライン(示されていない)が準備される。すなわち,電源電圧 Vccがプログラムされないメモリセル(すなわち,プログラムが抑制されるメモリセル)に接続されたビットラインに印加される間,0Vが,プログラムされるメモリセルに接続されたビットラインに印加される。一般に,プログラムされるメモリセルに接続されたビットラインは「選択されたビットライン」あるいは「選択されたBL」と呼ばれ,プログラムが抑制されるメモリセルに接続されたビットラインは,「選択解除されたビットライン」あるいは「選択解除されたBL」と呼ばれる。)

(オ)<< 図1 >>



(カ)<< 図2 >>



(キ)<< 図3 >>



(ク)<< 図4 >>




ここで,上記引用例1に記載されている事項について検討する。

(a)上記(ア)の「プログラミング方法と3次元メモリデバイスが開示される。3次元メモリデバイスは,積層された複数のレイヤーを有し,各レイヤーは,メモリアレイを有し,各メモリアレイは,メモリセルのストリングを有する」旨の記載,上記(イ)の「3次元メモリデバイスは,積層された複数のレイヤーを含み,各レイヤーは,メモリアレイを含み,各メモリアレイは,メモリセルのストリングを含」む旨の記載,上記(ウ)の「図1は発明の実施形態による3次元メモリデバイス100の断面を示す図である。図1を参照すると,3次元メモリデバイスは,第1のレイヤー110の上に形成された第1のメモリアレイ111,第2のレイヤー120の上に形成された第2のメモリアレイ121,及び第3のレイヤー130に形成された第3のメモリアレイを含む。第1,第2,及び第3のレイヤー110,120,及び130に関連する第1,第2,及び第3のメモリアレイ111,121,及び131は,1つ以上のビットラインを共有するように配置される」旨の記載,同じく上記(ウ)の「第1のメモリアレイ111はシリコン基板101あるいは同様の適切な材料の上に形成される。第2と第3のメモリアレイは,メモリ材料レイヤー103及び105(例えば,SOI構造)の上にそれぞれ形成される」旨の記載,及び同じく上記(ウ)の「メモリアレイ111乃至131のそれぞれに含まれる多数のメモリセルストリングが,図1では,1つのNANDストリングによって概念的に示され」る旨の記載から,引用例1の“3次元メモリデバイス”は,“基板”の上に複数のレイヤーが積層されて形成されるものであり,各レイヤーはメモリアレイを含み,各メモリアレイは“多数のメモリセルストリング”を“含む”ことが読み取れ,また,上記(オ)で引用した図1,及び上記(カ)で引用した図2の記載から,“メモリセルストリング”が“複数のメモリセル”を“含む”ことが読み取れるから,引用例1には,“基板と,前記基板の上に配置される複数のメモリセルストリングとを含み,各メモリセルストリングは,複数のメモリセルを含む3次元メモリデバイス”が記載されているものと認められる。

上記(ウ)の「発明の実施形態によれば,3次元メモリデバイスは,プリチャージの後,プログラミング動作の間,非選択レイヤーに関連した不揮発性メモリのそれぞれのストリングを遮断するように構成される」旨の記載から,“3次元メモリデバイス”の“ストリング”は,“不揮発性メモリのストリング”であることが読み取れるから,引用例1の“3次元メモリデバイス”は,“不揮発性メモリからなる3次元メモリデバイス”であるということができる。

上記(ア)の「プログラミング方法と3次元メモリデバイスが開示される。・・・プログラミング方法は,複数のレイヤーのうちの非選択レイヤーに関連した非選択ストリングに対して,非選択ストリングに関連したメモリセルのチャネルを遮断電圧でチャージし,その後,複数のレイヤーのうちの選択レイヤーに関連した選択ストリングをプログラミングすることを含む」旨の記載,上記(イ)の「発明の実施形態は,3次元メモリデバイスと,それに関連する,プログラミング動作中のメモリセルの攪乱を低減することが可能なプログラミング方法を提供する」旨の記載,及び同じく上記(イ)の「一実施形態では,発明は,3次元メモリデバイス内で,プログラミング動作を実行する方法を提供し,・・・前記方法は,複数のレイヤーのうちの非選択レイヤーに関連した非選択ストリングに対して,非選択ストリングに関連したメモリセルのチャネルを遮断電圧でチャージし,その後,複数のレイヤーのうちの選択レイヤーに関連した選択ストリングをプログラミングすることを含む。」旨の記載から,引用例1には,“3次元メモリデバイスのプログラミング方法”が開示されていることが読み取れる。

以上のことから,引用例1には,「基板と,前記基板の上に配置される複数のメモリセルストリングとを含み,各メモリセルストリングは複数のメモリセルを含む,不揮発性メモリからなる3次元メモリデバイスのプログラミング方法」が記載されていると認められる。

(b)上記(イ)の「複数のレイヤーのそれぞれに関連付けられたストリング内のメモリセルにデータをプログラムするように構成された共有ビットライン」との旨の記載,上記(ウ)の「第1,第2,及び第3のレイヤー110,120,及び130に関連する第1,第2,及び第3のメモリアレイ111,121,及び131は,1つ以上のビットラインを共有するように配置される」旨の記載,同じく上記(ウ)の「図1に示されるように,3次元メモリデバイス100は1つのビットラインにつながれた複数のNANDストリングを含む」旨の記載,及び図2の記載からみて,引用例1の3次元メモリデバイスでは,各レイヤーに関連付けられた複数の“NANDストリング”が1つの‘ビットライン’を共有するように“接続”されていることが読み取れるから,引用例1には,“複数のNANDストリングに接続されたビットライン”が記載されているものと認められる。

上記(ウ)の「プログラミング動作の期間中,・・・0Vあるいは0.5Vが選択ビットラインに印加される」旨の記載,上記(エ)の「図4は,図1-3に関連して説明された3次元メモリデバイス100のためのプログラミング動作と関連するタイミング図である」旨の記載,同じく上記(エ)の「0Vが,プログラムされるメモリセルに接続されたビットラインに印加される」旨の記載,同じく上記(エ)の「一般に,プログラムされるメモリセルに接続されたビットラインは「選択されたビットライン」あるいは「選択されたBL」と呼ばれ」る旨の記載,及び上記(キ)で引用した図3の“Program”動作時に“Selected BL”に印加される電圧が「0(or 0.5V)」である旨の記載から,“3次元メモリデバイス”の“プログラミング動作”において,“プログラムされるメモリセルに接続された”,“選択されたビットライン”に“0Vまたは0.5V”を“印加する”ことが読み取れる。
ここで,“プログラムされるメモリセル”が“NANDストリング”に含まれるものであることは明らかであり,また,“メモリセルに接続されたビットライン”は,すなわち,“当該メモリセルを含むNANDストリングに接続されたビットライン”であると言えるものである。
そうすると,引用例1には,「3次元メモリデバイスのプログラミング動作において,プログラムされるメモリセルを含む複数のNANDストリングに接続された,選択されたビットラインに0Vまたは0.5Vを印加する」ことが記載されていると認められる。

(c)上記(ウ)の「プログラミング動作の期間中,・・・電源電圧Vcc(例えば,2.2V)が非選択ビットラインに印加されている」との記載,上記(エ)の「電源電圧 Vccがプログラムされないメモリセル(すなわち,プログラムが抑制されるメモリセル)に接続されたビットラインに印加される」旨の記載,同じく上記(エ)の「プログラムが抑制されるメモリセルに接続されたビットラインは,「選択解除されたビットライン」あるいは「選択解除されたBL」と呼ばれる」旨の記載,及び上記(キ)で引用した図3の“Program”動作時に“Unselected BL”に印加される電圧が「Vcc」である旨の記載から,“プログラムが抑制されるメモリセルに接続された”,“選択解除されたビットライン”に“電源電圧Vcc”を“印加する”ことが読み取れる。
この点と,上記上記(b)で検討した点とを踏まえると,引用例1には,「プログラムが抑制されるメモリセルを含む複数のNANDストリングに接続された,選択解除されたビットラインに電源電圧Vccを印加する」ことが記載されていると認められる。

(d)上記(ウ)の「プログラミング動作の期間中,・・・第1のNANDストリング111aのストリング選択ラインSSL1に電源電圧Vccが印加される」旨の記載,上記(エ)の「図4は,図1-3に関連して説明された3次元メモリデバイス100のためのプログラミング動作と関連するタイミング図である。図4を参照すると,3次元メモリデバイスのためのプログラミング動作は次のように実行される。説明の便宜上,第1レイヤー110の第1メモリアレイ111のメモリセルがプログラミングのために選択されると仮定する」旨の記載,同じく上記(エ)の「第2の期間(t2からt3)の間に,対応する電圧が,選択第1レイヤー110と非選択レイヤー120,130に印加される。・・・電源電圧 Vccが第1レイヤー110のストリング選択ライン SSL1に印加される」旨の記載,上記(キ)で引用した図3の“Program”動作時に“SSL”の“Layer 1st”に印加される電圧が「Vcc」である旨の記載,及び上記(ク)で引用した図4の“SSL1”に印加される電圧が「Vcc」である旨の記載から,“ストリング選択ライン SSL1”は,“第1レイヤー110の第1メモリアレイ111のメモリセル”を“プログラミングのために選択”するためのものであり,当該“ストリング選択ライン SSL1”に,“電源電圧 Vcc”を“印加する”ことが読み取れる。
また,上記(a)の検討から,引用例1の“3次元メモリデバイス”の各“レイヤー”は,複数の“メモリセルストリング”を“含む”ものと認められるところ,この“レイヤー”の複数の“メモリストリング”に含まれる“メモリセル”を“プログラミングのために選択する”際に,複数の“メモリセルストリング”に“接続”されている“ストリング選択ライン”を用いることは自明のことである。
してみれば,引用例1には,「第1レイヤー110の第1メモリアレイ111のメモリセルをプログラミングのために選択するためのストリング選択ライン SSL1は,複数のメモリセルストリングに接続され,当該ストリング選択ライン SSL1に,電源電圧 Vccを印加する」ことが記載されているものと認められる。

(e)上記(ウ)の「プログラミング動作の期間中,・・・残りの(非選択)NANDストリング121a,131aのストリング選択ラインSSL2,SSL3に0Vが印加されている」旨の記載,上記(エ)の「第2の期間(t2からt3)の間に,対応する電圧が,選択第1レイヤー110と非選択レイヤー120,130に印加される。・・・0Vが非選択レイヤー120,130の他のストリング選択ライン SSL2,SSL3に印加される」旨の記載,上記(キ)で引用した図3の“Program”動作時に“SSL”の“Layer 2nd,3rd,・・・”に印加される電圧が「0V」である旨の記載,及び上記(ク)で引用した図4の“SSL2~n”に印加される電圧が「0V」である旨の記載から,“非選択レイヤー120,130のストリング選択ライン SSL2,SSL3”に,“0V”を“印加する”ことが読み取れる。
この点と,上記(d)で検討したことから,引用例1には,「非選択レイヤー120,130のストリング選択ライン SSL2,SSL3は,複数のメモリセルストリングに接続され,当該ストリング選択ライン SSL2,SSL3に,0Vを印加する」ことが記載されているものと認められる。

(f)上記(ウ)の「図2を参照すると,3次元メモリデバイス100は,ワードラインWL0?WLm-1,メインビットラインMBL,及び共通ソースラインCSLに共通に関連付けられた複数のNANDストリング111a,121a,131aを含む」旨の記載,及び上記(カ)で引用した図2の記載から,“ワードラインWL0?WLm-1”は,“複数のNANDストリング111a,121a,131a”の“対応するメモリセル”に“接続”されていることが読み取れる。
また,上記(ウ)の「プログラミング動作の期間中,パス電圧Vpassが非選択ワードラインに印加されている間,プログラム電圧Vpgm が選択ワードラインに印加される」旨の記載,上記(キ)で引用した図3の“Program”動作時に“Selected WL”に印加される電圧が「Vpgm」であり,“Unselected WL”に印加される電圧が「Vpass」である旨の記載,及び上記(ク)で引用した図4の“Selected WL”に印加される電圧が「Vpass - Vpgm」であり,“Unselected WL”に印加される電圧が「Vpass」である旨の記載から,“プログラミング動作の期間中”,“パス電圧Vpassを非選択ワードラインに印加し”,“プログラム電圧Vpgm を選択ワードラインに印加する”ことが読み取れる。
以上の検討から,引用例1には,「ワードラインWL0?WLm-1が複数のNANDストリング111a,121a,131aの対応するメモリセルに接続され,プログラミング動作の期間中,パス電圧Vpassを非選択ワードラインに印加し,プログラム電圧Vpgm を選択ワードラインに印加する」ことが記載されているものと認められる。

上記(a)?(f)の検討から,引用例1には,次のとおりの発明(以下,「引用発明」という。)が記載されていると認められる。

「基板と,前記基板の上に配置される複数のメモリセルストリングとを含み,各メモリセルストリングは複数のメモリセルを含む,不揮発性メモリからなる3次元メモリデバイスのプログラミング方法であって,
3次元メモリデバイスのプログラミング動作において,プログラムされるメモリセルを含む複数のNANDストリングに接続された,選択されたビットラインに0Vまたは0.5Vを印加し,
プログラムが抑制されるメモリセルを含む複数のNANDストリングに接続された,選択解除されたビットラインに電源電圧Vccを印加し,
第1レイヤー110の第1メモリアレイ111のメモリセルをプログラミングのために選択するためのストリング選択ライン SSL1は,複数のメモリセルストリングに接続され,当該ストリング選択ライン SSL1に,電源電圧 Vccを印加し,
非選択レイヤー120,130のストリング選択ライン SSL2,SSL3は,複数のメモリセルストリングに接続され,当該ストリング選択ライン SSL2,SSL3に,0Vを印加し,
ワードラインWL0?WLm-1が複数のNANDストリング111a,121a,131aの対応するメモリセルに接続され,プログラミング動作の期間中,パス電圧Vpassを非選択ワードラインに印加し,プログラム電圧Vpgm を選択ワードラインに印加する
方法。」

(3-2)引用例2
原査定の拒絶の理由で引用された,本願の優先日前に頒布された刊行物である,特開2007-293986号公報(2007年11月8日出願公開。以下,「引用例2」という。)には,図面とともに,次の記載がある。(下線は当審において付加したものである。)

(ケ)「【0001】
本発明は,半導体記憶装置,例えばNAND型フラッシュメモリに関する。」

(コ)「【0027】
図6,図7は,NANDユニット1に書き込みセルがある場合の動作を示している。図6,図7において,図4,図5と同一部分には同一符号を付している。
【0028】
図6,図7と,図4,図5とは,信号SGD1と信号SGD2の電圧印加シーケンスが異なっている。すなわち,ソース線SL及びビット線BL0,BL1から各NANDユニットNAND0?3を充電した後,ソース選択ゲート列12のゲート電極に供給される信号SGS,及び第2のドレイン選択ゲート列14のゲート電極に供給される信号SGD2が0Vに下げられる。このため,ソース選択ゲート列12がオフとされ,第2のドレイン選択ゲート列14を構成するエンハンスメント型トランジスタ14eがオフとされる。しかし,第2のドレイン選択ゲート列14を構成するデプレション型トランジスタ14dはオンのままである。次いで,選択ビット線BL0が0Vに下げられるとNANDユニット1がトランジスタ14d,13eを介して放電される。NANDユニット1が十分に放電されたタイミングにおいて,例えば非選択ワード線WL0?WL29,WL31に電圧Vpassが印加され,次いで,例えば選択ワード線WL30にプログラム電圧Vpgmが供給される。このようにして,NANDユニット1の選択セルに書き込みが行なわれる。
(途中省略)
【0031】
また,図6,図7に示す書き込み時,第2のドレイン選択ゲート列14において,NANDユニットNAND0に接続されたエンハンスメント型トランジスタ14e(図6に破線の円で示す)は,ゲート電圧SGD2が0V,ドレイン電圧がVboost,ソース電圧Vsが0V,ウェル領域の電圧が0Vのとき,オフ特性が劣化する。このため,このトランジスタを確実にオフさせる必要がある。
【0032】
図9は,エンハンスメント型トランジスタ14eを確実にオフさせるための例を示している。この場合,エンハンスメント型トランジスタ14eのソース電圧Vsを0Vまで下げないようにしている。具体的には,図11に示すように,選択ビット線BL0の放電が終了し,非選択ワード線に電圧Vpassを供給する前に選択ビット線BL0に,例えば1V程度の電圧を印加する。
【0033】
図10は,ソース電圧Vsに対するエンハンスメント型トランジスタ14eのオフ特性を示している。図10から明らかなように,トランジスタ14eは,ソース電圧Vsを0.6V以上とした場合,オフ特性が改善されることが分かる。このように選択ビット線BL0に1V程度の電圧を印加する構成とすることにより,トランジスタ14eを確実にオフさせることができる。」

上記(ケ)及び(コ)の記載によれば,引用例2には,次の事項(以下,「引用例2記載の技術」という。)が記載されていると認められる。

「NAND型フラッシュメモリにおいて,書き込み時,第2のドレイン選択ゲート列14において,NANDユニットNAND0に接続されたエンハンスメント型トランジスタ14eを確実にオフさせるために,エンハンスメント型トランジスタ14eのソース電圧Vsを0Vまで下げないようにし,具体的には,選択ビット線BL0の放電が終了し,非選択ワード線に電圧Vpassを供給する前に選択ビット線BL0に,例えば1V程度の電圧を印加する。」

(3-3)引用例3
原査定の拒絶査定で引用された,本願の優先日前に頒布された刊行物である,特開2009-266946号公報(2009年11月12日出願公開。以下,「引用例3」という。)には,図面とともに,次の記載がある。(下線は当審において付加したものである。)

(サ)「【0001】
本発明は,三次元積層不揮発性半導体メモリ(3D-stacked nonvolatile semiconductor memory)に関する。」

(シ)「【0024】
図1は,BiCS-NANDフラッシュメモリの鳥瞰図を示している。
【0025】
NANDフラッシュメモリは,例えば,各々が消去の一単位となる複数のブロックから構成される。ここでは,二つのブロックBK, BKについて図示する。
【0026】
半導体基板内に形成されるソース拡散層24は,例えば,全てのブロックに共通に1つ設けられる。ソース拡散層24は,コンタクトプラグPSLを介して,ソース線SL・M1に接続される。また,ソース拡散層24上には,例えば,導電性ポリシリコンから構成される3以上の導電層が積層される(本例では6層構造)。
【0027】
最上層を除く残りの5つの導電層は,1つのブロックBK内でそれぞれプレート状に形成され,かつ,そのX方向の端部は,各々の導電層にコンタクトをとるために階段状に形成される。最下層は,ソース線側セレクトゲート線SGSとなり,最下層及び最上層を除く残りの4つの導電層は,ワード線WL<0>, WL<1>, WL<2>, WL<3>となる。
【0028】
最上層は,X方向に延びるライン状の複数の導電線から構成される。1つのブロックBK内には,例えば,6本の導電線が配置される。最上層の例えば6本の導電線は,ビット線側セレクトゲート線SGD<0>, …SGD<5>となる。
【0029】
そして,NANDセルユニットを構成するための複数の活性層(アクティブエリア)AAは,複数の導電層を突き抜けてソース拡散層24に達するように,Z方向(半導体基板の表面に対して垂直方向)に柱状に形成される。
【0030】
複数の活性層AAの上端は,Y方向に延びる複数のビット線BL<0>, …BLに接続される。また,ソース線側セレクトゲート線SGSは,コンタクトプラグPSGSを介して,X方向に延びる引き出し線SGS・M1に接続され,ワード線WL<0>, WL<1>, WL<2>, WL<3>は,それぞれ,コンタクトプラグをPWL<0>, PWL<1>, PWL<2>, PWL<3> 介して,X方向に延びる引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1に接続される。
【0031】
さらに,ビット線側セレクトゲート線SGD<0>, …SGD<5>は,それぞれ,コンタクトプラグPSGD<0>, …PSGD<5>を介して,X方向に延びる引き出し線SGD<0>・M1, …SGD<5>・M1に
接続される。
【0032】
複数のビット線BL<0>, …BL及び引き出し線SGS・M1, WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1, SGD<0>・M1, …SGD<5>・M1は,例えば,金属から構成される。
【0033】
図2は,図1のBiCS-NANDフラッシュメモリの平面図を示している。
【0034】
柱状の複数の活性層AAは,半導体基板の上面から見た場合にアレイ状に配置され,メモリセルアレイ15を構成する。NANDセルユニットは,複数の活性層AAの各々に形成されるが,その詳細については後述する。」

(ス)「【0049】
NANDセルユニット NANDの構造例を図5に示す。
【0050】
メモリセルMCは,MONOS構造を有する。
【0051】
MONOS構造とは,電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリセル構造のことである。ここでは,電荷蓄積層は,多層構造(Charge trap layers)とし,ONO(oxide/nitride/oxide)の例を挙げる。
【0052】
セレクトゲートトランジスタSTは,例えば,メモリセルMCと同一構造を有する。
【0053】
但し,セレクトゲートトランジスタSTのゲート絶縁膜については,メモリセルMCと異なる構造,即ち,電荷蓄積層を有しない構造(例えば,シリコン酸化膜の単一膜)としてもよい。
【0054】
NANDセルユニットの鳥瞰図を図6に示す。
【0055】
三次元構造のNANDセルユニットの特徴の一つは,ソース線側セレクトゲート線SGS,ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>が,柱状の活性層AAの側面を取り囲む構造を有している点にある。
【0056】
このため,例えば,複数の活性層AAを細くして,半導体基板上により多くの活性層AAを形成し,大容量化を図っても,NANDセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。」

(セ)「【0057】
図7は,メモリセルアレイの等価回路を示している。
【0058】
BiCS-NANDフラッシュメモリは,三次元構造を有するため,これに合わせて,等価回路も三次元的に記載している。
【0059】
NAND列を構成するメモリセルの数は,多ければ多いほど大容量化に貢献できるが,BiCS構造の特質から,NAND列を構成するメモリセルの数が多くなるに従い,製造プロセス上,メモリセルの特性にばらつきが生じる可能性がある。
【0060】
このような特性のばらつきを考慮する場合,NAND列を構成するメモリセルの数を少なめ(例えば,4個,8個など)とする。また,図7の等価回路で示される構造の上に,さらに同じ構造を積み重ねてもよい。」

(ソ)<< 図1 >>


(タ)<< 図2 >>


(チ)<< 図5 >>


(ツ)<< 図6 >>


(テ)<< 図7 >>


(4)対比
本件補正発明と引用発明とを対比する。

(a)引用発明の“3次元メモリデバイス”は,“基板”の上に,複数の“メモリセル”を含む複数の“メモリセルストリング”を配置したものである一方,本件補正発明の“不揮発性メモリ装置”は,“基板”の上に,複数の“メモリセル”を含む複数の“メモリストリング”を配置したものであることから,引用発明の「基板」「メモリセル」「メモリセルストリング」が本件補正発明の「基板」「メモリセル」「メモリストリング」にそれぞれ相当する。
引用発明の「3次元メモリデバイス」は,“不揮発性メモリからなる”ものであることから,引用発明の「3次元メモリデバイス」は本件補正発明の「不揮発性メモリ装置」に対応するものといえる。
また,引用発明の「プログラミング方法」は,“メモリセル”を“プログラム”する“方法”であるから,本件補正発明の「プログラム方法」に対応する。
してみれば,引用発明の「基板と,前記基板の上に配置される複数のメモリセルストリングとを含み,各メモリセルストリングは複数のメモリセルを含む,不揮発性メモリからなる3次元メモリデバイスのプログラミング方法」と本件補正発明の「基板と,前記基板の上で行及び列に配置される複数のメモリストリングとを含み,各メモリストリングは前記基板に直立する方向に積層される複数のメモリセルを含む不揮発性メモリ装置のプログラム方法」とは,後記する点で相違するものの,「基板と,前記基板の上で配置される複数のメモリストリングとを含み,各メモリストリングは複数のメモリセルを含む不揮発性メモリ装置のプログラム方法」の点で共通している。

(b)引用発明の「プログラムされるメモリセル」は,“プログラムされるメモリセル”と“プログラムされないメモリセル”とを含む“複数のメモリセル”の“中”の“メモリセル”であるということができるから,引用発明の「プログラムされるメモリセル」が本件補正発明の「複数のメモリセル中のプログラムされるメモリセル」に相当する。
引用発明の「NANDストリング」は,「メモリセルストリング」の具体的な一例を示したものであるから,引用発明の「複数のNANDストリング」が本件補正発明の「少なくとも2つのメモリストリング」に相当する。
引用発明の「選択されたビットライン」が本件補正発明の「選択されたビットライン」に相当し,引用発明の「0Vまたは0.5V」の“電圧”は,「選択されたビットライン」に印加される電圧である点で,本件補正発明の「第1電圧」に相当する。
以上の検討から,引用発明の「プログラムされるメモリセルを含む複数のNANDストリングに接続された,選択されたビットラインに0Vまたは0.5Vを印加し」と本件補正発明の「複数のメモリセル中のプログラムされるメモリセルを含む同一列に属する少なくとも2つのメモリストリングに接続された選択されたビットラインに第1電圧を印加し」とは,後記する点で相違するものの,「複数のメモリセル中のプログラムされるメモリセルを含む少なくとも2つのメモリストリングに接続された選択されたビットラインに第1電圧を印加し」の点で共通している。

(c)引用発明のプログラムが“抑制”されるメモリセルは,プログラムされないように制御されるメモリセルのことであるから,プログラムが“禁止”されるメモリセルであるといえるものであり,また,引用発明の「プログラムが抑制されるメモリセル」は,“プログラムされるメモリセル”と“プログラムされないメモリセル”とを含む“複数のメモリセル”の“中”の“メモリセル”であるということができるから,引用発明の「プログラムが抑制されるメモリセル」が本件補正発明の「複数のメモリセル中のプログラム禁止されるメモリセル」に相当する。
また,引用発明の「選択解除されたビットライン」は,“選択されない”メモリセルを含む複数のNANDストリングに接続されている“ビットライン”であるから,本件補正発明の「非選択されたビットライン」に相当する。
また,引用発明の「電源電圧Vcc」は,本件補正発明の「非選択されたビットライン」に相当する「選択解除されたビットライン」に印加される“電圧”である点で,本件補正発明の「第2電圧」に相当する。
そうすると,引用発明の「プログラムが抑制されるメモリセルを含む複数のNANDストリングに接続された,選択解除されたビットラインに電源電圧Vccを印加し」と本件補正発明の「複数のメモリセル中のプログラム禁止されるメモリセルを含む同一列に属する少なくとも2つのメモリストリングに接続された非選択されたビットラインに第2電圧を印加し」とは,後記する点で相違するものの,「複数のメモリセル中のプログラム禁止されるメモリセルを含む少なくとも2つのメモリストリングに接続された非選択されたビットラインに第2電圧を印加し」の点で共通している。

(d)引用発明の「ストリング選択ライン SSL1」は,“第1レイヤー110の第1メモリアレイ111のメモリセルをプログラミングのために選択するための”ものであるから,“選択された”“ストリング選択ライン”であるということができ,また,“複数のメモリセルストリングに接続され”ているから,“少なくとも2つのメモリストリングに接続され”ているということができる。
そうすると,引用発明の「ストリング選択ライン SSL1」が本件補正発明の「少なくとも2つのメモリストリングに接続された選択されたストリング選択ライン」に相当する。
また,引用発明の“ストリング選択ライン SSL1”に印加される「電源電圧Vcc」は,本件補正発明の「選択されたストリング選択ライン」に相当する「ストリング選択ライン SSL1」に印加される電圧である点で,本件補正発明の「第3電圧」に相当する。
してみれば,引用発明の「第1レイヤー110の第1メモリアレイ111のメモリセルをプログラミングのために選択するためのストリング選択ライン SSL1は,複数のメモリセルストリングに接続され,当該ストリング選択ライン SSL1に,電源電圧 Vccを印加し」と本件補正発明の「同一行に属する少なくとも2つのメモリストリングに接続された選択されたストリング選択ラインに第3電圧を印加し」とは,後記する点で相違するものの,「少なくとも2つのメモリストリングに接続された選択されたストリング選択ラインに第3電圧を印加し」の点で共通している。

(e)引用発明の「ストリング選択ライン SSL2,SSL3」は,“非選択レイヤー120,130のストリング選択ライン”であるから,“非選択された”“ストリング選択ライン”であるということができ,また,“複数のメモリセルストリングに接続され”ているから,“少なくとも2つのメモリストリングに接続され”ているということができる。
そうすると,引用発明の「ストリング選択ライン SSL2,SSL3」が本件補正発明の「少なくとも2つのメモリストリングに接続された非選択されたストリング選択ライン」に相当する。
また,引用発明の“ストリング選択ライン SSL2,SSL3”に印加される「0V」の“電圧”は,本件補正発明の「非選択されたストリング選択ライン」に相当する「ストリング選択ライン SSL2,SSL3」に印加される電圧である点で,本件補正発明の「第4電圧」に相当する。
してみれば,引用発明の「非選択レイヤー120,130のストリング選択ライン SSL2,SSL3は,複数のメモリセルストリングに接続され,当該ストリング選択ライン SSL2,SSL3に,0Vを印加し」と本件補正発明の「同一行に属する少なくとも2つのメモリストリングに接続された非選択されたストリング選択ラインに第4電圧を印加し」とは,後記する点で相違するものの,「少なくとも2つのメモリストリングに接続された非選択されたストリング選択ラインに第4電圧を印加し」の点で共通している。

(f)引用発明の「ワードラインWL0?WLm-1」は,“複数のNANDストリング111a,121a,131a”の“対応”する“メモリセル”に“接続”されているものであることから,引用発明の「ワードラインWL0?WLm-1」が本件補正発明の「各ワードラインがメモリストリング中の各対応メモリセルに接続された複数のワードライン」に相当する
引用発明の,「パス電圧Vpass及びプログラム電圧Vpgm 」は,“プログラミング動作の期間中”に印加される電圧であって,“プログラム動作”をさせるための“電圧”であるから,引用発明の「パス電圧Vpass及びプログラム電圧Vpgm」が本件補正発明の「プログラム動作電圧」に相当する。
してみれば,引用発明の「ワードラインWL0?WLm-1が複数のNANDストリング111a,121a,131aの対応するメモリセルに接続され,プログラミング動作の期間中,パス電圧Vpassを非選択ワードラインに印加し,プログラム電圧Vpgm を選択ワードラインに印加する」と本件補正発明の「各ワードラインがメモリストリング中の各対応メモリセルに接続された複数のワードラインにプログラム動作電圧を印加する」とは,「各ワードラインがメモリストリング中の各対応メモリセルに接続された複数のワードラインにプログラム動作電圧を印加する」点で一致する。

(g)上記(c)の検討から,引用発明の「選択解除されたビットライン」に印加される「電源電圧Vcc」が本件補正発明の「第2電圧」に相当し,また,上記(d)の検討から,引用発明の「ストリング選択ライン SSL1」に印加される「電源電圧Vcc」が本件補正発明の「第3電圧」に相当するものであるところ,この「電源電圧Vcc」が“正”の“電圧”であることは明らかである。
してみれば,引用発明と本件補正発明とは,後記する点で相違するものの,「第2乃至第3電圧は正電圧であ」る点で共通している。

そうすると,本件補正発明と引用発明とは,

「基板と,前記基板の上で配置される複数のメモリストリングとを含み,各メモリストリングは複数のメモリセルを含む不揮発性メモリ装置のプログラム方法に於いて,
前記複数のメモリセル中のプログラムされるメモリセルを含む少なくとも2つのメモリストリングに接続された選択されたビットラインに第1電圧を印加し,
前記複数のメモリセル中のプログラム禁止されるメモリセルを含む少なくとも2つのメモリストリングに接続された非選択されたビットラインに第2電圧を印加し,
少なくとも2つのメモリストリングに接続された選択されたストリング選択ラインに第3電圧を印加し,
少なくとも2つのメモリストリングに接続された非選択されたストリング選択ラインに第4電圧を印加し,
各ワードラインが前記メモリストリング中の各対応メモリセルに接続された複数のワードラインにプログラム動作電圧を印加することを含み,
前記第2乃至第3電圧は正電圧である
プログラム方法。」

の点で一致し,次の点で相違する。

[相違点1]
本件補正発明では,メモリストリングが,基板の上で「行及び列」に配置され,各メモリストリングのメモリセルが「基板に直立する方向に積層される」のに対して,引用発明では,3次元メモリデバイスの物理構造が本件補正発明とは異なるために,上記のような配置及び積層方向となっていない点。

[相違点2]
選択されたビットラインが接続されるメモリストリングが,本件補正発明では,「同一列に属する」ものであるのに対して,引用発明では,3次元メモリデバイスの物理構造が本件補正発明とは異なるために,そのような構成となっていない点。

[相違点3]
非選択されたビットラインが接続されるメモリストリングが,本件補正発明では,「同一列に属する」ものであるのに対して,引用発明では,3次元メモリデバイスの物理構造が本件補正発明とは異なるために,そのような構成となっていない点。

[相違点4]
選択されたストリング選択ラインが接続されるメモリストリングが,本件補正発明では,「同一行に属する」ものであるのに対して,引用発明では,3次元メモリデバイスの物理構造が本件補正発明とは異なるために,そのような構成となっていない点。

[相違点5]
非選択されたストリング選択ラインが接続されるメモリストリングが,本件補正発明では,「同一行に属する」ものであるのに対して,引用発明では,3次元メモリデバイスの物理構造が本件補正発明とは異なるために,そのような構成となっていない点。

[相違点6]
「第1電圧」が,本件補正発明では「正電圧」であるのに対して,引用発明では“0または正”のいずれかの“電圧”である点。

[相違点7]
本件補正発明では,「複数のメモリストリングで基板から同一の高さに位置するメモリセルはワードラインを共有する」のに対して,引用発明では,3次元メモリデバイスの物理構造が本件補正発明とは異なるために,そのような構成となっていない点。

(5)当審の判断
上記各相違点について検討する。

ア 相違点1?5及び7について
上記引用例3の(サ),(ス),及び(セ)の記載や,上記(ソ),(チ),(ツ),(テ)で引用した図面の記載によれば,メモリセルを“基板に直立する方向に積層”してメモリストリングを構成することは,本願の優先日前にメモリ分野において既に周知の技術であったと認められる。
そして,そのような物理構成とした場合には,上記引用例3の(シ)に「図2は,図1のBiCS-NANDフラッシュメモリの平面図を示している。・・・柱状の複数の活性層AAは,半導体基板の上面から見た場合にアレイ状に配置され,メモリセルアレイ15を構成する。NANDセルユニットは,複数の活性層AAの各々に形成されるが,その詳細については後述する。」と記載され,同じく上記引用例3の(タ)で引用した図2に引用符号“15”で示され,さらに,上記引用例3の(テ)で引用した図7に記載されているように“NANDセルユニット”は,半導体基板上にアレイ状,すなわち,“行列状”に配置されるものであり,この場合,同一のビット線(ビットライン)に接続されるNANDセルユニット(メモリストリング)を“同一列に属する”ものとみれば,上記“行列状”に配列されたメモリストリングのうち,“同一行”に属するメモリストリングが同一のビット線側セレクトゲート線(ストリング選択ライン)に接続されることになり,その結果,ストリング選択ラインを共有するメモリストリングが,“同一行に属する”ものとなることは明らかである。
さらに,上記引用例3の(シ)に「最下層及び最上層を除く残りの4つの導電層は,ワード線WL<0>, WL<1>, WL<2>, WL<3>となる。」と記載されているように,“基板に直立する方向に複数のメモリセルが積層されたメモリストリング”を基板上に配列した場合に,各メモリストリングの対応するメモリセル同士は基板から同一の高さに位置するものとなるから,これに応じてワードラインが,基板から同一の高さに位置するメモリセルの間で共有されるようになることは当然のことである。
そして,引用発明と引用例3に記載の上記周知技術とは,いずれも,複数のNAND型メモリストリングがビット線及びワード線を共有する形のメモリ装置であり,その論理的な回路構成の点では同一のものと認められることから,引用発明に上記周知技術を適用して,
メモリストリングが,基板の上で“行及び列”に配置され,各メモリストリングのメモリセルが“基板に直立する方向に積層される”ように構成し,
選択されたビットラインが接続されるメモリストリングが,“同一列に属する”ものとし,
非選択されたビットラインが接続されるメモリストリングが,“同一列に属する”ものとし,
選択されたストリング選択ラインが接続されるメモリストリングが,“同一行に属する”ものとし,
非選択されたストリング選択ラインが接続されるメモリストリングが,“同一行に属する”ものとし,さらに,
“複数のメモリストリングで基板から同一の高さに位置するメモリセルがワードラインを共有する”ようにすること,
すなわち,上記相違点1?5,及び7に係る構成とすることは,当業者が容易に想到し得たことである。

イ 相違点6について
引用例2には,「NAND型フラッシュメモリにおいて,書き込み時,第2のドレイン選択ゲート列14において,NANDユニットNAND0に接続されたエンハンスメント型トランジスタ14eを確実にオフさせるために,エンハンスメント型トランジスタ14eのソース電圧Vsを0Vまで下げないようにし,具体的には,選択ビット線BL0の放電が終了し,非選択ワード線に電圧Vpassを供給する前に選択ビット線BL0に,例えば1V程度の電圧を印加する。」旨の技術(引用例2記載の技術)が記載されている。
そして,引用例2の“ビット線”と“NANDユニット”の間に接続される“エンハンスメント型トランジスタ14e”を確実にオフさせる”ための技術を,同様の回路構成を有する引用例1の“ビットライン”と“NANDストリング”の間に接続される“選択トランジスタ”に適用することには何ら困難性がないことから,引用発明に引用例2記載の技術を適用して,プログラミング動作においてビットラインに印加する「第1電圧」を“0または正”うちの“正”の電圧とすること,すなわち,上記相違点6に係る構成とすることは,当業者が容易に想到し得たことである。

ウ そして,本件補正発明の作用効果も,引用発明,引用例2記載の技術,及び周知技術から当業者が予測できる範囲のものである。

エ よって,本件補正発明は,引用発明,引用例2記載の技術,及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。

(6)本件補正についてのむすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

(7)請求人の主張について
請求人は,審判請求書において,以下のように主張している。

「iii)引例4には,第7図を参照すると,本願発明の特徴点4が記載されている。しかし,仮に引例発明1が特徴点1乃至3を備えていると仮定したとしても引例発明1に引例発明4を適用して本願発明と同様の構成とすることは以下の理由から出来ない。
iv)引例発明1ではメモリストリングを構成している第1?第3Layer 110,120,130内のメモリセルは,いずれも基板から同一の高さに並んでいる。
これに,引例発明4を適用してこれらのメモリセルがワードラインを共有するように構成すると,第1?第3Layer 110,120,130のメモリセルは個別に選択することが出来なくなり,引例発明1は動作不能となる。
即ち,引例発明1に引例発明4を適用して本願発明と同様の構成とすることはできない。」

しかしながら,引用発明の3次元メモリデバイスと,引例4(本件審決における引用例3に対応する)記載される三次元積層不揮発性半導体メモリとは,論理的な回路構成において同一のものであり,引用発明の3次元メモリデバイスを引例4のような物理構成とすれば,結果として「複数のメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有する」ものとなることは当然のことである。

よって請求人の主張は採用することができない。

第3 本願発明について
1 本願発明
平成27年7月2日付けの手続補正は,上記のとおり却下されたので,本願の請求項1に係る発明は,平成26年10月8日付けの手続補正によって補正された特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものである。(以下,「本願発明」という。)

「基板と,前記基板の上で行及び列に配置される複数のメモリストリングとを含み,各メモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含む不揮発性メモリ装置のプログラム方法に於いて,
前記複数のメモリストリングの選択された列に接続される選択されたビットラインに第1電圧を印加し,
前記複数のメモリストリングの非選択された列に接続される非選択されたビットラインに第2電圧を印加し,
前記複数のメモリストリングの選択された行に接続される選択されたストリング選択ラインに第3電圧を印加し,
前記複数のメモリストリングの非選択された行に接続される非選択されたストリング選択ラインに第4電圧を印加し,
前記複数のメモリストリングに接続されるワードラインの中の選択されたワードラインにプログラム動作電圧を印加することを含み,
前記第1乃至第3電圧は正電圧であり,
前記複数のメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有することを特徴とするプログラム方法。」

2 引用例
原査定の拒絶の理由に引用された引用例1?3には,上記「第2 [理由]2 補正の適否」の「(3)引用例」に記載したとおりの事項が記載されている。

3 対比・判断
本願発明は,上記「第2 [理由]」で検討した本件補正発明から,「方向」,「メモリストリング」,及び「ワードライン」に関する限定事項を省いたものである。
そうすると,本願発明の構成要件を全て含み,更に構成を限定したものに相当する本件補正発明が前記「第2 [理由]2 補正の適否」に記載したとおり,引用発明,引用例2記載の技術,及び周知技術に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,引用発明,引用例2記載の技術,及び周知技術に基づいて当業者が容易に発明をすることができたものである。

4 むすび
以上のとおり,本願発明は,引用発明,引用例2記載の技術,及び周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
したがって,本願は他の請求項について検討するまでもなく拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-08-31 
結審通知日 2016-09-06 
審決日 2016-09-27 
出願番号 特願2011-28900(P2011-28900)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 滝谷 亮一  
特許庁審判長 石井 茂和
特許庁審判官 須田 勝巳
辻本 泰隆
発明の名称 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム  
代理人 萩原 誠  
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