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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
管理番号 1325425
審判番号 不服2015-18473  
総通号数 208 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-04-28 
種別 拒絶査定不服の審決 
審判請求日 2015-10-09 
確定日 2017-03-14 
事件の表示 特願2012-107672「ゲート-ソースフィールドプレートを含むワイドバンドギャップトランジスタ」拒絶査定不服審判事件〔平成24年 9月13日出願公開、特開2012-178595、請求項の数(24)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成18年(2006年)1月11日(パリ条約による優先権主張 外国庁受理2005年3月11日,米国)を国際出願日とする特願2008-500703号の一部を平成24年5月9日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成24年 5月18日 審査請求・手続補正
平成25年12月18日 拒絶理由通知
平成26年 3月24日 意見書・手続補正
平成26年10月31日 拒絶理由通知
平成27年 3月10日 意見書・手続補正
平成27年 6月 4日 拒絶査定(以下,「原査定」という)
平成27年10月 9日 審判請求・手続補正
平成28年 5月13日 上申書
平成28年 9月29日 拒絶理由通知(以下,「当審拒絶理由」という)
平成29年 1年24日 意見書・手続補正

第2 本願発明
本願の請求項1ないし24に係る発明は,平成29年1月24日付けの手続補正で補正された特許請求の範囲の請求項1ないし24に記載された事項により特定される下記のとおりのものと認められる。そのうち,請求項1,8,13,14,17及び19に係る発明については,他の請求項の記載を引用しないで記載されており,以下,それぞれ「本願発明1,8,13,14,17及び19」という。
「【請求項1】
基板に設けられた複数の積層された活性半導体層と,
前記複数の積層された活性半導体層の1以上と電気的に接触したソース電極と,
前記ソース電極と間隔をあけて,前記複数の積層された活性半導体層の1以上と電気的に接触したドレイン電極と,
前記ソース電極と前記ドレイン電極との間にあって,前記複数の積層された活性半導体層の一番上の層と電気的に接触したゲートと,
前記ゲートと前記ドレイン電極との間および前記ゲートと前記ソース電極との間の前記複数の積層された活性半導体層の前記一番上の層の表面の上にあり,かつ前記ゲートの上側上には無い,第1のスペーサ層と,
前記ゲートと一体に形成され,平らな上面を有し,かつ,専ら前記第1のスペーサ層上で前記ゲートの縁から前記ドレイン電極に向かうとともに,専ら前記第1のスペーサ層上で前記ゲートの縁から前記ソース電極に向かって延びて,前記複数の積層された活性半導体層を覆う第1のフィールドプレートと,
前記第1のスペーサ層と前記第1のフィールドプレートとの上にある第2のスペーサ層と,
前記第2のスペーサ層の上にある第2のフィールドプレートと
を備え,
前記第2のスペーサ層は,前記ゲートと重なっている,トランジスタ。
【請求項2】
高電子移動度トランジスタ(HEMT)を備え,
前記複数の積層された活性半導体層は,
前記基板上に設けられたバッファ層と,
前記バッファ層との間に2次元電子ガスを有し,かつ前記バッファ層上に設けられたバリア層と,
を含み,
前記バリア層は前記複数の活性半導体層の前記一番上の層である,請求項1に記載のトランジスタ。
【請求項3】
前記HEMTは窒化ガリウムをベースとする,請求項2に記載のトランジスタ。
【請求項4】
前記バッファ層と前記基板との間に核生成層を更に備える,請求項2に記載のトランジスタ。
【請求項5】
前記ゲートおよび当該ゲートと一体化した前記第1のフィールドプレートがT字形状である,請求項1に記載のトランジスタ。
【請求項6】
前記トランジスタにおける露出した複数の表面の少なくとも一部を覆うパッシベーション層,を更に備える請求項1に記載のトランジスタ。
【請求項7】
前記第1のフィールドプレートと前記ドレイン電極との間であって,前記第1のフィールドプレートと前記第1のスペーサ層との上に第2のスペーサ層を更に備える,請求項1に記載のトランジスタ。
【請求項8】
活性領域を含む,複数の積層された活性半導体層と,
前記複数の積層された活性半導体層の1以上と電気的に接触したソース電極と,
前記ソース電極と間隔をあけて,前記複数の積層された活性半導体層の1以上と電気的に接触したドレイン電極と,
前記ソース電極および前記ドレイン電極の間で,前記複数の積層された活性半導体層の一番上の層と電気的に接触したゲートと,
前記ゲートと前記ドレイン電極との間および前記ゲートと前記ソース電極との間であって,前記複数の積層された活性半導体層の上に,設けられた第1のスペーサ層と,
前記ゲートまたは前記ソース電極と電気的に接続され,前記第1のスペーサ層の上に設けられた第1のフィールドプレートであって,ドレインフィールドプレートと,前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え,前記ドレインフィールドプレートが前記第1のスペーサ層上を,前記ゲートの縁から前記ドレイン電極に向かって延びて,前記複数の積層された活性半導体層を覆うとともに,前記ソースフィールドプレートが前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びて,前記複数の積層された活性半導体層を覆う第1のフィールドプレートと,
を備え,
前記ドレインフィールドプレートと前記ソースフィールドプレートは,前記第1のスペーサ層により前記ゲートから分離している,トランジスタ。
【請求項9】
前記第1のフィールドプレートは,前記ゲートと少なくとも部分的に重なっている,請求項8に記載のトランジスタ。
【請求項10】
前記第1のフィールドプレートと前記ゲートとの間を前記第1のスペーサ層を貫いて通る1以上の導電性バイアを更に備え,当該バイアが前記第1のフィールドプレートと前記ゲートとの電気的な接続を提供する,請求項8に記載のトランジスタ。
【請求項11】
前記第1のフィールドプレートと前記ゲートとの間に1以上の導電性経路を更に備え,
前記導電性経路は活性領域の外側を通り,前記第1のフィールドプレートと前記ゲートとの電気的接続を提供する,請求項8に記載のトランジスタ。
【請求項12】
高電子移動度トランジスタ(HEMT)を備え,
前記複数の積層された活性半導体層は,
基板上に設けられたバッファ層と,
前記バッファ層との間に2次元電子ガスを有し,かつ前記バッファ層上に設けられたバリア層と,
を含み,
前記バリア層は前記複数の積層された活性半導体層の前記一番上の層である,請求項8に記載のトランジスタ。
【請求項13】
活性半導体層と,
前記活性半導体層と電気的に接触する,ソース金属電極及びドレイン金属電極と,
前記活性半導体層内の電場を調節するための,前記ソース金属電極及びドレイン金属電極の間のゲートと,
前記ゲートと前記ソース金属電極の間および前記ゲートと前記ドレイン金属電極の間の前記活性半導体層上のスペーサ層と,
前記スペーサ層の上にあり,ドレインフィールドプレートと,前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え,前記ドレインフィールドプレートが前記ゲートの縁から前記ドレイン金属電極へ距離Lfdだけ伸び,かつ,前記ソースフィールドプレートが前記ゲートの縁から前記ソース金属電極へ距離Lfsだけ伸びる,導電性フィールドプレートと,
を備え,
前記ドレインフィールドプレートと前記ソースフィールドプレートは,前記スペーサ層により前記ゲートから分離しており,
前記導電性フィールドプレートは,前記ゲートに電気的に接続される,トランジスタ。
【請求項14】
複数の積層された活性半導体層と,
前記複数の積層された活性半導体層の1以上と電気的に接触したソース電極及びドレイン電極と,
前記ソース電極と前記ドレイン電極との間で前記複数の積層された活性半導体層の一番上の層と電気的に接触したゲートと,
前記ゲートと前記ドレイン電極との間および前記ゲートと前記ソース電極の間の,前記複数の積層された活性半導体層上の第1のスペーサ層と,
前記ゲートと一体で,平らな上面を有する第1のフィールドプレートであって,専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ドレイン電極に向かって延びるとともに,専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びる第1のフィールドプレートと,
前記第1のフィールドプレート上において前記ゲートと重なっている第2のスペーサ層と,
前記第2のスペーサ層上であって,前記第1のフィールドプレートと前記ドレイン電極との間の第2のフィールドプレートと,
を備える,トランジスタ。
【請求項15】
前記第1のフィールドプレート及び第2のフィールドプレートは電気的に前記ゲートと接続される,請求項14に記載のトランジスタ。
【請求項16】
前記第2のスペーサ層と前記第2のフィールドプレートを覆う第3のスペーサ層及び第3のフィールドプレートの対を更に備え,
前記第2のフィールドプレートと前記第3のフィールドプレートのそれぞれが前記ゲートと電気的に接続される,請求項14に記載のトランジスタ。
【請求項17】
活性領域と,
前記活性領域と接触するソース電極およびドレイン電極と,
前記ソース電極および前記ドレイン電極の間にあり,前記活性領域と接触するゲートと,
前記ゲートおよび前記ドレイン電極の間,並びに,前記ゲートおよび前記ソース電極の間における前記活性領域の上にある第1のスペーサ層と,
前記ゲート上にあり,平らな上面を有する第1のフィールドプレートであって,当該第1のフィールドプレートが前記活性領域とは直接接触しないように,専ら前記第1のスペーサ層上を前記ゲートの縁から前記ドレイン電極へ伸び,専ら前記第1のスペーサ層上を前記ゲートの縁から前記ソース電極へ伸びる,第1のフィールドプレートと,
前記第1のスペーサ層と前記第1のフィールドプレートの上の第2のスペーサ層と,
前記第2のスペーサ層の上の第2のフィールドプレートと,
前記第2のフィールドプレートと前記ソース電極とを電気的に接続する少なくとも1つの導電性経路と,
を備え,
前記第2のスペーサ層は,前記ゲートと少なくとも部分的に重なっている,トランジスタ。
【請求項18】
前記少なくとも1つの導電性経路は前記活性領域の外側を通る経路,導電性バス,及び導電性バイアの少なくとも1つを有し,前記ゲートと前記ソース電極との間の一部の前記活性領域上のみにある,請求項17に記載のトランジスタ。
【請求項19】
複数の積層された半導体層と,
前記複数の積層された半導体層の1以上と電気的に接触したソース電極と,
前記複数の積層された半導体層の1以上と電気的に接触したドレイン電極と,
前記ソース電極および前記ドレイン電極の間にあり,前記複数の積層された半導体層と電気的に接触するゲートと,
前記ゲートと前記ドレイン電極との間,並びに,前記ゲートと前記ソース電極との間の前記複数の積層された半導体層の少なくとも一部分の上にある第1のスペーサ層と,
前記ゲートと一体に形成され,平らな上面を有し,かつ専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ドレイン電極に向かうとともに,専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びて,前記複数の積層された活性半導体層を覆う第1のフィールドプレートと,
前記ドレイン電極および前記ソース電極の間の前記ゲートおよび前記第1のスペーサ層の上の第2のスペーサ層と,
前記ソース電極と電気的に接続された,前記第2のスペーサ層上の第2のフィールドプレートと,
を備え,
前記第2のスペーサ層は,前記ゲートと重なっている,トランジスタデバイス。
【請求項20】
前記第1のスペーサ上を前記ソース電極へ伸びる第3のフィールドプレートを更に有する,請求項19に記載のトランジスタデバイス。
【請求項21】
前記複数の積層された半導体層は,
活性領域と,
前記活性領域の上のバッファ層と,
前記活性領域とは反対側の前記バッファ層の上のバリア層と,
を有する,請求項19に記載のトランジスタデバイス。
【請求項22】
第3のスペーサ層と第3のフィールドプレートの少なくとも1つの対を更に備え,
前記第3のスペーサ層が前記第3のフィールドプレートのそれぞれを分離する,請求項19に記載のトランジスタデバイス。
【請求項23】
前記トランジスタデバイスは,高電子移動度トランジスタ(HEMT)である,請求項19に記載のトランジスタデバイス。
【請求項24】
前記第2のフィールドプレートは前記第2のスペーサ層上の少なくとも1つの導電性経路を通って前記ソースと電気的に接続される,請求項19に記載のトランジスタデバイス。」

第3 原査定の理由について
1 原査定の理由の概要
(1)この出願の請求項1-9,12-16に係る発明は,その出願前に日本国内又は外国において,頒布された引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。(以下,「原査定理由1」という。)
(2)この出願の請求項1-24に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。(以下,「原査定理由2」という。)
引 用 文 献 等 一 覧
引用文献1 米国特許出願公開第2005/0051796号明細書
引用文献2 特開2002-118122号公報
引用文献3 特開平09-232827号公報
引用文献4 欧州特許出願公開第1336989号明細書
引用文献5 特開2003-297854号公報
2 原査定理由1についての判断
(1)引用文献1の記載
ア 引用文献1
引用文献1には,図面とともに,次の記載がある。(下線は当審で付加した。以下同じ。)(訳は対応する国内出願の特表2007-505501号公報による。)
(ア)「[0007] Improvements in the manufacturing of wide bandgap semiconductor materials such as AlGaN/GaN, has focused interest on the development of AlGaN/GaN HEMTs for high frequency, high temperature and high power applications. AlGaN/GaN has large bandgaps, as well as high peak and saturation electron velocity values ...These characteristics allow AlGaN/GaN HEMTs to provide very high voltage and high power operation at RF, microwave and millimeter wave frequencies.」
(訳:【0005】AlGaN/GaNなどのワイドバンドギャップ半導体の製造における改良は,高周波数・高温・および大電力アプリケーションのためのAlGaN/GaN HEMTの開発に注目を集めた。AlGaN/GaNは大きなバンドギャップを有し,また高いピークおよび飽和電子速度値も有する・・・これらの特徴は,AlGaN/GaN HEMTが非常に高い電圧および大電力での動作をRF,マイクロ波,およびミリ波周波数で提供できるようにする。)
(イ)「DETAILED DESCRIPTION OF THE INVENTION
[0028] The field plate arrangements according to the present invention can be used with many different transistor structures. Wide bandgap transistor structures generally include an active region, with metal source and drain contacts formed in electrical contact with the active region, and a gate contact formed between the source and drain contacts for modulating electric fields within the active region. A spacer layer is formed above the active region. The spacer layer can comprise a dielectric layer, a layer of epitaxial material such as an undoped or depleted wide bandgap epitaxial material, or a combination thereof. A conductive field plate is formed above the spacer layer and extends a distance Lf from the edge of the gate contact toward the drain contact. The field plate can be electrically connected to the gate contact. This field plate arrangement can reduce the peak electric field in the device, resulting in increased breakdown voltage and reduced trapping. The reduction of the electric field can also yield other benefits such as reduced leakage currents and enhanced reliability. 」
(訳:【0028】本発明によるフィールドプレートの配置は,多くの異なるトランジスタ構造とともに用いることができる。ワイドバンドギャップトランジスタ構造は,一般に活性領域を備え,金属のソースコンタクトおよびドレインコンタクトが活性領域との電気的コンタクトで形成され,ゲートコンタクトがソースコンタクトとドレインコンタクトとの間に活性領域内の電界を変調するために形成されている。活性領域の上にスペーサ層が形成されている。スペーサ層は,誘電体層,アンドープの又は空乏化したワイドバンドギャップエピタキシ材料などのエビタキシ材料の層,またはこれらの組み合わせからなることができる。導電性のフィールドプレートがスペーサ層の上に形成され,ゲートコンタクトの端からドレインコンタクトに向かって距離Lf延びている。フィールドプレートは,ゲートコンタクトに電気的に接続されることができる。このフィールドプレートの配置は,デバイス内のピーク電界を低減し,降伏電圧の増加およびトラッピングの低減という結果を生じる。電界の低減は,リーク電流の低減および信頼性の向上などの他の利益ももたらす。)
(ウ)「[0049]FIG. 7 shows another embodiment of a HEMT 90 according to the present invention having a substrate 12 , nucleation layer 14 , buffer layer 16 , 2DEG 17 , barrier layer 18 , source contact 20 and drain contact 22 similar to those in the HEMTs described above. The HEMT 90 also comprises a gate 92 and a field plate 94 . Instead of having a spacer layer, however, the HEMT 90 comprises multiple spacer layers 95 , in this case two, although it is understood that more spacer layers can be used. A first spacer layer 96 is formed on the barrier layer 18 at least between the gate 92 and the drain contact 22 , with a preferred spacer layer also on the barrier layer 18 between the gate 92 and source contact 20 . A second spacer layer 98 is formed on the first spacer layer 96 and can be arranged in many different ways. It preferably covers less than all of the top surface of the first spacer layer 96 to form a step 100 . The field plate 94 is formed on the spacer layers, and because of the step 100 , the field plate 94 essentially comprises first and second field plates portions 102 , 104 each of which has a different spacing between it and the barrier layer 18 . 」
(訳:【0049】図7は本発明によるHEMT90の別の実施形態を示していて,上で説明したHEMTのそれらと類似する基板12,核生成層14,バッファ層16,2DEG17,バリア層18,ソースコンタクト20,およびドレインコンタクト22を備える。HEMT90は,ゲート92およびフィールドプレート94も備える。しかしながら,HEMT90は1つのスペーサ層を有する代わりに,より多くのスペーサ層を用いることができることを理解されたいが,この場合では2つの複数のスペーサ層95を備える。第1のスペーサ層96が,少なくともゲート92とドレインコンタクト22との間のバリア層18の上に形成され,好ましいスペーサ層はゲート92とソースコンタクト20との間のバリア層18の上にもある。第2のスペーサ層98が第1のスペーサ層96の上に形成され,多くの異なる方法で配置することができる。第2のスペーサ層98は,好ましくは第1のスペーサ層96の上部表面のすべては覆わずに,ステップ100を形成する。フィールドプレート94はスペーサ層上に形成され,フィールドプレート94はステップ100のために本質的に第1および第2のフィールドプレート部分102,104を備え,これらのそれぞれはそれとバリア層18との間に異なる間隔を有する。)
(エ)「[0055]The gate and field plate structures according to the present invention can be used in many different ways beyond those shown in FIGS. 1-7 above. FIGS. 8, 9 and 10 show HEMTs 110 , 130 and 140 , respectively, with each HEMT having a substrate 12 , nucleation layer 14 , buffer layer 16 , 2DEG 17 , barrier layer 18 , source contact 20 and drain contact 22 similar to those in the HEMTs described above. The HEMT 110 ( FIG. 8 ) is similar to the HEMT 10 in FIGS. 1 and 2 except that its gate 112 is recessed in the barrier layer 18 . The HEMT's field plate 114 is deposited on a spacer layer 116 and extend from the gate 112 toward the drain contact 22 . The field plate 114 provides the same operating improvements as the field plate 28 in HEMT 10 . HEMT 130 ( FIG. 9 ) is similar to HEMT 40 in FIGS. 3 and 4 except that the gate 132 is recessed. The field plate 134 is deposited on a spacer layer 136 and provides the same operating benefits. The HEMTs described herein can also comprise gates that are only partially recessed. The HEMT 140 is similar to the HEMT 130 except that its gate 142 is partially recessed. Its field plate 144 is deposited on a spacer layer 146 and provides the same operating benefits.
[0056]FIG. 11 shows still another embodiment of a HEMT 150 according to the present invention having a substrate 12 , nucleation layer 14 , buffer layer 16 , 2DEG 17 , barrier layer 18 , source contact 20 and drain contact 22 . The HEMT 150 also has a gate 152 , spacer layer 154 , and integral field plate 156 . The HEMT 150 further comprises a second spacer layer 158 covering the field plate 156 , spacer layer 154 and portion of the gate 152 above the spacer layer 154 . A second field plate 159 is on the second spacer layer 158 extending generally from the gate 152 toward the drain 22 , with the second field plate electrically coupled to the gate either by one or more vias (not shown) through the second spacer layer 158 , or by one or more conductive paths formed outside of the active region of the HEMT 150 . Other HEMTs according to the present invention can comprise additional spacer layer and field plate pairs, with one additional pair shown in phantom. The structure can also be covered by a dielectric passivation layer (not shown). 」
(訳:【0055】本発明によるゲートおよびフィールドプレート構造は,図1?7に示されている形を越えて多くの異なる方法で用いることができる。図8,9,および10はHEMT110,130,および140をそれぞれ示し,各HEMTは上で説明したHEMTのそれらと類似する基板12,核生成層14,バッファ層16,2DEG17,バリア層18,ソースコンタクト20,およびドレインコンタクト22を備える。HEMT110(図8)は,ゲート112がバリア層18内にリセス化されて(recessed)いることを除いて,図1および2のHEMT10に類似する。HEMTのフィールドプレート114はスペーサ層116上に堆積されていて,ゲート112からドレインコンタクト22に向かって延びている。フィールドプレート114は,HEMT10のフィールドプレート28と同一の動作改善を提供する。HEMT130(図9)は,ゲート132がリセス化されていることを除いて,図3および4のHEMT10に類似する。フィールドプレート134はスペーサ層136上に堆積されていて,同一の動作利益を提供する。本明細書に説明されるHEMTは,部分的にのみリセス化されているゲートを備えることができる。HEMT140は,ゲート142が部分的にリセス化されていることを除いて,HEMT130に類似する。そのフィールドプレート144はスペーサ層146上に堆積されていて,同一の動作利益を提供する。
【0056】図11は,本発明によるさらに別の実施形態のHEMT150を示していて,基板12,核生成層14,バッファ層16,2DEG17,バリア層18,ソースコンタクト20,およびドレインコンタクト22を有する。HEMT150はゲート152,スペーサ層154,およびゲートの一部であるフィールドプレート156も有する。HEMT150はさらに,フィールドプレート156を覆う第2のスペーサ層158,スペーサ層154,およびスペーサ層154より上の部分のゲート152を備える。第2のフィールドプレート159は,第2のスペーサ層158の上にあり,一般にゲート152からドレイン22に向かって延びていて,第2のフィールドプレートは第2のスペーサ層158を通る1つまたは複数のビアにより(図示せず),またはHEMT150の活性領域の外に形成されている1つまたは複数の導電性経路によりゲートに電気的に結合されている。本発明による他のHEMTは,追加のスペーサ層とフィールドプレートの対を備えることができ,1つの追加の対が点線で示されている。構造は,誘電体パシベーション層(図示せず)により覆われることもできる。」
(オ)図9には,ドレインコンタクト22に向かって延びているフィールドプレート134が,ゲート132の上にあるスペーサ層136上に堆積されること,が記載されている。
(カ)図7には,ソースコンタクト20がバッファ層16に接触していること,ドレインコンタクト22がバッファ層16に接触していること,ゲート92がソースコンタクト20とドレインコンタクト22との間にあって,バリア層18と接触していること,ゲート92がT字状であり,フィールドプレート94がゲート92の縁からドレインコンタクト22に向かって延びていること,ゲート92はソースコンタクト20に向かってわずかに延びていること,が記載されていると認められる。
イ 引用発明1
前記アより,引用文献1には次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「基板,核生成層,バッファ層,2DEG,バリア層,ソースコンタクトおよびドレインコンタクトを備えるHEMTであって,ソースコンタクトがバッファ層に接触していること,ドレインコンタクトがバッファ層に接触していること,ゲートがソースコンタクトとドレインコンタクトとの間にあって,バリア層と接触していること,第1のスペーサ層が,ゲートとドレインコンタクトとの間のバリア層の上に形成され,ゲートとソースコンタクトとの間のバリア層の上にもあること,ゲートがT字状であり,フィールドプレートがゲートの縁からドレインコンタクトに向かって延びていること,T字状のゲートはソースコンタクトに向かってわずかに延びていること,フィールドプレートを覆う第2のスペーサ層と,第2のスペーサ層の上にある第2のフィールドプレートを備えること,または,ドレインコンタクトに向かって延びているフィールドプレートが,ゲートの上にあるスペーサ層上に堆積され,ゲートコンタクトに電気的に接続されること。」
なお,引用文献1(図7)に記載されたT字状ゲート92の「ソースコンタクトに向かってわずかに延びた」部分は「フィールドプレート」とは認められない。原査定では,多かれ少なかれフィールドプレートとしての機能(電界緩和の機能)を果たすと認めている。ここで,電界緩和の機能を何と比較して緩和していると認めているのか明らかでないが,仮に引用文献1の図2に記載された逆L字状のゲート26と比較してT字状ゲート92がソースゲート間の電界を緩和するとしているのなら不適当である。図2の逆L字状のゲートは,ドレインゲート間の電界を緩和するフィールドプレートを表した概念図であり,実際の製造工程を考慮すると,スペーサ層24にゲート28を設けるための孔をエッチングしてからゲート28を含む層を作り,その後その層をエッチングして作るので,ゲート28のスペーサ層26に対する側壁とその上の側壁は別々に作られており,図2では両側壁が面一であるかのように記載されているが,実際には,面一ではなく「多かれ少なかれ」スペーサ層の上のゲートの側壁はソースコンタクト20に向かって,スペーサ層に対する側壁と比してずれており,してみると,実際には引用文献1に記載されたT字状ゲートでも逆L字状ゲートでもゲートのソースコンタクトに向かった側壁の形状は同様であり,両者を比較してもT字状ゲートの方がソースゲート間の電界を緩和するとは認められない。
(5)本願発明1と引用発明1との対比及び判断
ア 対比
本願発明1と引用発明1とを対比すると,引用発明1の「バッファ層」及び「バリア層」は,本願発明1の「複数の積層された活性半導体層」に相当し,引用発明1の「ソースコンタクト」,「ドレインコンタクト」及び「HEMT」は,それぞれ本願発明1の「ソース電極」,「ドレイン電極」及び「トランジスタ」に相当すると認められる。
してみると,本願発明1と引用発明1とは,下記イの点で一致するが,下記ウの点で相違すると認められる。
イ 一致点
「基板に設けられた複数の積層された活性半導体層と,
前記複数の積層された活性半導体層の1以上と電気的に接触したソース電極と,
前記ソース電極と間隔をあけて,前記複数の積層された活性半導体層の1以上と電気的に接触したドレイン電極と,
前記ソース電極と前記ドレイン電極との間にあって,前記複数の積層された活性半導体層の一番上の層と電気的に接触したゲートと,
前記ゲートと前記ドレイン電極との間および前記ゲートと前記ソース電極との間の前記複数の積層された活性半導体層の前記一番上の層の表面の上にあり,かつ前記ゲートの上側上には無い,第1のスペーサ層と,
前記第1のスペーサ層と前記第1のフィールドプレートとの上にある第2のスペーサ層と,
前記第2のスペーサ層の上にある第2のフィールドプレートと
を備え,
前記第2のスペーサ層は,前記ゲートと重なっている,トランジスタ。」
ウ 相違点
本願発明1においては「前記ゲートと一体に形成され,平らな上面を有し,かつ,専ら前記第1のスペーサ層上で前記ゲートの縁から前記ドレイン電極に向かうとともに,専ら前記第1のスペーサ層上で前記ゲートの縁から前記ソース電極に向かって延びて,前記複数の積層された活性半導体層を覆う第1のフィールドプレート」を備えるのに対し,引用発明1の「フィールドプレート」はゲートの縁からソースコンタクトに向かって延びていない点。
エ 判断
本願発明1は,引用発明1と対比して相違点があるから,引用発明1であるとはいえない。
(6)小括
前記(5)のとおりであるから,本願発明1は,引用文献1に記載された発明であるとはいえない。本願発明1を引用して記載した請求項2ないし7に係る発明についても同様である。
(7)本願発明8と引用発明1との対比及び判断
本願発明8と引用発明1とは,下記の相違点で相違するが,その余の点で一致すると認められる。
・相違点
本願発明8においては「前記ゲートまたは前記ソース電極と電気的に接続され,前記第1のスペーサ層の上に設けられた第1のフィールドプレートであって,ドレインフィールドプレートと,前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え,前記ドレインフィールドプレートが前記第1のスペーサ層上を,前記ゲートの縁から前記ドレイン電極に向かって延びて,前記複数の積層された活性半導体層を覆うとともに,前記ソースフィールドプレートが前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びて,前記複数の積層された活性半導体層を覆う第1のフィールドプレートを備え,前記ドレインフィールドプレートと前記ソースフィールドプレートは,前記第1のスペーサ層により前記ゲートから分離している」のに対し,引用発明1の「フィールドプレート」は「前記ドレインフィールドプレートから分離したソースフィールドプレート」を備えず,「ソースフィールドプレートが前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延び」ることはなく,「ソースフィールドプレートは,前記第1のスペーサ層により前記ゲートから分離している」こともない点。
本願発明8は,引用発明1と対比して相違点があるから,引用発明1であるとはいえない。
(8)小括
前記(7)のとおりであるから,本願発明8は,引用文献1に記載された発明であるとはいえない。本願発明8を引用して記載した請求項9,12に係る発明も同様である。
(9)本願発明13と引用発明1との対比及び判断
本願発明13と引用発明1とは,下記の相違点で相違するが,その余の点で一致すると認められる。
・相違点
本願発明13においては「前記スペーサ層の上にあり,ドレインフィールドプレートと,前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え,前記ドレインフィールドプレートが前記ゲートの縁から前記ドレイン金属電極へ距離Lfdだけ伸び,かつ,前記ソースフィールドプレートが前記ゲートの縁から前記ソース金属電極へ距離Lfsだけ伸びる,導電性フィールドプレートと,を備え,前記ドレインフィールドプレートと前記ソースフィールドプレートは,前記スペーサ層により前記ゲートから分離して」いるのに対し,引用発明1の「フィールドプレート」は「前記ドレインフィールドプレートから分離したソースフィールドプレート」を備えず,「前記ソースフィールドプレートが前記ゲートの縁から前記ソース金属電極へ距離Lfsだけ伸びる」ことはなく,「前記ソースフィールドプレートは,前記スペーサ層により前記ゲートから分離して」いることもない点。
本願発明13は,引用発明1と対比して相違点があるから,引用発明1であるとはいえない。
(10)小括
前記(9)のとおりであるから,本願発明13は,引用文献1に記載された発明であるとはいえない。
(11)本願発明14と引用発明1との対比及び判断
本願発明14と引用発明1とは,下記の相違点で相違するが,その余の点で一致すると認められる。
・相違点
本願発明14においては「前記ゲートと一体で,平らな上面を有する第1のフィールドプレートであって,専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ドレイン電極に向かって延びるとともに,専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びる第1のフィールドプレート」を備えるのに対し,引用発明1の「フィールドプレート」は「専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びる」ものではない点。
本願発明14は,引用発明1と対比して相違点があるから,引用発明1であるとはいえない。
(12)小括
前記(11)のとおりであるから,本願発明14は,引用文献1に記載された発明であるとはいえない。本願発明14を引用して記載した請求項15及び16についても同様である。
(13)まとめ
以上のとおりであるから,請求項1-9,12-16に係る発明は,引用文献1に記載された発明であるとはいえない。
よって,原査定理由1では本願を拒絶することはできない。
3 原査定理由2についての判断
(1)引用文献1の記載
引用文献1には前記2(1)アのとおりの記載があり,同イのとおり,引用発明1が記載されていると認められる。
(2)引用文献2の記載
ア 引用文献2
引用文献2には,図面とともに,次の記載がある。
(ア)「【0003】ショットキゲート電界効果トランジスタの基本構造は,半絶縁性GaAs基板上に形成された薄いチャネル層上に,オーミック接触するソース電極及びドレイン電極が配置され,ショットキ接触するゲート電極が配置される。ゲート電極がチャネル層とショットキ接触することにより,直下の半導体層中に空乏層が拡がっている。従来のショットキゲート電界効果型トランジスタは,ゲート電極とドレイン電極とが逆バイアスされると,ゲート電極のドレイン側の付近に電界が集中し,破壊の原因になった。このため以前から,ゲート電極に庇部(以下,フィールドプレート部と呼ぶ)を設け,ゲート電極の下部にSiO_(2)から成る誘電体膜を形成し,電界の集中を抑える技術が記載されている(例えば,特開昭63-87773号公報や特開2000-100831号公報)。」
(イ)「【0017】
【発明の実施の形態】以下,本発明の実施形態例に基づいて,本発明のショットキゲート電界効果トランジスタについて図面を参照して説明する。図1は,本発明の第1実施形態例のショットキゲート電界効果トランジスタの断面図である。ショットキゲート電界効果トランジスタは,GaAs基板10,チャネル層1,ドレイン側コンタクト層3,ソース側コンタクト層4,誘電体膜5,及び,ゲート電極7を有する。
【0018】チャネル層1は,GaAs基板10上に形成され,ドレイン側コンタクト層3及びソース側コンタクト層4は,チャネル層1上に形成されている。誘電体膜5は,ドレイン側コンタクト層3及びソース側コンタクト層4を含む表面上に形成されている。ゲート電極7は,ドレイン側コンタクト層3とソース側コンタクト層4の間にある,コンタクト層を除去したリセスの位置に形成され,庇状のフィールドプレート部11を有する。ゲート電極7は,誘電体膜5に形成されたスルーホールを介して,チャネル層1とショットキ接触する。
【0019】ゲート・ドレイン間リセス距離Lrgdは,リセスのドレイン側端部とゲート電極7のショットキコンタクト部との間の距離であり,800nm以上3000nm以下に設計される。ゲート・ドレインオーバーレイ距離Lgdは,フィールドプレート部11の長さであり,Lrgd±400nm以内に設計される。
【0020】図2は,図1のショットキゲート電界効果トランジスタの製造方法を示す。図2(a)に示すように,MBE法を用いて半絶縁性のGaAs基板10上に,Siを2×10^(17)cm^(-3)ドープしたN型GaAsのチャネル層1を厚さ25nmで成長させ,Siを5×10^(17)cm^(-3)ドープしたN型GaAsのコンタクト層2を厚さ150nmで成長させる。
【0021】図2(b)に示すように,図示しないレジストをマスクとして塩素系のガスを用いて,コンタクト層2をエッチングしリセスを形成することにより,ドレイン側コンタクト層3及びソース側コンタクト層4を形成する。次にCVD法により,SiO_(2)から成る誘電体膜5を厚さ400nmで全面に堆積する。
【0022】図2(c)に示すように,誘電体膜5上に図示しないレジストをマスクとして形成し,ゲート電極7を形成する電極形成箇所に誘電体膜5をCHF_(3)又はSF_(6)を用いてドライエッチングする。
【0023】図2(d)に示すように,誘電体膜5をマスクとして,チャネル層1の電極形成箇所を深さ5nm程度にエッチングする。次に,電極形成箇所を含む領域の表面に,厚さ200nmのWSi膜,及び,厚さ400nmのAu膜をこの順でスパッタ蒸着し,金属膜6を形成する。
【0024】図2(e)に示すように,ゲート電極形成箇所にのみフォトレジストを設け,イオンミリングにより不要箇所を除去してゲート電極7を形成する。
【0025】その後,誘電体膜3の所定箇所をエッチングしてドレイン側コンタクト層3及びソース側コンタクト層4を夫々露出させ,厚さ8nmのNi膜,厚さ50nmのAuGe膜,厚さ250nmのAu膜をこの順で真空蒸着し,図示しないドレイン電極及びソース電極を形成し,電界効果型トランジスタを完成する。」
(ウ)図1には,誘電体層5は,ゲート電極7からドレイン側コンタクト層3の表面上に,ゲート電極7からソース側コンタクト層4の表面上に,それぞれ形成されること,T字状のゲート電極7の誘電体層5の上の側壁がソース側コンタクト層に向かって延びていること,が記載されている。
イ 引用発明2
前記アより,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「GaAs基板,チャネル層,誘電体膜,及び,ゲート電極を有するショットキゲート電界効果トランジスタであって,ドレイン電極がドレイン側コンタクト層を介してチャネル層上に形成され,ソース電極がソース側コンタクト層を介してチャネル層上に形成され,ゲート電極は,ドレイン側コンタクト層とソース側コンタクト層の間にあり,誘電体膜に形成されたスルーホールを介して,チャネル層とショットキ接触すること,誘電体層は,ゲート電極からドレイン側コンタクト層の表面上に,ゲート電極からソース側コンタクト層の表面上に,それぞれ形成されること,ゲート電極はドレイン側に向かって延びた庇状のフィールドプレート部を有すること,T字状のゲート電極の誘電体層の上の側壁がソース側コンタクト層に向かって延びていること。」
なお,引用文献2に記載されたT字状のゲート電極の「誘電体層の上の側壁がソース側コンタクト層に向かって延びている」部分は「フィールドプレート部」とは認められない。 実際の製造工程(前記ア(イ))を考慮すると,誘電体膜をエッチングしてから,金属膜を形成し,イオントリミングにより不要個所を除去してゲート電極を作るので,ゲート電極の誘電体膜に対する側壁とその上の側壁は別々に作られており,両側壁を面一に作ることは不可能ないし不必要であり,前記2(1)イと同様の理由により,前記部分は「フィールドプレート部」とは認められない。
(3)引用文献3の記載
ア 引用文献3
引用文献3には,図面とともに,次の記載がある。
(ア)「【0008】
【課題を解決するための手段】本発明は,上記目的を達成するために,
(1)スイッチ回路を構成する半導体装置において,チャネルの上を覆う絶縁膜上に形成されるカバー電極と,このカバー電極の電位を外部から制御する手段とを設けるようにしたものである。
【0009】このように,カバー電極を設け,このカバー電極の電位を外部から制御できるようにしたので,従来のFETに比べて,オン抵抗にほとんど変化がなく,オフ時において,高耐圧特性を得ることができる。
(2)上記(1)記載の半導体装置において,前記カバー電極を電界効果型トランジスタのゲート電極と内部接続するようにしたものである。」
(イ)「【0017】
【発明の実施の形態】以下,本発明の実施の形態について図面を参照しながら説明する。図1は本発明の第1実施例を示す対称型FETの断面図,図2は従来の対称型のFETの断面図である。まず,従来の対称型のFETについて説明する。
【0018】図2に示すように,GaAs基板1上にソースn^(+) 領域2,チャネル3,ドレインn^(+) 領域4,さらに,ソース電極5,ドレイン電極7が設けられ,ソース電極5とドレイン電極7がゲート電極6に対して対称に配置され,絶縁膜8がその上に形成されている。これに対して,本発明の第1実施例は,図1に示すように,GaAs基板1上にソースn+ 領域2,チャネル3,ドレインn^(+) 領域4,ソース電極5,ドレイン電極7がゲート電極6に対して対称に配置されたFETが形成されている。ここまでは従来のものと同様であるが,そのFET上の絶縁膜8(SiN膜)1000Å上に,カバー電極9として金属膜(Ti/Pt/Au)が,ソースからドレインにわたって形成されている。ソースn^(+) 領域2とゲート電極6間距離Lsgとドレインn^(+) 領域4とゲート電極6間距離Lgdはそれぞれ1μmで構成されている。」
イ 引用発明3
前記アより,引用文献3には,次の発明(以下,「引用発明3」という。)が記載されていると認められる。
「FET上の絶縁膜上に,カバー電極として金属膜が,ソースからドレインにわたって形成されていること。」
(4)引用文献4の記載事項
ア 引用文献4
引用文献4には,図面とともに,次の記載がある。(訳は,当審で作成した。)
(ア)「[0033]In Fig. 3 wird ein weiteres Ausfuehrungsbeispiel des erfindungsgemaessen Transistorbauelements gezeigt, welches basierendauf Fig. 2 eine Verbindung zwischen dem Abschirmelement 140 und dem weiteren Abschirmelement 146 zeigt. Um die elektrischeAnbindung zwischen dem Abschirmelement 140 und dem weiterenAbschirmelement 146 zu verbessern, sind zwei elektrischleitfaehige Stege 152a und 152b vorgesehen, welche die zweiAbschirmelemente 140, 146 derart verbinden, dass sich die Stege 152a und 152b ueber das Gate 122 erstrecken. Der Einflussder Stege 152a und 152b auf das Gesamtverhalten ist vernachlaessigbar. Alternativ koennen die Stege 152a und 152bauch so gefuehrt werden, dass diese das Feld 122 nicht ueberdecken,wie es in Fig. 3 durch die gestrichelten Linien 154a,154b andeutet ist. Wie auch bei dem in Fig. 2 beschriebenen Ausfuehrungsbeispiel koennen bei dem in Fig. 3 gezeigten Ausfuehrungsbeispieldas Abschirmelement 140 und/oder das weitereAbschirmelement 146 mit einem Bezugspotential verbunden sein,wobei vorzugsweise eine Anbindung an das Bezugspotential ueber den Rueckseitenkontakt des Substrats und den Sourcekontakt 126erfolgt, mit dem das weitere Abschirmelement 146 vorzugsweiseverbunden ist. Ueber die leitfaehigen Stege erfolgt dann eineentsprechende Anbindung des Abschirmelements 140 an Masse.」
(訳:【0033】トランジスタモジュール・・・シールド140と追加のシールド146の間の結合・・・橋152a及び152bがゲート122上に架けられる。・・・破線の結線154a,154bによる図3の方法が示唆される。・・・)
(イ)図3には,破線の結線154a及び154bがゲート122を避けて設けられること,が記載されている。
イ 引用発明4
前記アより,引用文献4には,次の発明(以下,「引用発明4」という。)が記載されていると認められる。
「トランジスタにおいて,シールド間を結合するために,ゲートの上に架けられる橋またはゲートを避けて設けられる結線を用いること。」
(5)引用文献5の記載事項
ア 引用文献5
引用文献5には,図面とともに,次の記載がある。
(ア)「【0023】図2(A)及び(B)は,本発明の半導体装置の一実施形態を模式的に示す断面図である。図示する半導体装置は,シリコンはGaAsなどの化合物半導体で形成された半導体基板10上に設けられたゲート電極11と,ゲート電極11を挟むように設けられたソース電極12及びドレイン電極13と,ゲート電極11を覆う絶縁層14と,ソース電極12からゲート電極11の上方を通過してゲート電極11とドレイン電極13との間まで延びるソースウォール部15とを有し,ソースウォール部15の先端15aはゲート電極11の上面よりも低い位置にある構成である。この低い位置とは,図2(B)に示すように,半導体基板10の表面を基準にしたゲート電極11の高さをTとし,半導体基板10の表面からソースウォール部15の先端15aまでの距離をHとしたときに,T>Hとなることを意味している。ソース電極12から延びるソースウォール部15がゲート電極11とドレイン電極13との間に位置しているため,ゲート・ドレイン間にソース電極の電位(例えばグランド電位)が形成される。従って,ゲート・ドレイン間の電気力線を遮断して,効果的にゲート・ドレイン間の寄生容量Cgd(ext)を低減することができる。このように,ソースウォール部15はシールド部として機能する。」
(イ)「【0038】次に,図5,6及び7を参照して,図2(C)に示す半導体装置の製造方法について説明する。
・・・
【0042】次に,図6(D)に示すように,図3(D)と同様のマスク25を形成する。更に,Auの導電層26に窓を形成するために,レジストのマスク43も形成される。
【0043】次に,図6(E)に示すように,Auの導電層26を前述したようにして堆積し,マスク25と43を除去する。導電層26には,ゲート電極11上部に窓44が形成される。引き続き,マスク25及び43を除去して露出したメタル24をエッチングで取り除く。これにより,窓44を介してレジスト41が露出するようになる。
【0044】次に,図6(F)に示すように,窓44を介してレジスト41を除去する。レジスト41は硬化しているので,通常よりも高温のO_(2)プラズマにて除去する。図7は,図6(F)に示す半導体装置の平面図である。ソース共通の2つのトランジスタが図示されている。窓44を介して絶縁層14に覆われたゲート電極11を臨める様子が分かる。なお,図2(C)の断面図は,窓44がない部分の断面図である。」
イ 引用発明5
前記アより,引用文献5には,次の発明(以下,「引用発明5」という。)が記載されていると認められる。
「トランジスタにおいて,ソース電極から延びるソースウォール部がゲート電極とドレイン電極との間に位置し,ソースウォール部になる導電層に,ゲート電極を臨める位置に窓を形成すること。」
(6)本願発明1と引用発明1との対比及び判断
本願発明1と引用発明1とは,前記2(5)ウの相違点で相違すると認められる。
そして,前記相違点に係る構成については引用文献2ないし5には,記載も示唆もない。
本願発明1の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点に係る構成を想到することは,当業者が容易になし得ることではない。
(7)本願発明1と引用発明2との対比及び判断
ア 本願発明1と引用発明2とは,下記イの点で相違し,その余の点で一致すると認められる。
イ 相違点
(ア)相違点1
本願発明1においては,「基板に設けられた複数の積層された活性半導体層」を備え,「ソース電極」及び「ドレイン電極」は「前記複数の積層された活性半導体層の1以上と電気的に接触し」,「ゲート」は「前記複数の積層された活性半導体層の一番上の層と電気的に接触し」,「第1のスペーサ層」は「前記複数の積層された活性半導体層の前記一番上の層の表面の上に」あるのに対し,引用発明2においては「チャネル層」は「複数の積層された活性半導体層」ではない点。
(イ)相違点2
本願発明1においては「前記ゲートと一体に形成され,平らな上面を有し,かつ,専ら前記第1のスペーサ層上で前記ゲートの縁から前記ドレイン電極に向かうとともに,専ら前記第1のスペーサ層上で前記ゲートの縁から前記ソース電極に向かって延びて,前記複数の積層された活性半導体層を覆う第1のフィールドプレート」を備えるのに対し,引用発明2の「フィールドプレート部」はそうなっていない点。
(ウ)相違点3
本願発明1においては,「前記第1のスペーサ層と前記第1のフィールドプレートとの上にある第2のスペーサ層と,前記第2のスペーサ層の上にある第2のフィールドプレートとを備え,前記第2のスペーサ層は,前記ゲートと重なっている」のに対し,引用発明2はそうなっていない点。
ウ 判断
前記相違点2について検討すると,前記相違点2に係る構成については引用文献1及び3ないし5には,記載も示唆もない。
本願発明1の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点2に係る構成を想到することは,当業者が容易になし得ることではない。
(8)小括
前記(6)及び(7)のとおりであるから,本願発明1は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明できたものとはいえない。
本願発明1を引用して記載した請求項2ないし7についても同様である。
(9)本願発明8と引用発明1との対比及び判断
本願発明8と引用発明1とは,前記2(7)の相違点で相違すると認められる。
そして,前記相違点に係る構成については引用文献2ないし5には,記載も示唆もない。
本願発明8の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点に係る構成を想到することは,当業者が容易になし得ることではない。
(10)本願発明8と引用発明2との対比及び判断
ア 本願発明8と引用発明2とは,下記イの相違点で相違するが,その余の点で一致すると認められる。
イ 相違点
(ア)相違点1
本願発明8においては,「活性領域を含む,複数の積層された活性半導体層」を備え,「ソース電極」及び「ドレイン電極」は「前記複数の積層された活性半導体層の1以上と電気的に接触し」,「ゲート」は「前記複数の積層された活性半導体層の一番上の層と電気的に接触し」,「第1のスペーサ層」は「前記複数の積層された活性半導体層の上に設けられる」のに対し,引用発明2の「チャネル層」は「複数の積層された活性半導体層」ではない点。
(イ)相違点2
本願発明8においては「前記ゲートまたは前記ソース電極と電気的に接続され,前記第1のスペーサ層の上に設けられた第1のフィールドプレートであって,ドレインフィールドプレートと,前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え,前記ドレインフィールドプレートが前記第1のスペーサ層上を,前記ゲートの縁から前記ドレイン電極に向かって延びて,前記複数の積層された活性半導体層を覆うとともに,前記ソースフィールドプレートが前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びて,前記複数の積層された活性半導体層を覆う第1のフィールドプレートを備え,前記ドレインフィールドプレートと前記ソースフィールドプレートは,前記第1のスペーサ層により前記ゲートから分離している」のに対し,引用発明2の「フィールドプレート部」はそうなっていない点。
ウ 判断
前記相違点2について検討すると,前記相違点2に係る構成については引用文献1及び3ないし5には,記載も示唆もない。
本願発明8の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点2に係る構成を想到することは,当業者が容易になし得ることではない。
(11)小括
前記(9)及び(10)のとおりであるから,本願発明8は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明できたものとはいえない。
本願発明8を引用して記載した請求項9ないし12についても同様である。
(12)本願発明13と引用発明1との対比及び判断
本願発明13と引用発明1とは,前記2(9)の相違点で相違すると認められる。
そして,前記相違点に係る構成については引用文献2ないし5には,記載も示唆もない。
本願発明13の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点に係る構成を想到することは,当業者が容易になし得ることではない。
(13)本願発明13と引用発明2との対比及び判断
ア 本願発明13と引用発明2とは,下記イの相違点で相違するが,その余の点で一致すると認められる。
イ 相違点
本願発明13においては,「前記スペーサ層の上にあり,ドレインフィールドプレートと,前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え,前記ドレインフィールドプレートが前記ゲートの縁から前記ドレイン金属電極へ距離Lfdだけ伸び,かつ,前記ソースフィールドプレートが前記ゲートの縁から前記ソース金属電極へ距離Lfsだけ伸びる,導電性フィールドプレートと,を備え,前記ドレインフィールドプレートと前記ソースフィールドプレートは,前記スペーサ層により前記ゲートから分離して」いるのに対し,引用発明2の「フィールドプレート部」はそうなっていない点。
ウ 判断
前記相違点について検討すると,前記相違点に係る構成については引用文献1及び3ないし5には,記載も示唆もない。
本願発明13の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点に係る構成を想到することは,当業者が容易になし得ることではない。
(14)小括
前記(12)及び(13)のとおりであるから,本願発明13は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明できたものとはいえない。
(15)本願発明14と引用発明1との対比及び判断
本願発明14と引用発明1とは,前記2(11)の相違点で相違すると認められる。
そして,前記相違点に係る構成については引用文献2ないし5には,記載も示唆もない。
本願発明14の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点に係る構成を想到することは,当業者が容易になし得ることではない。
(16)本願発明14と引用発明2との対比及び判断
ア 本願発明14と引用発明2とは,下記イの相違点で相違するが,その余の点で一致すると認められる。
イ 相違点
(ア)相違点1
本願発明14においては,「複数の積層された活性半導体層」を備え,「ソース電極及びドレイン電極」は「前記複数の積層された活性半導体層の1以上と電気的に接触し」,「ゲート」は「前記複数の積層された活性半導体層の一番上の層と電気的に接触し」,「第1のスペーサ層」は,「前記複数の積層された活性半導体層上」にあるのに対し,引用発明2の「チャネル層」は「複数の積層された活性半導体層」ではない点。
(イ)相違点2
本願発明14においては,「前記ゲートと一体で,平らな上面を有する第1のフィールドプレートであって,専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ドレイン電極に向かって延びるとともに,専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びる第1のフィールドプレート」を備えるのに対し,引用発明2の「フィールドプレート部」はそうなっていない点。
(ウ)相違点3
本願発明14においては,「前記第1のフィールドプレート上において前記ゲートと重なっている第2のスペーサ層と,前記第2のスペーサ層上であって,前記第1のフィールドプレートと前記ドレイン電極との間の第2のフィールドプレート」とを備えるのに対し,引用発明2はそうなっていない点。
ウ 判断
前記相違点2について検討すると,前記相違点に係る構成については引用文献1及び3ないし5には,記載も示唆もない。
本願発明14の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点2に係る構成を想到することは,当業者が容易になし得ることではない。
(17)小括
前記(15)及び(16)のとおりであるから,本願発明14は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明できたものとはいえない。
本願発明14を引用して記載した請求項15及び16に係る発明についても同様である。
(18)本願発明17と引用発明1との対比及び判断
ア 本願発明17と引用発明1とは,下記イの相違点で相違するが,その余の点で一致すると認められる。
イ 相違点
(ア)相違点1
本願発明17においては,「前記ゲート上にあり,平らな上面を有する第1のフィールドプレートであって,当該第1のフィールドプレートが前記活性領域とは直接接触しないように,専ら前記第1のスペーサ層上を前記ゲートの縁から前記ドレイン電極へ伸び,専ら前記第1のスペーサ層上を前記ゲートの縁から前記ソース電極へ伸びる,第1のフィールドプレート」を備えるのに対し,引用発明1の「ドレインコンタクトに向かって延びているフィールドプレート」は,「前記ゲートの縁から前記ソース電極へ伸びる」ものでない点。
(イ)相違点2
本願発明17においては,「前記第2のフィールドプレートと前記ソース電極とを電気的に接続する少なくとも1つの導電性経路」を備えるのに対し,引用発明1はそうなっていない点。
ウ 判断
前記相違点1について検討すると,前記相違点1に係る構成については引用文献2ないし5には,記載も示唆もない。
本願発明17の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点1に係る構成を想到することは,当業者が容易になし得ることではない。
(19)本願発明17と引用発明2との対比及び判断
ア 本願発明17と引用発明2とは,下記イの相違点で相違するが,その余の点で一致すると認められる。
イ 相違点
(ア)相違点1
本願発明17においては,「前記ゲート上にあり,平らな上面を有する第1のフィールドプレートであって,当該第1のフィールドプレートが前記活性領域とは直接接触しないように,専ら前記第1のスペーサ層上を前記ゲートの縁から前記ドレイン電極へ伸び,専ら前記第1のスペーサ層上を前記ゲートの縁から前記ソース電極へ伸びる,第1のフィールドプレート」を備えるのに対し,引用発明2の「フィールドプレート部」はそうなっていない点。
(イ)相違点2
本願発明17においては,「前記第1のスペーサ層と前記第1のフィールドプレートの上の第2のスペーサ層と,前記第2のスペーサ層の上の第2のフィールドプレートと,前記第2のフィールドプレートと前記ソース電極とを電気的に接続する少なくとも1つの導電性経路を備え,前記第2のスペーサ層は,前記ゲートと少なくとも部分的に重なっている」のに対し,引用発明2はそうなっていない点。
ウ 判断
前記相違点1について検討すると,前記相違点1に係る構成については引用文献1及び3ないし5には,記載も示唆もない。
本願発明17の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点1に係る構成を想到することは,当業者が容易になし得ることではない。
(20)小括
前記(18)及び(19)のとおりであるから,本願発明17は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明できたものとはいえない。
本願発明17を引用して記載した請求項18に係る発明についても同様である。
(21)本願発明19と引用発明1との対比及び判断
ア 本願発明19と引用発明1とは,下記イの相違点で相違するが,その余の点で一致すると認められる。
イ 相違点
本願発明19においては,「前記ゲートと一体に形成され,平らな上面を有し,かつ専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ドレイン電極に向かうとともに,専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びて,前記複数の積層された活性半導体層を覆う第1のフィールドプレート」を備えるのに対し,引用発明1の「フィールドプレート」は,「前記ゲートの縁から前記ソース電極へ延びる」ものでない点。
ウ 判断
前記相違点について検討すると,前記相違点に係る構成については引用文献2ないし5には,記載も示唆もない。
本願発明19の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点に係る構成を想到することは,当業者が容易になし得ることではない。
(22)本願発明19と引用発明2との対比及び判断
ア 本願発明19と引用発明2とは,下記イの相違点で相違するが,その余の点で一致すると認められる。
イ 相違点
(ア)相違点1
本願発明19においては,「複数の積層された半導体層」を備え,「ソース電極」及び「ドレイン電極」は「前記複数の積層された半導体層の1以上と電気的に接触し」,「ゲート」は「前記複数の積層された半導体層と電気的に接触」し,「第1のスペーサ層」は「前記複数の積層された半導体層の少なくとも一部分の上にある」のに対し,引用発明2の「チャネル層」は「複数の積層された半導体層」でない点。
(イ)相違点2
本願発明19においては,「前記ゲートと一体に形成され,平らな上面を有し,かつ専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ドレイン電極に向かうとともに,専ら前記第1のスペーサ層上を,前記ゲートの縁から前記ソース電極に向かって延びて,前記複数の積層された活性半導体層を覆う第1のフィールドプレート」を備えるのに対し,引用発明2の「フィールドプレート部」はそうなっていない点。
(ウ)相違点3
本願発明19においては,「前記ドレイン電極および前記ソース電極の間の前記ゲートおよび前記第1のスペーサ層の上の第2のスペーサ層と,前記ソース電極と電気的に接続された,前記第2のスペーサ層上の第2のフィールドプレートと,を備え,前記第2のスペーサ層は,前記ゲートと重なっている」のに対し,引用発明2はそうなっていない点。
ウ 判断
前記相違点2について検討すると,前記相違点2に係る構成については引用文献1及び3ないし5には,記載も示唆もない。
本願発明19の課題は,マイクロ波周波数におけるHEMTを特にC級動作させた場合にゲートのソース側の電場が重要となるので,ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり(本願明細書段落【0007】,【0008】),この課題について引用文献1ないし5に記載も示唆もされていないから,そもそも相違点を解消させる動機付けに欠けるというべきである。
してみると,前記相違点2に係る構成を想到することは,当業者が容易になし得ることではない。
(23)小括
前記(21)及び(22)のとおりであるから,本願発明19は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明できたものとはいえない。
本願発明19を引用して記載した請求項20ないし24に係る発明についても同様である。
(24)まとめ
したがって,請求項1ないし24に係る発明は,いずれも引用文献1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない。
よって,原査定理由2によっては,本願を拒絶することはできない。

第4 当審拒絶理由について
1 当審拒絶理由の概要
(1)この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第2号に規定する要件を満たしていない。

ア 請求項1,14,17及び19について
請求項1,14,17及び19に記載された「第2のスペーサ層」と「ゲート」の位置関係が明確でない。
イ 請求項8及び13について
請求項8及び13に記載された「ゲート(コンタクト)」,「ドレインフィールドプレート」及び「ソースフィールドプレート」の位置関係が明確でない。
ウ 前記請求項を引用して記載した請求項についても同様である。
(2)この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第1号及び第2号に規定する要件を満たしていない。

ア 「ゲートコンタクト」について
請求項13に記載された「ゲートコンタクト」は,発明の詳細な説明の記載と整合しない。明細書段落0027には「図1に最もよく示されるように,ゲート24は,ゲートコンタクト30のところで接触される。」と記載されており,発明の詳細な説明では「ゲート」と「ゲートコンタクト」は別の物として記載されており,しかも,図1を参照すると,「ゲートコンタクト30」は「ソース20」と「ドレイン22」の間にはなく外部への接続用端子であるかのように記載されている。
イ 「ソースコンタクト」及び「ドレインコンタクト」について
請求項1,7,8及び14に記載された「ソースコンタクト」及び「ドレインコンタクト」について,明細書段落0038及び0039に「HEMT60は,基板12,核生成層14,バッファ層16,バリア層18,ソース電極20,ドレイン電極22,ゲート24および2DEGチャネル層26を含む。前述のものと同様,ゲート24の幅Lgは0.1から5ミクロンである。
【0039】
しかし,HEMT60は,ゲート24を覆わず,その代わりにゲート24とソースおよびドレインコンタクト20,22との間のバリア層18を覆うスペーサ層62を含む。」と記載されており,「ソースコンタクト」及び「ドレインコンタクト」が,それぞれ「ソース電極」及び「ドレイン電極」と同じ物として記載されている。
しかし,「電極」という用語は技術用語として確立している一方で,「コンタクト」は何と「接触」する物であるのか文言自体不明確である上に,前記(1)で述べた観点からみると,本願の発明の詳細な説明において「コンタクト」は「接触」以上の意味を持つかどうか不明確であり,その結果,前記請求項に記載された「ソースコンタクト」及び「ドレインコンタクト」は不明確なものとなっている。
ウ 「メタルソースコンタクト」及び「メタルドレインコンタクト」について
請求項13に記載された「メタルソースコンタクト」及び「メタルドレインコンタクト」は発明の詳細な説明の記載と整合していない。発明の詳細な説明(段落0025)には「ソースおよびドレイン金属電極20,22」と記載されている。「コンタクト」という用語は前記(2)で述べたように文言自体不明確である。
エ 「ソース」及び「ドレイン」について
請求項19及び20に記載された「ソース」及び「ドレイン」は,発明の詳細な説明に記載されていないし,発明の詳細な説明に記載された「ソース電極」及び「ドレイン電極」とどのように相違するのか不明確である。
オ 前記アないしエで指摘した各請求項を引用して記載した請求項についても同様である。
2 当審拒絶理由についての判断
平成29年1月24日付けの手続補正によって,本願の特許請求の範囲は前記第2のとおりに補正された。
そして,各請求項の記載は明確になり,発明の詳細な説明とも整合するものとなった。
よって,当審拒絶理由は解消した。

第5 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2017-02-27 
出願番号 特願2012-107672(P2012-107672)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 113- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 安田 雅彦  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
小田 浩
発明の名称 ゲート-ソースフィールドプレートを含むワイドバンドギャップトランジスタ  
代理人 名古屋国際特許業務法人  

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