• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1326459
審判番号 不服2016-1943  
総通号数 209 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-05-26 
種別 拒絶査定不服の審決 
審判請求日 2016-02-08 
確定日 2017-04-11 
事件の表示 特願2012- 36410「半導体素子及びその形成方法」拒絶査定不服審判事件〔平成24年 9月10日出願公開、特開2012-175111、請求項の数(31)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成24年2月22日(パリ条約による優先権主張 外国庁受理2011年2月22日、大韓民国)の出願であって、その手続の経緯は以下のとおりである。

平成26年11月14日 審査請求
平成27年 4月22日 拒絶理由通知
平成27年 7月27日 意見書・手続補正書
平成27年 9月30日 拒絶査定
平成28年 2月 8日 審判請求・手続補正書
平成29年 1月 5日 当審による最後の拒絶理由通知
平成29年 2月14日 意見書・手続補正書

第2 平成29年2月14日付け手続補正について
1 補正の内容
平成29年2月14日に提出された手続補正書によりなされた手続補正(以下「本件補正」という。)は、当審による最後の拒絶理由通知に係る指定期間内にされたもので、平成28年2月8日付け手続補正による補正後の明細書及び特許請求の範囲の記載をさらに補正するものであり、その内容は、下記のとおりである。(当審注.下線は補正箇所を示し、当審において付したものである。)
・補正事項1
明細書の段落【0007】の「キャッピング層」を、「キャッピング膜」に補正すること。
・補正事項2
請求項1の「キャッピング層」を、「キャッピング膜」に補正すること。
・補正事項3
請求項30の「請求項26に記載の半導体素子の形成方法。」を、「請求項29に記載の半導体素子の形成方法。」に補正すること。

2 補正の適否について
(1)補正事項1について
本願の願書に最初に添付した明細書の段落【0042】、【0049】及び【0056】の記載から、補正事項1は本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることが明らかであるので、補正事項1は、特許法第17条の2第3項の規定に適合する。
(2)補正事項2について
本願の願書に最初に添付した明細書の段落【0042】、【0049】及び【0056】の記載から、補正事項2は本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることが明らかであるので、補正事項2は、特許法第17条の2第3項の規定に適合する。
また、補正事項2が特許法第17条の2第4項の規定に適合することは明らかである。
さらに、補正事項2は、特許法第17条の2第5項第3号に掲げる誤記の訂正を目的とするものに該当するから、同項柱書の規定に適合する。
(3)補正事項3について
本願の願書に最初に添付した明細書の段落【0040】及び【0063】、並びに【図1】及び【図2】の記載から、補正事項3は本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることが明らかであるので、補正事項3は、特許法第17条の2第3項の規定に適合する。
また、補正事項3が特許法第17条の2第4項の規定に適合することは明らかである。
さらに、補正事項3は、特許法第17条の2第5項第3号に掲げる誤記の訂正を目的とするものに該当するから、同項柱書の規定に適合する。
(4)補正の適否についてのまとめ
以上から、本件補正は、特許法第17条の2第3項ないし第5項に規定する要件を満たす適法なものである。

第3 本願発明
上記第2の2(4)のとおり、本件補正は特許法第17条の2第3項ないし第5項に規定する要件を満たす適法なものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下されるべきものとはいえない。
したがって、本願の請求項1ないし31に係る発明は、本件補正後の特許請求の範囲の請求項1ないし31に記載される事項により特定されるとおりであって、そのうち請求項1に係る発明(以下「本願発明」という。)は、次のとおりのものと認める。
「【請求項1】
半導体基板に備えられるメインゲート及び素子分離構造と、
前記素子分離構造の上部に備えられる分離パターンと、
前記分離パターンの両端に備えられるコンタクトプラグと
を含み、
前記素子分離構造は、前記半導体基板内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含み、
前記分離パターンは、前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい
ことを特徴とする半導体素子。」

第4 原査定の理由について
1 原査定の理由の概要
原査定の理由の概要は、次のとおりである。
「この出願については、平成27年4月22日付け拒絶理由通知書に記載した理由1、2によって、拒絶をすべきものです。
なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。

備考
●理由1(特許法第29条第1項第3号)について

・請求項1、2、4-16、18-20、23-31
・引用文献等 1
出願人は、平成27年7月27日付け意見書において『このように、本発明では、素子分離構造の上部に設けられた単一層の分離パターンは、半導体基板のリセス内に一部が埋め込まれて素子分離構造と接する部分(底部部分)と、この底部部分の上方に突出されて設けられてコンタクトプラグを分離する部分(上部突出部分)とで太さを異ならせて形成され、特に、底部部分の幅が上部突出部分の幅より太く形成されます。これにより、分離パターンがリセス内で素子分離構造などと安定して繋がり、隣接するコンタクトプラグを上部突出部分の線幅で確実に電気的に分離することが出来ます。また、分離パターン形成の後続工程において、素子分離構造の両側がエッチバックされた際などには、このような安定した素子分離構造との繋がりにより分離パターンの崩壊を効果的に防止することが出来るとともに、この分離パターンの両側にコンタクトプラグが形成されることで、当該両側のコンタクトプラグ間が更に確実に電気的に絶縁されるという顕著な効果が奏されます。請求項9についても、同様の構造を有し、また、請求項26においては、当該構造を形成することで、同一の効果を奏します。
これに対し、引用文献1、2では、何れも素子分離構造に対応する範囲の上部に分離パターンが設けられる例が示されています。しかしながら、これらの分離パターンは、何れも一定単一の線幅(太さ)を有するものとして示されており、本願発明に係る『底部部分の幅が上部突出部分の幅より太く形成される』技術については、開示も示唆もされていません。』旨、主張している。

出願人の主張について検討すると、引用文献1の段落0051-0060及び図16Aに、素子分離構造(32)の上部で半導体基板(1)に一部埋め込まれた部分(33)と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分(44)とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい分離パターンが記載されており、この点において本願と同一である。
したがって、出願人の主張は、採用できない。

よって、請求項1、2、4-16、18-20、23-31に係る発明は、引用文献1に記載された発明と同一であるから、依然として、特許法第29条第1項第3号の規定により特許を受けることができない。

●理由2(特許法第29条第2項)について

・請求項1-31
・引用文献等 1、2
・備考
請求項1-31に係る発明は、上記理由1で述べた事項を含め、引用文献1、2に記載された発明に基づいて当業者であれば容易になし得たものであるから、依然として、特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
1.特開2008-078645号公報
2.特開2008-187178号公報」

また、平成27年4月22日付け拒絶理由通知の概要は、次のとおりである。
「1.(新規性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。

2.(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

●理由1(新規性)、理由2(進歩性)について

・請求項1、2、15、16
・引用文献等 1、2
・備考
引用文献1の段落0034?0064及び図17Aに、メインゲート(22)及び素子分離構造(32)と、素子分離構造の上部の分離パターン(44)と、分離パターンの両端のコンタクトプラグ(42)を含む半導体素子が記載されている。
また、引用文献2の段落0018?0046及び図12に、メインゲート(120)及び素子分離構造(110)と、素子分離構造の上部の分離パターン(155a)と、分離パターンの両端のコンタクトプラグ(170a)を含む半導体素子が記載されている。

・請求項3、22
・引用文献等 2
・備考
引用文献2の段落0034に、分離パターン(155a)を窒化膜で構成することが記載されている。

・請求項4、5、18?20
・引用文献等 1
・備考
引用文献1の図17Aに、メインゲート及び分離ゲートが、ゲート導電層(22、32)とキャッピング膜(23、33)からなり、リセスに埋め込まれたことが記載されている。

・請求項6、7、10?13、23、24、27?30
・引用文献等 1
・備考
引用文献1の図17Bに、2つのメインゲート(2)と1つの分離ゲート(3)が交互に備えられること、メインゲートとビットライン(8)が垂直に交差することが記載されている。
また、引用文献1の図17Aに、ビットラインコンタクト(41)と、ビットライン(8)が記載されている。

・請求項8、14、25、31
・引用文献等 1、2
・備考
引用文献1の図17Aに、コンタクトプラグ(42)がキャパシタ(63)に接続されることが記載されている。
また、引用文献2の図12に、コンタクトプラグ(170a)がキャパシタ(175a)に接続されることが記載されている。

・請求項9、26
・引用文献等 1、2
・備考
引用文献1の図2Bに、ラインタイプに形成された活性領域(4)が記載されている。
また、引用文献2の図1に、ラインタイプに形成された活性領域(115a)
が記載されている。

●理由2(進歩性)について

・請求項17、21
・引用文献等 2
・備考
引用文献2の図4に層間絶縁膜(150)を形成すること、図6に分離パターン層(155a)を形成すること、図8に層間絶縁膜を食刻してコンタクトホールを形成し、図10に導電物質を形成、平坦化することが記載されている。
引用文献2の図6の分離パターン層を形成する際に、分離パターン層を形成する位置の層間絶縁膜を食刻して、分離パターン層を形成し、余剰の分離パターン層を取り除くようにすることは常套手段である。

<引用文献等一覧>
1.特開2008-078645号公報
2.特開2008-187178号公報」

2 原査定の理由についての当審の判断
(1)引用文献の記載事項及び引用発明
ア 引用文献1の記載事項及び引用発明1
(ア)引用文献1の記載事項
原査定の理由に引用され、本願についての優先権の主張の基礎とした出願の日(以下「本願の優先日」という。)の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2008-78645号公報(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている。(当審注.下線は、参考のために、当審において付したものである。以下において同じ。)
a「【0021】
図1Aに示されるアクセストランジスタ61は、第1および第2ソース/ドレイン領域51、52を含んでいる。例えば、第2ソース/ドレイン領域52は、高度ドープ部52bと低度ドープ部52aを含んでいる。同様に、第1ソース/ドレイン領域51は、低度ドープ部分および高度ドープ部分を含んでいる。しかしながら、ソース/ドレイン領域が互いに非対称であり、例えば、第1ソース/ドレイン領域51全体が高度ドープ部分として実現されていてもよい。後に示すように、第1ソース/ドレイン領域51は、対応するビット線に接続されているが、第2ソース/ドレイン領域52は、蓄積コンデンサの蓄積電極と接続されている。第1および第2ソース/ドレイン領域51、52は、半導体基板1(例えば、pドープされたシリコン基板)の基板表面10の近傍に配されている。第1および第2ソース/ドレイン領域51、52は、nドープされた部分として実現されている。ゲート電極27は、基板表面10に形成されたゲート溝25の中に形成されている。特に、ゲート電極27は、ゲート絶縁層21によって、半導体基板1とは電気的に絶縁されている。ゲート電極27は、第1および第2ソース/ドレイン領域51、52の間を流れる電流を制御する。チャネル53は、第1および第2ソース/ドレイン領域51、52の間に形成されている。ゲート溝25は、導電性物質22によって充填されている。特に、ゲート電極27の導電性物質22の表面は、基板表面10よりも下方に配されている。したがって、絶縁層23は、ゲート溝25を埋めるようにゲート電極27の上方に配されている。メモリセルにおいて、通常、ゲート電極27は、対応するワード線2の一部を形成している。このワード線2は、図1Aが描かれている平面に対して垂直な方向へ延びている。したがって、図1Aに示すトランジスタが含むメモリセルアレイにおいて、ワード線2は、完全に埋もれている。換言すれば、ワード線2の表面221は、基板表面10の下方に配置されており、ワード線2の上方に絶縁物質が配されている。特に、絶縁層23の表面は、基板表面10と同じ高さに位置している。例えば、ワード線2は、金属のような導電性物質によって形成されており、当該金属は、特に、チタン窒化物、タングステン、または、その他の、当業界において通常用いられている金属である。」
b「【0025】
上述したように、ゲート電極27は、ゲート絶縁層21によってチャネル53とは絶縁されている。さらに、図1Bから分かるように、ゲート電極27は、ワード線2の一部を形成している。絶縁層23は、ワード線2の上方に配されている。さらに図1Bから分かるように、蹄鉄状部分26は、チャネル53の側方向において近接している。」
c「【0030】
図1A?1Fから明らかなように、ソース/ドレイン領域の近傍(換言すれば、ソース/ドレイン領域の真下およびその間の領域と交差する部分)のワード線の一部がトランジスタのゲート電極として機能するように、ワード線が、トランジスタ構造を通る。」
d「【0034】
図2?図17は、図1Aから図1Fに示したあらゆるトランジスタを含むメモリセルアレイを形成する方法を示している。
【0035】
後述する断面は、それぞれ、例えば、図9CにおけるIとIとの間、および、IIとIIとの間における断面である。より詳細には、IとIとの間の断面は、2つのワード線2とひとつのいわゆる絶縁ゲート線3とに交差する活性領域4の長手方向に沿ったものである。絶縁ゲート線3の機能については後述する。さらに、IIとIIとの間の断面は、第1の絶縁トレンチ5、活性領域4および第2の絶縁トレンチ5と交差するワード線2に沿った断面である。
【0036】
本発明の方法を実現するための出発点は、図2Aに示す構造物である。図2Aにおいて、左側は、IとIとの間の活性領域の長手方向に沿った断面を示しており、図2Aの右側は、図2Bに示したメモリセルアレイの平面において、IIとIIとの間に形成されたワード線2の位置において、ビット線8に対して垂直な方向の断面を示している。
・・・
【0041】
図2Bは、結果として生じる構造を示す平面図である。図2Bに示すように、活性領域4が連続的な活性領域線として形成されている。活性領域線4に隣接して、シリコン窒化物ライナー層55が設けられている。隣接する活性領域4は、絶縁トレンチ5によって絶縁されている。
【0042】
次のステップで、ワード線および絶縁ゲート線を形成するためのゲート溝25がフォトリソグラフィによって形成される。この目的のために、例えば、ポリシリコンまたは炭素、またはひとつ以上の層を含むハードマスク層12が、約700nmの厚さで沈着される。その後、ストリップパターンを有するマスクを用いて、ハードマスク層12における開口部13がフォトリソグラフィによって形成され、エッチングされる。開口部13の幅は、Fよりも小さい。結果として生じる構造が図3に示されている。
【0043】
その後、エッチングステップが行われ、半導体基板1にゲート溝25が形成される。
・・・
【0049】
次に、任意で、犠牲酸化ステップとそれに続く、犠牲酸化層を除去する剥離ステップとが行われる。その後、ゲート酸化物を成長させるための熱酸化ステップが行われる。ゲート酸化物21は、その後ワード線がその中に形成される2つのゲート溝25(IとIとの間の断面)の中に形成される。図8Aの右手のゲート溝25においては、その中に後に絶縁ゲート線3が形成され、ゲート酸化物21と同じ厚さを有するゲート誘電体31が形成される。その後、ゲート溝25の中に金属層が沈着される。用いられる上記金属の例として、TiNおよびWを挙げることができる。しかし、その他の適当な金属導電性物質を用いてもよい。その後、金属層が削られ、高導電性層22および32がそれぞれ形成される。IIとIIとの間の断面図において、ゲート酸化物21/31および高導電性層22/32を含む積層が沈着される。その結果生じる構造が図8Aに示されている。
・・・
【0059】
次のステップにおいて、任意で、第2ソース/ドレイン領域と後に形成される蓄積コンデンサの蓄積電極とを接続するノードコンタクトを形成するために、ハードマスク層(不図示)が沈着される。その後、上記コンデンサコンタクトが、フォトリソグラフィによって、ストリップパターンを有するマスクを用いて形成される。より詳細には、ストリップパターンを有するマスクを用いて、絶縁ゲート線3の絶縁層33の上方に位置する絶縁溝44が形成され、隣接するコンデンサコンタクト42が互いに電気的に絶縁される。結果として生じる構造が図15に示されている。
【0060】
次のステップにおいて、絶縁溝44を満たすようにスピン-オン-グラスのような絶縁物質が沈着され、滑らかな表面を形成するためにCMPステップが実行される。その後、結果として生じるメモリセルアレイの電気的絶縁を実現するためにシリコン窒化物層45が沈着される。結果として生じる構造が図16Aに示されている。
【0061】
図16Bは、ノードコンタクトを形成し、CMPステップを実行した後の、シリコン窒化物層45を沈着させる前の、結果として生じるメモリセルアレイの平面図である。図16Bから読み取れるように、隣接するビット線8の間において、ゲート絶縁線3とワード線2との間のすべての部分にノードコンタクトが存在している。図17Bにおいて、蓄積コンデンサ63の可能なレイアウトが図示されている。しかし、蓄積コンデンサ63は、特に、蓄積コンデンサのチェッカーボード配置を実現するために、0.5Fだけワード線2の方向に沿って移動させることができる。
・・・
【0063】
図17Aは、例示的な蓄積コンデンサ63を形成した後のメモリセルアレイの断面を示している。
・・・
【0066】
図17Bは、結果として生じるメモリセルアレイの平面図である。図示されているように、蓄積コンデンサ63は、ノードコンタクトと接続されるように規則的に配置されている。本発明の別の実施形態に従えば、蓄積コンデンサ63は、異なる様式、例えば、チェッカーボードパターンを形成するように配置できる。特に、メモリセルの行に隣接する蓄積コンデンサ63を、垂直方向に0.75Fだけ移動させることができる。
【0067】
図17Aに示す実施形態において、第1および第2アクセストランジスタ61、62は、互いに隣接して配置されている。第1アクセストランジスタ61は、第1ソース/ドレイン領域51および第2ソース/ドレイン領域52を含んでおり、それらはともに、例えばnドープ部分として実現されている。チャネル53すなわちチャネル領域が、第1および第2ソース/ドレイン領域51、52の間のpドープ基板部分に形成され、ワード線に好ましい電圧が印加されることにより、チャネル53の導電性が制御される。ワード線2は、ワード線2をチャネル53から絶縁するためのゲート誘電体21を含んでおり、さらに、金属層のような高導電性層22を含んでいる。特に、上記金属層は、チタン窒化物、タングステン、それらの化合物または当業界で一般的に用いられているその他の金属から構成されていてもよい。
・・・
【0069】
第2ソース/ドレイン領域52’の右手部分に絶縁ゲート線3が配されている。この絶縁ゲート線3は、ゲート誘電体31および高導電性層32を含んでいる。絶縁層33が、基板、特に、第2ソース/ドレイン領域52、52’との電気的な絶縁を実現するために高導電性層32の上方に配されている。第2アクセストランジスタ62の右手に配されたアクセストランジスタの第2ソース/ドレイン領域52’と第2ソース/ドレイン領域52との間を電流が流れることを防止するために、通常、好ましい電圧が絶縁ゲート線3に印加される。したがって、絶縁ゲート線3は、隣接するトランジスタを互いに絶縁するための絶縁装置として機能する。
・・・
【0071】
ノードコンタクト42は、第2ソース/ドレイン領域52、52’を蓄積コンデンサ63の蓄積電極と接続する。加えて、2つのアクセストランジスタ61、62は、共通のビット線コンタクト41を有している。
【0072】
ワード線2および絶縁ゲート線3は、埋設されたワード線として実現できる。より具体的には、ワード線2および絶縁ゲート線3の導電性部分の上部表面は、基板表面10よりも下方に配されている。図17Aに示すように、第2ソース/ドレイン領域52、52’は、絶縁層23の深さとほぼ同じ深さまで延びている。したがって、後に蓄積コンデンサと接続される第2ソース/ドレイン領域52、52’の高度ドープ部分は、絶縁層23によってゲート電極から保護される。換言すれば、その中にワード線が配されるゲート溝を設けることにより、ゲート電極と第2ソース/ドレイン領域の高度ドープ部分との間の距離を増加させることができる。付加的に設けられた絶縁層によって、ゲート電極はソース/ドレイン領域から、とても効果的に絶縁される。結果として、ノード交差点(すなわち、蓄積コンデンサと接続される第2ソース/ドレイン領域)における電界は、減少する。それゆえ、メモリセルの保持時間、すなわち、情報がメモリセルに認識可能に格納される時間を増加できる。
【0073】
図17Aにおいて、ゲート溝25は、基板表面より下方において約60?80nmの深さまで延びている。そして、高導電性層の厚さは、40?60nmであり、絶縁層23、33の厚さは約60?80nmである。さらに、各ゲート電極27は、図1を参照しつつ説明したように、蹄鉄状部分26を含んでいる。一実施形態に従えば、絶縁層23、33は、部分的に埋設されており、その絶縁層23、33は、基板表面10から突出した部分を有している。この部分は、本質的に、ゲート溝25をパターニングするために用いられるハードマスクの厚さに相当する量だけ基板表面10から突出している。絶縁層23、33の突出した部分により、ワード線または絶縁ゲート線とノードコンタクトとの間を電気的に絶縁する。」
e「【符号の説明】
【0090】
1 半導体基板
10 基板表面
12 ハードマスク層
13 ハードマスク開口部
2 ワード線
2’ ワード線
21 ゲート誘電体(ゲート酸化物、ゲート絶縁層)
22 高導電性層(導電性物質)
221 高導電性層の上面
222 高導電性層の底面
223 高導電性層の側面
23 絶縁層(シリコン酸化物層)
25 ゲート溝
26 蹄鉄状部分
27 ゲート電極
3 絶縁ゲート線
31 ゲート誘電体
32 高導電性層
33 絶縁層
4 活性領域(活性領域線)
41 ビット線コンタクト
411 ビット線コンタクトマスク開口部
412 ビット線コンタクト開口部
42 ノードコンタクト(コンデンサコンタクト)
43 ポリシリコン層
44 絶縁溝
45 シリコン窒化物層(シリコン窒化物ライナー)
46 薄層活性領域部
47 ひれ状部
48 上面
49a 側面
49b 側面
5 絶縁トレンチ
50 ドープ領域(ドープ部分)
50a 低度ドープ領域
50b 高度ドープ領域
51 第1ソース/ドレイン領域
52 第2ソース/ドレイン領域
52’ 第2ソース/ドレイン領域
52a 低度ドープ部
52b 高度ドープ部
53 チャネル
54 シリコン酸化物層(二酸化シリコン充填部)
55 シリコン窒化物ライナー層(シリコン窒化物物質)
56 高度ドープ領域
57 低度ドープ領域
6 メモリセル
60 メモリセルアレイ
60’ メモリセルアレイ
61 第1アクセストランジスタ(トランジスタ)
62 第2アクセストランジスタ(トランジスタ)
63 蓄積コンデンサ(コンデンサ)
631 第1コンデンサ電極
632 コンデンサ誘電体
633 第2コンデンサ電極
64 センスアンプ
7 ポリシリコン層
71 高度導電性層(タングステン層、金属層)
72 シリコン窒化物層
73 二酸化シリコン層(シリコン酸化物層、二酸化シリコンスペーサー)
74 バリア層(薄層バリア層)
75 シリコン酸化物スペーサー
76 ポリシリコンスペーサー
8 ビット線
8’ ビット線
9 周辺部
94 コア回路構成要素
95 支持部」
(イ)引用発明1
a 上記(ア)aないしdの引用文献1の記載(段落【0021】、【0025】、【0030】、【0072】及び【0073】)並びに引用文献1の【図1A】及び【図17A】の記載より、引用文献1には、「半導体基板1に形成されたゲート電極27及び絶縁ゲート線3」が記載されているといえる。
b 上記(ア)dの引用文献1の記載(段落【0059】及び【0060】)並びに引用文献1の【図16A】及び【図17A】の記載より、引用文献1には、「絶縁ゲート線3の上方に形成され、絶縁物質により満たされた絶縁溝44」が記載されているといえる。
c 上記(ア)d及びeの引用文献1の記載(段落【0059】ないし【0061】、【0071】及び【0090】)並びに引用文献1の【図16A】、【図16B】及び【図17A】の記載より、引用文献1には、「絶縁溝44の両端に備えられるノードコンタクト(コンデンサコンタクト)42」が記載されているといえる。
d 上記(ア)dの引用文献1の記載(段落【0059】、【0069】、【0072】及び【0073】)並びに引用文献1の【図16A】及び【図17A】の記載より、引用文献1には、「絶縁ゲート線3は、基板に埋設された高導電性層32と、基板に部分的に埋設された絶縁層33とを含み、隣接するトランジスタを互いに絶縁するための絶縁装置として機能」することが記載されているといえる。
e 上記(ア)d及びeの引用文献1の記載(段落【0059】及び【0090】)並びに引用文献1の【図16A】、【図16B】及び【図17A】の記載より、引用文献1には、「絶縁溝44が、隣接するノードコンタクト(コンデンサコンタクト)42を互いに電気的に絶縁する」ことが記載されているといえる。
f 上記(ア)の引用文献1の記載、上記aないしe、及び当該技術分野における技術常識より、引用文献1には次の発明(以下「引用発明1」という。)が記載されていると認められる。
「半導体基板1に形成されたゲート電極27及び絶縁ゲート線3と、
前記絶縁ゲート線3の上方に形成され、絶縁物質により満たされた絶縁溝44と、
前記絶縁溝44の両端に備えられるノードコンタクト(コンデンサコンタクト)42と
を含み、
前記絶縁ゲート線3は、基板に埋設された高導電性層32と、基板に部分的に埋設された絶縁層33とを含み、隣接するトランジスタを互いに絶縁するための絶縁装置として機能し、
前記絶縁溝44が、隣接するノードコンタクト(コンデンサコンタクト)42を互いに電気的に絶縁する、
ことを特徴とするメモリセルアレイ。」

イ 引用文献2の記載事項及び引用発明2
(ア)引用文献2の記載事項
原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開2008-187178号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
「【0018】
図1及び図2を参照すれば、半導体基板105に素子分離膜110を形成して複数の第1活性領域115a及び/または複数の第2活性領域115bを限定しうる。例えば、半導体基板105にトレンチを形成し、このトレンチを絶縁層で埋め込んで素子分離膜110を形成しうる。第1及び第2活性領域115a,115bは、素子分離膜110の側壁によって限定される。
・・・
【0022】
複数のゲート電極120は、ゲート絶縁膜118を介在して第1及び第2活性領域115a,115bの内部にリセスされるように形成される。したがって、ゲート電極120は、第1及び第2活性領域115a,115bの上面より下側に位置しうる。ゲート電極120上には、キャッピング絶縁層125をさらに形成しうる。ゲート電極120は、ワードラインを構成し、X4方向に伸びうる。ゲート電極120の伸張方向、すなわち、X4方向は、第1及び第2活性領域115a,115bの伸張方向、すなわち、X1方向と一致しないことが望ましい。例えば、素子分離膜は、酸化膜を備え、キャッピング絶縁層125は、窒化膜を備えうる。
・・・
【0031】
図5及び図6を参照すれば、第1活性領域115aの隣接した二つの間を横切る複数の第1障壁絶縁層155a、及び/または第2活性領域115bの隣接した二つの間を横切る複数の第2障壁絶縁層155bを形成する。第1障壁絶縁層155a及び第2障壁絶縁層155bは、X3方向(第3方向)に沿って伸びうる。例えば、X3方向は、X2方向と異なり、さらに、X1、X2及びX3方向は、何れも異なりうる。
【0032】
例えば、第1障壁絶縁層155aの第1部分は、第1活性領域115a間の層間絶縁層150を貫通して素子分離膜110と接触されるか、または素子分離膜110の内部にリセスされる。第1障壁絶縁層155aは、第2活性領域115b上にさらに伸び、第1障壁絶縁層155aの第2部分は、第2活性領域115b上のビットライン電極135上に配される。さらに具体的には、第1障壁絶縁層155aの第2部分は、キャッピング絶縁層140と接触されるか、またはキャッピング絶縁層140の内部にリセスされる。
・・・
【0036】
図7及び図8を参照すれば、第1活性領域115aの端部を露出する複数の第1コンタクトホール165a、及び/または第2活性領域115bの端部を露出する複数の第2コンタクトホール165bを層間絶縁層105に形成する。第1及び第2コンタクトホール165a,165bによって露出された第1及び第2活性領域115a,115bの端部は、ソースまたはドレイン領域でありうる。
・・・
【0039】
その結果、第1及び/または第2コンタクトホール165a,165bは、非常に近接するように配されつつ、かつ信頼性のあるように分離される。また、第1及び第2障壁絶縁層155a,155bにより、第1及び第2コンタクトホール165a,165bを形成するためのマスクパターン160に対する工程マージンが増加しうる。
【0040】
図9及び図10を参照すれば、第1及び第2コンタクトホール165a,165bを導電層で埋め込んで第1及び第2コンタクトプラグ170a,170bを形成する。導電層は、第1及び第2コンタクトホール165a,165bの内部に限定されるようにさらに平坦化しうる。例えば、平坦化は、化学的機械的研磨(CMP:Chemical Mechanical Polishing)法またはエッチバックを利用しうる。
【0041】
第1及び第2コンタクトプラグ170a,170bは、第1及び第2活性領域115a,115bの一部分、例えば、ソースまたはドレイン領域にそれぞれ連結される。第1及び第2コンタクトプラグ170a,170bの側壁は、第1及び第2障壁絶縁層155a,155bとそれぞれ接触される。したがって、第1コンタクトプラグ170aは、ビットライン電極135及び第1障壁絶縁層155aを挟んで相互離隔され、第2コンタクトプラグ170bは、ビットライン電極135及び第2障壁絶縁層155bを挟んで相互離隔される。
【0042】
これにより、素子分離膜110上に隣接した第1及び第2コンタクトプラグ170a,170bは、第1及び第2障壁絶縁層155a,155bによってそれぞれ離隔される。したがって、第1及び第2コンタクトプラグ170a,170bは、非常に近接して配されるのにも拘わらず、信頼性のあるように分離される。これにより、第1及び第2コンタクトプラグ170a,170b間にブリッジの発生が抑制される。このような第1及び第2コンタクトプラグ170a,170bの稠密な配置は、第1及び第2活性領域115a,115bの長さを縮小させ、したがって、半導体素子の集積度の向上に寄与しうる。
・・・
【0045】
次いで、当業者に公知された方法によって、半導体素子が完成される。
【0046】
この実施例の半導体素子によれば、第1及び第2活性領域115a,115bの隣接した二つの間に第1及び第2障壁絶縁層155a,155bがそれぞれ配される。したがって、第1及び第2活性領域115a,115bと電気的に連結される第1及び第2コンタクトプラグ170a,170b間でのブリッジの発生を抑制し、かつその離隔間隔を狭められる。したがって、半導体素子の集積度が高まると同時に、信頼性が向上しうる。」

(イ)引用発明2
a 上記(ア)の引用文献2の記載(段落【0018】及び【0022】)並びに引用文献2の【図2】及び【図12】の記載より、引用文献2には、「半導体基板105に形成されたゲート電極120及び素子分離膜110」が記載されているといえる。
b 上記(ア)の引用文献2の記載(段落【0031】及び【0032】)並びに引用文献2の【図6】及び【図12】の記載より、引用文献2には、「素子分離膜110上に形成された第1障壁絶縁層155a」が記載されているといえる。
c 上記(ア)の引用文献2の記載(段落【0040】ないし【0042】)及び引用文献2の【図9】ないし【図12】の記載より、引用文献2には、「第1障壁絶縁層155aの両端に備えられた第1コンタクトプラグ170a」が記載されているといえる。
d 上記(ア)の引用文献2の記載、上記aないしc、及び当該技術分野における技術常識より、引用文献2には次の発明(以下「引用発明2」という。)が記載されていると認められる。
「半導体基板105に形成されたゲート電極120及び素子分離膜110と、
前記素子分離膜110上に形成された第1障壁絶縁層155aと、
前記第1障壁絶縁層155aの両端に備えられた第1コンタクトプラグ170aと
を含むことを特徴とする半導体素子。」

(2)本願発明と引用発明との対比
ア 本願発明と引用発明1との対比
a 引用発明1における「半導体基板1」は、「半導体基板」であるといえる。
また、上記(1)ア(ア)a及びdの引用文献1の記載(段落【0021】及び【0067】)より、引用発明1における「ゲート電極27」は、チャネルの導電性を制御するものであって、素子分離のために設けられた分離ゲートではないから、「メインゲート」であるといえる。
さらに、引用発明1における「絶縁ゲート線3」は、「隣接するトランジスタを互いに絶縁するための絶縁装置として機能する」ものであるから、「素子分離構造」であるといえる。
そして、引用発明1における「ゲート電極27」及び「絶縁ゲート線3」は、「半導体基板1」に形成されるのであるから、「半導体基板1に備えられる」ものといえる。
そうすると、本願発明と引用発明1とは、「半導体基板に備えられるメインゲート及び素子分離構造と」を含む点において共通するといえる。
b 引用発明1における「絶縁溝44」は、「絶縁物質により満たされ」ており、「隣接するノードコンタクト(コンデンサコンタクト)42を互いに電気的に絶縁する」ものであるから、「分離パターン」であるといえる。
また、上記aのとおり、引用発明1における「絶縁ゲート線3」は、「素子分離構造」であるといえる。
そして、上記(1)ア(ア)dの引用文献1の記載(段落【0059】)及び引用文献1の【図15】、【図16A】及び【図17A】の記載より、引用発明1における「絶縁溝44」は、「絶縁ゲート線3の上部に備えられる」ものといえる。
そうすると、本願発明と引用発明1とは、「前記素子分離構造の上部に備えられる分離パターン」を含む点において共通するといえる。
c 引用発明1における「ノードコンタクト(コンデンサコンタクト)42」は、「コンタクトプラグ」であるといえる。
また、上記bのとおり、引用発明1における「絶縁溝44」は、「分離パターン」であるといえる。
そうすると、本願発明と引用発明1とは、「前記分離パターンの両端に備えられるコンタクトプラグ」を含む点において共通するといえる。
d 上記aのとおり、引用発明1における「絶縁ゲート線3」は、「素子分離構造」であるといえる。
また、上記(1)ア(ア)dの引用文献1の記載(段落【0059】及び【0069】)及び引用文献1の【図17A】の記載より、引用発明1における「絶縁ゲート線3」は、「高導電性層32」と「絶縁層33」との積層が「半導体基板1」内に埋め込まれたものを含むといえる。
さらに、引用発明1における「高導電性層32」は、「絶縁ゲート線3」に含まれる導電層であるから、「ゲート導電層」であるといえる。
また、上記(1)ア(ア)dの引用文献1の記載(段落【0069】)及び引用文献1の【図16A】及び【図17A】より、引用発明1における「絶縁層33」は、「高導電性層32」の上方に配され、電気的な絶縁を実現するものであり、「キャッピング膜」であるといえる。
そして、上記(1)ア(ア)dの引用文献1の記載(段落【0049】、【0059】及び【0069】)及び引用文献1の【図17A】の記載より、引用発明1における「高導電性層32」と「絶縁層33」の積層は、「隣接するトランジスタを互いに絶縁するための絶縁装置として機能」し、「ゲート電極27」と同じ構造を有するものであるから、「分離ゲート」であるといえる。
そうすると、本願発明と引用発明1とは、「前記素子分離構造は、前記半導体基板内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含」む点において共通するといえる。
e 上記bのとおり、引用発明1における「絶縁溝44」は「分離パターン」であるといえる。
また、上記aのとおり、引用発明1における「絶縁ゲート線3」は、「素子分離構造」であるといえる。
そして、上記(1)ア(ア)dの引用文献1の記載(段落【0059】)及び引用文献1の【図15】、【図16A】及び【図17A】の記載より、引用発明1における「絶縁溝44」は、「絶縁ゲート線3」の上部にあるといえる。
そうすると、本願発明と引用発明1とは、「前記分離パターンは、前記素子分離構造の上部」にある点において共通し、下記相違点1-1において相違するといえる。
f 引用発明1は「メモリセルアレイ」であり、「半導体素子」であるといえる。
そうすると、本願発明と引用発明1とは、「半導体素子」である点において共通するといえる。
g 以上から、本願発明と引用発明1との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「半導体基板に備えられるメインゲート及び素子分離構造と、
前記素子分離構造の上部に備えられる分離パターンと、
前記分離パターンの両端に備えられるコンタクトプラグと
を含み、
前記素子分離構造は、前記半導体基板内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含み、
前記分離パターンは、前記素子分離構造の上部にある、
ことを特徴とする半導体素子。」
(b)相違点
・相違点1-1 本願発明における「分離パターン」は、「前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」のに対し、引用発明1は、「絶縁溝44」が「絶縁ゲート線3」の上部で「半導体基板1」に一部埋め込まれた部分と、「半導体基板1」に一部埋め込まれた部分から上方に突出された部分とで構成されるとは特定しておらず、また、「半導体基板1」に一部埋め込まれた部分の線幅が、前記上方に突出された部分の線幅より大きいとは特定していない点。

イ 本願発明と引用発明2との対比
a 引用発明2における「半導体基板105」は、「半導体基板」であるといえる。
また、当該技術分野における技術常識より、引用発明2における「ゲート電極120」は、チャネルの導電性を制御するものであって、素子分離のために設けられた分離ゲートでないことは明らかであるから、引用発明2における「ゲート電極120」は「メインゲート」であるといえる。
さらに、引用発明2における「素子分離膜110」は、「素子分離構造」であるといえる。
そして、引用発明2における「ゲート電極120」及び「素子分離膜110」は、「半導体基板105に形成され」たものであるから、「半導体基板105に備えられる」ものであるといえる。
そうすると、本願発明と引用発明2とは、「半導体基板に備えられるメインゲート及び素子分離構造」を含む点において共通するといえる。
b 上記(1)イ(ア)の引用文献2の記載(段落【0041】及び【0042】)並びに引用文献2の【図10】及び【図12】の記載より、引用発明2における「第1障壁絶縁層155a」は「第1コンタクトプラグ170a」を離隔し分離するものであり、「分離パターン」であるといえる。
また、上記aのとおり、引用発明2における「素子分離膜110」は、「素子分離構造」であるといえる。
そして、上記(1)イ(ア)の引用文献2の記載(段落【0031】及び【0032】)並びに引用文献2の【図6】、【図10】及び【図12】の記載より、引用発明2における「第1障壁絶縁層155a」は「素子分離膜110の上部に備えられ」るものであるといえる。
そうすると、本願発明と引用発明2とは、「前記素子分離構造の上部に備えられる分離パターン」を含む点において共通するといえる。
c 引用発明2における「第1コンタクトプラグ170a」は「コンタクトプラグ」であるといえる。
そうすると、本願発明と引用発明2とは、「前記分離パターンの両端に備えられるコンタクトプラグ」を含む点において共通するといえる。
d 本願発明と引用発明2とは、「半導体素子」である点において共通するといえる。
e 以上から、本願発明と引用発明2との一致点及び相違点は、以下のとおりであると認められる。
(a)一致点
「半導体基板に備えられるメインゲート及び素子分離構造と、
前記素子分離構造の上部に備えられる分離パターンと、
前記分離パターンの両端に備えられるコンタクトプラグと
を含む
ことを特徴とする半導体素子。」
(b)相違点
・相違点2-1 本願発明における「素子分離構造」は、「前記半導体基板内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含」むのに対し、引用発明2は「素子分離膜110」が「半導体基板105」内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含むとは特定していない点。
・相違点2-2 本願発明における「分離パターン」は、「前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」のに対し、引用発明2は「第1障壁絶縁層155a」が「半導体基板105」に一部埋め込まれた部分と、前記「半導体基板105」に一部埋め込まれた部分から上方に突出された部分とで構成されるとは特定しておらず、また、「半導体基板105」に一部埋め込まれた部分の線幅が、前記上方に突出された部分の線幅より大きいとは特定していない点。

(3)判断
a 本願発明について
(a)本願発明と引用発明1との相違について
本願発明と引用発明1とは上記(2)アg(b)に示した相違点1-1において相違するから、本願発明が引用発明1であるとはいえない。
また、引用文献1及び2の記載事項は上記(1)ア(ア)及び(1)イ(ア)に摘記したとおりであって、上記相違点1-1に係る構成は引用文献1及び2には記載も示唆もされていない。
そして、本願発明は上記相違点1-1に係る構成を備えることによって、「分離パターン40の下部はキャッピング膜リセス36aに埋め込まれた構造となり、追っての工程で分離パターン40の崩壊が防止され得る。」(本願明細書の段落【0058】)という、引用発明1及び2にはない格別の効果を奏するものである。
したがって、本願発明は、引用発明1及び引用文献2に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
(b)本願発明と引用発明2との相違について
本願発明と引用発明2とは上記(2)イe(b)に示した相違点2-1及び2-2において相違するから、本願発明が引用発明2であるとはいえない。
また、引用文献1及び2の記載事項は上記(1)ア(ア)及び(1)イ(ア)に摘記したとおりであって、上記相違点2-2に係る構成は引用文献1及び2には記載も示唆もされていない。
そして、本願発明は上記相違点2-2に係る構成を備えることによって、「分離パターン40の下部はキャッピング膜リセス36aに埋め込まれた構造となり、追っての工程で分離パターン40の崩壊が防止され得る。」(本願明細書の段落【0058】)という、引用発明1及び2にはない格別の効果を奏するものである。
したがって、上記相違点2-1について検討するまでもなく、本願発明は、引用発明2及び引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
b 本願の請求項2ないし31に係る発明について
本願の請求項2ないし8は、請求項1を引用しており、本願の請求項2ないし8に係る発明は本願発明の発明特定事項を全て有する発明である。
また、本願の請求項9に係る発明は、上記相違点1-1及び2-2に係る構成に対応する発明特定事項である「前記分離パターンは、前記分離ゲートの上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」という構成を備えたものである。
また、本願の請求項10ないし14は、請求項9を引用しており、本願の請求項10ないし14に係る発明は、本願の請求項9に係る発明の発明特定事項を全て有する発明である。
また、本願の請求項15に係る発明は、本願発明を製造方法の発明として表現した発明であり、上記相違点1-1及び2-2に係る構成に対応する発明特定事項である「前記分離パターンは、前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」という構成を備えたものである。
また、本願の請求項16ないし25は、請求項15を引用しており、本願の請求項16ないし25に係る発明は、本願の請求項15に係る発明の発明特定事項を全て有する発明である。
また、本願の請求項26に係る発明は、本願の請求項9に係る発明を製造方法の発明として表現した発明であり、上記相違点1-1及び2-2に係る構成に対応する発明特定事項である「前記分離パターンは、単一層で形成され、前記分離パターンは、前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」という構成を備えたものである。
また、本願の請求項27ないし31は、請求項26を引用しており、本願の請求項27ないし31に係る発明は、本願の請求項26に係る発明の発明特定事項を全て有する発明である。
してみれば、本願発明が引用発明1であるといえない以上、本願の請求項2ないし31に係る発明は、引用発明1であるとはいえず、また、本願発明が引用発明2であるといえない以上、本願の請求項2ないし31に係る発明は、引用発明2であるとはいえない。
また、本願発明が引用発明1及び2に基づいて当業者が容易に想到し得たものであるとはいえない以上、本願の請求項2ないし31に係る発明は、引用発明1及び2に基いて当業者が容易に発明をすることができたものであるとはいえない。

3 原査定の理由についてのまとめ
以上のとおり、本願の請求項1ないし31に係る発明は、引用発明1又は2であるとはいえず、また、引用発明1及び2に基づいて当業者が容易に発明をすることができたものということもできないから、原査定の理由によっては、本願を拒絶することはできない。

第5 当審拒絶理由について
1 当審拒絶理由の概要
平成29年1月5日付けで当審より通知した拒絶理由(以下「当審拒絶理由」という。)の概要は、次のとおりである。
「1.(サポート要件)この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第1号に規定する要件を満たしていない。
2.(明確性)この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。



1.理由1(サポート要件)について
(1)請求項1ないし8について
本願の請求項1では『キャッピング層』という用語が用いられているのに対し、発明の詳細な説明では『キャッピング膜』という用語が用いられており、用語が不統一であるために、両者の対応関係が不明瞭である。
また、請求項1を引用する請求項2ないし8にも同様の点が指摘される。
よって、請求項1ないし8に係る発明は発明の詳細な説明に記載されたものでない。

2.理由2(明確性)について
(1)請求項1ないし8について
本願の請求項1において用いられている『キャッピング層』という用語と、発明の詳細な説明において用いられている『キャッピング膜』という用語との対応関係が不明瞭であるために、『キャッピング層』という用語の意味内容を明確に把握することができない。
また、請求項1を引用する請求項2ないし8にも同様の点が指摘される。
よって、請求項1ないし8に係る発明は明確でない。

(2)請求項4及び5について
本願の請求項4には『前記キャッピング膜』と記載されているが、この記載よりも前に『キャッピング膜』との記載が無く、『前記キャッピング膜』が何を指し示しているのかが不明確である。
また、請求項4を引用する請求項5にも同様の点が指摘される。
よって、請求項4及び5に係る発明は明確でない。

(3)請求項30について
本願の請求項30には『前記ビットライン』と記載されているが、この記載よりも前に『ビットライン』との記載が無く、『前記ビットライン』が何を指し示しているのかが不明確である。
よって、請求項30に係る発明は明確でない。」

2 当審拒絶理由についての判断
(1)サポート要件について
当審拒絶理由の1(1)において、「本願の請求項1では『キャッピング層』という用語が用いられているのに対し、発明の詳細な説明では『キャッピング膜』という用語が用いられており、用語が不統一であるために、両者の対応関係が不明瞭である。」旨が指摘された。
これに対し、平成29年2月14日付け手続補正により、請求項1及び段落【0007】の「キャッピング層」が「キャッピング膜」に補正され、用語が統一されて対応関係が明瞭になったため、当審拒絶理由の「1.理由1(サポート要件)について」に示した拒絶の理由は解消している。
(2)明確性について
a 当審拒絶理由の2(1)において、「本願の請求項1において用いられている『キャッピング層』という用語と、発明の詳細な説明において用いられている『キャッピング膜』という用語との対応関係が不明瞭であるために、『キャッピング層』という用語の意味内容を明確に把握することができない。」旨が指摘された。
これに対し、平成29年2月14日付け手続補正により、請求項1及び段落【0007】の「キャッピング層」が「キャッピング膜」に補正され、対応関係が明瞭になり用語の意味が明確となったため、上記の拒絶理由は解消した。
b 当審拒絶理由の2(2)において、「本願の請求項4には『前記キャッピング膜』と記載されているが、この記載よりも前に『キャッピング膜』との記載が無く、『前記キャッピング膜』が何を指し示しているのかが不明確である。」旨が指摘された。
これに対し、平成29年2月14日付け手続補正により、請求項1の「キャッピング層」が「キャッピング膜」に補正され、請求項4の「前記キャッピング膜」が指し示しているものが明確となったため、上記の拒絶理由は解消した。
c 当審拒絶理由の2(3)において、「本願の請求項30には『前記ビットライン』と記載されているが、この記載よりも前に『ビットライン』との記載が無く、『前記ビットライン』が何を指し示しているのかが不明確である。」旨が指摘された。
これに対し、平成29年2月14日付け手続補正により、請求項30の「請求項26に記載の半導体素子の形成方法。」が「請求項29に記載の半導体素子の形成方法。」に補正され、「前記ビットライン」が指し示しているものが明確となったため、上記の拒絶理由は解消した。
d 上記aないしcのとおり、当審拒絶理由の「2.理由2(明確性)について」に示した拒絶の理由は全て解消している。

3 当審拒絶理由についてのまとめ
以上のとおり、当審拒絶理由の「1.理由1(サポート要件)について」及び「2.理由2(明確性)について」に示した理由によっては、本願を拒絶することはできない。
そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。

第6 結言
以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。
 
審決日 2017-03-27 
出願番号 特願2012-36410(P2012-36410)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 113- WY (H01L)
P 1 8・ 121- WY (H01L)
P 1 8・ 573- WY (H01L)
最終処分 成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 深沢 正志
特許庁審判官 飯田 清司
須藤 竜也
発明の名称 半導体素子及びその形成方法  
代理人 荒船 博司  
代理人 荒船 良男  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ