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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1326766
審判番号 不服2015-5032  
総通号数 209 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-05-26 
種別 拒絶査定不服の審決 
審判請求日 2015-03-16 
確定日 2017-04-05 
事件の表示 特願2007-326220「半導体装置」拒絶査定不服審判事件〔平成21年 7月 9日出願公開、特開2009-152658〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は,平成19年12月18日の出願であって,平成22年9月16日付けで手続補正がなされ,平成25年11月26日付けの拒絶理由通知に対して平成26年5月28日付けで意見書が提出されたが,同年11月10日付けで拒絶査定がなされ,これに対して平成27年3月16日に拒絶査定不服審判の請求がなされ,平成28年2月12日付けの当審の拒絶理由通知に対して,同年8月9日付けで意見書が提出されるとともに手続補正がなされたものである。

2.本願発明
本願の請求項1に係る発明(以下,「本願発明」という。)は,平成28年8月9日付けの手続補正書により補正された特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものである。

「入力クロック信号から,第1の周期を有する第1のクロック信号を生成する第1のクロック生成回路と,
前記入力クロック信号から,第2の周期を有し,前記第1のクロック信号の周波数を逓倍した第2のクロック信号を生成する第2のクロック生成回路と,
前記第1のクロック信号と,前記第2のクロック信号と,活性化信号と,遅延時間を選択する選択信号とを受け,前記活性化信号の活性化から,前記選択信号によって規定される,前記第1の周期の所定倍の時間と,前記第2の周期の所定倍の時間とを合成した時間に対応した遅延量,遅延させたタイミング信号を出力するタイミング生成回路と,
を備えたことを特徴とする半導体装置。」

3.引用例
(1)引用例1
本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり,当審の拒絶理由通知において引用された,特開昭59-70019号公報(昭和59年4月20日出願公開,以下,「引用例1」という。)には,関連する図面とともに,以下の技術的事項が記載されている。(当審注:下線は,参考のために当審で付与したものである。)

A 「1. 所定の遅延カウント数を有する粗遅延装置と前記第1の遅延装置に直列に接続され,また所定の遅延カウント数を有する細密遅延装置とによってデータ信号を遅延させる方法であって,前記方法は,
前記細密遅延装置カウントの持続時間を制御する周波数を有する前記細密遅延装置にクロック信号を与える段階と,
前記粗遅延装置カウントの持続時間を制御する前記粗遅延装置にクロック信号を与える段階とから成り,
前記粗遅延装置クロック信号に対する前記細密遅延装置クロック信号の比率は前記所定の細密遅延装置カウント数にほぼ等しくなっていることを特徴とする前記方法。」(第1頁左下欄5?19行)

B 「本発明は遅延回路すなわち位相調整回路に関するものであり,より詳細には,複合波形に対する広範囲の遅延時間を必要とする装置に利用される遅延回路に関するものである。」(第3頁左上欄8?11行)

C 「次に本発明の実施例について説明する。
図面において,第1と第2のシフトレジスタ51と52が示されているが,各々は入力端子(IN),クロック端子(CEバー(当審注:記号「CE」の反転を「CEバー」で表現した。以下同じ)),複数の長さ制御端子(L32,L16,L8,L4,L2およびL1)および出力端子(OUT)を有しているが,該端子はデータが入力端子INからそれを通って流れる遅延ビットの数を周知の態様で制御している。これらのシフトレジスタは,それぞれに含まれる遅延ビット数が同一のものであっても異なるものであってもよい。しかし,ここでの説明のために,それぞれはモトローラ社部品番号MC14555Bのような1-64ビツト可変シフトレジスタであってもよい。
この型式のシフトレジスタは常に1の最少の遅延長さを与えるので,所定の遅延ビットの数は作動された長さ制御端子のLの数プラス1の和に等しく,遅延の長さ1は該レジスタに与えられたクロックパルスの周期に等しい長さの時間に対する1ビットセルのデータの遅延となっていることが分かる。
簡略化するために,図は2つのシフトレジスタを図示しただけであるが,さらにシフトレジスタを付加し得ることは容易に理解できる。第1レジスタ51の入力端子INはデータ源53に接続されて遅延すなわち位相調整され,さらに,第2レジスタ52の出力端子OUTは適切なデータ利用回路54に接続される。適切な導線55は,第1レジスタ51の出力端子OUTを第2レジスタ52の入力端子INに接続し,その結果,データ源53からのデータはデータ利用回路54へ送信される前にレジスタ段を通って直列に流れる。
2つのシフトレジスタ51と52にクロックパルス入力を与えるために,クロック発生装置56が設けられ,第2シフトレジスタ52におけるデータ波形の遷移に同期している負の方向の遷移を有するパルスなりを工合よく発生する。該クロック発生装置56は,導線57によって第2レジスタ52のクロック端子CEバーに接続された出力を有している。
クロック発生装置56の出力はまた導線58によって分割器61の入力端子Cバー(当審注:記号「C」の反転を「Cバー」で表現した。)に与えられており,また,該分割器は導線62によって第1シフトレジスタ51のクロック入力CEバーに接続された出力端子Q6を有している。
本発明の実施例によれば,第2シフトレジスタ52は1-64ビット遅延レジスタであり,分割器61は64で分割する単位分割器であって,第1シフトレジスタ51の入力端子INに与えられるデータ波形の遷移に同期するパルス列の負の方向の遷移を有するパルスを発生する。
先に示した通り,シフトレジスタ51と52の各々によって発生される遅延の長さは,クロック入力CEバーに与えられたクロックパルスの周期および各シフトレジスタのビット数の関数となっており,各シフトレジスタはその制御端子であるL32,L16,L8,L4,L2,L1へ制御入力を与えることによって作動し始める。該良好な実施例において,これらの入力は制御端子と制御回路67との間に接続された1組の導線66を介して与えられるのであるが,該制御回路はマイクロプロセサ(図示せず)またはその他の装置を含むものであってよく,入力端子68によって与えられる命令入力に応答してシフトレジスタ制御端子に適切な信号を発生する。
本発明によるシフトレジスタの構成上の性質のために,通常のマイクロプロセサ出力を利用することができるが,その際に12ビットワードがシフトレジスタに与えられ,最下位ビット(LSB)はシフトレジスタ52のL1端子に与えられ,また,最上位ビット(MSB)は第1シフトレジスタ51の制御端子32に与えられ,かつ,隣接するビット間の重みづけファクタは,第1と第2のシフトレジスタに与えられたビット間のいかなる不連続性をも必要とせずに2対1となっている。すなわち,第1シフトレジンタ51の制御端子L1に与えられたビットの重みづけファクタは,第2シフトレジスタ52の制御端子L32に与えられたビットの重みづけファクタの2倍のファクタとなっているのである。容易に明らかなことではあるが,マイクロプロセサの出力ワードを作動線等を利用して特定コードに変換する必要のあった先行技術の諸問題を回避することができ,さらにマイクロプロセサ出力あるいはその他の適切な2進コードがシフトレジスタに直接与えられて,遅延の長さの完全な制御を行なうのである。
制御回路67は,好ましいことに適切な線66に連続的に信号を発生するよう適切にプログラムされているので,レジスタ51と52はデータ源53からの入力データの所望の遅延を発生し,データ利用回路54に供給する。注目すべきことは,制御回路67の出力線の数は2つのレジスタ51と52の制御入力端子の数に等しくなくてもよいし,また,このイベントにおいて,ラッチ回路(示されていない)のようなインタフェースが備えられてもよいのである。
シフトレジスタ51と52とによって発生された遅延を制御するに際して,本説明で明らかにされたシフトレジスタの各々は,制御端子のいずれもが付勢されない場合に,固有の1パルス遅延を有しているということを憶い出していたゞきたい。もちろん,少なくとも1つの制御端子が付勢されるのでなければ遅延を発生しないシフトレジスタについては周知であり,また,必要があれば置換することもできる。分割器61は,シフトレジスタ51に対して,それが受信する各64入力パルスに対し1出力クロックパルスを発生するので,シフトレジスタ51は各クロックパルスに対して遅延を与えるが,該遅延は,シフトレジスタ52に与えられたtクロツクパルスにより与えられる遅延の長さの64倍となっている。従って,「1」の遅延は,クロック発生装置56によってシフトレジスタ52のクロック入力に与えられるクロックパルスと等しいということを考えると,シフトレジスタ52は1から64までの遅延を与え,さらにシフトレジスタ51は64から4096までの遅延を与え,その結果,このシフトレジスタの組み合わせによって得ることのできる最大遅延は4160となるのである。各シフトレジスタの端子L1?L32に制御信号を与えることにより各シフトレジスタで発生される遅延を適切に制御することによって,最小値65から最大値4160までのいかなる遅延をも,僅か2つのシフトレジスタを利用することによって与えることができるのであるが一方,先行技術では,同じ2つのシフトレジスタは2から128の遅延範囲を与えることができるだけであり,また,同じ遅延分解能を有するだけである。
0から63までの遅延範囲を有するシフトレジスタを利用することによって,0から4095までの遅延範囲を得られることが容易に明らかになるであろう。明らかに,第1シフトレジスタ51は「粗」遅延装置として働き,また,第2レジスタは「細密」遅延装置として働くのである。
例えば,3250の遅延を発生することを所望する場合,シフトレジスタ51と52とは,両シフトレジスタの端子に制御された入力が無い場合に生ずる固有の遅延65より3185大きい遅延を発生するようにされなければならない。従って,数3185に対する2進ワードとなっている導線66に沿って制御回路67の出力とに発生することだけが必要である。従って,最上位ビットから最下位ビットまでを読み出すこと,制御回路67の出力110001110001が,細密シフトレジスタ52の5250クロツクパルスについての所望の遅延となるのである。
前述した通り,この2つの縦続接続されたシフトレジスタの組み合わせは,説明を簡単にするために選定されたものである。しかし,同じ原理はより多くの遅延を必要とする2つ以上のレジスタの組み合わせにも適用することができる。例えば,このような1-64ビットの3つの縦続接続された可変シフトレジスタは,第2レジスタは第3レジスタのレートの1/64でクロックされ,かつ,第1レジスタは第2レジスタのレートの1/64でクロックされて利用されることができ,(第1レジスタのレートの1/4096)かつより長い遅延性能が得られる。この結果の回路は細密遅延レジスタのクロックレートでクロックされ,かつその遅延分解能を有する一方,粗遅延シフトレジスタのデータ分解能を有する262,144ビットシフトレジスタと同等である。1-64ビットレジスタによって,最大遅延266,304および最小遅延4161を得ることができるのである。
これらのシフトレジスタは同じビット数のものである必要はないということも注意されたい。各レジスタへのクロック信号は,その後に続くレジスタのビット数に等しい数で分割されれば,全範囲の遅延値が得られるのである。」(第4頁右上欄11行?第6頁左下欄4行)

ここで,上記引用例1に記載されている事項を検討する。

(a)上記Bの「本発明は遅延回路すなわち位相調整回路に関するものであり」との記載,及び上記Cの「次に本発明の実施例について説明する。図面において,第1と第2のシフトレジスタ51と52が示されている」との記載から,引用例1の“遅延回路”には,“シフトレジスタ”が用いられていることが読み取れるから,引用例1には,シフトレジスタを用いた“シフトレジスタ遅延回路”が記載されていると認められる。

(b)上記Cの「2つのシフトレジスタ51と52にクロックパルス入力を与えるために,クロック発生装置56が設けられ,第2シフトレジスタ52におけるデータ波形の遷移に同期している負の方向の遷移を有するパルスなりを工合よく発生する。」との記載から,“シフトレジスタ遅延回路”の“クロック発生装置”が,クロックパルス入力を与えるために,“クロックパルス”を“発生”することが読み取れるから,引用例1には,“シフトレジスタ遅延回路”が,“クロックパルスを発生するクロック発生装置”を“備え”ることが記載されていると認められる。

(c)上記Cの「クロック発生装置56の出力はまた導線58によって分割器61の入力端子Cバー(当審注:記号「C」の反転を「Cバー」で表現した。)に与えられており,」との記載,同じく上記Cの「分割器61は,シフトレジスタ51に対して,それが受信する各64入力パルスに対し1出力クロックパルスを発生する」との記載,及び図面の記載から,“シフトレジスタ遅延回路”の“分割器”は,“クロック発生装置”が出力する“クロックパルス”を“入力する”こと,及び,“分割器”は,“受信する各64入力パルスに対し1出力クロックパルスを発生する”ことが読み取れ,ここで,“受信する各64入力パルスに対し1出力クロックパルスを発生する”ことは,受信した“クロックパルス”を64分の1に“分周する”ことであると言えるから,引用例1には,“シフトレジスタ遅延回路”が,“クロック発生装置からのクロックパルスを分周する分割器”を“備え”ることが記載されていると認められる。

(d)上記Cの「該分割器は導線62によって第1シフトレジスタ51のクロック入力CEバーに接続された出力端子Q6を有している。」との記載,及び図面の記載から,“分割器”からの“クロックパルス”が“第1シフトレジスタ”に“入力”されることが読み取れる。
上記Cの「制御回路67は,好ましいことに適切な線66に連続的に信号を発生するよう適切にプログラムされているので,レジスタ51と52はデータ源53からの入力データの所望の遅延を発生し,データ利用回路54に供給する。」との記載,同じく上記Cの「各シフトレジスタの端子L1?L32に制御信号を与えることにより各シフトレジスタで発生される遅延を適切に制御する」との記載,及び図面の記載から,“シフトレジスタ遅延回路”の“第1シフトレジスタ”は,“制御回路”から“制御端子”へ入力される“制御信号”に“応じ”て“データ源からの入力データ”を所定の“遅延時間”だけ“遅延”させて“出力する”ことが読み取れる。
ここで,上記Aの「所定の遅延カウント数を有する粗遅延装置」との記載,及び技術常識を考慮すれば,上記“遅延”が,“第1シフトレジスタ”に入力される“分割器からのクロックパルス”を“制御回路からの制御信号に応じた数だけカウントする”ことで“発生”させていることは明らかである。
以上の検討から,引用例1には,“シフトレジスタ遅延回路”が,“分割器からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで,データ源からの入力データを第1の遅延時間だけ遅延させて出力する第1シフトレジスタ”を“備え”ることが記載されていると認められる。
ここで,第1シフトレジスタ51における“遅延時間”を後記する第2シフトレジスタ52における“遅延時間”と区別するために,便宜的に“第1の遅延時間”と表記した。

(e)上記Cの「該クロック発生装置56は,導線57によって第2レジスタ52のクロック端子CEバーに接続された出力を有している。」との記載,及び図面の記載から,“第2シフトレジスタ”のクロック端子には,“クロック発生装置”からの“クロックパルス”が入力されていることが読み取れ,上記(d)における制御回路からの制御信号に関する検討も踏まえると,“シフトレジスタ遅延回路”の“第2シフトレジスタ”は,“クロック発生装置からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで”,入力されたデータを“所定の遅延時間だけ遅延させて出力”しているものと認められる。
また,上記Cの「適切な導線55は,第1レジスタ51の出力端子OUTを第2レジスタ52の入力端子INに接続し,」との記載,及び図面の記載から,“第2シフトレジスタ”には,“第1シフトレジスタの出力”が入力されていることが読み取れるから,“第2シフトレジスタ”は,“第1シフトレジスタの出力”を“遅延させて出力する”ものである。
以上の検討から,引用例1には,“シフトレジスタ遅延回路”が,“前記クロック発生装置からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで,第1シフトレジスタの出力を第2の遅延時間だけ遅延させて出力する第2シフトレジスタ”を“備え”ることが記載されていると認められる。
ここで,第2シフトレジスタ52における“遅延時間”を上記した第1シフトレジスタ51における“遅延時間”と区別するために,便宜的に“第2の遅延時間”と表記した。

(f)上記Aの「所定の遅延カウント数を有する粗遅延装置と前記第1の遅延装置に直列に接続され,また所定の遅延カウント数を有する細密遅延装置とによってデータ信号を遅延させる方法」との記載,及び,上記Cの「分割器61は,シフトレジスタ51に対して,それが受信する各64入力パルスに対し1出力クロックパルスを発生するので,シフトレジスタ51は各クロックパルスに対して遅延を与えるが,該遅延は,シフトレジスタ52に与えられたtクロツクパルスにより与えられる遅延の長さの64倍となっている。」との記載から,“第1シフトレジスタ”は,“第2シフトレジスタ”の“64倍”の長さの“遅延”を与える“粗遅延装置”として“機能”することが読み取れる。
また,上記Cの「さらにシフトレジスタ51は64から4096までの遅延を与え,」との記載から,“第1シフトレジスタ”は,“64から4096までの遅延を与え”ることが“例示”されていることが読み取れる。
そうすると,引用例1には,“例えば,第1シフトレジスタは,64から4096までの遅延を与える粗遅延装置として機能”することが記載されていると認められる。

(g)上記Aの「所定の遅延カウント数を有する粗遅延装置と前記第1の遅延装置に直列に接続され,また所定の遅延カウント数を有する細密遅延装置とによってデータ信号を遅延させる方法」との記載,及び,上記Cの「分割器61は,シフトレジスタ51に対して,それが受信する各64入力パルスに対し1出力クロックパルスを発生するので,シフトレジスタ51は各クロックパルスに対して遅延を与えるが,該遅延は,シフトレジスタ52に与えられたtクロツクパルスにより与えられる遅延の長さの64倍となっている。」との記載から,“第2シフトレジスタ”は,“第1シフトレジスタ”の“64分の1”の長さの“遅延”を与える“細密遅延装置”として“機能”することが読み取れる。
また,上記Cの「シフトレジスタ52は1から64までの遅延を与え,」との記載から,“第2シフトレジスタ”は,“1から64までの遅延を与え”ることが読み取れる。
そうすると,引用例1には,“第2シフトレジスタは,1から64までの遅延を与える細密遅延装置として機能”することが記載されていると認められる。

(h)上記Cの「最小値65から最大値4160までのいかなる遅延をも,僅か2つのシフトレジスタを利用することによって与えることができる」との記載から,“2つのシフトレジスタ”,すなわち,“第1シフトレジスタ及び第2シフトレジスタ”を“利用する”ことで,“最小値65から最大値4160までのいかなる遅延”をも“与えることができる”ことが読み取れるから,引用例1には,“2つのシフトレジスタを利用することで,最小値65から最大値4160までのいかなる遅延をも与えることができ”ることが記載されていると認められる。

以上の検討から,引用例1には,次のとおりの発明(以下,「引用発明」という。)が記載されていると認められる。

「クロックパルスを発生するクロック発生装置と,
前記クロック発生装置からのクロックパルスを分周する分割器と,
前記分割器からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで,データ源からのデータを第1の遅延時間だけ遅延させて出力する第1シフトレジスタと,
前記クロック発生装置からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで,前記第1シフトレジスタの出力を第2の遅延時間だけ遅延させて出力する第2シフトレジスタとを備え,
例えば,第1シフトレジスタは,64から4096までの遅延を与える粗遅延装置として機能し,
第2シフトレジスタは,1から64までの遅延を与える細密遅延装置として機能し,
2つのシフトレジスタを利用することで,最小値65から最大値4160までのいかなる遅延をも与えることができる,シフトレジスタ遅延回路。」

(2)引用例2
本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり,当審の拒絶理由通知において引用された,特開平6-259164号公報(平成6年9月16日出願公開,以下,「引用例2」という。)には,関連する図面とともに,以下の技術的事項が記載されている。

D 「【0049】
【実施例5】実施例4における周波数変換回路としては各種のものが考えられるが,分周回路とフェイズロックドループ回路を組み合わせて使用するのが,精度の点からも,ジッタが生じない点からも有用である。
【0050】フェイズロックドループ(以下PLLと省略)は位相比較によって入力周波数の整数倍の信号を発生させる回路で,代表的なところではメカトロニクスの回転数制御やテレビのビデオ信号同期などに広く使われている。PLLの基本原理を図14に示す。図14において1401は位相比較回路を,1402はループフィルタ回路を,1403は電圧制御型発振回路を,1404は分周回路を,φ0は入力信号を,φ1は出力信号を,φ1/Nは帰還信号をそれぞれ示す。出力信号φ1を分周回路1404で分周した帰還信号φ1/Nと入力信号φ0の位相が常に等しくなるようにフィードバックをかけることで,入力信号φ0の整数N倍の出力信号φ1を得ることができる。
【0051】汎用コンピューターシステムで実際によく使用される周波数のクロック信号を例に取って,本発明の周波数変換回路の例を図13に示す。図13において1301と1302と1303と1304は分周回路を,1305と1306と1307はフェイズロックドループ回路を,φ0とφ1は原クロック信号を,φ2とφ3とφ4とφ5とφ6は編集された結果のクロック信号をそれぞれ示す。
【0052】図13に示した例では汎用コンピューターシステムが使用するクロック信号として
CPU用クロック信号 (φ2) 20.00 MHz
外部バス用クロック信号 (φ3) 14.31818MHz
シリアル通信用クロック信号(φ4) 1.8432 MHz
外部記憶装置用クロック信号(φ5) 24.00 MHz
内部時計用クロック信号 (φ6) 32.768 KHz
の5種類を考え,原クロック信号として外部バス用クロック信号の2倍の周波数の28.63636MHzと時計用クロックの周波数の32.768KHzの2つのクロック信号を用いる。周波数変換においては第13図に示すように原クロック信号を1/整数分周した入力をPLL回路に入力することによって,原クロック信号の整数/整数倍の信号の生成を行う。分周およびPLLの範囲は大きいほど精度が得やすいが,そのぶん回路の規模が大きくなってしまう。図13の例では10000までの整数を基準に考え,その範囲で最も目的値に近い値を選んだ。」

E 「【図13】



F 「【図14】



(3)引用例3
本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり,当審の拒絶理由通知において引用された,特開2002-6982号公報(平成14年1月11日出願公開,以下,「引用例3」という。)には,関連する図面とともに,以下の技術的事項が記載されている。

G 「【0002】
【従来の技術】従来のこの種のクロック生成システムは,図3に示したブロック図のように構成されている。図3において,PLL回路1(以下,PLLという)の出力であるオリジナルクロック信号(CLK)とクロックリセット信号(RST)が入力されるクロックカウンタ回路2は,クロックカウンタバス信号(CTR)を出力する。このクロックカウンタバス信号(CTR)は4分周デコーダ回路3と6分周デコーダ回路4と2分周デコーダ回路5のそれぞれに接続されている。
【0003】4分周デコーダ回路3は4分周デコード信号(CLK30)を出力,6分周デコーダ回路4は6分周デコード信号(CLK20)を出力,2分周デコーダ回路5は2分周デコード信号(CLK60)を出力する。これら4分周デコード信号(CLK30),6分周デコード信号(CLK20),2分周デコード信号(CLK60)とクロック制御信号(CTRL)が入力されるクロック制御回路6から,4分周クロック信号A(CLK30A)と4分周クロック信号B(CLK30B)と6分周クロック信号A(CLK20A)と6分周クロック信号B(CLK20B)と内部ロジック用の2分周クロック信号(CLK60I)と外部出力用の2分周クロック信号(CLK60O)を出力する。
【0004】4分周クロック信号A(CLK30A),4分周クロック信号B(CLK30B),6分周クロック信号A(CLK20A),6分周クロック信号B(CLK20B),内部回路用の2分周クロック信号(CLK60I)はLSI内部の内部ロジックブロック8に入力され,外部出力用の2分周クロック信号(CLK60O)はLSI外部にクロックを出力する外部クロック用出力端子7に入力されている。
【0005】以上のように構成される図3のクロック生成システムの動作について説明する。ここでは,20MHz,30MHz,60MHzの複数の周波数を持ち,LSI外部にもクロックを供給するクロック生成システムを例とする。
【0006】クロックリセット信号(RST)によってクロックカウンタ回路2のリセットを解除することにより,PLL1において生成された20MHz,30MHz,60MHzの最小公倍数である120MHzのオリジナルクロック信号(CLK)をもとに,このオリジナルクロック信号(CLK)に同期してカウントアップするクロックカウンタ回路2がクロックカウンタバス信号(CTR)を出力する。
【0007】このクロックカウンタバス信号(CTR)の入力により4分周デコーダ回路3では30MHzの4分周デコード信号(CLK30)を生成,6分周デコーダ回路4では20MHzの6分周デコード信号(CLK20)を生成,2分周デコーダ回路5では60MHzの2分周デコード信号(CLK60)が生成される。
【0008】さらに,4分周デコード信号(CLK30),6分周デコード信号(CLK20),2分周デコード信号(CLK60)はクロック制御回路6内でLSI内部及び外部で必要なクロック系統に分割され,またクロック制御信号(CTRL)によってクロック系統に分割されたそれぞれのクロックについて停止あるいは出力の制御が行われる。
【0009】クロック制御回路6の出力として,4分周クロック信号A(CLK30A)と4分周クロック信号B(CLK30B)と6分周クロック信号A(CLK20A)と6分周クロック信号B(CLK20B)と内部回路用の2分周クロック信号(CLK60I)は,内部回路ロジックブロック8へ入力され,外部出力用の2分周クロック信号(CLK60O)は外部クロック用出力端子7からLSI外部へ出力される。
【0010】次に,前記のクロック生成システムにおけるクロックのタイミングチャートを図4に示す。このタイミングチャートはクロックリセット信号(RST)によりリセットが解除され,各クロックを出力する際に途中までクロック制御信号(CTRL)によって4分周クロック信号B(CLK30B)と6分周クロック信号B(CLK20B)のクロックを停止している場合を例として示している。
【0011】図4において,RSTはクロックリセット信号,CLKは120MHzのオリジナルクロック信号,CTRはクロックカウンタバス信号,CLK30は4分周デコード信号,CLK20は6分周デコード信号,CLK60は2分周デコード信号,CTRLはクロック制御信号,CLK30Aは4分周クロック信号A,CLK30Bは4分周クロック信号B,CLK20Aは6分周クロック信号A,CLK20Bは6分周クロック信号B,CLK60Iは内部回路用の2分周クロック信号,CLK60Oは外部出力用の2分周クロック信号である。」

H 「【図3】



I 「【図4】



(4)参考文献1
本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となった,特開2000-165905号公報(平成12年6月16日出願公開,以下,「参考文献1」という。)には,関連する図面とともに,以下の技術的事項が記載されている。

J 「【0017】
【発明の実施の形態】以下,この発明の実施の一形態を説明する。
実施の形態1.図1はこの発明の実施の形態1によるクロック発生回路を示す構成図であり,図において,11は基本クロックfscの周波数を2n倍(nは自然数)し,第1のクロックを出力する逓倍回路(第1の逓倍手段),12は基本クロックfscの位相と分周回路16により分周された分周クロックの位相を比較する位相比較回路,13は位相比較回路12の比較結果に応じてパルス信号を出力するチャージポンプ回路,14はチャージポンプ回路13が出力するパルス信号の高周波成分をカットして,電圧制御発振回路15に出力するローパスフィルタ回路,15はローパスフィルタ回路14から出力される出力電位に比例する周波数の逓倍クロックを発振する電圧制御発振回路,16は電圧制御発振回路15から発振された逓倍クロックを2n分周して,その分周クロックを位相比較回路12に出力する分周回路である。
【0018】17は逓倍回路11から出力された逓倍クロックの周波数を227分周し,その分周クロックを出力する分周回路(分周手段),18は分周回路17から出力された分周クロックの周波数を128倍し,第2のクロックを出力する逓倍回路(第2の逓倍手段),19は分周回路17から出力された分周クロックの位相と分周回路23により分周された分周クロックの位相を比較する位相比較回路,20は位相比較回路19の比較結果に応じてパルス信号を出力するチャージポンプ回路,21はチャージポンプ回路20が出力するパルス信号の高周波成分をカットして,電圧制御発振回路22に出力するローパスフィルタ回路,22はローパスフィルタ回路21から出力される出力電位に比例する周波数の逓倍クロックを発振する電圧制御発振回路,23は電圧制御発振回路22から発振された逓倍クロックを128分周して,その分周クロックを位相比較回路19に出力する分周回路である。」

K 「【図1】



4.対比
本願発明と引用発明とを対比する。

(a)引用発明の「クロック発生装置」が発生する「クロックパルス」が本願発明の「入力クロック信号」に相当する。
そして,引用発明では,「分割器」が,上記「クロック発生装置からのクロックパルス」を「分周」して,所定の“周期”の「クロックパルス」を“生成”しているところ,引用発明の「分割器からのクロックパルス」が本願発明の「第1の周期を有する第1のクロック信号」に相当し,また,引用発明の「クロック発生装置からのクロックパルスを分周する分割器」が本願発明の「入力クロック信号から,第1の周期を有する第1のクロック信号を生成する第1のクロック生成回路」に相当する。

(b)引用発明の「クロック発生装置からのクロックパルス」は,分割器で分周される前のクロックパルスであり,「分割器からのクロックパルス」の周期(第1の周期)とは異なる“第2の周期”を“有する”“クロック信号”であるといえるから,引用発明の「クロック発生装置からのクロックパルス」の“周期”が本願発明の「第2の周期」に相当し,また,引用発明の「クロック発生装置からのクロックパルス」が本願発明の「第2の周期を有する第2のクロック信号」に相当する。

(c)引用発明の「データ源からのデータ」は,遅延させる対象を活性化させる“信号”とみることができるから,本願発明の「活性化信号」に相当する。
そうすると,引用発明の「データ源からのデータ」の“入力”が本願発明の「活性化信号の活性化」に相当する。
引用発明の「制御回路からの制御信号」は,第1シフトレジスタ及び第2シフトレジスタの遅延時間を制御するための信号であり,当該信号によって,所望の遅延時間を“選択する”ことができるものであるから,引用発明の「制御回路からの制御信号」が本願発明の「遅延時間を選択する選択信号」に相当する。
引用発明の「第1の遅延時間」は,「分割器からのクロックパルス(第1の周期を有する第1のクロック信号)」を制御信号(選択信号)によって“規定される”数だけカウントして得られる「時間」であるから,本願発明の「選択信号によって規定される,第1の周期の所定倍の時間」に相当する。 引用発明の「第2の遅延時間」は,「クロック発生装置からのクロックパルス(第2の周期を有する第2のクロック信号)」を制御信号(選択信号)によって“規定される”数だけカウントして得られる「時間」であるから,本願発明の「選択信号によって規定される,・・・第2の周期の所定倍の時間」に相当する。
引用発明では,第1シフトレジスタが,データ源からのデータを第1の遅延時間だけ遅延させ,その後,第2シフトレジスタが,第1シフトレジスタの出力を第2の遅延時間だけ遅延させているから,第1シフトレジスタと第2シフトレジスタとによって,データ源からのデータを,当該データの“入力”から,第1の遅延時間と第2の遅延時間とを“合成した時間に対応した遅延量”だけ“遅延させ”ているといえる。
引用発明の「第2シフトレジスタ」が出力する“信号”が本願発明の「タイミング信号」に相当する。
引用発明では,「第1シフトレジスタ」と「第2シフトレジスタ」とによって,所望の遅延量,すなわち“タイミング”を“生成”しているものであるから,引用発明の「第1シフトレジスタ」と「第2シフトレジスタ」とから構成される“回路”が本願発明の「タイミング生成回路」に相当する。
そして,引用発明では,「第1シフトレジスタと第2シフトレジスタとから構成される回路(タイミング生成回路)」が,所定の遅延時間を得るために,「分割器からのクロックパルス(第1のクロック信号)」と,「クロック発生装置からのクロックパルス(第2のクロック信号)」と,「データ源からのデータ(活性化信号)」と,「制御回路からの制御信号(遅延時間を選択する選択信号)」とを“受け”ているものである。
以上のことから,引用発明の「第1シフトレジスタと第2シフトレジスタとから構成される回路」が本願発明の「第1のクロック信号と,第2のクロック信号と,活性化信号と,遅延時間を選択する選択信号とを受け,前記活性化信号の活性化から,前記選択信号によって規定される,第1の周期の所定倍の時間と,第2の周期の所定倍の時間とを合成した時間に対応した遅延量,遅延させたタイミング信号を出力するタイミング生成回路」に相当する。

(d)引用発明の「シフトレジスタ遅延回路」と本願発明の「半導体装置」とは,共に「装置」である点で共通している。

そうすると,本願発明と引用発明とは,

「入力クロック信号から,第1の周期を有する第1のクロック信号を生成する第1のクロック生成回路と,
前記第1のクロック信号と,前記第2のクロック信号と,活性化信号と,遅延時間を選択する選択信号とを受け,前記活性化信号の活性化から,前記選択信号によって規定される,前記第1の周期の所定倍の時間と,前記第2の周期の所定倍の時間とを合成した時間に対応した遅延量,遅延させたタイミング信号を出力するタイミング生成回路と,
を備えたことを特徴とする装置。」

の点で一致し,次の点で相違する。

[相違点1]
本願発明は,「前記入力クロック信号から,第2の周期を有し,前記第1のクロック信号の周波数を逓倍した第2のクロック信号を生成する第2のクロック生成回路」を備えているのに対して,引用発明では,第2シフトレジスタへ入力するクロックパルス(第2のクロック信号)として,クロック発生装置からのクロックパルス(入力クロック信号)をそのまま使用している点。

[相違点2]
本願発明の装置は「半導体装置」であるのに対して,引用発明では「シフトレジスタ遅延回路」が「半導体装置」であることは特定されていない点。

5.当審の判断
上記相違点について検討する。

[相違点1]について
引用発明は,「クロック発生装置からのクロックパルス」と,当該「クロック発生装置からのクロックパルス」を分周した「分割器からのクロックパルス」という周波数の異なる2種類のクロックパルスを使用するものであるところ,入力されたクロック信号から,周波数(周期)の異なる複数のクロック信号を生成して使用することは,例えば引用例2(上記D,E,及びFの記載参照)や引用例3(上記G,H,及びIの記載参照)等に記載されているように周知技術であったと認められ,また,その際,分周回路や逓倍回路を用いて所望の周波数を得るように構成することも,例えば,引用例2(上記D,E,及びFの記載参照)や参考文献1(上記J及びKの記載参照)等に記載されているように周知技術であったものと認められるから,引用発明において,周波数の異なる2種類のクロックパルスを生成する際に,クロック発生装置で発生させたクロックパルスを適宜分周または逓倍して,周波数の異なる複数のクロックパルスを生成するように構成すること,すなわち,入力クロック信号から,第1のクロック信号の周波数を逓倍した第2の周期を有する第2のクロック信号を生成する第2のクロック生成回路を備えるように構成することは,当業者が容易に想到し得たことである。

[相違点2]について
電子回路を半導体装置で構成することは技術常識であるから,引用発明のシフトレジスタ遅延回路を半導体装置で構成することは,当業者が容易に想到し得たことである。

そして,本願発明の作用効果も,引用発明及び周知技術から当業者が予測できる範囲のものである。

したがって,本願発明は,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものである。

6.むすび
以上のとおり,本願発明は,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
したがって,本願は他の請求項について検討するまでもなく拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-09-30 
結審通知日 2016-10-04 
審決日 2016-11-18 
出願番号 特願2007-326220(P2007-326220)
審決分類 P 1 8・ 121- WZ (G11C)
最終処分 不成立  
前審関与審査官 菅原 浩二  
特許庁審判長 辻本 泰隆
特許庁審判官 高木 進
須田 勝巳
発明の名称 半導体装置  
代理人 鷲頭 光宏  
代理人 黒瀬 泰之  
代理人 緒方 和文  
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