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| 審決分類 |
審判 査定不服 2項進歩性 取り消して特許、登録 H01L |
|---|---|
| 管理番号 | 1327651 |
| 審判番号 | 不服2017-3134 |
| 総通号数 | 210 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2017-06-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2017-03-02 |
| 確定日 | 2017-05-16 |
| 事件の表示 | 特願2015-136216「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成29年 1月26日出願公開、特開2017- 22167、請求項の数(12)〕について、次のとおり審決する。 |
| 結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
| 理由 |
第1 手続の経緯 本願は、平成27年7月7日の出願であって、平成28年9月23日付け拒絶理由通知に対する応答時、同年11月14日付けで手続補正がなされたが、同年11月30日付けで拒絶査定(原査定)がなされ、これに対して、平成29年3月2日付けで拒絶査定不服審判の請求がなされたものである。 第2 原査定の概要 原査定(平成28年11月30日付け拒絶査定)の概要は次のとおりである。 ・本願請求項1-8に係る発明は、以下の引用文献1-5に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができない。 ・本願請求項9-12に係る発明は、以下の引用文献1?6に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができない。 引用文献等一覧 1.特開2014-183142号公報 2.特開2012-160578号公報 3.特開2011-151323号公報(周知技術を示す文献) 4.特開2006-206696号公報(周知技術を示す文献) 5.特開2013-165157号公報(周知技術を示す文献) 6.特開2011-228322号公報 第3 本願発明 本願請求項1-12に係る発明(以下、それぞれ「本願発明1」-「本願発明12」という。)は、平成28年11月14日付けの手続補正で補正された特許請求の範囲の請求項1-12に記載された事項により特定される、以下のとおりの発明である。 「【請求項1】 単層もしくは複数の異なる金属のめっき層により形成されたアイランドと、 前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、 少なくとも前記半導体チップの一対の前記側部の外周側に配置された、単層もしくは複数の異なる金属のめっき層により形成された複数の信号端子と、 前記信号端子の外周側に配置された、単層もしくは複数の異なる金属のめっき層により形成された接地用端子と、 前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と、 前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と、 前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜とを備え、 前記封止樹脂の下面は、前記めっき層により形成された前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面とほぼ同一面とされ、外部に露出されている、半導体装置。 【請求項2】 請求項1に記載の半導体装置において、 前記シールド金属膜は、蒸着、スパッタまたはめっきにより形成された少なくとも1層を有する、半導体装置。 【請求項3】 請求項2に記載の半導体装置において、前記シールド金属膜は、0.1?20μmの厚さを有する、半導体装置。 【請求項4】 請求項1乃至3のいずれか1項に記載の半導体装置において、 前記半導体チップは矩形形状を有し、前記信号端子は、前記半導体チップの四辺に沿って配置され、前記接地用端子は、前記信号端子の前記外周側に前記信号端子を囲む連続する環状に形成されている、半導体装置。 【請求項5】 請求項1乃至4のいずれか1項に記載の半導体装置において、 前記接地用端子は、内周部と、前記内周部よりも薄い外周部とを有する段状に形成され、 前記シールド金属膜は、前記内周部における前記外周部との境界の段部の外周側面に接合されている、半導体装置。 【請求項6】 請求項5に記載の半導体装置において、 前記封止樹脂の前記外周側面は、前記接地用端子の前記段部の前記外周側面と面一である、半導体装置。 【請求項7】 請求項5に記載の半導体装置において、 前記接地用端子の前記外周部は、前記内周部に沿って離間して配列されている、半導体装置。 【請求項8】 請求項7に記載の半導体装置において、 前記接地用端子の前記外周部の離間した部分に、前記封止樹脂が記外周部と同じ厚さに充填されている、半導体装置。 【請求項9】 ベース部材の上面に、アイランド、信号端子および前記信号端子の外周側に配置された接地用端子をめっきにより形成し、前記アイランドの上面に半導体チップを搭載し、前記半導体チップの電極と前記信号端子とを導電性接続部材により電気的に接続して電子部品構成体を形成し、 前記電子部品構成体の前記アイランド、前記信号端子および前記接地用端子を、前記ベース部材の上面側から封止樹脂で封止し、 前記接地用端子の少なくとも一部に対応する部分の前記封止樹脂を除去すると共に、前記接地用端子の少なくとも一部を外部に露出し、 前記封止樹脂の外周側面および前記接地用端子の前記一部にシールド金属膜を膜付けし、 前記ベース部材を、前記アイランド、前記信号端子、前記接地用端子および前記封止樹脂から剥離して、前記封止樹脂の下面と共に前記ベース部材の上面に前記めっきにより形成された前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出する、半導体装置の製造方法。 【請求項10】 請求項9に記載の半導体装置の製造方法において、 前記接地用端子の少なくとも一部を外部に露出する工程は、前記接地用端子の上部側を除去して前記接地用端子に段部を形成する工程を含み、前記接地用端子の前記一部に前記シールド金属膜を膜付けする工程は、前記接地用端子の前記段部の少なくとも一部に前記シールド金属膜を膜付けする工程を含む、半導体装置の製造方法。 【請求項11】 請求項9または10に記載の半導体装置の製造方法において、 前記ベース部材上に前記電子部品構成体を形成する工程は、前記ベース部材上に、複数の前記電子部品構成体を隣接して、かつ、一方の前記電子部品構成体の前記接地用端子と他方の前記電子部品構成体の前記接地用端子とを一体化して形成する工程を含み、 前記ベース部材を剥離した後、一体化された前記接地用端子を切断して、一方の前記電子部品構成体の前記接地用端子と他方の前記電子部品構成体の前記接地用端子とに分離する工程をさらに備える、半導体装置の製造方法。 【請求項12】 請求項9に記載の半導体装置の製造方法において、 前記電子部品構成体の前記アイランド、前記信号端子および前記接地用端子を、前記ベース部材の上面側から封止樹脂で封止した後、前記ベース部材を剥離して前記電子部品構成体をダイシングテープ上に搭載する工程をさらに備え、前記接地用端子の少なくとも一部に対応する部分の前記封止樹脂を除去および前記シールド金属膜の膜付けは、前記ダイシングテープを第2のベース部材として行う、半導体装置の製造方法。」 第4 引用文献、引用発明等 1.引用文献1について 原査定の拒絶の理由に引用された上記引用文献1には、「半導体装置」について、図面とともに以下の各記載がある(なお、下線は当審で付与した。)。 ア.「【請求項2】 第1の端子と、前記第1の端子よりも厚みの薄い第2の端子とがマウント部の周囲に離間して配置されたリードフレームと、 前記マウント部にマウントされた半導体チップと、 前記半導体チップ及び前記リードフレームを封止し、端面の前記第1の端子の上面と前記第2の端子の上面との間の位置に形成された段差を有する封止部材と、 前記段差において前記第1の端子の上面と接触し、前記封止部材を被覆する導体層と、 を備える半導体装置。 イ.「【請求項4】 前記第1,第2の端子の裏面は、前記封止部材から露出している請求項2又は請求項3に記載の半導体装置。」 ウ.「【0009】 (第1の実施形態) 図1は、第1の実施形態に係る半導体装置100の構成図である。図1(a)は、半導体装置100の俯瞰図、図1(b)は、図1(a)の線分X-Xにおける半導体装置100の断面図である。図1に示すように、半導体装置100は、リード端子が封止部材から突出していないQFP(quad flat non-lead package)型の半導体装置である。以下、図1を参照して半導体装置100の構成について説明する。 【0010】 半導体装置100は、リードフレーム101と、半導体チップ102と、ボンディングワイヤ103と、封止部材104と、導体層105とを備える。リードフレーム101は、半導体チップ102をマウントするためのマウント部101aと、接地(GND)用端子(第1の端子)101bと、他の端子、例えば、シグナル用端子などの第2の端子101cとを備える。 【0011】 第1,第2の端子101b,101cは、マウント部101aの周囲に離間して配置されている。第2の端子101cの先端部は、エッチングやコイニング等により薄化されている。このため、第1の端子101bの厚みD1は、他の端子である第2の端子101cの先端部の厚みD2よりも厚い。逆に言うと、第2の端子101cの先端部の厚みD2は、第1の端子101bの厚みD1よりも薄い。第1の端子101bの厚みD1は、例えば、200μm±10μmである。第2の端子101cの先端部の厚みD2は、例えば、100μm±25μmである。なお、第1,第2の端子101b,101cの裏面R1,R2は、封止部材104から露出している。 【0012】 半導体チップ102は、マウント部101a上にダイボンド材を用いて接着されている。半導体チップ102の外部接続用のパッド(不図示)とリードフレーム101の第1,第2の端子とが、ボンディングワイヤ103により電気的に接合されている。 【0013】 封止部材104は、エポキシ樹脂を主成分とし、シリカ充填材等を加えた熱硬化性成形材料で構成される。封止部材104は、半導体チップ102及びリードフレーム101を封止する。なお、第1,第2の端子101b,101cは、裏面R1,R2が露出するようにして封止部材104により封止される。 【0014】 封止部材104の端面104aには、第1の端子101bの上面T1と第2の端子101cの低いほうの上面T2(以下、単に上面T2と記載する)との間の位置に段差104bが形成されている。封止部材104の底面104c又は第2の端子101cの裏面R2から段差104bまでの高さ(厚み)D3は、第1の端子101bの厚みD1よりも薄く、第2の端子101cの厚みD2よりも厚い。つまり、厚みD1?D3は、以下の(1)式を満たしている。 D1＞D3＞D2・・・(1) 【0015】 なお、封止部材104の底面104cから段差104bまでの高さ(厚み)D3は、第1の端子101bの厚みD1よりも20μm程度薄い(低い)ことが好ましい。後述する導体層105と、第1の端子101bとを確実に導通、つまり電気的につながっている状態とさせるためである。また、封止部材104の底面104cから段差104bまでの高さ(厚み)D3は、第2の端子101cの厚みD2よりも35μm程度厚い(高い)ことが好ましい。後述する導体層105と、第2の端子101cとが導通しないようにするためである。 【0016】 導体層105は、段差104bより上側の封止部材104を被覆する。導体層105は、封止部材104の端面104aの段差104bにおいて、第1の端子101bと直接接している。導体層105は、電気導電性を有する材料で形成されている。このため、導体層105は、第1の端子101bと電気的に直接接続される。導体層105は、導電性ペーストを塗布後に焼結または硬化することで形成したり、無電解めっきにより形成することができる。」 エ.「【0024】 このため、封止部材104上にシールド効果を有する導体層105を容易に形成することができる。また、封止部材104の端面104aまで導体層105で覆われているため、導体層105によるシールド効果が向上する。さらに、従来の半導体装置のように、導体層105を接地するために、別途端子等を設ける必要がなく、工程数の増加を抑制することができる。この結果、導体層105を備える半導体装置100の製造コストを抑制することができる。」 ・上記引用文献1に記載の「半導体装置」は、上記「ウ.」の段落【0009】の記載事項、及び図1(a)(b)によれば、リード端子が封止部材から突出していないQFP(quad flat non-lead package)型の半導体装置に関するものであり、 より具体的には、上記「ア.」、「ウ.」の記載事項、及び図1(a)(b)によれば、複数の第1の端子101bと、第1の端子101bよりも厚みの薄い複数の第2の端子101cとがマウント部101aの周囲に離間して配置されたリードフレーム101と、マウント部101aにマウントされた半導体チップ102と、半導体チップ102及びリードフレーム101を封止し、端面104aの第1の端子101bの上面T1と第2の端子101cの上面T2との間の位置に形成された段差104bを有する、エポキシ樹脂を主成分とする封止部材104と、段差104bにおいて第1の端子101bの上面と接触し、封止部材104を被覆する導体層105と、を備える半導体装置である。 ・図1(a)(b)によれば、マウント部101aの周囲に離間して配置された複数の第1,第2の端子101b,101cは、より具体的にはマウント部101aの周囲の同一の行または列上に配置されてなるものであると理解ができる。 ・上記「ウ.」の段落【0010】の記載事項によれば、第1の端子101bは接地用端子であり、第2の端子101cは例えばシグナル用端子である。 ・上記「ウ.」の段落【0012】の記載事項、及び図1(b)によれば、半導体チップ102の外部接続用のパッドとリードフレーム101の第1,第2の端子101b,101cとが、ボンディングワイヤ103により電気的に接合され、当然、ボンディングワイヤ103も半導体チップ102等とともに封止部材104により封止されてなるものである。 ・上記「イ.」、「ウ.」の段落【0013】の記載事項、図1(b)によれば、第1,第2の端子101b,101cの裏面R1,R2、及びマウント部101aの裏面は封止部材104から露出しており、封止部材104の下面、マウント部101aの裏面、及び第1,第2の端子101b,101cの裏面R1,R2は略同一面とされてなるものである。 ・上記「ウ.」の段落【0014】?【0016】の記載事項、及び図1(a)(b)によれば、封止部材104を被覆する導体層105は、封止部材104の上面及び端面104aを覆ってなり、導電性ペーストを塗布後に焼結または硬化することで形成したり、無電解めっきにより形成される。 そして、封止部材104の端面104aに形成された段差104bが第1の端子101bの上面T1と第2の端子101cの上面T2との間の位置に形成されていることから、導体層105は、第1の端子101bの上面T1と電気的に接続され、第2の端子101cの上面T2とは接触しない(電気的に接続されない)。 ・上記「エ.」の記載事項によれば、導体層105はシールド効果を有する。 したがって、図1(a)(b)に示される実施形態1に係るものに着目し、上記記載事項及び図面を総合勘案すると、上記引用文献1には、次の発明(以下、「引用発明」という。)が記載されている。 「接地用端子である複数の第1の端子と、前記第1の端子よりも厚みの薄いシグナル用端子である複数の第2の端子とがマウント部から離間して当該マウント部の周囲の同一の行または列上に配置されたリードフレームと、 前記マウント部にマウントされた半導体チップと、 前記半導体チップの外部接続用のパッドと前記リードフレームの前記第1,第2の端子とを電気的に接合するボンディングワイヤと、 前記半導体チップ、前記リードフレーム、及び前記ボンディングワイヤを封止する、エポキシ樹脂を主成分とする封止部材であって、その端面において前記第1の端子の上面と前記第2の端子の上面との間に位置するように形成された段差を有する封止部材と、 前記封止部材の上面及び端面を被覆するように、導電性ペーストを塗布後に焼結または硬化することで形成したり、無電解めっきにより形成される導体層であって、前記封止部材の前記段差において前記第1の端子の上面とは接触(電気的に接続)し、前記第2の端子の上面とは接触(電気的に接続)しない、シールド効果を有する導体層と、を備え、 前記マウント部の裏面、及び前記第1,第2の端子の裏面は、前記封止部材から露出しており、前記封止部材の下面、前記マウント部の裏面、及び前記第1,第2の端子の裏面は略同一面とされてなる、QFP(quad flat non-lead package)型の半導体装置。」 2.引用文献2について 同じく原査定の拒絶の理由に引用された上記引用文献2には、「半導体装置」について、図面とともに以下の各記載がある(なお、下線は当審で付与した。)。 ア.「【請求項1】 絶縁基材と、前記絶縁基材の上面側に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第2配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、 前記回路基板の前記上面側に搭載された半導体素子と、 前記回路基板の前記上面に設けられ、前記半導体素子および前記導電部材を封止する封止樹脂層と、 前記封止樹脂層と、前記回路基板の端部の一部と、を覆う導電性シールド層と、 を備え、 前記複数のビアのいずれかと、前記導電性シールド層と、は、電気的に接続され、 前記第2配線層を構成する複数の配線のいずれかは、グランド電位になることが可能であり、 グランド電位になることが可能な前記第2配線層を構成する複数の配線のいずれかは、前記複数のビアのいずれかに電気的に接続されていることを特徴とする半導体装置。 【請求項2】 前記複数のビアのそれぞれは、前記回路基板の側面において露出され、前記側面に露出された前記複数のビアのそれぞれと、前記導電性シールド層と、が接続されていることを特徴とする請求項1記載の半導体装置。」 イ.「【0011】 (第1実施形態) 図1は、第1実施形態に係る半導体装置の概要を説明する断面模式図である。 図1には、第1実施形態に係る半導体装置1のほかに、半導体装置1を実装する実装基板100が表示されている。 【0012】 半導体装置1は、FBGA(Fine pitch Ball Grid Array)型の半導体パッケージである。半導体装置1は、回路基板10を有する。回路基板10は、インターポーザ基板とも称される。回路基板10は、絶縁基材11と、絶縁基材11の上面側の外周に設けられた第1配線層を構成する複数の配線12と、絶縁基材11の下面側に設けられた第2配線層を構成する複数の配線13と、を有する。回路基板10は、さらに絶縁基材の上面(第1主面)から下面(第2主面)にまで貫通する複数のビア14を有する。回路基板10の上面には、第1配線層12の一部を被覆するソルダレジスト層15が形成されている。回路基板10の下面には、第2配線層13の一部を被覆するソルダレジスト層16が形成されている。第2配線層を構成する複数の配線13のそれぞれは、ランド状の配線層である。第2配線層を構成する複数の配線13のそれぞれには、半田ボールである外部接続端子17が接続されている。外周の外部接続端子17からは、回路基板10の外側に引き出し線19が延在している。引き出し線19は、回路基板10の側面10ｗにおいて露出するビア14に接続されている。引き出し線19は、外周の外部接続端子17と、外周の外部接続端子17に最も近いビア14とを接続する接続線である。外部接続端子17は、実装基板100の上面側に設けられた配線層101に接続されている。 【0013】 回路基板10の上面側には、半導体素子20が搭載されている。半導体素子20の上面には、ワイヤ(ボンディングワイヤ)21の一方の端が接続されている。ワイヤ21の他方の端は、第1配線層12に接続されている。ワイヤ21は、導電部材であり、第1配線層を構成する複数の配線12の少なくとも1つと、半導体素子の表面に設けられた電極(図示しない)と、を電気的に接続する。 【0014】 半導体素子20の外周およびワイヤ21は、回路基板10の上面側に設けられた封止樹脂層30によって封止されている。半導体素子20と回路基板10との間隙には、ダイボンディング材22が形成されている。封止樹脂層30と回路基板10の側面10ｗの一部とは、導電性シールド層40によって覆われている。導電性シールド層40は、回路基板10の側面(外端)10ｗに設けられたビア14に接続されている。回路基板10の側面10ｗにおいて露出するビア14の少なくもと1つは、グランド(GND)電位にすることができる。これにより、半導体素子20の外周、ワイヤ21、回路基板10の上面側、および回路基板10の側面10ｗの一部を覆う導電性シールド層40の電位は、グランド(GND)電位にすることができる。」 ウ.「【0018】 図2(a)に示すように、回路基板10の上面側においては、複数のビア14が設けられている。複数のビア14は、絶縁基材11の上面から下面にまで貫通している。符号23で囲う矩形状の領域は、半導体素子20の素子搭載領域23である。ビア14は、素子搭載領域23、または素子搭載領域23の領域外に複数配置されている。第1配線層を構成する複数の配線12は、素子搭載領域23外に設けられている。素子搭載領域23内のビア14から第1配線層12にかけては、引き出し線18が設けられている。引き出し線18は、半導体素子20の信号線、グランド配線等である。引き出し線18は、銅(Cｕ)箔、銀(Ag)または銅(Cｕ)を含む導電性ペースト等である。 【0019】 図2(b)に示すように、回路基板10の下面側には、複数の外部接続端子17が縦横に列になって設けられている。複数の外部接続端子17のそれぞれは、ビア14を介して、上面側の引き出し線18に電気的に接続されている。すなわち、外部接続端子17は、第2配線層13、ビア14、および引き出し線18を経由して、第1配線層12に電気的に接続されている。図2(b)では、図1で例示した配線層13が表示されていないが、実際には、配線層13は、外部接続端子17に接触している(図1参照)。 【0020】 半導体装置1においては、複数の外部接続端子17の数より少ない複数の外部接続端子17からなる群がグランド電位になることが可能である。例えば、半導体装置1が実装基板100に実装された後、実装基板100内に設けられたグランド配線によって、外部接続端子17のいくつかがグランド電位になる。図では、グランド電位になることができる外部接続端子を、符号16gを用いて、外部接続端子17gとしている。換言すれば、第2配線層を構成する複数の配線13の数より少ない第2配線層を構成する複数の配線13からなる群は、グランド電位になることが可能である。また、外部接続端子17gに接触している第2配線層13は、グランド電位になることができる。 【0021】 図2(b)では、グランド電位になる外部接続端子17g(または、外部接続端子17gに接する第2配線層13)のそれぞれは、素子搭載領域23の4隅に位置している。換言すれば、外部接続端子17g(または、外部接続端子17gに接する第2配線層13)のそれぞれは、半導体素子の角部に位置している。 【0022】 また、回路基板10においては、回路基板10の主面全体に設けられた複数のビア14の数より少ない複数のビア14からなる群が回路基板10の側面10ｗに露出するように配置されている。側面10ｗに配置された複数のビア14のそれぞれは、回路基板10の側面において、製造過程中に使用されるダイシングブレードによって切断され、露出面を有する。半導体装置1では、側面10ｗに配置された複数のビア14のそれぞれの露出面と、導電性シールド層40と、が接続されている。 【0023】 また、グランド電位になる外部接続端子17g(または、外部接続端子17gに接する第2配線層13)からは、引き出し線19が延在している。引き出し線19は、銅(Cｕ)箔、銀(Ag)または銅(Cｕ)を含む導電性ペースト等である。 【0024】 引き出し線19は、さらに側面10ｗに配置された複数のビア14のいくつかに接続している。図2(b)では、引き出し線19に接続されたビアを、符号14gを用いて、ビア14gとしている。これにより、回路基板10の側面10ｗに配置された複数のビア14gは、グランド電位になることが可能になる。」 エ.「【0054】 (第3実施形態) 図7は、第3実施形態に係る半導体装置の平面模式図およびシールド効果を説明する図である。図7(a)には、半導体装置の回路基板の平面模式図が示され、図7(b)には、シールド効果を説明する図である。 図7(a)には、回路基板10の下面側の平面が例示されている。 【0055】 第3実施形態に係る回路基板10においては、第2配線層として、縦横に配列された外部接続端子17(または、外部接続端子17に接する第2配線層13)の外周に、リング状の配線層19ｒが設けられている。すなわち、回路基板10においては、絶縁基材11の下面側に設けられた外部接続端子17(または、外部接続端子17に接する第2配線層13)を取り囲むリング状の配線層19ｒがさらに設けられている。配線層19ｒは、外部接続端子17g(または、外部接続端子17gに接する第2配線層13)のいずれかに電気的に接続されている。 例えば、外部接続端子17gがグランド電位になれば、配線層19ｒとビア14gの全てがグランド電位になる。」 ・上記引用文献2に記載の「半導体装置」は、上記「イ.」の段落【0012】、及び図1、図2によれば、FBGA(Fine pitch Ball Grid Array)型の半導体装置(半導体パッケージ)に関するものであり、 より具体的には、上記「ア.」の【請求項1】、「イ.」、「ウ.」の記載事項、及び図1、図2(a)(b)によれば、絶縁基材11と、絶縁基材11の上面側に設けられた第1配線層を構成する複数の配線12と、絶縁基材11の下面側に設けられたランド状の第2配線層を構成する複数の配線13と、絶縁基材11の上面から下面にまで貫通する複数のビア14と、を有する回路基板(インターポーザ基板)10と、回路基板10の上面側に搭載された半導体素子20と、半導体素子20と第1配線層を構成する複数の配線12の少なくとも1つとを接続するワイヤ(導電部材)21と、回路基板10の上面に設けられ、半導体素子20およびワイヤ21を封止する封止樹脂層30と、封止樹脂層30と回路基板10の端部の一部とを覆う導電性シールド層40と、を備え、複数のビア14のいずれかと導電性シールド層40とは電気的に接続され、第2配線層を構成する複数の配線13のいずれかはグランド電位になることが可能であり、グランド電位になることが可能な第2配線層を構成する複数の配線13のいずれかは複数のビア14のいずれかに引き出し線19を介して電気的に接続されている半導体装置である。 ・上記「ア.」の【請求項2】、「イ.」、「ウ.」の記載事項、及び図1、図2(b)によれば、導電性シールド層40と電気的に接続される複数のビア14のいずれかは、具体的には、回路基板10の側面において露出する複数のビア14gであり、当該ビア14gの露出面と導電性シールド層40とが電気的に接続される。 ・上記「ウ.」の段落【0018】の記載事項、及び図1、図2(a)によれば、第1配線層を構成する複数の配線12は、素子搭載領域23外に設けられている。 ・上記「エ.」の記載事項、図7(a)によれば、絶縁基材11の下面側において、引き出し線19と電気的に接続し、第2配線層を構成する複数の配線13を取り囲むリング状の配線層19ｒがさらに設けられている。 したがって、特に図7に示される第3実施形態に係るものに着目し、上記記載事項及び図面を総合勘案すると、上記引用文献2には、次の技術事項が記載されている。 「絶縁基材と、前記絶縁基材の上面側の素子搭載領域外に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられたランド状の第2配線層を構成する複数の配線と、前記絶縁基材の上面から下面にまで貫通する複数のビアと、を有する回路基板(インターポーザ基板)と、 前記回路基板の上面側に搭載された半導体素子と、 前記半導体素子と前記第1配線層を構成する複数の配線の少なくとも1つとを接続するワイヤ(導電部材)と、 前記回路基板の上面に設けられ、前記半導体素子および前記ワイヤを封止する封止樹脂層と、 前記封止樹脂層と前記回路基板の端部の一部とを覆う導電性シールド層と、を備えたFBGA(Fine pitch Ball Grid Array)型の半導体装置において、 前記複数のビアのうちの前記回路基板の側面において露出する複数のビアの露出面と前記導電性シールド層とが電気的に接続され、前記第2配線層を構成する複数の配線のうちのグランド電位になることが可能な複数の配線と前記回路基板の側面において露出する複数のビアとを引き出し線を介して電気的に接続し、 前記引き出し線と電気的に接続し、前記第2配線層を構成する複数の配線を取り囲むリング状の配線層をさらに設けたこと。」 第5 対比・判断 1.本願発明1について (1)対比 本願発明1と引用発明とを対比すると、 ア.引用発明における「接地用端子である複数の第1の端子と、前記第1の端子よりも厚みの薄いシグナル用端子である複数の第2の端子とがマウント部から離間して当該マウント部の周囲の同一の行または列上に配置されたリードフレームと、前記マウント部にマウントされた半導体チップと」によれば、 (a)引用発明における「マウント部」、マウント部にマウントされた「半導体チップ」、シグナル用端子である「複数の第2の端子」、接地用端子である複数の「第1の端子」は、それぞれ本願発明1でいう「アイランド」、アイランドの上面に設けられた「半導体チップ」、「複数の信号端子」、「接地用端子」に相当し、 (b)引用発明における、シグナル用端子である「複数の第2の端子」、接地用端子である複数の「第1の端子」はいずれも、マウント部の周囲に配置されるものであることから、少なくとも半導体チップの一対の側部の外周側に配置されたものであるといえ、 (c)また、引用発明の「半導体チップ」にあっても、相対向する一対の側部を有することは自明といえることである。 したがって、本願発明1と引用発明とは、「アイランドと、前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、少なくとも前記半導体チップの一対の前記側部の外周側に配置された複数の信号端子と、少なくとも前記半導体チップの一対の前記側部の外周側に配置された接地用端子と」を備えるものである点で共通するということができる。 ただし、 ・アイランド、信号端子、及び接地用端子について、本願発明1では、「単層もしくは複数の異なる金属のめっき層により形成された」ものである旨特定するのに対し、引用発明では、そのような特定がない点、 ・さらに、接地用端子について、本願発明1では、「前記信号端子の外周側」に配置されたものである旨特定するのに対し、引用発明では、そのような特定を有していない点、で相違している。 イ.引用発明における「前記半導体チップの外部接続用のパッドと前記リードフレームの前記第1,第2の端子とを電気的に接合するボンディングワイヤと」によれば、 引用発明における「ボンディングワイヤ」は、本願発明1でいう「導電性接続部材」に相当し、 本願発明1と引用発明とは、「前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と」を備えるものである点で一致する。 ウ.引用発明における「前記半導体チップ、前記リードフレーム、及び前記ボンディングワイヤを封止する、エポキシ樹脂を主成分とする封止部材であって、その端面において前記第1の端子の上面と前記第2の端子の上面との間に位置するように形成された段差を有する封止部材と、・・・・前記マウント部の裏面、及び前記第1,第2の端子の裏面は、前記封止部材から露出しており・・」によれば、 (a)引用発明における、エポキシ樹脂を主成分とする「封止部材」は、本願発明1でいう「封止樹脂」に相当し、 (b)引用発明にあっても、マウント部の裏面(下面)、及び第1,第2の端子の裏面(下面)が外部に露出するように封止されてなるものであることから、 本願発明1と引用発明とは、「前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と」を備えるものである点で一致する。 エ.引用発明における「前記封止部材の上面及び端面を被覆するように、導電性ペーストを塗布後に焼結または硬化することで形成したり、無電解めっきにより形成される導体層であって、前記封止部材の前記段差において前記第1の端子の上面とは接触(電気的に接続)し、前記第2の端子の上面とは接触(電気的に接続)しない、シールド効果を有する導体層と」によれば、 (a)引用発明における、無電解めっきなどにより形成されるシールド効果を有する「導体層」は、本願発明1でいう、膜付けされた「シールド金属膜」に相当し、 (b)引用発明の「導体層」にあっても、封止部材の上面及び端面を被覆し、第1の端子の上面と接触(電気的に接続)されるものであるから、封止部材の外周側面と上面、及び第1の端子の一部に膜付けされてなるものであるといえ、 本願発明1と引用発明とは、「前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜と」を備えるものである点で一致する。 オ.引用発明における「前記マウント部の裏面、及び前記第1,第2の端子の裏面は、前記封止部材から露出しており、前記封止部材の下面、前記マウント部の裏面、及び前記第1,第2の端子の裏面は略同一面とされてなる」によれば、 本願発明1と引用発明とは、「前記封止樹脂の下面は、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面とほぼ同一面とされ、外部に露出されている」点で共通するといえる。 カ.そして、引用発明における「QFP(quad flat non-lead package)型の半導体装置」は、本願発明でいう「半導体装置」に相当するものである。 したがって、本願発明1と引用発明とは、 「アイランドと、 前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、 少なくとも前記半導体チップの一対の前記側部の外周側に配置された複数の信号端子と、 少なくとも前記半導体チップの一対の前記側部の外周側に配置された接地用端子と、 前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と、 前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と、 前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜とを備え、 前記封止樹脂の下面は、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面とほぼ同一面とされ、外部に露出されている、半導体装置。」 である点で一致し、以下の点で相違する。 [相違点1] アイランド、信号端子、及び接地用端子について、本願発明1では、「単層もしくは複数の異なる金属のめっき層により形成された」ものである旨特定するのに対し、引用発明では、そのような特定がない点。 [相違点2] 接地用端子について、本願発明1では、「前記信号端子の外周側」に配置されたものである旨特定するのに対し、引用発明では、そのような特定を有していない点。 (2)相違点についての判断 まず、上記[相違点2]について検討すると、 そもそも引用発明は、シグナル用端子である複数の第2の端子の厚みと、接地用端子である複数の第1の端子の厚みとを変えること、具体的には、シグナル用端子である複数の第2の端子の厚みを、接地用端子である複数の第1の端子の厚みよりも薄くすることによって、導電層が、第1の端子の上面とは接触(電気的に接続)し、第2の端子の上面とは接触(電気的に接続)しないように構成したものであって、これら第1の端子及び第2の端子は、マウント部の周囲の同一の行または列上に配置、つまりマウント部から等距離離間して配置されることを前提とするものであるといえ、第1の端子を第2端子の外周側に配置する構成を採用すべき動機付けが見出し難い。 これに加えて、原査定の拒絶の理由に引用された上記引用文献2についてみても、引用文献2に記載のもの(上記「第4 2.」を参照)はFBGA(Fine pitch Ball Grid Array)型の半導体装置であって、上面・下面の配線層やビアを有する回路基板、いわゆるインターポーザ基板を有するタイプのものであるのに対し、引用発明はQFP(quad flat non-lead package)型の半導体装置(正しくは「QFN」であると認められる)であって、いわゆるインターポーザ基板を有さないタイプのものであり、両者は大きくタイプの異なるものであるといえ、技術的にみて、引用文献2に記載のものにおける配線等の配置に関する構成を引用発明に適用すべき動機付けも見出せない。 また、原査定時に提示された上記引用文献3には、「ダイパッド21及び当該ダイパッド21周囲の配線導体30を電解めっきによって形成すること」が記載(段落【0084】)され、同じく原査定時に提示された上記引用文献4には、「Ni/Pdめっき製のリードフレームを使用すること」が記載(段落【0002】)され、同じく原査定時に提示された上記引用文献5には、「めっきやリードフレームで再配線を形成すること」が記載(段落【0046】)されているにすぎず、本願発明1における、シールド金属膜が膜付けされる接地用端子を「信号端子の外周側」に配置するという発明特定事項については記載も示唆もない。 なお、原査定の拒絶の理由に引用された上記引用文献6についても、「配線パターンを有する回路基板と、前記回路基板上に実装された電子部品と、前記電子部品を封止する封止樹脂層とを備える電子回路モジュールが分離予定ラインを挟んで複数配列された集合基板に対して、その下面に溝形成用ダイシングテープに貼り付けたこと」が記載(例えば【請求項1】)されているにすぎず、本願発明1の上記発明特定事項については記載も示唆もない。 したがって、他の相違点(上記[相違点1])について判断するまでもなく、本願発明1は、引用発明及び引用文献2-5に記載の技術事項に基づいて当業者が容易に発明をすることができたものとすることはできない。 2.本願請求項2-8について 請求項2-8は、請求項1に従属する請求項であり、本願発明2-8も、本願発明1における、シールド金属膜が膜付けされる接地用端子を「信号端子の外周側」に配置するという発明特定事項を備えるものであるから、本願発明1と同じ理由により、引用発明及び引用文献2-5に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。 3.本願請求項9について 本願発明9は、本願発明1に対応する方法の発明であり、本願発明1における、シールド金属膜が膜付けされる接地用端子を「信号端子の外周側」に配置するという発明特定事項と同じ発明特定事項を備えるものであるから、本願発明1と同様の理由により、引用発明及び引用文献2-6に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。 4.本願請求項10-12について 請求項10-12は、請求項9に従属する請求項であり、本願発明10-12も、本願発明9における、シールド金属膜が膜付けされる接地用端子を「信号端子の外周側」に配置するという発明特定事項を備えるものであるから、本願発明9と同じ理由により、引用発明及び引用文献2-6に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。 第6 むすび 以上のとおり、本願発明1-12は、引用発明及び引用文献2-6に記載の技術事項に基づいて当業者が容易に発明をすることができたものとすることはできないから、原査定の理由によっては、本願を拒絶することはできない。 また、他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。 |
| 審決日 | 2017-04-24 |
| 出願番号 | 特願2015-136216(P2015-136216) |
| 審決分類 |
P
1
8・
121-
WY
(H01L)
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| 最終処分 | 成立 |
| 前審関与審査官 | 井上 和俊 |
| 特許庁審判長 |
森川 幸俊 |
| 特許庁審判官 |
酒井 朋広 井上 信一 |
| 発明の名称 | 半導体装置およびその製造方法 |
| 代理人 | 永井 冬紀 |
| 代理人 | 池田 恵一 |