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審決分類 |
審判 査定不服 2項進歩性 取り消して特許、登録 H05K |
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管理番号 | 1327823 |
審判番号 | 不服2016-14515 |
総通号数 | 210 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2017-06-30 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2016-09-28 |
確定日 | 2017-05-23 |
事件の表示 | 特願2015-532191「集積受動デバイスを有する回路基板」拒絶査定不服審判事件〔2014年5月8日国際公開、WO2014/070586、平成27年12月3日国内公表、特表2015-534728、請求項の数(16)〕について、次のとおり審決する。 |
結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
理由 |
第1 手続の経緯 本願は、2013年10月24日(パリ条約による優先権主張外国庁受理2012年10月30日、米国)を国際出願日とする出願であって、平成28年1月29日付けで拒絶理由が通知され、その指定期間内の同年5月6日に手続補正されたが、同年5月25日付けで拒絶査定(以下「原査定」という。発送日:同年5月31日)され、これに対し、同年9月28日に拒絶査定不服審判が請求されたものである。 第2 原査定の概要 原査定の概要は、次のとおりである。 本願の平成28年5月6日に手続補正された以下の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された以下の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 1 請求項1?6、9、11?20について 刊行物1には、コア基板と、ビルドアップ部と、層状コンデンサ部と、応力緩和部とをこの順に積層してなり、コア基板から見て層状コンデンサ部側の主面には、半導体素子を実装する実装部を備えている多層プリント配線板(段落【0020】、図1、図2)であって、この層状コンデンサ部は、高誘電体層と、この高誘電体層を挟む第1層状電極及び第2層状電極とで構成され、第2層状電極はバイヤホールを介して実装部に設けられた電源用パッドに接続され、第1層状電極はバイヤホールを介して実装部に設けられたグランド用パッドに電気的に接続され、グランド用パッドは層状コンデンサ部の第1層状電極を介して多層プリント基板の実装部とは反対側の面にある外部電源の負極に接続され、各電源用パッドは第2層状電極を介して多層プリント基板の実装部とは反対側の面にある外部電源の正極に接続される(段落【0023】、段落【0024】、段落【0026】、図1?3)ものとすることで、十分なデカップリング効果をコンデンサに発揮させる(段落【0018】)ものにおいて、半導体素子は裏面に多数のはんだバンプが配列されたものであって、多層プリント基板の実装部に設けられたパッドと半導体素子の端子とをリフロー接合する(段落【0027】)ものが記載されている。 請求項1に係る発明を刊行物1に記載された発明と対比する。 刊行物1に記載された発明における多層プリント配線板は、請求項1における回路基板に相当する。 刊行物1に記載された発明におけるコア基板から見て層状コンデンサ部側の主面であって、半導体素子を実装する実装部を備える面は、請求項1における第1の表面に相当する。 刊行物1に記載された発明における層状コンデンサは、請求項1における回路基板に集積された受動デバイスに相当する。 刊行物1に記載された発明における電源用パッドは、請求項1におけるダイの電力と結合するように構成された入力端子に相当する。 刊行物1に記載された発明におけるグランド用パッドは、請求項1におけるダイの電力と結合するように構成された出力端子に相当する。 刊行物1に記載された多層プリント基板内における層状コンデンサや電源ラインの接続から、請求項1における電気ルーティング機構が第1の表面と第2の表面との間に配置されていることは文献1に記載されているものである。 刊行物1に記載された多層プリント基板内における層状コンデンサは電源用パッドとグランド用パッドにそれぞれ接続されておりデカップリング効果を奏するものである。このことから、電源ノイズをルーティングしていることは明らかである。してみると、請求項1における入力端子と出力端子との間で電力をルーティングするように結合されていることは明らかである。 刊行物1に記載された発明における電源用パッドは、半導体素子のはんだバンプを介して半導体素子と接続されるものであるから、請求項1における入力端子はダイを含んだダイパッケージアセンブリのはんだボールを受けるように構成された表面を含むことは刊行物1に記載されているものである。 刊行物2には、パッケージ基板にハンダ・バンプを介して電気的に接合されたダイからなる集積回路(段落【0005】?段落【0007】、図1)であって、基板を埋め込みインダクタを具備する領域を有する基板とし、この領域の上にダイを接合するように構成する(段落【0008】、図2)とともに、基板にはこの埋め込みインダクタ及びキャパシタを含むスイッチング・パワー・コンバータを実装する(段落【0009】?段落【0012】、図3)ことで、トレース層資源を過度に消費せず、十分な電流容量及び高いQ値を有するインダクタとした(段落【0003】)ものが記載されている。 刊行物2に記載されたトレース層資源を過度に消費しない旨の作用効果は、本願明細書段落【0002】におけるより大きいサイズを有する旨の課題を解決することを示唆するものであり、当該課題を解決することは進歩性を肯定するに足る顕著な作用効果であるとは言えない。 刊行物2に記載された十分な電流容量を提供する旨の作用効果は、本願明細書段落【0002】における過度に大きい電力を消費し電池寿命を短縮する旨の課題を解決することを示唆するものであり、当該課題を解決することは進歩性を肯定するに足る顕著な作用効果であるとは言えない。 刊行物2に記載された発明におけるインダクタに対し、刊行物1に記載されている様に基板に内蔵されたものとすることに、格段の困難を要するものではないし、顕著な作用効果を奏するものでもない。 集積された受動デバイスがインダクタでなくキャパシタであるものは、刊行物1に記載されているものである。これを、同じく半導体ダイ用の電源回路を実装した回路基板を開示した刊行物2に記載されている様にインダクタとすることに、格段の困難を要するものではないし、顕著な作用効果を奏するものでもない。 刊行物2の図6ないし図11に記載された複数のインダクタの配置の例から見て、一方の端子を図9に記載されている様に1列に並べ、他方の端子を図7に記載されている様に左右に振り分けて配置し結果として図11に記載のように互い違いになるように並べることは、これらの配置例を適宜組み合わせることからなる実装上の微差にすぎず、進歩性を肯定するものではない。 2 請求項7に対して 刊行物2に記載された発明におけるインダクタを内蔵するにあたり、インダクタ周辺の構成を文献1に記載されたものとすることに、格段の困難を要するものではないし、顕著な作用効果を奏するものでもない。 3 請求項8に対して 刊行物2には、複数のインダクタを一の基板に埋め込むこと(段落【0017】?段落【0021】、図6?11)が記載されている。 4 請求項10に対して 電源回路の一部として、必要に応じて分圧回路を形成することは、刊行物3(段落【0019】、図8)に記載されている様に当業者が通常行っている事項である。 刊行物2に記載された電源回路を刊行物1に記載されている様に基板に埋め込んだ受動デバイスにより実装するにあたり、その受動デバイスの一部を周知技術に基づいて抵抗とすることに、格段の困難を要するものではないし、顕著な作用効果を奏するものでもない。 刊行物1:特開2005-191559号公報 刊行物2:特表2010-507225号公報 刊行物3:特開2011-146517号公報(周知技術を示す文献) 第3 本願発明 本願の請求項1ないし16に係る発明(以下、それぞれ「本願発明1」ないし「本願発明16」という。)は、平成28年5月6日の手続補正により補正された特許請求の範囲の請求項1ないし16に記載された次のとおりのものである。 「【請求項1】 第1の表面と該第1の表面の反対側の第2の表面とを有する回路基板と、 前記回路基板に集積された複数のインダクタであり、当該複数のインダクタの個々のインダクタが、 ダイの電力と結合するように構成された入力端子と、 前記入力端子と電気的に結合された出力端子と、 前記回路基板の前記第1の表面と前記第2の表面との間に配置され、且つ前記入力端子と前記出力端子との間で前記電力をルーティングするように前記入力端子及び前記出力端子と結合された電気ルーティング機構と を有する、複数のインダクタと、 を有し、 前記入力端子は、前記ダイを含んだダイパッケージアセンブリのはんだボール接続を受けるように構成された表面を含み、 前記個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある、 装置。 【請求項2】 前記回路基板は、前記入力端子及び前記出力端子の表面を露出させる開口を有するソルダーレジスト層を有する、請求項1に記載の装置。 【請求項3】 前記入力端子及び前記出力端子は、前記ダイパッケージアセンブリのそれぞれのはんだボール接続を受けるように構成されたはんだパッドであり、 前記電気ルーティング機構は、前記入力端子と結合された第1のめっきスルーホール(PTH)と、前記出力端子と結合された第2のPTHとを含み、 前記回路基板はエポキシラミネート材料を含み、 前記PTHは前記エポキシラミネート材料を貫通し、且つ 前記電気ルーティング機構は金属を含む、 請求項2に記載の装置。 【請求項4】 前記インダクタの前記電気ルーティング機構は、前記入力端子と結合された入力部と、 前記出力端子と結合された出力部とを有する第1の層を有し、且つ 前記入力部は、前記第1の層の面内で、前記出力部から電気絶縁されている、 請求項1乃至3の何れかに記載の装置。 【請求項5】 前記インダクタの前記電気ルーティング機構は更に、 前記第1の層の前記入力部と結合された第1のビア構造と、 前記第1の層の前記出力部と結合された第2のビア構造と、 前記第1のビア構造によって前記第1の層の前記入力部と電気的に結合され、且つ前記第2のビア構造によって前記第1の層の前記出力部と電気的に結合された第2の層と を有する、請求項4に記載の装置。 【請求項6】 前記インダクタの前記電気ルーティング機構は更に、 前記第1の層と前記第2の層との間に配置された1つ以上の更なる層であり、前記第1のビア構造によって前記第1の層の前記入力部と電気的に結合され、且つ前記第2のビア構造によって前記第1の層の前記出力部と電気的に結合された、1つ以上の更なる層 を有する、請求項5に記載の装置。 【請求項7】 回路に集積された受動デバイスを製造する方法であって、 第1の表面と該第1の表面の反対側の第2の表面とを有する回路基板を形成することと、 前記回路基板を形成することの一部として、前記回路基板に集積された複数のインダクタを形成することであり、前記複数のインダクタの個々のインダクタが、 ダイの電力と結合するように構成された入力端子と、 前記入力端子と電気的に結合された出力端子と、 前記回路基板の前記第1の表面と前記第2の表面との間に配置され、且つ前記入力端子と前記出力端子との間で前記電力をルーティングするように前記入力端子及び前記出力端子と結合された電気ルーティング機構と を有し、前記入力端子は、前記ダイを含んだダイパッケージアセンブリのはんだボール接続を受けるように構成された表面を含み、前記個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある、複数のインダクタを形成することと、 を有する方法。 【請求項8】 前記回路基板を形成することの一部として、前記回路基板に集積された前記複数のインダクタを形成することは、 前記回路基板の電気絶縁材料内に第1のビア構造を形成し、且つ 前記回路基板の前記電気絶縁材料内に第2のビア構造を形成する ことによって、前記電気ルーティング機構を形成することを有する、請求項7に記載の方法。 【請求項9】 前記第1のビア構造及び前記第2のビア構造は、めっきスルーホール(PTH)である、請求項8に記載の方法。 【請求項10】 前記回路基板を形成することの一部として、前記回路基板に集積された前記複数のインダクタを形成することは更に、入力部と出力部とを有する第1の層を形成することによって、前記電気ルーティング機構を形成することを有し、前記入力部は前記第1のビア構造と結合され、前記出力部は前記第2のビア構造と結合され、且つ前記入力部は、前記第1の層の面内で前記出力部から電気絶縁される、請求項8又は9に記載の方法。 【請求項11】 前記回路基板を形成することの一部として、前記回路基板に集積された前記複数のインダクタを形成することは更に、 前記第1の層の前記入力部の上に前記入力端子を形成することと、 前記第1の層の前記出力部の上に前記出力端子を形成することと を有する、請求項10に記載の方法。 【請求項12】 前記回路基板を形成することは、前記入力端子及び前記出力端子を露出させる開口を有するソルダーレジスト層を形成することを有する、請求項11に記載の方法。 【請求項13】 前記回路基板を形成することの一部として、前記回路基板に集積された前記複数のインダクタを形成することは更に、第2の層を形成することによって、前記電気ルーティング機構を形成することを有し、前記第2の層は、前記第1のビア構造によって前記第1の層の前記入力部と電気的に結合され、且つ前記第2のビア構造によって前記第1の層の前記出力部と電気的に結合される、請求項10に記載の方法。 【請求項14】 前記電気ルーティング機構を形成することは更に、前記第1の層と前記第2の層との間に配置される1つ以上の更なる層を形成することを有し、前記1つ以上の更なる層は、前記第1のビア構造によって前記第1の層の前記入力部と電気的に結合され、且つ前記第2のビア構造によって前記第1の層の前記出力部と電気的に結合される、請求項13に記載の方法。 【請求項15】 集積回路(IC)パッケージアセンブリであって、 第1の表面と該第1の表面の反対側の第2の表面とを有する回路基板であり、当該回路基板は、当該回路基板に集積された複数のインダクタを含み、該複数のインダクタの個々のインダクタが、 ダイの電力と結合される入力端子と、 前記入力端子と電気的に結合された出力端子と、 当該回路基板の前記第1の表面と前記第2の表面との間に配置され、且つ前記入力端子と前記出力端子との間で前記電力をルーティングするように前記入力端子及び前記出力端子と結合された電気ルーティング機構と を有し、前記個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある、回路基板と、 前記ダイを含んだダイパッケージアセンブリであり、当該ダイパッケージアセンブリは前記回路基板と結合され、前記入力端子が、はんだボールによって当該ダイパッケージアセンブリに結合された表面を含む、ダイパッケージアセンブリと、 を有するアセンブリ。 【請求項16】 前記複数のインダクタは、前記回路基板のダイシャドウ領域に配置され、 前記ダイパッケージアセンブリは、はんだボールを用いて前記回路基板と結合され、且つ 前記回路基板は、前記入力端子と一致する開口を有するソルダーレジスト層を含む、 請求項15に記載のアセンブリ。」 第4 刊行物 1 刊行物1 原査定に引用され、本願の優先日前に頒布された刊行物1(特開2005-191559号公報)には、「多層プリント配線板」に関して、図面(特に、図1ないし図3参照)とともに、次の事項が記載されている。 (1)「【0001】 本発明は、絶縁層を介して複数積層された配線パターン同士を前記絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板に関する。」 (2)「【0020】 [実施例1] 次に、本発明の実施の形態を図面に基づいて説明する。図1は本発明の一実施例である多層プリント配線板10の平面図、図2はこの多層プリント配線板10の縦断面図(中心線の左側のみ示す)、図3は層状コンデンサ部40を模式的に示した斜視図である。本実施例の多層プリント配線板10は、図2に示すように、表裏面に形成された配線パターン22同士をスルーホール導体24を介して電気的に接続するコア基板20と、このコア基板20の上面にて樹脂絶縁層36を介して複数積層された配線パターン32,22をバイアホール34によって電気的に接続することにより構成したビルドアップ部30と、高誘電体層43とこの高誘電体層43を挟む第1及び第2層状電極41,42とで構成された層状コンデンサ部40と、弾性材料で形成された応力緩和部50と、半導体素子を実装する実装部60と、この実装部60の周囲に設けられたチップコンデンサ配置領域70とを備えている。」 (3)「【0023】 層状コンデンサ部40は、セラミック系の高誘電体材料を高温で焼成した高誘電体層43と、この高誘電体層43を挟む第1層状電極41及び第2層状電極42とで構成されている。この層状コンデンサ部40のうち、第1層状電極41は銅電極であり実装部60のグランド用パッド61に電気的に接続され、第2層状電極42は銅電極であり実装部60の電源用パッド62に電気的に接続される。このため、第1及び第2層状電極41,42はそれぞれ実装部に実装される半導体素子のグランドライン及び電源ラインに接続される。また、第1層状電極41は、高誘電体層43の下面に形成されたベタパターンであって電源用パッド62に接続されたバイアホール62bを非接触な状態で貫通する通過孔41aを有している。各電源用パッド62はそれぞれバイアホール62aを介して第2層状電極42に接続されているが、バイアホール62bは一部のバイアホール62aに対応して設けられている。これは、各バイアホール62aは第2層状電極42に接続されているため、第2層状電極42から下方へ延びるバイアホール62bが少なくとも1つあればそのバイアホール62bを通じてグランドラインへ接続できるからである。一方、第2層状電極42は、高誘電体層43の上面に形成されたベタパターンであってグランド用パッド61に接続されたバイアホール61aを非接触な状態で貫通する通過孔42aを有している。また、第1及び第2層状電極41,42の間の距離は10μm以下であって実質的に短絡しない距離に設定されている。また、高誘電体層43は、BaTiO_(3)、SrTiO_(3)、TaO_(3)、Ta_(2)O_(5)、PZT、PLZT、PNZT、PCZT、PSZTからなる群より選ばれた1種又は2種以上の金属酸化物を含んでなる高誘電体材料を0.1?10μmの薄膜状にしたあと焼成してセラミックにしたものである。なお、層状コンデンサ部40の詳細な製造工程については後述する。 【0024】 ここで、層状コンデンサ部40について、先ほどの説明と一部重複するところもあるが、更に詳説する。層状コンデンサ部40のうち、第1層状電極41は実装部60のグランド用パッド61にバイアホール61aを介して電気的に接続され、第2層状電極42は実装部60の電源用パッド62にバイアホール62aを介して電気的に接続されている。このため、第1及び第2層状電極41,42は、それぞれ実装部60に実装される半導体素子のグランドライン及び電源ラインに接続される。また、第1層状電極41は、高誘電体層43の下面に形成されたベタパターンであって第2層状電極42に接続されたバイアホール62bを非接触な状態で貫通する通過孔41aを有している。なお、バイアホール62bは、すべての電源用パッド62に対応して設けられていてもよいが、ここでは、一部の電源用パッド62に対応して設けられている。これは、第2層状電極42は各バイアホール62aを介して各電源用パッド62に接続されているため、第2層状電極42から下方へ延びるバイアホール62bが少なくとも1つあればそのバイアホール62bを通じてすべての電源用パッド62を外部の電源ラインへ接続できるからである。このように、一部の電源用パッド62に対応してバイアホール62bを設けることにより第1層状電極41に設ける通過孔41aの数が少なくて済むことから、第1層状電極41の面積が大きくなるため、層状コンデンサ部40の静電容量を大きくすることができる。なお、通過孔41aを形成する位置は、層状コンデンサ部40の静電容量やバイアホール62aの配置等を考慮して決められる。一方、第2層状電極42は、高誘電体層43の上面に形成されたベタパターンであってグランド用パッド61に接続されたバイアホール61aを非接触な状態で貫通する通過孔42aを有している。通過孔42aは、すべてのグランド用パッド61に対応して設けてもよいが、ここでは、複数のグランド用パッド61を第2層状電極42より上側で結線し、そのうちの一部のグランド用パッド61にのみバイアホール61aを形成して第2層状電極42の通過孔42aを非接触な状態で貫通するようにしている。このように、一部のグランド用パッド61に対応してバイアホール61aを設けることにより第2層状電極42に設ける通過孔42aの数が少なくて済むことから、第2層状電極42の面積が大きくなるため、層状コンデンサ部40の静電容量を大きくすることができる。なお、通過孔42aを形成する位置は、層状コンデンサ部40の静電容量やバイアホール62aの配置等を考慮して決められる。」 (4)「【0026】 実装部60は、半導体素子を実装する領域であり、多層プリント配線板10の表面に形成されている。この実装部60には、グランド用パッド61、電源用パッド62、シグナル用パッド63が格子状又は千鳥状に配列されている(図1参照)。なお、グランド用パッド61と電源用パッド62を中央付近に格子状又は千鳥状に配列し、その周りにシグナル用パッド63を格子状又は千鳥状又はランダムに配列してもよい。グランド用パッド61と電源用パッド62は交互に配列するのが好ましい。実装部60の端子数は、1000?300000である。この実装部60の周囲には、チップコンデンサ配置領域70(図1参照)が複数形成されている。このチップコンデンサ配置領域70には、チップコンデンサ73のグランド用端子及び電源用端子とそれぞれ接続するためのグランド用パッド71及び電源用パッド72が複数対形成されている。なお、各グランド用パッド71は層状コンデンサ部40の第1層状電極41を介して外部電源の負極に接続され、各電源用パッド72は第2層状電極42を介して外部電源の正極に接続される。 【0027】 次に、このように構成された多層プリント配線板10の使用例について説明する。まず、チップコンデンサ73の電源用端子とグランド用端子をそれぞれチップコンデンサ配置領域70のグランド用パッド71と電源用パッド72にはんだにより接合する。次に、裏面に多数のはんだバンプが配列された半導体素子を実装部60に載置する。このとき、半導体素子のグランド用端子、電源用端子、シグナル用端子をそれぞれ実装部60のグランド用パッド61、電源用パッド62、シグナル用パッド63と接触させる。続いて、リフローにより各端子をはんだにより接合する。その後、多層プリント配線板10をマザーボード等の他のプリント配線板に接合する。このとき、予め多層プリント配線板10の裏面に形成されたパッドにはんだバンプを形成しておき、他のプリント配線板上の対応するパッドと接触させた状態でリフローにより接合する。」 (5)「【0040】 更に、層状コンデンサ部40を構成する第1層状電極41は、高誘電体層43の両面のうち実装部60から遠い第1面つまり高誘電体層43の下面に形成されたベタパターンであり、第2層状電極42は、実装部60に近い第2面つまり高誘電体層43の上面に形成されたベタパターンであって第1層状電極41に接続されるバイアホール61aを非接触状態で通過させる通過孔42aを有している形状であるため、各層状電極41,42の面積を十分大きくすることができ、この層状コンデンサ部40の静電容量を大きくすることができる。ここで、第1層状電極41に接続されるバイアホール61aと第2層状電極42に接続されるバイアホール62aは、格子状に交互に並んでいるため、ループインダクタンスが低くなるので電源電位の瞬時低下を防止しやすくなる。なお、バイアホール61aとバイアホール62aは千鳥状に交互に並んでいてもよく、この場合も同様の効果が得られる。」 上記記載事項及び図面の図示内容を総合し、本願発明1の記載ぶりに則って整理すると、刊行物1には、次の発明(以下「引用発明」という。)が記載されている。 「表面と該表面の反対側の裏面とを有する多層プリント配線板10と、 前記多層プリント配線板10に集積された層状コンデンサ部40であり、当該層状コンデンサ部40が、 半導体素子の電源ラインと結合するように構成された電源用パッド62と、 前記電源用パッド62と電気的に結合されたグランド用パッド61と、 前記多層プリント配線板10の前記表面と前記裏面との間に配置され、且つ前記電源用パッド62と前記グランド用パッド61との間で電気的に接続するように前記電源用パッド62及び前記グランド用パッド61と結合されたバイアホール62a、第2層状電極42、高誘電体層43、第1層状電極41、及びバイアホール61aと を有する、層状コンデンサ部40と、 を有し、 前記電源用パッド62は、前記半導体素子のはんだバンプによる接合を受けるように構成された表面を含み、 前記電源用パッド62と前記グランド用パッド61が格子状又は千鳥状に交互に配列される、 前記半導体素子を実装した多層プリント配線板10。」 2 刊行物2 原査定に引用され、本願の優先日前に頒布された刊行物2(特表2010-507225号公報)には、「集積されたインダクタ」に関して、図面(特に、図2、図4A、図4B、図6ないし図11参照)とともに、次の事項が記載されている。 (1)「【0001】 本発明は、集積されたインダクタに関する。 【背景技術】 【0002】 インダクタは、スイッチング・パワー・コンバータのような電圧レギュレータを含む多様な集積回路アプリケーション内で使用される。インダクタは、導体に隣接する磁界にエネルギーを格納するという方法により形成される導体である。インダクタは、典型的には1またはそれ以上の「巻線(turns)」を有し、それが、インダクタの巻線内に画定された「誘導(inductive)」領域内に、導体の各巻線を通って流れる電流によって誘起される磁束を集中させる。ある場合には、巻線の縦横比を大きくすることができ、巻線は長方形または楕円形に形成される。縦横比が非常に大きくなることによって、そのリターン・パスを有するインダクタの巻線は伝送路を形成する。」 (2)「【0008】 図2は、本発明のいくつかの実施例に従ったIC200を示す。それは、一般に、少なくとも1つのICダイ102を含み、そのICダイは、ここに示された実施例に従って、1またはそれ以上の埋込みインダクタを具備する領域206を有する基板204に電気的に結合される。IC200は、単一のダイ102のみを示すが、それは複数の付加的なダイを含んでもよく、また、様々な機能を実行してもよい。例えば、いくつかの実施例において、それは、後述する回路のような1またはそれ以上のパワー・コンバータ回路を含み、それは、埋込みインダクタ領域206から1またはそれ以上のインダクタを使用する。」 (3)「【0013】 図4Aおよび図4Bは、いくつかの実施例に従ったインダクタを示す。それらは、導電層部分406によって共通の終端で互いに結合された、間隔を空けて配置されたビア404を含む。それらは、もう一方の終端で、第1および第2インダクタの端子としての役割を果たす導電層部分402に結合される。 【0014】 間隔を空けて配置されたビア404およびこれらを結合する導電層部分406は、単一のインダクタの「巻線」を形成する(巻線が端子間に空間を残しているという事実にかかわらず、これは必ずしも必要ではない)。ビアおよび結合層部分は、全体として長方形の断面を有するコア領域(またはインダクタ領域)を画定する。図示された形状において、インダクタ領域(ループ上の断面)が基板内の導体層に対してほぼ垂直であり、それによって、インダクタが導体層トレース内の信号に対して有するネガティブなインパクトと同様に、それらがインダクタのパフォーマンスに対して有する悪影響を低減するということを指摘する価値がある。」 (4)「【0017】 図6は、2つの隣接する列に配置された複数のインダクタを示し、各列が4つのインダクタを有する。図示された実施例では、各インダクタは、端子部分およびビアを互いに結合する層部分が単一の層で形成されているが、図4A、図4B、または図5のインダクタのように形成することができる。 【0018】 図7は、共通端子を形成するために各インダクタからの端子が導電層部分702によって互いに結合された、図6のインダクタを示す。例えば、このような形状は、図3のパワー・コンバータのような電圧レギュレータ内でインダクタを実現するために使用することができる。 【0019】 図8は、一列に配置された複数のインダクタ(図示された実施例では8個)の他の実施例を示す。これは、各インダクタにより大きいインダクタ領域を許容するだけでなく、全ての端子に対して容易な経路アクセスを提供することができる。 【0020】 図9は、各インダクタからの端子が導電層部分902に結合された、図8の複数のインダクタを示す。このような共通して接続された端子のセットは、例えばマルチフェーズ・パワー・コンバータに共通の出力を提供することができる。 【0021】 図10は、他の実施例に従って形成された複数のインダクタを示す。それは、ジグザグに挟み込まれた(または斜置された)インダクタを含む。図示されるように、これによって、インダクタの端子層部分を、共通のラインに沿って配置されていない隣接するインダクタの端子層部分に対して互いに接近して配置することができる。図11は、全てのインダクタに共通端子を提供するために、各インダクタから共通層部分1102に結合された端子を具備するインダクタを示す。」 上記記載事項及び図面の図示内容を総合し、本願発明1の記載ぶりに則って整理すると、刊行物2には、次の発明(以下「刊行物2に記載された発明」という。)が記載されている。 「第1の表面と該第1の表面の反対側の第2の表面とを有する基板204と、 前記基板204に集積された複数のインダクタであり、当該複数のインダクタの個々のインダクタが、 第1の導電層部分402と、 前記第1の導電層部分402と電気的に結合された第2の導電層部分402と、 前記基板204の前記第1の表面と前記第2の表面との間に配置され、且つ前記第1の導電層部分402と前記第2の導電層部分402との間で電気的に接続するように前記第1の導電層部分402及び前記第2の導電層部分402と結合されたビア404,404及び導電層部分406と を有する、複数のインダクタと、 を有し、 前記個々のインダクタは、ジグザグに挟み込まれ又は斜置され、これによって、インダクタの導電層部分を隣接するインダクタの導電層部分に対して互いに接近して配置する、 IC200。」 第5 対比・判断 1 本願発明1について 本願発明1と引用発明とを対比すると、後者の「多層プリント配線板10」は前者の「回路基板」に相当し、以下同様に、「表面」と「該表面の反対側の裏面」は「第1の表面」と「該第1の表面の反対側の第2の表面」に、「半導体素子」は「ダイ」に、「電源ラインと結合するように構成された電源用パッド62」は「電力と結合するように構成された入力端子」に、「グランド用パッド61」は「出力端子」に、「はんだバンプによる接合を受けるように構成された表面」は「はんだボール接続を受けるように構成された表面」に、「前記半導体素子を実装した多層プリント配線板10」は「装置」にそれぞれ相当する。 前者の「前記電力をルーティングする」ことについて、本願明細書の「一部の実施形態において、受動デバイス216はインダクタである。例えば、電気ルーティング機構(例えば、第1の層228、入力部228a、出力部228b、第2の層230、第1のビア232、及び第2のビア234)は、見て分かるように、誘導結合によって入力端子224と出力端子226との間でダイの電力をルーティングするように構成され得る。」(段落【0028】)との記載、及び「一部の実施形態において、受動デバイス216はキャパシタである。出力端子226が入力端子224と容量結合され得る。例えば、電気ルーティング機構(例えば、第1の層228、入力部228a、出力部228b、第2の層230、第1のビア232、及び第2のビア234)は、見て分かるように、容量結合によって入力端子224と出力端子226との間でダイの電力をルーティングするように構成され得る。誘電体材料の薄層が、これらの電気ルーティング機構のうちの1つ以上の間に配置されて、入力端子224と出力端子226との間に該誘電体材料を横切っての容量結合を提供し得る」(段落【0032】)との記載に照らせば、後者の「前記電源用パッド62と前記グランド用パッド61との間で電気的に接続する」ことは前者の「前記電力をルーティングする」ことに相当し、後者の「前記電源用パッド62及び前記グランド用パッド61と結合されたバイアホール62a、第2層状電極42、高誘電体層43、第1層状電極41、及びバイアホール61a」は前者の「前記入力端子及び前記出力端子と結合された電気ルーティング機構」に相当する。 また、前者の「複数のインダクタ」について、本願明細書の「例えば、インダクタ、キャパシタ及び抵抗などの受動デバイス」(段落【0002】)との記載に照らせば、後者の「層状コンデンサ部40」と前者の「複数のインダクタ」とは、「受動デバイス」という限りで共通する。 したがって、両者は、 「第1の表面と該第1の表面の反対側の第2の表面とを有する回路基板と、 前記回路基板に集積された受動デバイスであり、当該受動デバイスが、 ダイの電力と結合するように構成された入力端子と、 前記入力端子と電気的に結合された出力端子と、 前記回路基板の前記第1の表面と前記第2の表面との間に配置され、且つ前記入力端子と前記出力端子との間で前記電力をルーティングするように前記入力端子及び前記出力端子と結合された電気ルーティング機構と を有する、受動デバイスと、 を有し、 前記入力端子は、はんだボール接続を受けるように構成された表面を含む、 装置。」 で一致し、次の点で相違する。 〔相違点1〕 受動デバイスについて、本願発明1は、「複数のインダクタ」であり「当該複数のインダクタの個々のインダクタ」が入力端子と出力端子と電気ルーティング機構とを有し、「前記個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある」のに対し、 引用発明は、「層状コンデンサ部40」であり「層状コンデンサ部40」が電源用パッド62とグランド用パッド61とバイアホール62a、第2層状電極42、高誘電体層43、第1層状電極41、及びバイアホール61aとを有し、「前記電源用パッド62と前記グランド用パッド61が格子状又は千鳥状に交互に配列される」点。 〔相違点2〕 本願発明1は、入力端子が「ダイを含んだダイパッケージアセンブリ」の接続を受けるのに対し、 引用発明は、電源用パッド62が「半導体素子」の接合を受ける点。 そこで、相違点1について検討する。 刊行物1には、層状コンデンサ部40について、第1層状電極41及び第2層状電極42が高誘電体層43の上下面に形成されたベタパターンであり、複数の電源用パッド62及び複数のグランド用パッド61がそれぞれに接続することが記載(段落【0024】、図3)されているが、第1層状電極41及び第2層状電極42を複数設けることや、層状コンデンサ部40を他の受動デバイスに換えることに関して何ら記載されていない。 また、刊行物2に記載された発明は、基板204に集積された複数のインダクタの個々のインダクタが第1の導電層部分402と、前記第1の導電層部分402と電気的に結合された第2の導電層部分402と、前記第1の導電層部分402と前記第2の導電層部分402との間で電気的に接続するように前記第1の導電層部分402及び前記第2の導電層部分402と結合されたビア404,404及び導電層部分406とを有し、個々のインダクタが、ジグザグに挟み込まれ又は斜置されることによってインダクタの導電層部分を隣接するインダクタの導電層部分に対して互いに接近して配置するものであるが、刊行物2には、複数のインダクタを他の受動デバイスに換えることに関して何ら記載されていない。 そうすると、引用発明の層状コンデンサ部40を複数のインダクタに換えることは、刊行物1及び2に動機付けとなる記載が存在しないから、当業者が容易に想到し得たとはいえない。 また、仮に、引用発明の層状コンデンサ部40を複数のインダクタに換えることを容易に想到し得たとしても、刊行物2には、図7、図9、図11に、複数のインダクタの個々のインダクタの端子が互いに結合して共通端子を形成することは記載されているものの、相違点1に係る本願発明1の構成のうち「個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある」との事項は記載されていない。 また、原査定に引用され、本願の優先日前に頒布された刊行物3(特開2011-146517号公報)にも本願発明1の上記事項に関して何ら記載されていない。 そうすると、刊行物1ないし3には、本願発明1の上記事項について何ら記載しておらず、しかも、本願発明1の上記事項が設計事項であるともいえないので、引用発明に刊行物2に記載された発明及び刊行物3に記載された事項を適用して、本願発明1の上記事項とすることは、当業者が容易に想到し得たとはいえない。 よって、本願発明1は、相違点2を検討するまでもなく、引用発明、刊行物2に記載された発明及び刊行物3に記載された事項に基いて、当業者が容易に発明をすることができたとはいえない。 2 本願発明7及び15について 本願発明7及び15は、装置の発明である本願発明1を、それぞれ方法の発明及びアセンブリの発明としたものであって、相違点1に係る本願発明1の構成を備えるものであるから、本願発明1と同様に、引用発明、刊行物2に記載された発明及び刊行物3に記載された事項に基いて当業者が容易に発明をすることができたとはいえない。 3 本願発明2ないし6、8ないし14及び16について 本願発明2ないし6は本願発明1をさらに限定したものであり、本願発明8ないし14は本願発明7をさらに限定したものであり、また、本願発明16は本願発明15をさらに限定したものであるから、それぞれ本願発明1、7及び15と同様に、引用発明、刊行物2に記載された発明及び刊行物3に記載された事項に基いて当業者が容易に発明をすることができたとはいえない。 第6 むすび 以上のとおり、本願発明1ないし16は、いずれも、引用発明、刊行物2に記載された発明及び刊行物3に記載された事項に基いて当業者が容易に発明をすることができたとはいえない。 したがって、原査定の理由によっては、本願を拒絶することはできない。 また、他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。 |
審決日 | 2017-05-08 |
出願番号 | 特願2015-532191(P2015-532191) |
審決分類 |
P
1
8・
121-
WY
(H05K)
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最終処分 | 成立 |
前審関与審査官 | 井出 和水 |
特許庁審判長 |
中村 達之 |
特許庁審判官 |
冨岡 和人 中川 隆司 |
発明の名称 | 集積受動デバイスを有する回路基板 |
代理人 | 伊東 忠彦 |
代理人 | 伊東 忠重 |
代理人 | 大貫 進介 |