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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H03K
審判 査定不服 特36条4項詳細な説明の記載不備 取り消して特許、登録 H03K
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H03K
管理番号 1328721
審判番号 不服2016-422  
総通号数 211 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-07-28 
種別 拒絶査定不服の審決 
審判請求日 2016-01-08 
確定日 2017-06-20 
事件の表示 特願2014-341「単一のクロックドトランジスタを含むシーケンシャル回路素子」拒絶査定不服審判事件〔平成26年6月19日出願公開,特開2014-112873,請求項の数(38)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 1 手続の経緯
本願は,2008年8月28日(パリ条約に基づく優先権主張外国庁受理 2007年8月28日 米国)を国際出願日とする特願2010-523133号の一部を平成26年1月6日に新たな特許出願としたものであって,同年11月20日付けで拒絶理由が通知され,平成27年3月5日付けで手続補正がされたが,同年8月31日付けで拒絶査定(以下,「原査定」という。)がされ,これに対し,平成28年1月8日に拒絶査定不服審判が請求され,同時に手続補正がされ,更に,当審より,同年9月15日付けで拒絶理由(以下,「当審拒絶理由」という。)が通知され,平成29年1月11日付けで手続補正がされたものである。

第2 原査定の概要
原査定(平成27年8月31日付け拒絶査定)の概要は以下のとおりである。

1.この出願は,発明の詳細な説明の記載が,特許法第36条第4項第1号に規定する要件を満たしていない。
2.この出願は,特許請求の範囲の記載が,特許法第36条第6項第1号に規定する要件を満たしていない。
3.この出願は,特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていない。

そして,拒絶査定の備考欄には以下の記載がある。(下線は,当審で付与した。)

「●理由1(委任省令要件,実施可能要件)について
・請求項1-38
拒絶理由通知において,
「 理由2,3のとおりであり,請求項1?38の各請求項の発明を特定する事項の全てについて発明の詳細な説明に記載されたものとの対応関係が不明であるため,発明の詳細な説明が請求項1?38に係る発明についての説明となっているとは認められない。
そのため,発明の詳細な説明の記載では,請求項1?38の各請求項に係る発明により如何なる課題が如何にして解決されるのか,その課題の解決手段は如何なるものであるのかが不明であり,また,発明の詳細な説明の記載では,請求項1?38の各請求項に係る発明を実施することはできない。」
と指摘したが,理由2,3のとおりであり,発明の詳細な説明に記載されたものとの対応関係が不明なため,発明の詳細な説明は,請求項1-38に係る発明についての説明となっているとは認められない。
よって,理由1は,依然として解消されておらず,発明の詳細な説明は,請求項1-38に係る発明について,経済産業省令で定めるところにより,当業者がその実施をすることができる程度に明確かつ十分に記載されたものでない。」

第3 当審拒絶理由の概要
当審拒絶理由の概要は以下のとおりである。

1.(サポート要件,明確性)この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第1号,第2号に規定する要件を満たしていない。
2.(進歩性)この出願の下記の請求項に係る発明は,その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

1.理由1(サポート要件,明確性)について
「第1のトランジスタ」,「第2のトランジスタ」及び「第3のトランジスタ」は,それぞれ明細書及び特許請求の範囲の全体を通して,対応するトランジスタが統一されていないため,請求項1-38に係る発明は,発明の詳細な説明との対応が不明瞭であると共に明確でない。
用語は,明細書と特許請求の範囲全体を通じて同一とすべきである(特許法施行規則様式29の2備考欄)から,各請求項に係る「第1のトランジスタ」は,発明の詳細な説明の段落【0016】及び図2に記載された「第1のトランジスタ210」のことと解するのが合理的であるが,一方,審判請求の理由によれば,請求項1では,図3の「nチャネルトランジスタ(n3)330」のことであり,請求項28では「nチャネルトランジスタ(N1)324」のこととされており,整合しない。
同様に「第2のトランジスタ」は,発明の詳細な説明の段落【0016】及び図2に記載された「第2のトランジスタ220」のことと解するのが合理的であるが,一方,審判請求の理由によれば,請求項1では,図3の「nチャネルトランジスタ(n4)332」のことであり,請求項28では「nチャネルトランジスタ(n3)330」のこととされており,整合しない。
また,「第3のトランジスタ」は,発明の詳細な説明に定義されておらず,審判請求の理由によれば,請求項1では,図3の「nチャネルトランジスタ(N1)324」のことであり,請求項28では「nチャネルトランジスタ(n4)332」のこととされており,用語が統一されていない。

明細書及び特許請求の範囲の全体で用語を統一されたい。

2.理由1(進歩性)について
用語は,請求項1に対応したものとして検討する。

・請求項1-38
・引用文献1-7
・備考
(請求項1について)
引用文献1の図2及びその説明箇所には単一のクロックドトランジスタを備えるフリップフロップの発明(以下,「引用発明」という。)が記載されている。
ここで,引用発明の「data input D」,「図2のDからXを経由してQへのパス 」,「output Q」,「shared transistor 210」,「keeper 225」,「QからKeeper 225へのパス」,「internal signal X」,「node 217」及び「transistor 204」は,それぞれ機能も含めて本願請求項1に係る発明の「入力データ」,「第1のデータパス」,「データ出力」,「単一のクロックドトランジスタ」,「保持回路素子(保持回路)」,「第2のデータパス」,「内部データ」,「第1の供給端子」及び「第3のトランジスタ」に相当する。
そして,請求項1に係る発明と引用発明は,「保持回路素子(保持回路)」の具体的な構成が異なる点で相違しているので,以下検討する。

ここで,引用文献2の図20には引用発明の保持回路(keeper 225)と同様な構成である図19の保持回路の変形例が開示されており,当該変形例にかかる保持回路中のA信号で駆動されるトランジスタNM72は請求項1に係る発明の「第2のトランジスタ332」と同じ構成である。また引用文献3の図8にも保持回路11a中に1段前の信号により駆動されるトランジスタN78を備える構成が開示されている。
そして,引用文献2及び引用文献3に記載されているように,フィードフォワード信号としてのデータ入力信号で直接オンオフするトランジスタを保持回路中の接地側N型トランジスタと直列になるように挿入してスイッチングを高速化すること(以下,「周知事項1」という。)は周知である。

また,引用文献4の段落5?9には駆動側トランジスタのコンダクタンスを負荷側トランジスタ(即ち,ラッチ回路中のトランジスタ,例えば図12?13参照)のそれよりも大きく設定して電流容量を大きくし(段落【0008】参照),もって,両者がオン状態で電気的に衝突する場合の改善策とすることが開示されており,また,引用文献5の段落【0004】?【0006】には,新しい値がラッチに記憶されるときに,競合が発生するため,ラッチ側が通常弱い反転器となるようにサイズを縮小し,トランジスタの長さを延長することによって弱くする旨の技術手段が開示されている。
そして,引用文献4及び引用文献5に記載されているように,信号入力用インバータ(即ち,反転論理回路)に該インバータの出力をラッチする保持回路を組み合わせる場合に,入力用インバータ側のトランジスタの電流容量を保持回路側のトランジスタのそれよりも高く設定すること(以下,「周知事項2」という。)は周知である。

そうすると,本願の請求項1に係る発明は,引用発明において,keeper 225の構成に上記周知事項1及び2を適用することで,当業者が容易に発明をすることができたものである。

(請求項2-38について) (略)

<引用文献等一覧>
1.米国特許第6937079号明細書
2.特開2007-43666号公報
3.特開2002-300010号公報
4.特開2000-278098号公報
5.特開平8-250983号公報

第4 本願発明
この出願の請求項1-38に係る発明(以下,それぞれ「本願発明1」-「本願発明38」という。)は,平成29年1月11日付け手続補正により補正された特許請求の範囲の請求項1-38に記載された事項により特定される発明であり,本願発明1-38は以下のとおりの発明である。

「【請求項1】
シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して,前記シーケンシャル回路素子のデータ出力に,第1のデータパスを通して入力データを伝搬し,前記シーケンシャル回路素子は,前記第1のデータパスに結合されている第2のデータパスを含み,前記第1のデータパスは,前記単一のクロックドトランジスタの出力に応答する第1のトランジスタを含むように構成されている回路と,
前記第2のデータパスに結合されている保持回路素子において,前記入力データに関連する情報を保持するように構成されている保持回路とを含み,
前記保持回路素子は,
前記第1のデータパスに結合されている第1の端子を有する第2のトランジスタと,
前記第2のデータパスおよび前記第2のトランジスタの第2の端子の間に結合されているインバータと,
前記第1のデータパスに結合されている第1の端子と前記第2のトランジスタの第3の端子に結合されている第2の端子を有する第3のトランジスタとを備え,
前記第3のトランジスタは,前記第2のトランジスタを第1の供給端子に選択的に結合させる第1のデータに応答する回路デバイス。
【請求項2】
前記シーケンシャル回路素子は,論理ラッチ回路の一部を構成する請求項1記載の回路デバイス。
【請求項3】
前記シーケンシャル回路素子は,論理フリップフロップ回路の一部を構成する請求項1記載の回路デバイス。
【請求項4】
前記クロック信号がハイであるとき,前記第1のデータは,反転されている前記入力データに相当する請求項1記載の回路デバイス。
【請求項5】
前記保持回路素子は,第4のトランジスタをさらに備え,前記第4のトランジスタは,前記第1のデータパスと第2の供給端子とに結合されている請求項1記載の回路デバイス。
【請求項6】
前記第1の供給端子は,接地端子である請求項1記載の回路デバイス。
【請求項7】
前記シーケンシャル回路素子は,前記単一のクロックドトランジスタにおいて前記クロック信号を受け取り,前記第1のトランジスタ,前記第2のトランジスタおよび前記第3のトランジスタは,前記クロック信号を受け取らない請求項1記載の回路デバイス。
【請求項8】
前記クロック信号を受け取ることに応答して,前記単一のクロックドトランジスタの出力において仮想接地電圧を提供する回路をさらに含み,前記仮想接地電圧は,前記第3のトランジスタを作動させる請求項1記載の回路デバイス。
【請求項9】
前記クロック信号がハイであるときに,前記第1のデータパスを通して,データ入力から前記データ出力に前記入力データを提供するように構成されている回路をさらに含む請求項1記載の回路デバイス。
【請求項10】
前記クロック信号がローであるときに,前記第1のデータパスを通して,前記データ出力に前記入力データを提供するように構成されている回路をさらに含む請求項1記載の回路デバイス。
【請求項11】
前記保持回路素子は,前記クロック信号がローであるときに,前記保持回路素子において前記入力データの論理値を保持する請求項1記載の回路デバイス。
【請求項12】
前記保持回路素子は,前記クロック信号がハイであるときに,前記保持回路素子において前記入力データの論理値を保持する請求項1記載の回路デバイス。
【請求項13】
前記クロック信号を前記保持回路素子に適用することなく,論理値が前記保持回路素子においてラッチされる請求項1記載の回路デバイス。
【請求項14】
前記第3のトランジスタは前記第1のトランジスタに結合され,前記第1のトランジスタは,前記第2のトランジスタまたは前記第3のトランジスタのうちの少なくとも1つよりも高い電流容量を有する請求項1記載の回路デバイス。
【請求項15】
前記単一のクロックドトランジスタにおいて前記クロック信号を受け取る回路と,
前記クロック信号を受け取ることに応答して,仮想接地電圧レベルおよび第2の電圧レベル間で,前記単一のクロックドトランジスタの出力における電圧レベルを切り替える回路とをさらに含む請求項1記載の回路デバイス。
【請求項16】
前記第2のトランジスタまたは前記第3のトランジスタのうちの少なくとも1つは,ロングチャネルトランジスタまたは高電圧しきい値デバイスを備える請求項1記載の回路デバイス。
【請求項17】
回路デバイスにおいて,
クロックバスと,
複数のシーケンシャル回路素子とを具備し,
前記複数のシーケンシャル回路素子のそれぞれは,
論理回路の第1のトランジスタに結合されている出力端子を含み,前記クロックバスに結合されている単一のクロックドトランジスタを備えており,
前記クロックバスを通してクロック信号を受け取ることに応答して,前記出力端子における電圧レベルが,仮想接地電圧レベルおよびフローティング電圧レベル間で切り替わって,前記論理回路を選択的に作動させて,前記論理回路のデータ出力に,第1のデータパスを通して入力データを伝搬し,
前記入力データからの情報は,前記論理回路の第2のデータパスに結合されている保持回路素子において保持され,
前記保持回路素子は,
前記第1のデータパスに結合されている第1の端子を有する第2のトランジスタと,
前記第2のデータパスおよび前記第2のトランジスタの第2の端子の間に結合されている第1のインバータと,
前記第1のデータパスに結合されている第1の端子と前記第2のトランジスタの第3の端子に結合されている第2の端子とを有する第3のトランジスタとを備え,
前記第3のトランジスタは,前記第2のトランジスタを第1の供給端子に選択的に結合させる第1のデータに応答する,回路デバイス。
【請求項18】
前記第1のデータパスは,データ入力から前記データ出力にデータを伝達する請求項17記載の回路デバイス。
【請求項19】
前記第3のトランジスタは,前記第1のトランジスタに結合され,前記第1のトランジスタは,前記第2のトランジスタまたは前記第3のトランジスタのうちの少なくとも1つよりも高い電流容量を有する請求項18記載の回路デバイス。
【請求項20】
前記複数のシーケンシャル回路素子のうちの少なくとも1つは,データラッチ回路を構成する請求項17記載の回路デバイス。
【請求項21】
前記データラッチ回路は,前記クロック信号がハイであるときに前記入力データを伝搬し,前記クロック信号がローであるときに前記入力データの状態を保持する請求項20記載の回路デバイス。
【請求項22】
前記データラッチ回路は,前記クロック信号がローであるときに前記入力データを伝搬し,前記クロック信号がハイであるときに前記入力データの状態を保持する請求項20記載の回路デバイス。
【請求項23】
前記論理回路は,前記第1のデータパスに結合されている端子を有する第4のトランジスタを備える請求項17記載の回路デバイス。
【請求項24】
前記第2のデータパスは,前記入力データに関連する状態情報を保持し,前記第2のデータパスは,前記クロックバスから前記クロック信号を受け取らない請求項23記載の回路デバイス。
【請求項25】
前記クロックバスは単一の方向にルーティングされており,前記単一のクロックドトランジスタは,前記クロックバスに隣接して位置付けられている請求項17記載の回路デバイス。
【請求項26】
前記論理回路は,第2のインバータを形成するように配置されている第1の対のトランジスタを含み,前記第1の対のトランジスタは,第1のpチャネルトランジスタと,第1のnチャネルトランジスタとを含み,前記第1のpチャネルトランジスタは,電源端子と,データ入力に結合されている第1の制御端子と,第1の出力端子とを含み,前記第1のnチャネルトランジスタは,前記第1の出力端子に結合されている第2の出力端子と,前記データ入力に結合されている第2の制御端子と,前記単一のクロックドトランジスタの出力端子に結合されている第2の電源端子とを含み,前記単一のクロックドトランジスタの出力端子は,前記第1のnチャネルトランジスタの第2の電源端子に供給電圧を提供して,前記第2のインバータを選択的に作動させる請求項17記載の回路デバイス。
【請求項27】
前記第1のnチャネルトランジスタは,前記第1のpチャネルトランジスタよりも高い電流容量を有する請求項26記載の回路デバイス。
【請求項28】
シーケンシャル回路素子のクロック入力においてクロック信号を受け取り,前記クロック入力は,クロックドトランジスタの制御端子に結合され,前記クロックドトランジスタは,切り替えられた電圧源を第1のトランジスタに提供するための出力端子を含むように構成されている回路と,
前記クロック信号が第1の論理レベルにあるとき,前記出力端子に応答する第1のトランジスタを有する第1のデータパスを通して,前記シーケンシャル回路素子のデータ入力から前記シーケンシャル回路素子のデータ出力に入力データを伝搬するように構成されている回路と,
前記クロック信号が第2の論理レベルにあるとき,第2のデータパスを通して,前記データ出力における前記入力データに関連する状態情報を保持するように構成されている保持回路とを含み,
前記第2のデータパスは,
前記第1のデータパスに結合されている第1の端子を有する第2のトランジスタと,
前記第2のデータパスおよび前記第2のトランジスタの第2の端子の間に結合されているインバータと,
前記第1のデータパスに結合されている第1の端子と前記第2のトランジスタの第3の端子に結合されている第2の端子とを有する第3のトランジスタとを有し,
前記第1のトランジスタは,前記第2のトランジスタを第1の供給端子に選択的に結合させる第1のデータに応答する回路デバイス。
【請求項29】
前記第1の論理レベルは,論理高電圧レベルであり,前記第2の論理レベルは,論理低電圧レベルである請求項28記載の回路デバイス。
【請求項30】
前記第1の論理レベルは,論理低電圧レベルであり,前記第2の論理レベルは,論理高電圧レベルである請求項28記載の回路デバイス。
【請求項31】
前記クロックドトランジスタは,前記クロック信号がハイであるとき,前記出力端子において仮想接地電圧レベルを提供する請求項28記載の回路デバイス。
【請求項32】
前記クロックドトランジスタは,前記クロック信号がローであるとき,前記出力端子においてフローティング電圧レベルを提供する請求項28記載の回路デバイス。
【請求項33】
前記クロックドトランジスタは,前記クロック信号がローであるとき,前記出力端子において高いインピーダンスを提供する請求項28記載の回路デバイス。
【請求項34】
前記第1のデータパスは複数のトランジスタを具備し,前記複数のトランジスタのうちの少なくとも2つのトランジスタは,前記出力端子に結合されている請求項28記載の回路デバイス。
【請求項35】
前記入力データは,前記クロック信号がハイであるとき,前記第2のデータパスに提供される請求項28記載の回路デバイス。
【請求項36】
回路デバイスにおいて,
第1のトランジスタに結合された端子を有する単一のクロックドトランジスタにおいて
受け取られたクロック信号に応答して,シーケンシャル回路素子のデータ出力に,第1の
データパスを通して入力データを伝搬する手段であって,前記シーケンシャル回路素子は,前記第1のデータパスに結合されている第2のデータパスを含む手段と,
前記第2のデータパスに結合されている保持回路素子において,前記入力データに関連する情報を保持する手段とを具備し,
前記保持回路素子は,
前記第1のデータパスに結合されている第1の端子を有する第2のトランジスタと,
前記第2のデータパスおよび前記第2のトランジスタの第2の端子の間に結合されているインバータと,
前記第1のデータパスに結合されている第1の端子と前記第2のトランジスタの第3の端子に結合されている第2の端子とを有する第3のトランジスタとを備え,
前記第3のトランジスタは,前記第2のトランジスタを第1の供給端子に選択的に結合させる第1のデータに応答する回路デバイス。
【請求項37】
前記単一のクロックドトランジスタの制御端子は,前記クロック信号を受け取る入力を含み,前記単一のクロックドトランジスタの出力は,切り替えられた電圧源を前記第1のトランジスタに提供する請求項36記載の回路デバイス。
【請求項38】
前記入力データを伝搬する手段は,前記切り替えられた電圧源に応答し,前記切り替えられた電圧源は,前記クロック信号がハイであるときの仮想接地電圧を含み,前記切り替えられた電圧源は,前記クロック信号がローであるときのフローティング電圧レベルを含む請求項37記載の回路デバイス。」

第5 引用発明,引用発明等
1 引用文献1について
当審拒絶理由に引用された引用文献1には,図面とともに以下の事項が記載されている。

ア 「Referring to FIG. 2 , a flip-flop is shown that is an embodiment of the present invention. Flip-flop 200 comprises first branch 235 , second branch 233 , and pulse generator 240 (includes components 214 , 216 , 219 ). First branch 235 includes first branch transistors 202 , 204 and shared transistor 210 connecting in series between first node 227 , which is coupled to a high or logic one potential, and a second node 217 which is coupled to a low, or logic zero potential. Second branch 233 is provided and shares shared transistor 210 with first branch 235 . In addition to shared transistor 210 , second branch 233 includes second branch transistors 206 , 208 which are connected in series between first node 227 and second node 217 .」(3欄39行-52行)
(仮訳:図2を参照すると,本発明の一実施形態であるフリップフロップが示されている。フリップフロップ200は,第1のブランチ235,第2のブランチ233,及びパルス発生器240(構成要素214,216,219を含む)を含む。第1のブランチ235は,第1のノード227と第2のノード217との間で直列接続された第1のブランチトランジスタ202,204及び共有トランジスタ210を含み,第1のノード227は,高電位または論理1の電位に結合され,第2のノード217は,低電位または論理0の電位に結合される。第2のブランチ233は,第2のブランチ235と共有トランジスタ210を共有して提供される。共有トランジスタ210に加え,第2のブランチ233は,第1のノード227と第2のノード217との間で直列接続される第2のブランチトランジスタ206,208を含む。)

イ 「Inverter chain 219 (which comprises a series connection of three inverters), first branch latch 221 , and second branch latch 225 are also provided in the flip-flop circuit. Clock signal CLK is input at input node 201 , which is connected to the input of NAND 216 and input of inverter chain, 219 . Inverter chain 219 is connected in series between node 201 and node 229 . Node 229 is in turn connected to one input of NAND 216 . The output of NAND 216 is connected to inverter 214 . The output of inverter 214 is the Clock Pulse.」(3欄53行-62行)
(仮訳:インバータチェーン219(3つのインバータの直列接続を含む),第1のブランチラッチ221及び第2のブランチラッチ225も,フリップフロップ回路内に設けられる。クロック信号CLKは,入力ノード201に入力され,入力ノード201は,NAND216の入力とインバータチェーン219の入力に接続される。インバータチェーン219は,ノード201とノード229との間に直列に接続される。ノード229は,NAND216の1つの入力に接続されている。NAND216の出力はインバータ214に接続されている。インバータ214の出力はクロックパルスである。)

ウ 「Inverter chain 219 , NAND 216 , and inverter 214 together make up pulse generator 240 . The output of inverter 214 is connected to the gate of shared transistor 210 . Data signal D is input at data input 205 , which is connected to the gates of first branch transistors 202 , 204 and to the input of data inverter 212 . Data inverter 212 is between node 211 and data input 205 . The output of data inverter 212 is Db, the complement of D. Node 211 is connected to the gate of transistor 208 .」(3欄63行-4欄4行)
(仮訳:インバータチェーン219,NAND216,及びインバータ214は共にパルス発生器240を構成する。インバータ214の出力は,共有トランジスタ210のゲートに接続される。データ信号Dは,データ入力205に入力され,データ入力205は,第1のブランチトランジスタ202,204のゲートに接続され,さらにデータインバータ212の入力に接続される。データインバータ212はノード211とデータ入力205の間にある。データインバータ212の出力はDb,すなわちDの補数である。ノード211はトランジスタ208のゲートに接続されている。)

エ 「Source node 215 is defined as the common connection between the sources of transistors 204 , 208 , 210 . Internal signal node 207 is defined as the connection between transistors 202 , 204 , the gate of transistor 206 , and first branch latch 221 . Node 209 is defined as the connection between transistors 206 , 208 and second branch latch 225 .」(4欄5行-10行)
(仮訳:ソースノード215は,トランジスタ204,208,210のソース間の共通接続として定義される。内部信号ノード207はトランジスタ202,204の間と,トランジスタ206のゲートと,第1ブランチラッチ221との接続として定義される。ノード209は,トランジスタ206,208の間と第2のブランチラッチ225との接続として定義される。)

オ 「In one embodiment latches 221 , 225 comprise back-to-back connecting inverters. One inverter is selected to be weaker than the other. For this embodiment, the latch will retain its value even if disconnected from the rest of the circuit.」(4欄11行-15行)
(仮訳:実施形態では,ラッチ221,225は,バックツーバック接続されているインバータを含む。1つのインバータは,他のインバータよりも弱いものが選ばれる。この実施形態では,ラッチは,回路の他の部分から切り離されてもその値を保持する。)

カ 「In one embodiment, transistors 202 , 206 are P type transistors, each of which turns on between its source and drain when its gate is at a low potential and turn off when its gate is at a high potential. In that same embodiment, transistor 210 is an N type transistor which is on between its source and drain when its gate is at a high potential and which is open (off) between its source and drain when its gate is at a low potential. In the embodiment of FIG. 2 transistors 204 , 208 are N types as well.」(4欄16行-24行)
(仮訳:一実施形態では,トランジスタ202,206はP型トランジスタであり,そのそれぞれはそのゲートが低電位にあるときにソースとドレイン間でオンし,そのゲートが高電位にあるときにオフになる。同じ実施形態において,トランジスタ210はN型トランジスタであり,そのゲートが高電位にあるときにソースとドレイン間がオンになり,そのゲートが低電位にあるときはソースとドレイン間がオープン(オフ)となる。図2の実施形態では,トランジスタ204,208は,同様にN型である。)

キ 「The operation of flip-flop 200 will now be described with reference to FIG. 2 . The rising edge on CLK signal at input node 201 generates a positive edge at the gate of transistor 210 . The pulse width could be controlled by inverter chain 219 .」(4欄25行-29行)
(仮訳:フリップフロップ200の動作を次に図2を参照して説明する。入力ノード201のCLK信号の立ち上がりエッジは,トランジスタ210のゲートに正のエッジを生成する。そのパルス幅は,インバータチェーン219によって制御することができる。)

ク 「When the Clock Pulse generated at node 203 feeds a Clock Pulse rising edge to the gate of transistor 210 , transistor 210 turns on. If input D at node 205 is high, D at node 211 will be low, transistor 204 will be on, and transistor 208 will be off. Therefore, when D is high at 205 the NMOS stage of the first branch will be turned on. Further analyzing the state of the devices when D is high, we find that because transistors 204 and 210 are on, internal signal node 207 will pull to GND. Therefore PMOS transistor 206 turns on and charges node 209 up to high.」(4欄30行-39行)
(仮訳:ノード203で生成されたクロックパルスが,トランジスタ210のゲートにクロックパルスの立ち上がりエッジを供給すると,トランジスタ210はオンになる。ノード205の入力Dがハイであれば,ノード211のDはローとなり,トランジスタ204はオンになり,そしてトランジスタ208はオフになる。したがって,205でDがハイのとき,第1のブランチのNMOSステージはオンになる。さらにDがハイのときにデバイス状態をさらに分析すると,トランジスタ204と210がオンであるため,内部信号ノード207がGNDに引き寄せられることがわかった。そこで,PMOSトランジスタ206はオンになり,ノード209がハイになるよう充電される。)

ケ 「If D at node 205 is low, Db at node 211 is high and transistor 204 turns off. The NMOS stack of the first branch turns off as well. Transistor 208 turns on when the Clock Pulse is high; transistor 210 is on as well, and therefore node 209 pulls down to low. When the Clock Pulse is low shared transistor 210 turns off and both the NMOS stacks of the two branches are off. The output at node 209 is kept by latch (keeper) 225 .」(4欄40行-47行)
(仮訳:ノード205のDがローのとき,ノード211のDbはハイで,トランジスタ204はオフになる。第1のブランチのNMOSスタックも同様にオフになる。クロックパルスがハイのとき,トランジスタ208はオンになり,トランジスタ210は同様にオンになり,したがって,ノード209はローにプルダウンする。クロックパルスがローのとき,共有トランジスタ210はオフになり,2つのブランチの両方のNMOSスタックはオフになる。ノード209の出力はラッチ(キーパー)225によって保持される。)

コ 「A timing diagram for the flip-flop embodiment 200 is shown in FIG. 3 . The following items are shown: input clock signal CLK from node 201 ; the input data D at node 205 , output Q (the output of flip-flop 200 ) at node 209 , internal signal X (the output of first branch 235 ) at internal signal node 207 ; and Clock Pulse at node 203 . The Clock Pulse is generated when input node 229 of NAND gate 216 is delayed by inverter 219 with respect to input node 201 . NAND gate 216 will therefore output a falling edge pulse at node 231 , which connects to the gates of inverter 214 when input nodes 229 and CLK are both high. Inverter 214 will then output a rising edge pulse to transistor 210 , and transistor 210 will turn on. When D at node 205 is high, transistor 204 turns on and internal signal node 207 discharges to low by transistors 204 , 210 . If X is low, then transistor 206 turns on and pulls node 209 to high.」(4欄48行-63行)
(仮訳:フリップフロップの実施形態200のタイミング図を図3に示す。以下の項目,すなわち,ノード201からの入力クロック信号CLK,ノード205の入力データD,ノード209の出力Q(フリップフロップ200の出力),内部信号ノード207の内部信号X(第1のブランチ235の出力),ノード203のクロックパルスが示される。クロックパルスは,NANDゲート216の入力ノード229が入力ノード201に対してインバータ219によって遅延されたときに生成される。したがって,NANDゲート216は,入力ノード229及びCLKの両方がハイであるときに,インバータ214のゲートに接続するノード231に立ち下がりエッジパルスを出力する。インバータ214は,トランジスタ210に立ち上がりエッジパルスを出力し,トランジスタ210はオンになる。ノード205のDがハイである場合,トランジスタ204はオンになり,内部信号ノード207はトランジスタ204,210によってローに放電する。Xがローであるとき,トランジスタ206はオンになり,ノード209をハイに引き上げる。)

サ 「If transistor 204 is off and node 211 is high, transistor 208 turns on, and node 209 is discharged to low by transistors 208 , 210 . When the Clock Pulse at 203 is low, transistor 210 turns off and the NMOS stacks in both the first and second branches turn off. Output Q at node 209 is thus decoupled from input data D.」(4欄64行-5欄4行)
(仮訳:トランジスタ204がオフでありノード211がハイであるとき,トランジスタ208はオンになり,ノード209はトランジスタ208,210によりローに放電される。203のクロックパルスがローのとき,トランジスタ210はオフになり,第1及び第2のブランチの両方のNMOSスタックはオフになる。このようにして,ノード209の出力Qは,入力データDから切り離される。)

シ 「Flip-flop 200 has many advantages over prior art systems such as ep-DCO 100 shown in FIG. 1 . For example, the internal node redundant switching is eliminated as compared with ep-DCO 100 . An additional feature of flip-flop 200 is that low swing clock can be applied. First branch 235 drives only one PMOS transistor, transistor 206 . Therefore the capacity load on node X is smaller than the load found in the ep-DCO device. The lower load helps increase the speed of flip-flop 200 . The dual path topology can drive a large capacity load at output Q. A further advantage of flip-flop 200 is that a double edge can be employed by applying a double edge pulse generator.」(5欄5行-16行)
(仮訳:フリップフロップ200は,図1に示すep-DCO100のような従来のシステムに対して多くの利点を有する。例えば,内部ノード冗長スイッチングは,ep-DCO100と比較して排除される。フリップフロップ200の追加の特徴は,ロースイングクロックを印加できることである。第1のブランチ235は,単一のPMOSトランジスタであるトランジスタ206を駆動する。したがって,ノードXの容量負荷は,ep-DCOデバイスの負荷よりも小さくなる。より低い負荷は,フリップフロップ200の速度を増加させるのに役立つ。デュアルパストポロジは,出力Qで大容量負荷を駆動できる。フリップフロップ200のさらなる利点は,ダブルエッジパルス発生器を適用することによってダブルエッジを使用できることである。)

ス 「In an alternate embodiment, transistors 202 , 206 are selected as NMOS devices and transistors 204 , 208 are PMOS devices. In this alternate embodiment transistor 210 will still be a P type transistor. In this alternate embodiment first node 227 would be set to low and second node 217 would set to high potential. Additionally, the drains of transistors 204 , 208 would be connected to the drain of shared transistor 210 at node 217 , which would then be known as a drain node.」(5欄17行-25行)
(仮訳:別の実施形態では,トランジスタ202,206がNMOSデバイスとして選択され,トランジスタ204,208がPMOSデバイスである。この代替の実施形態では,トランジスタ210は依然としてP型トランジスタである。この代替の実施形態では,第1のノード227はローに設定され,第2のノード217は高電位に設定される。さらに,トランジスタ204,208のドレインは,ノード217で共有トランジスタ210のドレインに接続され,ドレインノードとして知られる。)

セ 「The above technique reduces the clocked transistors in the flip-flop and therefore the clocked tree has less clocked capacity load to drive. This reduction of capacity load shrinks the size of the overall clock distribution network, so that a significant decrease in power consumption can be realized. It is clear that these flip-flops are suitable for low power, high performance digital systems.」(6欄34行-40行)
(仮訳:上記の技術は,フリップフロップ内のクロックドトランジスタを減少させ,したがって,クロックツリーは駆動するためのクロック負荷容量が少なくなる。この容量負荷の低減は,クロック分配ネットワーク全体のサイズを縮小し,電力消費の大幅な減少を実現することができる。これらのフリップフロップは,低電力,高性能デジタルシステムに適していることは明らかである。)

上記アないしセを参照すると,引用例には,「フリップフロップ200(flip-flop200)」について図面(特に,図2)とともに以下の事項が記載されていると認められる。

a 上記アより,「フリップフロップ200」は,単一の「共有トランジスタ210(shared transistor210)」を備え,上記クより,ノード203(node203)で生成されたクロックパルスが前記「共有トランジスタ210」のゲートに入力される。
b 上記アより,「フリップフロップ200」は,前記「共有トランジスタ210」を共有する「第1のブランチ235(first branch235)」及び「第2のブランチ233(second branch233)」を備え,前記「第1のブランチ235」は,「第1のノード(first node227)」と「第2のノード(second node217)」の間で,「第1のブランチトランジスタ202,204(first branch transistor202,204)」及び前記「共有トランジスタ210」が直列接続され,前記「第2のブランチ233」は,前記「第1のノード227」と前記「第2のノード217」の間で,「第2のブランチトランジスタ206,208(second branch transistor206,208)」及び前記「共有トランジスタ210」が直列接続されている。
c そして,上記キないしサの図2の動作の記載からみて,前記「共有トランジスタ210」に入力するクロックパルスがハイのとき,ノード205(node 205)から前記「第1のブランチ235」に「入力データD(input data D)」が入力すると,該「第1のブランチ235」の出力である内部信号ノード207(internal signal node 207)の内部信号X(internal signal X)は前記「入力データD」の反転を示し,前記「フリップフロップ200」の出力であるノード209(node 209)の出力Q(output Q)は,前記内部信号Xの反転を示し,このとき,前記ノード205,内部信号ノード207及びノード209を結ぶデータ経路を「第1のデータパス」と称することは任意である。ここで,前記「第1のブランチトランジスタ204」は,前記「第1のデータパス」に含まれることが明らかであり,直列接続される前記「共有トランジスタ210」がオンのときにのみ動作するから,前記「共有トランジスタ210」の出力に応答するものといえる。
d さらに,上記ケと図2より,前記ノード209とラッチ225(latch 225)との間を接続する経路があり,該経路を「第2のデータパス」と称することは任意である。
e また,前記「第1のブランチ235」及び「第2のブランチ233」を含む「回路」を「回路」と称することは任意である。
f 上記aないしeから,引用例には,「フリップフロップ200の単一の共有トランジスタ210において入力されるクロックパルスに応答して,前記フリップフロップ200の出力であるノード209に,第1のデータパスを通して入力データDを伝搬し,前記フリップフロップ200は,前記第1のデータパスに接続されている第2のデータパスを含み,前記第1のデータパスは,前記単一の共有トランジスタ210の出力に応答する第1のブランチトランジスタ204を含むように構成されている回路」が記載されていると認められる。
g 上記オ,ケより,前記「第2のデータパス」に接続されている前記「ラッチ225」は,バックツーバック接続されている2つのインバータからなり,前記出力Qを保持する機能を有し,前記出力Qは,上記cより入力データDに関連する情報といえる。
そうすると,引用例には,「前記第2のデータパスに接続されているラッチ225において,前記入力データDに関連する情報を保持する機能を有し,前記ラッチ225は,バックツーバック接続されている2つのインバータを備える」ことが記載されている。

上記aないしgを総合すると,引用文献1には,以下の発明(以下,「引用発明」という。)が記載されていると認める。

「フリップフロップ200の単一の共有トランジスタ210において入力されるクロックパルスに応答して,前記フリップフロップ200の出力であるノード209に,第1のデータパスを通して入力データDを伝搬し,前記フリップフロップ200は,前記第1のデータパスに接続されている第2のデータパスを含み,前記第1のデータパスは,前記単一の共有トランジスタ210の出力に応答する第1のブランチトランジスタ204を含むように構成されている回路と,
前記第2のデータパスに接続されているラッチ225において,前記入力データDに関連する情報を保持する機能を有し,
前記ラッチ225は,バックツーバック接続されている2つのインバータを備える
前記フリップフロップ200。」

2.引用文献2について
当審拒絶理由に引用された引用文献2には,図19及び図20とともに以下の事項が記載されている。

「【0166】(中略)
(第4の実施形態)
図19は本発明の第4の実施形態に係る半導体集積回路装置を示す回路図である。図19は単相構造のフリップフロップを採用した例を示している。
【0167】
図19のフリップフロップ51において,信号D及び信号DBは,差動構成のNMOSトランジスタNM51,NM52のゲートに夫々供給される。フリップフロップ51は,信号Dに基づいてプリチャージノードAのレベルを内部遷移させ,プリチャージノードAのレベルに応じて状態保持ノードBのレベルを遷移させるものである。
【0168】
プリチャージノードAは,PMOSトランジスタPM51のソース・ドレイン路,PMOSトランジスタPM52のソース・ドレイン路及びPMOSトランジスタPM54のソース・ドレイン路を介して電源端子Vccに接続されている。トランジスタPM51のゲートには信号CPが供給され,トランジスタPM52のゲートには信号CPBが供給される。
【0169】
プリチャージノードAは,放電路に接続されており,この放電路には,NMOSトランジスタNM53のソース・ドレイン路及びトランジスタNM51のソース・ドレイン路が直列接続される。
【0170】
また,電源端子Vccと状態保持ノードBとの間の充電経路上には,トランジスタPM53のソース・ドレイン路が接続される。トランジスタPM53のゲートは,プリチャージノードAに接続される。
【0171】
状態保持ノードBは,放電経路に接続されており,この放電経路上には,N型MOSトランジスタNM54のソース・ドレイン路及びNMOSトランジスタNM52のソース・ドレイン路が直列接続される。トランジスタNM51,NM52のソースは共通接続され,この接続点はNMOSトランジスタNM55のソース・ドレイン路を介して基準電位端子Voに接続される。
【0172】
状態保持ノードBはインバータINV51の入力端に接続される。インバータINV51の出力端は,インバータINV52の入力端に接続されており,インバータINV52の出力端は,インバータINV51の入力端に接続される。これらのインバータINV51及びインバータINV52によって状態保持回路が構成される。
【0173】
トランジスタNM51,NM53,NM55,PM51,PM52,PM54によってパルスジェネレータが構成され,トランジスタNM52,NM54,PM53及びインバータINV51,INV52によってラッチ回路が構成される。
【0174】
トランジスタNM55のゲートには,後述する遅延反転回路51から信号CPBが供給される。プリチャージ期間には,信号CPはLレベルであり,トランジスタPM51はオンである。これにより,プリチャージノードAはHレベルに設定される。なお,プリチャージ期間には,信号CPBはHレベルである。
【0175】
プリチャージ期間が終了して信号CPがHレベルに変化すると,後述する遅延反転回路51の遅延時間後に信号CPBがHレベルからLレベルに変化する。遷移期間には,信号CP及び信号CPBは,いずれのHレベルである。この遷移期間には,プリチャージノードAを充電するトランジスタPM51,PM52はオフであり,トランジスタPM54もオフであるものとすると,プリチャージノードAのレベルはプリチャージノードAに接続された放電路の状態によって決定される。
【0176】
遷移期間には,トランジスタNM53,NM55はオンである。信号DがHレベル(信号DBがLレベル)であれば,トランジスタNM51はオンとなり,放電路を介してプリチャージノードAの電荷が放電されて,プリチャージノードAはLレベルに内部遷移する。逆に,信号DがLレベルの場合には,トランジスタNM51はオフで,プリチャージノードAはHレベルを維持する。
【0177】
プリチャージノードAがLレベルの場合には,トランジスタPM53がオンとなり,状態保持ノードBは充電される。なお,これは,信号DBがLレベルの場合であり,状態保持ノードBに接続された放電経路は遮断されており,状態保持ノードBは,Hレベルに遷移する。
【0178】
逆に,プリチャージノードAがHレベルの場合には,トランジスタPM53はオフとなる。遷移期間において信号DBがHレベルの場合には,放電経路は導通状態となり,状態保持ノードBはLレベルに遷移する。
【0179】
こうして,遷移期間には,Hレベルの信号Dによって状態保持ノードBはHレベルとなり,Lレベルの信号Dによって状態保持ノードBはLレベルとなる。状態保持ノードBのレベルがQ出力として出力される。
【0180】
遷移期間以外の期間には,プリチャージノードAはHレベルに設定される。従って,トランジスタPM53はオフであり,状態保持ノードBに接続された放電経路も非導通状態である。インバータINV51とインバータINV52は,互いに相手の出力が入力されて,状態保持回路を構成する。即ち,遷移期間以外の期間には,インバータINV51及びインバータINV52によって状態保持ノードBの状態が保持される。
【0181】
このように,信号CP及び信号CPBが共にHレベルとなる遷移期間の前の期間に,信号CPをLレベルにしてノードAをプリチャージするプリチャージ期間が設定される。このプリチャージ期間においては,図7に示すように,信号CPBは,Hレベルである。従って,プリチャージ期間において,NMOSトランジスタNM55はオンであり,ノードIの電荷が放電される。これにより,遷移期間の開始時においてはノードIの寄生容量には電荷が蓄積されておらず,遷移期間の開始直後において,ノードAの電荷をノードIまで高速に流すことができ,ノードAの放電を高速に行うことができる。これにより,遷移期間の開始から比較的短時間でノードBを充電することができる。
【0182】
即ち,本実施形態においても,遷移を高速化して,フリップフリップ動作を高速化させることができる。
【0183】-【0194】(略)
【0195】
図20は図19の半導体集積回路装置の変形例を示す回路図である。図20において図19と同一の構成要素には同一符号を付して説明を省略する。
【0196】
図20の回路は,図18のインバータINV52としてインバータINV52’を採用した点が図19の回路と異なる。
【0197】
インバータINV52’は,PMOSトランジスタPM71?PM73及びNMOSトランジスタNM71,NM72によって構成されている。電圧供給端子Vccと基準電位端子Voとの間には,インバータを構成するトランジスタPM71,NM71が設けられる。これらのトランジスタPM71,NM71のゲートには,インバータINV51の出力が与えられる。
【0198】
トランジスタPM71,NM71相互間には,出力状態維持部を制御するためのトランジスタPM72,PM73,NM72が設けられる。トランジスタPM72,PM73のソース・ドレイン路同士は並列接続され,並列接続されたソース・ドレイン路の一端は,トランジスタPM71のソース・ドレイン路を介して電源供給端子Vccに接続され,他端は,トランジスタNM72のソース・ドレイン路及びトランジスタNM71のソース・ドレイン路を介して基準電位端子Voに接続される。
【0199】
トランジスタPM72,PM73のソース・ドレイン路とトランジスタNM72のソース・ドレイン路との接続点が,QB出力端子及びインバータINV51の入力端に接続される。
【0200】
トランジスタPM71,NM71は,ゲートにインバータINV51の出力である信号QBが与えられてQ出力端子に信号Qを出力するインバータを構成する。即ち,トランジスタPM71,NM71は,インバータINV51と共に互いに相手の出力が入力される2つのインバータであり,これらのインバータによってQ出力端子の状態を維持する出力状態維持部が構成される。
【0201】
一方,トランジスタPM72,PM73,NM72によって,出力状態維持部を制御する出力状態維持制御部が構成される。トランジスタNM72のゲートには,遷移期間においてLレベルとなり,他の期間においてHレベルとなる制御信号Aが供給される。これにより,トランジスタNM72は,遷移期間以外の期間に導通し,遷移期間には導通が遮断される。
【0202】
また,信号CPのLレベル期間には,トランジスタPM72がオンとなり,信号CPBのLレベル期間には,トランジスタPM73がオンとなる。従って,これらのトランジスタPM72,PM73も,遷移期間以外の期間にのみ導通する。
【0203】
従って,遷移期間以外の期間には,トランジスタPM71,NM71及びインバータINV51によって構成される出力状態維持部による状態維持動作が行われ,遷移期間には,出力状態維持部の動作は停止しQB出力端子の状態は維持されない。
【0204】
出力状態維持制御部を設けることによって,遷移期間において出力状態維持部の動作を停止させることができ,QB出力端子の遷移を容易にし,動作の安定性を向上させることができる。」

ここで、上記記載中の「信号CP」は、【0011】より「クロック信号CP」のことであり、同「信号CPB」は、【0022】より「信号CPを遅延かつ反転させて生成」したものであって、その関係は上記記載中の第4の実施形態にも当てはまることが明らかである。

以上の記載及び図19及び図20の記載からみて,引用文献2には,図20に関し,図19の2つのインバータを用いた状態保持回路の変形例として以下の技術事項(以下,「技術事項1」という。)が記載されていると認める。

「入力端子に状態保持ノードBが接続されるインバータINV51と,
電圧供給端子Vccと基準電位端子Voとの間に設けられ,インバータを構成するトランジスタPM71及びトランジスタNM71であって,それぞれのゲートには前記インバータINV51の出力端子が接続されるトランジスタPM71及びトランジスタNM71と,
前記トランジスタPM71と前記状態保持ノードBの間に並列に配置されるトランジスタPM72及びトランジスタPM73であって,前記トランジスタPM72のゲートにはクロック信号CPが入力され,前記トランジスタPM73のゲートには前記クロック信号CPを遅延反転した信号CPBが入力される,トランジスタPM72及びトランジスタPM73と,
前記トランジスタNM71と前記状態保持ノードBの間に配置されるトランジスタNM72であって,ゲートには遷移期間においてLレベルとなり,他の期間においてHレベルとなる制御信号Aが供給されるトランジスタNM72と,
を備える状態保持回路。」

3.引用文献3について
当審拒絶理由に引用された引用文献3には,図7及び図8とともに以下の事項が記載されている。

「【0043】(第3の実施形態)図7は,本発明の第3の実施形態に係る半導体記憶保持装置(フリップフロップ回路)の構成を示す回路図である。この回路は図1に示したラッチ回路に,クロック信号CLKを入力とし,かつ奇数個のインバータ回路42(図では3個だが,奇数個であれば,1個などいくつでもよい)からなるディレイブロック41を追加し,さらに前記ラッチ回路の第1段の回路,および第2段の回路においてそれぞれの放電パスにおいて直列に接続するNMOSトランジスタN63,N66を追加し,ディレイブロック41の出力信号であるクロック遅延信号CLKBを前記NMOSトランジスタの入力とした構成になっている。尚,ディレイブロック41は低振幅クロック信号CLK’が入力された場合は,低振幅クロック遅延信号CLKB’を出力する。
【0044】以下,低振幅の場合で説明する。この構成では低振幅クロック信号CLK’および低振幅クロック反転信号CLKB’がともに”1”となるときにのみ,NMOSトランジスタN61,N63,N64,N66がONとなるので,図5において説明したフリップフロップ回路と同様に,クロック信号の立ち上がりエッジからディレイブロック41の遅延時間の間にデータ入力信号Dが取り込まれるようになっており,フリップフロップ回路の構成が可能となる。これより,上記構成においても低振幅のクロック信号にてNMOSトランジスタのみを制御するフリップフロップ回路の構成も可能になることがわかる。
【0045】(第4の実施形態)図8は,本発明の第4の実施形態に係る半導体記憶保持装置(フリップフロップ回路)の構成を示す回路図である。このフリップフロップ回路においては,ノードXのレベル保持回路11aは,電源VDD,ノードXをそれぞれソース,ドレインとしフリップフロップ回路の出力ノードQをゲート入力とするPMOSトランジスタP71と,ノードX,電源VSS間に直列に接続され,それぞれ出力ノードQ,データ入力信号Dをゲート入力とする2つのNMOSトランジスタによって構成されており,前記レベル保持回路11a以外の構成要素は図7のフリップフロップ回路と同じ構成になっている。」

以上の記載及び図7及び図8の記載からみて,引用文献3には,図8に関し,図7の2つのインバータを用いたレベル保持回路11aの変形例として以下の技術事項(以下,「技術事項2」という。)が記載されていると認める。

「電源VDDと電源VSSの間に配置され,インバータを構成するトランジスタP12及びトランジスタN75であって,前記トランジスタP12及びトランジスタN75のゲートにはノードXが接続され,前記インバータの出力ノードQと前記トランジスタN75の間には,ゲートにクロック信号CLKが入力されるトランジスタN74が配置され,前記トランジスタN75と前記電源VSSの間には,ゲートにクロック反転信号CLKBが入力されるトランジスタN76が配置される,トランジスタP12及びトランジスタP75と,
前記電源VDDと電源VSSの間に配置され,インバータを構成するトランジスタP71及びトランジスタN77であって,前記トランジスタP71及びトランジスタN77は,それぞれのゲートに前記出力ノードQが接続されるとともに,両トランジスタの間で前記ノードXに接続され,さらに,前記トランジスタN77と電源VSSの間に,ゲートに入力信号Dが入力されるトランジスタN78が配置される,トランジスタP71及びトランジスタN77と,
を備えるレベル保持回路。」

4.引用文献4について
当審拒絶理由に引用された引用文献4には,図16及び図17とともに以下の事項が記載されている。

「【0005】図16に,上記のような逆ショートチャネル効果型のMOSトランジスタを有する従来のCMOS型レシオ回路の一例を示す。このレシオ回路では,一方のCMOS(Complementary Metal Oxide Semiconductor)回路200のNチャネルMOSトランジスタ202が駆動素子を構成し,他方のCMOS回路204のPチャネルMOSトランジスタ206が負荷素子を構成する。これら駆動側のNチャネルMOSトランジスタ202および負荷側のPチャネルMOSトランジスタ206のそれぞれのドレイン端子は,NチャネルMOSトランジスタからなるトランスファゲート208を介して互いに電気的に接続されている。通常,両トランジスタ202,206間のノード210は,このレシオ回路の出力端子として他の回路(図示せず)に接続される。
【0006】いま,駆動側および負荷側の両MOSトランジスタ202,206が共にオンになっている状態の下で,トランスファゲート208をオンにする。そうすると,電源電圧Vddの電源端子→負荷側のPチャネルMOSトランジスタ206→トランスファゲート208→駆動側のNチャネルMOSトランジスタ202→グランド端子の経路で電流iが流れる。
【0007】このレシオ回路では,駆動側MOSトランジスタ202のコンダクタンスを負荷側MOSトランジスタ206のそれよりも大きな値に設定している。これにより,上記のように両者がオン状態で電気的に衝突したときは,ノード210にはMOSトランジスタ200側の基準電圧(グランド電位)寄りの出力電圧が得られるようにしている。
【0008】図17に,両MOSトランジスタ202,206のレイアウトを示す。駆動側のMOSトランジスタ202では,動作速度を最大限に上げるためゲート長Liをデザインルールの最小ゲート長寸法(たとえば0.21μm)に設定し,電流容量を大きくするためチャネル幅Wiを比較的大きな寸法(たとえば0.91μm)に選んでいる。一方,負荷側のMOSトランジスタ206では,オン抵抗の高い(コンダクタンスの低い)負荷機能を得るようにゲート長Ljを最小ゲート長寸法よりも格段に大きな寸法(たとえば0.35μm)に設定している。また,チャネル幅Wjを駆動側よりも小さな寸法(たとえば0.56μm)に選んでいる。」

以上の記載からみて,引用文献4には,以下の技術事項(以下,「技術事項3」という。)が記載されていると認める。

「駆動側トランジスタのコンダクタンスを負荷側トランジスタのコンダクタンスよりも大きく設定して電流容量を大きくし,両者がオン状態で電気的に衝突する場合の改善策とすること。」

5.引用文献5について
当審拒絶理由に引用された引用文献5には,図面と共に以下の事項が記載されている。

「【0004】2つのタイプのスタティック・ラッチ間の回路領域および電力の差は,どちらタイプのスタティック・ラッチが現行の設計により適しているかを,データ処理システムの設計者が判断するために評価しなければならないパラメータである。クロックド・フィードバック経路を有するスタティック・ラッチは,ラッチ動作が速くしかもラッチの内部ノード上で競合が発生しないので,一定フィードバック経路を有するスタティック・ラッチよりも好ましい。一定フィードバック経路を有するスタティック・ラッチは,新しい値がラッチに記憶されるときに,一定フィードバック・ラッチの内部ノードで競合が発生するために,クロックド・フィードバック・ラッチよりも消費電力が多い。一定フィードバック・ラッチの電力消費を低減するには,弱いフィードバック素子(通常弱い反転器)がデータ値をかろうじて記憶できる程度にそのサイズを縮小し,漏れやデータ値の意図しない変更が起きないようにすればよい。しかしながら,フィードバック素子は,通常,当該フィードバック素子を形成するトランジスタの長さを延長することによって弱くなる。このように長さの延長は,更に広い回路領域を消費し,一定フィードバック・ラッチの内部ノード上の負荷を増大させる結果となり得る。
【0005】対照的に,クロックド・フィードバック・ラッチがそのフィードバック機能を行うには,定常的にはイネーブルされないが,フィードフォーワード機能に用いられるクロック位相とは反対のクロック位相を用いてそのフィードバック機能を行う,フィードバック素子を用いる。例えば,図3を参照する。図3において,フィードバック・トランジスタ(16)は,Clock信号がニゲートされている時,「out」信号をラッチ14の入力に供給する。
【0006】
【発明が解決しようとする課題】クロックド・フィードバック・ラッチは一定フィードバック・ラッチよりも競合が少ないが,新たな値をラッチにロードする間フィードバック経路を切断するために,2つの素子,即ち,トランジスタ2つを余分に必要とする。素子を2つ余計に取り付けるために,回路領域が増大し,更にClock信号を供給する線上の負荷も増大する結果となる。したがって,クロックド・フィードバック・ラッチの一定フィードバック・ラッチに対する長所を得るには,一定フィードバック・ラッチの弱いフィードバック素子によって消費される電力および領域,およびクロックド・フィードバック・ラッチのフィードバック・ゲート素子によって消費される電力および領域の釣り合いを取らなければならない。」

以上の記載からみて,引用文献5には,以下の技術事項(以下,「技術事項4」という。)が記載されていると認める。

「新しい値がラッチに記憶されるときに競合が発生するため,ラッチ側が通常弱い反転器となるように,トランジスタのサイズを縮小すること。」

第6 対比・判断
1.本願発明1について
(1) 対比
本願発明と引用発明とを対比する。

a 引用発明の「フリップフロップ200」は,本願発明の「回路ブロック」に含まれ,また,クロックパルスに基づいて順次出力がなされることから,「シーケンシャル回路素子」ということができる。
b 引用発明の「接続」は本願発明の「結合」と同義であり,引用発明の「単一の共有トランジスタ210」,「クロックパルス」,「ノード209」,「第1のデータパス」,「入力データD」,「第2のデータパス」及び「第1のブランチトランジスタ204」は,それぞれの機能,結合(接続)関係からみて,本願発明の「単一のクロックドトランジスタ」,「クロック信号」,「データ出力」,「第1のデータパス」,「入力データ」,「第2のデータパス」及び「第1のトランジスタ」に相当する。
そうすると,引用発明の「フリップフロップ200の単一の共有トランジスタ210において入力されるクロックパルスに応答して,前記フリップフロップ200の出力であるノード209に,第1のデータパスを通して入力データDを伝搬し,前記フリップフロップ200は,前記第1のデータパスに接続されている第2のデータパスを含み,前記第1のデータパスは,前記単一の共有トランジスタ210の出力に応答する第1のブランチトランジスタ204を含むように構成されている回路」は,本願発明の「シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して,前記シーケンシャル回路素子のデータ出力に,第1のデータパスを通して入力データを伝搬し,前記シーケンシャル回路素子は,前記第1のデータパスに結合されている第2のデータパスを含み,前記第1のデータパスは,前記単一のクロックドトランジスタの出力に応答する第1のトランジスタを含むように構成されている回路」に相当する。
c 引用発明の「前記第2のデータパスに接続されているキーパー225」は,以下の相違点を除き本願発明の「前記第2のデータパスに結合されている保持回路素子」に相当し,引用発明の「前記入力データDに関する情報を保持する機能」は,本願発明の「前記入力データに関連する情報を保持するように構成されている保持回路」に相当する。

そうすると,本願発明と引用発明は,以下の一致点及び相違点を有する。

(一致点)
「シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して,前記シーケンシャル回路素子のデータ出力に,第1のデータパスを通して入力データを伝搬し,前記シーケンシャル回路素子は,前記第1のデータパスに結合されている第2のデータパスを含み,前記第1のデータパスは,前記単一のクロックドトランジスタの出力に応答する第1のトランジスタを含むように構成されている回路と,
前記第2のデータパスに結合されている保持回路素子において,前記入力データに関連する情報を保持するように構成されている保持回路とを含む,
回路デバイス。」

(相違点)
一致点である「保持回路素子」について,本願発明では,「前記第1のデータパスに結合されている第1の端子を有する第2のトランジスタと,前記第2のデータパスおよび前記第2のトランジスタの第2の端子の間に結合されているインバータと,前記第1のデータパスに結合されている第1の端子と前記第2のトランジスタの第3の端子に結合されている第2の端子を有する第3のトランジスタとを備え,前記第3のトランジスタは,前記第2のトランジスタを第1の供給端子に選択的に結合させる第1のデータに応答する」ものであるのに対し,引用発明では,「バックツーバック接続されている2つのインバータを備える」ものである点。

(2)相違点についての判断
引用発明のように「バックツーバック接続されている2つのインバータを備えるインバータ」の変形例として,技術事項1の「状態保持回路」及び技術事項2の「レベル保持回路」は公知ではあるが,技術事項1及び2の回路中には,クロック信号がゲートに入力するトランジスタが含まれる。そこで,引用発明の「ラッチ225」に技術事項1,2を適用した場合を検討すると,新たにクロック信号がゲートに入力するトランジスタが含まれることとなり,本願発明の「単一のクロックドトランジスタ」という技術事項に該当しなくなるから,本願発明の構成とはならない。
また,技術事項3,4は,相違点に係る本願発明の構成を充足しないことは明らかである。
したがって,本願発明1は,当業者であっても,引用発明と技術事項1ないし4に基づいて容易に発明できたものであるとはいえない。

2.本願発明2ないし16について
本願発明2ないし16は,本願発明1をさらに技術事項を付加して限定したものであるから,本願発明1と同様の理由により,当業者であっても,引用発明と技術事項1ないし4に基づいて容易に発明できたものであるとはいえない。

3.本願発明17について
本願発明17は,本願発明1の「前記第1のデータパスに結合されている第1の端子を有する第2のトランジスタと,前記第2のデータパスおよび前記第2のトランジスタの第2の端子の間に結合されているインバータと,前記第1のデータパスに結合されている第1の端子と前記第2のトランジスタの第3の端子に結合されている第2の端子を有する第3のトランジスタとを備え,前記第3のトランジスタは,前記第2のトランジスタを第1の供給端子に選択的に結合させる第1のデータに応答する」と同一の構成を備えるものであるから,本願発明1と同様の理由により,当業者であっても,引用発明と技術事項1ないし4に基づいて容易に発明できたものであるとはいえない。

4.本願発明18ないし27について
本願発明18ないし27は,本願発明17をさらに技術事項を付加して限定したものであるから,本願発明17と同様の理由,すなわち本願発明1と同様の理由により,当業者であっても,引用発明と技術事項1ないし4に基づいて容易に発明できたものであるとはいえない。

5.本願発明28について
本願発明28は,本願発明1の「前記第1のデータパスに結合されている第1の端子を有する第2のトランジスタと,前記第2のデータパスおよび前記第2のトランジスタの第2の端子の間に結合されているインバータと,前記第1のデータパスに結合されている第1の端子と前記第2のトランジスタの第3の端子に結合されている第2の端子を有する第3のトランジスタとを備え,前記第3のトランジスタは,前記第2のトランジスタを第1の供給端子に選択的に結合させる第1のデータに応答する」と同一の構成を備えるものであるから,本願発明1と同様の理由により,当業者であっても,引用発明と技術事項1ないし4に基づいて容易に発明できたものであるとはいえない。

6.本願発明29ないし35について
本願発明29ないし35は,本願発明28をさらに技術事項を付加して限定したものであるから,本願発明28と同様の理由,すなわち本願発明1と同様の理由により,当業者であっても,引用発明と技術事項1ないし4に基づいて容易に発明できたものであるとはいえない。

7.本願発明36について
本願発明36は,本願発明1の「前記第1のデータパスに結合されている第1の端子を有する第2のトランジスタと,前記第2のデータパスおよび前記第2のトランジスタの第2の端子の間に結合されているインバータと,前記第1のデータパスに結合されている第1の端子と前記第2のトランジスタの第3の端子に結合されている第2の端子を有する第3のトランジスタとを備え,前記第3のトランジスタは,前記第2のトランジスタを第1の供給端子に選択的に結合させる第1のデータに応答する」と同一の構成を備えるものであるから,本願発明1と同様の理由により,当業者であっても,引用発明と技術事項1ないし4に基づいて容易に発明できたものであるとはいえない。

8.本願発明37及び38について
本願発明37及び38は,本願発明17をさらに技術事項を付加して限定したものであるから,本願発明36と同様の理由,すなわち,本願発明1と同様の理由により,当業者であっても,引用発明と技術事項1ないし4に基づいて容易に発明できたものであるとはいえない。

第7 当審拒絶理由についての判断
1.特許法第36条第6項第1号,第2号について
平成29年1月11日付けの手続補正により,特許請求の範囲の各「トランジスタ」の表記が統一されたことで,本願発明1ないし38は明確になるとともに,発明の詳細な説明との対応関係も明確となり,当該理由は解消した。

2.特許法第29条第2項について
上記「第6」の項のとおり,本願発明1ないし38は,引用文献1ないし引用文献5に基づいて,当業者が容易に発明することができたものとはいえないから,当該理由は解消した。

第8 原査定についての判断
上記「第7」の項中の「1.」の項と同様の理由により,理由2(特許法第36条第6項第1号)及び理由3(特許法第36条第6項第2号)を維持することはできない。
また,理由1(特許法第36条第4項第1号)は,特許請求の範囲と発明の詳細な説明との関係が不明であることに由来するものであるから,当該理由も維持することはできない。

第9 むすび
以上のとおり,原査定の理由によって,本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2017-06-08 
出願番号 特願2014-341(P2014-341)
審決分類 P 1 8・ 537- WY (H03K)
P 1 8・ 536- WY (H03K)
P 1 8・ 121- WY (H03K)
最終処分 成立  
前審関与審査官 白井 孝治  
特許庁審判長 大塚 良平
特許庁審判官 中野 浩昌
吉田 隆之
発明の名称 単一のクロックドトランジスタを含むシーケンシャル回路素子  
代理人 井関 守三  
代理人 蔵田 昌俊  
代理人 奥村 元宏  
代理人 福原 淑弘  

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