ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 取り消して特許、登録 G06F |
|---|---|
| 管理番号 | 1328781 |
| 審判番号 | 不服2016-5267 |
| 総通号数 | 211 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2017-07-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2016-04-08 |
| 確定日 | 2017-06-20 |
| 事件の表示 | 特願2011-188119「メモリ・バックアップのための電力分離」拒絶査定不服審判事件〔平成24年 7月12日出願公開、特開2012-133750、請求項の数(12)〕について、次のとおり審決する。 |
| 結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
| 理由 |
第1 手続の経緯 本願は,平成23年8月31日(パリ条約による優先権主張2010年12月20日(以下,「優先日」という。),米国,2011年4月6日,米国)の出願であって,平成26年7月2日付けで手続補正がされ,平成27年6月25日付けで拒絶理由通知がされ,平成27年7月2日付けで手続補正がされ,平成27年12月24日付けで拒絶査定(原査定)がされ,これに対し,平成28年4月8日に拒絶査定不服審判の請求がされたものである。 第2 原査定の概要 原査定(平成27年12月24日付け拒絶査定)の概要は次のとおりである。 本願請求項1-12に係る発明は,以下の引用文献1-4に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。 引用文献等一覧 1.特開2004-348641号公報 2.米国特許出願公開第2006/0139069号明細書 3.特開平7-182252号公報 4.特開平6-110794号公報 第3 本願発明 本願請求項1-12に係る発明(以下,それぞれ「本願発明1」-「本願発明12」という。)は,平成27年7月2日付けの手続補正で補正された特許請求の範囲の請求項1-12に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。 「 【請求項1】 データをバックアップする方法であって, 電源異常状態のインジケータを受け取るまでは,チップ上に配置された第1オンチップ・サブシステムに第1の電力を供給すると共に,前記チップ上に配置されたオンチップSDRAMサブシステムに第2の電力を供給するステップと, 電源異常状態のインジケータを受け取ったことに応じて, 前記オンチップSDRAMサブシステムを分離し, 前記SDRAMサブシステムが分離された後に,前記SDRAMサブシステムが分離されたことを示す前記第1オンチップ・サブシステムからのインジケータに応じて,前記SDRAMサブシステムだけが前記第2の電力を与えられたままになるように前記第1の電力を前記第1オンチップ・サブシステムから除去し, 前記第1の電力が前記第1オンチップ・サブシステムから除去された後に,ハードウェアの制御の下で,SDRAMに格納されたデータを不揮発性メモリにコピーする, という電力分離シーケンスを実施するステップ を含む方法。」 なお,本願発明2-12の概要は以下のとおりである。 本願発明2-6は,本願発明1を減縮した発明である。 本願発明7-12は,本願発明1-6に対応する「集積回路」の発明であるから,本願発明1-6とはカテゴリ表現が異なるだけの発明である。 第4 引用文献,引用発明等 1.引用文献1について 原査定の拒絶の理由に引用された上記引用文献1(特開2004-348641号公報)には,図面とともに次の事項が記載されている。(下線は,当審において付したものである。) ア 「【0001】 【発明の属する技術分野】 本発明はコンピュータに関し、特に商用交流電源を使用して動作電源を得るパーソナルコンピュータ(PC)等において電源供給停止等の電源異常発生時の処理技術に関する。」 イ 「【0022】 先ず,図1は,本発明によるコンピュータの第1実施形態の構成を示すブロック図である。このコンピュータ(又は停電時データ保護機能付きコンピュータ)10は,電源ユニット20,総合処理部30,入出力部40,主記憶部(メモリ)50および補助記憶装置(又はデータ保護装置)60により構成される。 【0023】 電源ユニット20は,交流?直流変換部21,制御部22,簡易バックアップ電源(第1バックアップ電源)23および異常検出部24を含んでいる。総合処理部30は,CPU(中央演算処理装置),入出力部コントローラおよび主記憶部コントローラ等を含んでいる。入出力部40は,キーボードおよび表示装置等コントローラおよび電源スイッチ等を含んでいる。また,補助記憶装置60は,不揮発性記憶装置61,補助電源(第2バックアップ電源)62,補助記憶装置電源制御部63,補助記憶装置電源切換部64および高速バッファ65を含んでいる。電源ユニット20は,電源供給線により,各部,即ち総合処理部30,入出力部40,主記憶部50および補助記憶装置60に通常の動作電源を供給する。また,電源ユニット20,総合処理部30および補助記憶装置60は,電源切換制御線により相互接続されている。更に,総合処理部30,入出力部40,主記憶部50および補助記憶装置60は,データバスにより相互接続されている。 【0024】 (途中省略) 【0033】 商用電源に,電源入力断,周波数異常又は電圧異常等の異常が発生する(図2(a)参照)と,異常検出部24は,電源切換制御線を介して異常を示す信号を電源ユニット20内の切換部25,補助記憶装置電源制御部63および総合処理部30に送信する。切換部25は,異常を示す信号を受信すると,電源供給線に供給する直流電源供給源を交流-直流変換部21の出力から簡易バックアップ電源23に切り換える(図2(b)参照)。同時に,補助記憶装置電源制御部63は,補助記憶装置電源切換部64を制御し,補助記憶装置60内の電源供給源を電源供給線から補助電源62に切り換える(図2(d)参照)。同時に,総合処理部30は,OSによる休止処理を開始させる(図2(c)参照)。 【0034】 総合処理部30により開始された休止処理では,実行中のプログラムの終了処理および主記憶部50から補助記憶装置60へのデータ退避処理が開始される(図2(e)参照)。高速バッファ65から不揮発性記憶装置61へのデータ書き込み処理も同時に開始される(図2(f)参照)が,上述した書き込み速度の差により,主記憶部50から高速バッファ65へのデータ退避処理の方が高速バッファ65から不揮発性記憶装置61への書き込み処理よりも先に終了する。この時点で,補助記憶装置60は,総合処理部30に対して退避完了の信号を,データバスを介して発信する。 【0035】 総合処理部30は,補助記憶装置60から退避完了の信号の通知を受け,電源ユニット20の制御部22に出力OFFの制御信号を出力する。これにより,電源ユニット20は,電源供給線に対する電源供給を停止する。このとき,補助記憶装置60は,補助電源62により動作を継続している。補助記憶装置60では,高速バッファ65から不揮発性記憶装置61への書き込みが継続されている。この書き込み動作が完了すると,高速バッファ65は,補助記憶装置電源制御部63に書き込み完了の信号を出力する。これにより,補助記憶装置電源制御部63は,補助記憶装置60の電源をOFFにする。」 したがって,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。 「パーソナルコンピュータ(PC)等のコンピュータにおいて,主記憶部50から補助記憶装置60へデータ退避処理をする方法であって,(段落【0034】) 通常時,電源ユニット20は,電源供給線により,総合処理部30,入出力部40,主記憶部50および補助記憶装置60に動作電源を供給し,(段落【0023】) 商用電源に異常が発生すると,異常検出部24は,異常を示す信号を切換部25,補助記憶装置電源制御部63および総合処理部30に送信し,(段落【0033】) 異常を示す信号を受信すると,切換部25は,電源供給線に供給する直流電源供給源を簡易バックアップ電源23に切り換え,補助記憶装置電源制御部63は,補助記憶装置60内の電源供給源を電源供給線から補助電源62に切り換え,総合処理部30は,OSによる休止処理を開始させ,(段落【0033】) 休止処理では,主記憶部50から補助記憶装置60へのデータ退避処理が開始され,同時に,高速バッファ65から不揮発性記憶装置61へのデータ書き込み処理も開始され,(段落【0034】) 主記憶部50から高速バッファ65へのデータ退避処理が終了した時点で,補助記憶装置60は,総合処理部30に対して退避完了の信号を発信し,(段落【0034】) 総合処理部30は,補助記憶装置60から退避完了の信号の通知を受けると,電源ユニット20に出力OFFの制御信号を出力し,これにより,電源ユニット20は,電源供給線に対する電源供給を停止し,補助記憶装置60は,補助電源62により動作を継続し,(段落【0035】) 補助記憶装置60では,高速バッファ65から不揮発性記憶装置61への書き込みが継続される,(段落【0035】) 方法。」 2.引用文献2について 拒絶査定において周知技術を示す文献として引用された上記引用文献2(米国特許出願公開第2006/0139069号明細書)には,図面とともに次の事項が記載されている。(下線は,当審において付したものである。) イ「[0033] When a signal is received indicating a sudden power loss is under way, the supplemental power source 132 may react to supply power to the auxiliary power bus 134 . In an alternate embodiment, the supplemental power source 132 may continuously supply power to the auxiliary power bus 134 in order to better ensure a smooth transition between main and supplemental power. To avoid leakage of supplemental power to the rest of the computer, the devices on the auxiliary power bus 134 may be connected only to the auxiliary power bus 134 . In yet another embodiment, the auxiliary power bus 134 and the main power bus 106 may be the same or coupled. Switches or tri-state devices may be used to isolate any devices not related to data 136 preservation. 」(当審訳:[0033]突然の電力喪失が進行中であることを示す信号が受信されると,補助電源132は,補助電源バス134に電力を供給するように反応することがある。代わりの実施形態では,補助電源132は,主電力と補助電力との間の滑らかな移行をいっそう保証するために,補助電源バス134に連続的に電力を供給することがある。コンピュータの残りの部分への補助電力の漏れを避けるために,補助電源バス134上の装置は,補助電源バス134にだけ接続されることがある。さらにもう1つの実施形態では,補助電源バス134と主電源バス106は,同じであるか,あるいは接続されることがある。データ136の保存と関係がない全ての装置を隔離するために,スイッチあるいは3状態装置が使われることがある。) ウ 「  」 3.引用文献3について 拒絶査定において周知技術を示す文献として引用された上記引用文献3(特開平7-182252号公報)には,図面とともに次の事項が記載されている。(下線は,当審において付したものである。) エ「【0003】図3の回路は,主電源11が遮断されると,主電源11により充電されていたバックアップ用コンデンサ12が放電し,バックアップされる回路14に電流を供給する。」 オ 「  」 4.引用文献4について 拒絶査定において周知技術を示す文献として引用された上記引用文献4(特開平6-110794号公報)には,図面とともに次の事項が記載されている。(下線は,当審において付したものである。) カ「【0011】 【実施例】以下,図面を参照して,本発明の実施例を詳細に説明する。図1は本発明の一実施例の電源系統に着目した概略ブロック図である。図において,1はマイクロプロセッサであり,その電源はVCCから供給されている。2は半導体スイッチであり,VCCとコンデンサ3の間に接続されている。該半導体スイッチ2は,VCCがオンのときは閉じられ,VCCがオフのときは開かれる。4はSRAMで,駆動電源としてコンデンサ3の出力電圧BVCCが直接加えられるとともに,半導体スイッチ2を介してVCCが加えられている。該SRAMはVCCがオフ(停電)のときはスタンバイモードになり,コンデンサ3の出力電圧BVCCとしてスタンバイモードに必要な電圧が供給されている限りは内部格納データを保証するが,コンデンサ3の出力電圧BVCCがスタンバイモードに必要な電圧よりも低下すると内部格納データを保証しない。5は制御回路である。該制御回路5は,VCCのオン,オフの検出,VCCの立ち上がり時におけるコンデンサ3の出力電圧BVCCの電圧監視と判定,マイクロプロセッサ1へのRESET *信号やBVCC OK 信号の出力,オンオフ制御信号ON/OFF*による半導体スイッチ2のオン,オフ制御等を所定のシーケンスに従って実行する。なお,信号に付した符号「*」は負でアクティブになることを意味する。」 キ 「  」 第5 対比・判断 1.本願発明1について (1)対比 本願発明1と引用発明とを対比すると,次のことがいえる。 ア 引用発明の「主記憶部50から補助記憶装置60へデータ退避処理をする方法」(前者)と本願発明1の「データをバックアップする方法」(後者)とを対比すると, 引用発明の「データ退避処理」は,主記憶部50のデータを補助記憶装置60に「バックアップ」する処理に他ならないから, 前者と後者とは, 「データをバックアップする方法」 の点で一致する。 イ 引用発明の「不揮発性記憶装置61」が本願発明1の「不揮発性メモリ」に相当し, 引用発明の「総合処理部30,入出力部40,主記憶部50」と本願発明1の「チップ上に配置された第1オンチップ・サブシステム」とは,その動作内容からみて,「データを不揮発性メモリにコピーする際に不要となる第1の機能部分」である点で共通し, 同様に,引用発明の「補助記憶装置60」と本願発明1の「前記チップ上に配置されたオンチップSDRAMサブシステム」とは,「データを不揮発性メモリにコピーする際に必要となる第2の機能部分」である点で共通するといえる。 また,引用発明の「異常を示す信号」が本願発明1の「電源異常状態のインジケータ」に相当し, 引用発明の「通常時」とは,「商用電源に異常が発生」していないとき,すなわち,「異常を示す信号」(電源異常状態のインジケータ)を“受け取るまで”の期間を指すものである。 そうすると, 引用発明の「通常時,電源ユニット20は,電源供給線により,総合処理部30,入出力部40,主記憶部50および補助記憶装置60に動作電源を供給し,商用電源に異常が発生すると,異常検出部24は,異常を示す信号を切換部25,補助記憶装置電源制御部63および総合処理部30に送信し,異常を示す信号を受信すると,切換部25は,電源供給線に供給する直流電源供給源を簡易バックアップ電源23に切り換え,補助記憶装置電源制御部63は,補助記憶装置60内の電源供給源を電源供給線から補助電源62に切り換え」と 本願発明1の「電源異常状態のインジケータを受け取るまでは,チップ上に配置された第1オンチップ・サブシステムに第1の電力を供給すると共に,前記チップ上に配置されたオンチップSDRAMサブシステムに第2の電力を供給するステップ」とは, 「電源異常状態のインジケータを受け取るまでは,データを不揮発性メモリにコピーする際に不要となる第1の機能部分に電力を供給すると共に,データを不揮発性メモリにコピーする際に必要となる第2の機能部分に電力を供給するステップ」 である点で共通する。 ウ 上記イの検討から,引用発明の「異常を示す信号を受信する」ことが本願発明1の「電源異常状態のインジケータを受け取ったこと」に相当する。 エ 引用発明の「電源ユニット20は,電源供給線に対する電源供給を停止し,補助記憶装置60は,補助電源62により動作を継続」すること(前者)と本願発明1の「前記SDRAMサブシステムだけが前記第2の電力を与えられたままになるように前記第1の電力を前記第1オンチップ・サブシステムから除去」すること(後者)とを対比すると, 上記イでの検討から, 前者と後者とは, 「第2の機能部分だけが電力を与えられたままになるように,電力を,第1の機能部分から除去」すること である点で共通する。 オ 引用発明の「補助記憶装置60では,高速バッファ65から不揮発性記憶装置61への書き込みが継続される」(前者)と本願発明1の「前記第1の電力が前記第1オンチップ・サブシステムから除去された後に,ハードウェアの制御の下で,SDRAMに格納されたデータを不揮発性メモリにコピーする」(後者)とを対比すると, 引用発明の「高速バッファ65」と本願発明1「SDRAM」とは,ともに「読み書き可能なメモリ」である点で共通するから, 前者と後者とは, 「読み書き可能なメモリに格納されたデータを不揮発性メモリにコピーする」 点で共通する。 カ 引用発明と本願発明1とは,コピー動作の際に,当該コピー動作に不要な第1の機能部分への電力の供給を停止し,前記コピー動作に必要となる第2の機能部分にのみ電力を供給するという,電力の“分離”動作を行っている点で共通していることから,両者は,「電力分離シーケンスを実施するステップ」を含む点で共通するといえる。 したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。 (一致点) 「データをバックアップする方法であって, 電源異常状態のインジケータを受け取るまでは,データを不揮発性メモリにコピーする際に不要となる第1の機能部分に電力を供給すると共に,データを不揮発性メモリにコピーする際に必要となる第2の機能部分に電力を供給するステップと, 電源異常状態のインジケータを受け取ったことに応じて, 前記第2の機能部分だけが電力を与えられたままになるように,電力を,第1の機能部分から除去し, 読み書き可能なメモリに格納されたデータを不揮発性メモリにコピーする という電力分離シーケンスを実施するステップ を含む方法。」 (相違点) (相違点1) データを不揮発性メモリにコピーする際に不要となる第1の機能部分が, 本願発明1では,「チップ上に配置された第1オンチップ・サブシステム」であるのに対して, 引用発明では,「総合処理部30,入出力部40および主記憶部50」である点。 (相違点2) データを不揮発性メモリにコピーする際に必要となる第2の機能部分が, 本願発明1では,「前記チップ上に配置されたオンチップSDRAMサブシステム」であるのに対して, 引用発明では,「補助記憶装置60」である点。 (相違点3) 供給及び除去する電力に関して, 本願発明1では, 電源異常状態のインジケータを受け取るまでは, 第1の機能部分に「第1の電力」を供給し,第2の機能部分に「第2の電力」を供給し, 電源異常状態のインジケータを受け取ったことに応じて, 第2の機能部分だけが「第2の電力」を与えられたままになるようにし,「第1の電力」を,第1の機能部分から除去しているのに対して, 引用発明では, 電源異常状態のインジケータを受け取るまでは, 第1の機能部分と,第2の機能部分とに,共通の電力を供給し, 電源異常状態のインジケータを受け取ったことに応じて, 第2の機能部分だけが,補助電源62の電力を与えられたままになるようにし,電力を,第1の機能部分から除去している点。 (相違点4) 電源異常状態のインジケータを受け取ったことに応じて実行される動作に関して, 本願発明1では, 「オンチップSDRAMサブシステムを分離し」, 「前記SDRAMサブシステムが分離」された後に,「前記SDRAMサブシステムが分離されたことを示す・・・インジケータに応じて」,不要な電力の除去を行っているのに対して, 引用発明は,そのようなステップを備えていない点。 (相違点5) 不揮発性メモリにコピーするタイミングに関して, 本願発明1では, 「第1の電力が前記第1オンチップ・サブシステムから除去された後に」コピーするのに対して, 引用発明では,主記憶部50から補助記憶装置60へのデータ退避処理が開始されると同時に,高速バッファ65から不揮発性記憶装置61へのデータ書き込み処理も開始される点。 (相違点6) 不揮発性メモリにコピーする制御に関して, 本願発明1では, 「ハードウェア制御の下で」コピーするのに対して, 引用発明は,そのようなステップが特定されていない点。 (相違点7) 不揮発性メモリにコピーするデータを格納するメモリが, 本願発明1では,「SDRAM」であるのに対して, 引用発明では,高速バッファである点。 (2)相違点についての判断 (相違点1,2,及び7について) 上記相違点1,2,及び7は,関連したものであるので,まとめて検討すると,引用発明は,パーソナルコンピュータ(PC)等のコンピュータに関する技術であり,コンピュータ内の「総合処理部30,入出力部40,及び主記憶部50」への電力の供給を停止した後も,補助記憶装置60への電力の供給を継続するというものであるのに対して,本願発明1は,オンチップSDRAMサブシステムと,これによって制御されるSDRAM及び不揮発性メモリとからなるシステムに関する技術であり,オンチップSDRAMサブシステム以外の他のオンチップサブシステムへの電力の供給を停止した後も,オンチップSDRAMサブシステムへの電力の供給を継続するというものであり,引用発明と本願発明1とでは,その発明の属する技術分野が異なっている。 そして,引用発明の補助記憶装置は,高速バッファと不揮発性記憶装置とを含んでおり,上記「(1)対比」においては,この「高速バッファ」が本願発明1の「SDRAM」に対応付けられているものの,引用文献1には,高速バッファをSDRAMに変更することに関して記載も示唆もなく,また,引用文献1には,補助記憶装置や総合処理部,入出力部,及び主記憶部をオンチップで構成することを動機付ける記載もない。また,本願の優先日当時,コンピュータの補助記憶装置60や総合処理部30,入出力部40,及び主記憶部50の各構成をオンチップで構成することが周知技術であったともいえない。 そうすると,引用発明において,データを不揮発性メモリにコピーする際に不要となる第1の機能部分(総合処理部30,入出力部40および主記憶部50)を「チップ上に配置された第1オンチップ・サブシステム」とし,データを不揮発性メモリにコピーする際に必要となる第2の機能部分(補助記憶装置60)を「チップ上に配置されたオンチップSDRAMサブシステム」とし,さらに,不揮発性メモリにコピーするデータを格納するメモリ(高速バッファ)を「SDRAM」とすること,すなわち,上記相違点1,2,及び7に係る構成とすることは,当業者が容易に想到し得たものであるとはいえない。 (相違点3について) 上記相違点3は,要するに, 本願発明1では,電力を除去するタイミングが異なる2つの機能部分に対して,常時,第1の電力,及び第2の電力をそれぞれ供給しておき,電源異常の際には,第1の電力のみを除去できるようにしているものである一方,引用発明では,電力を除去するタイミングが異なる2つの機能部分に対して,通常時は,1系統の電源供給線により電力を供給しておき,電源異常の際には,上記1系統の電源供給線による電力を除去するとともに,電力の供給を維持すべき第2の機能部分については,補助電源を用いて電力を供給するというものである。 このように,引用発明と本願発明1とは,電力を供給するための基本的な前提構成において相違するものである。 また,上記引用文献2(上記イ,ウの記載を参照),引用文献3(上記エ,オの記載参照),及び引用文献4(上記カ,キの記載を参照)には「補助電源を有するメモリにおいて,異常検出時には補助電源から電力を供給する技術」が記載されているものの,引用発明に当該技術を仮に適用したとしても,通常時に供給される電力は,1つの系統の電源供給線から供給されるものであるから,上記相違点3に係る構成となるものではない。 してみれば,引用発明に上記周知技術を適用して上記相違点3に係る構成とすることは,当業者が容易に想到し得たものであるとはいえない。 (3)小括 以上のとおりであるから,上記相違点4-6について判断するまでもなく,本願発明1は,当業者であっても,引用発明及び引用文献2-4に記載された周知技術に基づいて容易に発明できたものとはいえない。 2.本願発明2-6について 本願発明2-6は,本願発明1を減縮した発明であり,本願発明1の構成を全て備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2-4に記載された周知技術に基づいて容易に発明できたものとはいえない。 3.本願発明7-12について 本願発明7-12は,本願発明1-6に対応する「集積回路」の発明であり,本願発明1の構成を全て備えるものであるから,本願発明1と同様の理由により,当業者であっても,引用発明及び引用文献2-4に記載された周知技術に基づいて容易に発明できたものとはいえない。 第6 むすび 以上のとおり,本願発明1-12は,当業者が引用発明及び引用文献2-4に記載された周知技術に基づいて容易に発明をすることができたものではない。したがって,原査定の理由によっては,本願を拒絶することはできない。 また,他に本願を拒絶すべき理由を発見しない。 よって,結論のとおり審決する。 |
| 審決日 | 2017-06-02 |
| 出願番号 | 特願2011-188119(P2011-188119) |
| 審決分類 |
P
1
8・
121-
WY
(G06F)
|
| 最終処分 | 成立 |
| 前審関与審査官 | 塩澤 如正 |
| 特許庁審判長 |
辻本 泰隆 |
| 特許庁審判官 |
山崎 慎一 須田 勝巳 |
| 発明の名称 | メモリ・バックアップのための電力分離 |
| 代理人 | 西山 清春 |
| 代理人 | 古谷 聡 |