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審決分類 審判 一部申し立て 1項3号刊行物記載  H01L
審判 一部申し立て 2項進歩性  H01L
管理番号 1329048
異議申立番号 異議2015-700306  
総通号数 211 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 2017-07-28 
種別 異議の決定 
異議申立日 2015-12-14 
確定日 2017-04-21 
異議申立件数 1 
訂正明細書 有 
事件の表示 特許第5802231号発明「半導体装置及びその製造方法」の特許異議申立事件について,次のとおり決定する。 
結論 特許第5802231号の明細書,特許請求の範囲を訂正請求書に添付された訂正明細書,特許請求の範囲のとおり,訂正後の請求項〔2-6〕について訂正することを認める。 特許第5802231号の請求項2ないし4及び6に係る特許を維持する。 
理由 第1 手続の経緯
特許第5802231号の請求項2ないし4及び6に係る特許についての出願(以下「本件出願」という。)は,平成25年3月22日に特許出願され,平成27年9月4日にその特許権の設定登録がされ,その後,その特許について,特許異議申立人森田裕(以下「特許異議申立人」という。)により特許異議の申立てがされ,平成28年9月12日付けで取消理由が通知され,その指定期間内である平成28年11月11日に意見書の提出及び訂正の請求があり,その訂正の請求に対して特許異議申立人から平成29年1月10日付けで意見書が提出されたものである。

第2 訂正の適否についての判断
1 訂正の内容
(1)訂正事項1
訂正前の特許請求の範囲の請求項2を,
「第1電極と,
前記第1電極に接続された第1導電形の第1半導体層と,
前記第1半導体層に接した第2導電形の第2半導体層と,
前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第2半導体層の不純物濃度よりも低く,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,
前記第2半導体層,並びに,その両側に配置された前記第1半導体層及び前記第3半導体層を覆うゲート絶縁膜と,
前記ゲート絶縁膜上に設けられたゲート電極と,
前記第3半導体層に接続された第2電極と,
を備えた半導体装置。」
の記載から,
「第1電極と,
前記第1電極に接続された第1導電形の第1半導体層と,
前記第1半導体層に接した第2導電形の第2半導体層と,
前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第2半導体層の不純物濃度よりも低く,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,
前記第2半導体層,並びに,その両側に配置された前記第1半導体層及び前記第3半導体層を覆うゲート絶縁膜と,
前記ゲート絶縁膜上に設けられたゲート電極と,
前記第3半導体層に接続された第2電極と,
を備え,
前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し,
前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸している半導体装置。」
に訂正する。

(2)訂正事項2
訂正前の特許請求の範囲の請求項3を,
「第1電極と,
前記第1電極に接続された第1導電形の第1半導体層と,
前記第1半導体層に接した第2導電形の第2半導体層と,
前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第1半導体層の不純物濃度と等しく,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,
前記第2半導体層上,並びに,その両側に配置された前記第1半導体層上及び前記第3半導体層上に設けられたゲート絶縁膜と,
前記ゲート絶縁膜上に設けられたゲート電極と,
前記第3半導体層に接続された第2電極と,
を備えた半導体装置。」
の記載から,
「第1電極と,
前記第1電極に接続された第1導電形の第1半導体層と,
前記第1半導体層に接した第2導電形の第2半導体層と,
前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第1半導体層の不純物濃度と等しく,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,
前記第2半導体層上,並びに,その両側に配置された前記第1半導体層上及び前記第3半導体層上に設けられたゲート絶縁膜と,
前記ゲート絶縁膜上に設けられたゲート電極と,
前記第3半導体層に接続された第2電極と,
を備え,
前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し,
前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸している半導体装置。」
に訂正する。

(3)訂正事項3
訂正前の特許請求の範囲の請求項6を,
「前記第1半導体層,前記第2半導体層及び前記第3半導体層は,炭化珪素により形成されている請求項2?5のいずれか1つに記載の半導体装置。」」
の記載から,
「前記第1半導体層,前記第2半導体層及び前記第3半導体層は,炭化珪素により形成されている請求項2?5のいずれか1つに記載の半導体装置。」に訂正する。

(4)訂正事項4
訂正前の明細書の段落【0005】を,
「実施形態に係る半導体装置は,第1電極と,前記第1電極に接続された第1導電形の第1半導体層と,前記第1半導体層に接した第2導電形の第2半導体層と,前記第2半導体層に接し,第1導電形であり,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,前記第2半導体層,並びに,その両側に配置された前記第1半導体層及び前記第3半導体層を覆うゲート絶縁膜と,前記ゲート絶縁膜上に設けられたゲート電極と,前記第3半導体層に接続された第2電極と,を備える。前記第3半導体層の不純物濃度は,前記第2半導体層の不純物濃度よりも低い。」
の記載から,
「実施形態に係る半導体装置は,第1電極と,前記第1電極に接続された第1導電形の第1半導体層と,前記第1半導体層に接した第2導電形の第2半導体層と,前記第2半導体層に接し,第1導電形であり,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,前記第2半導体層,並びに,その両側に配置された前記第1半導体層及び前記第3半導体層を覆うゲート絶縁膜と,前記ゲート絶縁膜上に設けられたゲート電極と,前記第3半導体層に接続された第2電極と,を備える。前記第3半導体層の不純物濃度は,前記第2半導体層の不純物濃度よりも低い。前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し,前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸している。」
に訂正する。

2 訂正の適否
(1)訂正事項1
ア 訂正の目的について
訂正事項1は,「第2半導体層」について,「前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し」と限定し,「第3半導体層」について,「前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸し」と限定するものであるから,特許法第120条の5第2項ただし書き第1号に規定する特許請求の範囲の減縮を目的とするものである。
イ 新規事項の有無について
本件図面の図1(b)には,ウェル13がドリフト層12の上面からドリフト層12中に延伸した構成が記載され,ソース層14がウェル13の上面からウェル13中に延伸した構成が記載されているので,訂正事項1は,図1(b)の記載に基づくものである。
したがって,訂正事項1は,願書に添付した明細書,特許請求の範囲又は図面(以下「願書に添付した明細書等」という。)の記載に基づくものであるから,願書に添付した明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく,願書に添付した明細書等に記載した事項の範囲内においてされたものであるから,特許法第120条の5第9項で準用する第126条第5項に適合するものである。
ウ 特許請求の範囲の拡張又は変更について
訂正事項1は,上記アに記載したように,特許請求の範囲の減縮を目的とするものであり,訂正の前後で特許請求の範囲に記載された発明の拡張又は変更はないから,実質上特許請求の範囲の拡張し,又は変更するものに該当せず,特許法第120条の5第9項で準用する第126条第6項に適合するものである。

(2)訂正事項2について
ア 訂正の目的について
訂正事項2は,「第2半導体層」について,「前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し」と限定し,「第3半導体層」について,「前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸し」と限定するものであるから,特許法第120条の5第2項ただし書き第1号に規定する特許請求の範囲の減縮を目的とするものである。
イ 新規事項の有無について
本件図面の図1(b)には,ウェル13がドリフト層12の上面からドリフト層12中に延伸した構成が記載され,ソース層14がウェル13の上面からウェル13中に延伸した構成が記載されているので,訂正事項2は,図1(b)の記載に基づくものである。
したがって,訂正事項2は,願書に添付した明細書,特許請求の範囲又は図面(以下「願書に添付した明細書等」という。)の記載に基づくものであるから,願書に添付した明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく,願書に添付した明細書等に記載した事項の範囲内においてされたものであるから,特許法第120条の5第9項で準用する第126条第5項に適合するものである。
ウ 特許請求の範囲の拡張又は変更について
訂正事項2は,上記アに記載したように,特許請求の範囲の減縮を目的とするものであり,訂正の前後で特許請求の範囲に記載された発明の拡張又は変更はないから,実質上特許請求の範囲の拡張し,又は変更するものに該当せず,特許法第120条の5第9項で準用する第126条第6項に適合するものである。

(3)訂正事項3について
ア 訂正の目的について
訂正事項3は,訂正前の請求項6の文末の誤記である「」」を削除するものであるから,当該訂正事項3は,特許法第120条の5第2項ただし書き第2号に規定する誤記の訂正を目的とするものである。
イ 新規事項の有無について
訂正事項3は,本来不要な記号「」」を削除するものであるから,願書に添付した明細書等の記載に基づくものであるから,願書に添付した明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく,願書に添付した明細書等に記載した事項の範囲内においてされたものであるから,特許法第120条の5第9項で準用する第126条第5項に適合するものである。
ウ 特許請求の範囲の拡張又は変更について
訂正事項3は,誤記を訂正するものであるから,実質上特許請求の範囲の拡張し,又は変更するものに該当せず,特許法第120条の5第9項で準用する第126条第6項に適合するものである。

(4)訂正事項4について
ア 訂正の目的について
訂正事項4は,訂正事項1と整合させるための明細書の訂正であるから,特許法第120条の5第2項ただし書き第3号に規定する明瞭でない記載の釈明を目的とするものである。
イ 新規事項の有無について
訂正事項1は,上記(1)イのとおり願書に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内のものであるから,訂正事項1と整合させるための訂正事項4も同様に,願書に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内のものであり,特許法第120条の5第9項の規定によって準用する第126条第5項に適合するものである。
ウ 特許請求の範囲の拡張又は変更について
訂正事項4は,上記アのとおりであるから,実質上特許請求の範囲を拡張し,又は変更するものではなく,特許法第120条の5第9項の規定によって準用する第126条第6項に適合するものである。

(5)一群の請求項について
訂正事項1?3は,それぞれ訂正前の請求項2,3,6を訂正するものであり,訂正前の請求項4?6は請求項2又は3を直接的又は間接的に引用するため,請求項2?6は一群の請求項である。
また,訂正事項4は,本件特許明細書に係る訂正であって,訂正事項1及び2に関連する請求項は,訂正前の請求項2?6と認められる。
よって,本件訂正請求は,一群の請求項〔2?6〕について請求するものと認められる。

3 小括
以上のとおりであるから,本件訂正請求による訂正は特許法第120条の5第2項第1号ないし第3号に掲げる事項を目的とするものであり,かつ,同条第4項,及び,同条第9項において準用する同法第126条第4項から第6項までの規定に適合するので,訂正後の請求項〔2?6〕について訂正を認める。

第3 特許異議の申立てについて
1 本件特許発明
本件訂正請求により訂正された訂正請求項2ないし4及び6に係る発明(以下「本件特許発明2ないし4及び6」という。)は,その特許請求の範囲の請求項1ないし4及び6に記載された次の事項により特定されるとおりのものである。
(1)本件特許発明2
「第1電極と,
前記第1電極に接続された第1導電形の第1半導体層と,
前記第1半導体層に接した第2導電形の第2半導体層と,
前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第2半導体層の不純物濃度よりも低く,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,
前記第2半導体層,並びに,その両側に配置された前記第1半導体層及び前記第3半導体層を覆うゲート絶縁膜と,
前記ゲート絶縁膜上に設けられたゲート電極と,
前記第3半導体層に接続された第2電極と,
を備え,
前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し,
前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸している半導体装置。」

(2)本件特許発明3
「第1電極と,
前記第1電極に接続された第1導電形の第1半導体層と,
前記第1半導体層に接した第2導電形の第2半導体層と,
前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第1半導体層の不純物濃度と等しく,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,
前記第2半導体層上,並びに,その両側に配置された前記第1半導体層上及び前記第3半導体層上に設けられたゲート絶縁膜と,
前記ゲート絶縁膜上に設けられたゲート電極と,
前記第3半導体層に接続された第2電極と,
を備え,
前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し,
前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸している半導体装置。」

(3)本件特許発明4
「前記第2半導体層は,
前記第3半導体層の直下域に配置された第1領域と,
前記第3半導体層を囲む第2領域と,
を有した請求項2または3に記載の半導体装置。」

(4)本件特許発明6
「前記第1半導体層,前記第2半導体層及び前記第3半導体層は,炭化珪素により形成されている請求項2?5のいずれか1つに記載の半導体装置。」

2 取消理由の概要
訂正前の請求項2ないし4,及び6に係る特許に対して平成28年9月12日付けで特許権者に通知した取消理由の要旨は,次のとおりである。
A 本件特許の請求項2ないし4,及び6に係る発明は,本件特許の出願前日本国内において頒布された甲第1号証(特開2007-13058号公報)に記載された発明であって,特許法第29条第1項第3号に該当し,特許を受けることができないから,それら発明に係る特許は取り消すべきものである。
B 本件特許の請求項2ないし4,及び6に係る発明は,本件特許の出願前日本国内において頒布された甲第1号証(特開2007-13058号公報)に記載された発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであって,特許法第29条第2項の規定により特許を受けることができないから,その発明に係る特許は取り消すべきものである。

3 甲第1号証の記載
(1)甲第1号証の記載事項
甲第1号証(特開2007-13058号公報)には,下記の事項が記載されている。
ア 「【0006】
本発明は、高い絶縁耐圧を有し、オン抵抗を低減した炭化珪素の半導体装置を提供する。
・・・中略・・・
【0020】
次に,本発明の第2の具体例について説明する。
図2は,本発明の第2の具体例にかかる半導体装置の模式断面図である。すなわち,同図は,プレーナ型MOSFETの模式断面構造を表わす。
本具体例においても,炭化珪素(SiC)のn^(+)型ドレイン層(基板)36の上に,それぞれ炭化珪素からなるn^(-)型ドリフト層34,ｐ型ボディ層32が形成されている。ここで,素子の耐圧を例えば1200ボルトとして設計すると,n^(-)型ドリフト層34の厚みW1は約10マイクロメータ,ｐ型ボディ層32の厚みは約1ミクロメータ程度である。MOSFETのn^(+)型ソース層(主電極層)22がｐ型ボディ層32の上部に部分的に設けられ,n^(+)型ドレイン層(基板)36側に設けられているドレインへの電流経路を構成するn型層30が,n^(-)型ドリフト層34と接続するように設けられている。これら各層は,それぞれ炭化珪素により形成することができる。ここで,n^(-)型ドリフト層34,ｐ型ボディ層32は,エピタキシャル成長法で形成すると結晶性が良く漏れ電流を小さくできる。
【0021】
第1具体例と同様に,n^(+)型層30の幅K1としては,例えば1?10マイクロメータとすることができる。本具体例においても,シリコンの約十倍のアバランシェ破壊電界を有する炭化珪素材料を用いているために,n^(-)型ドリフト層34の厚みW1を狭くかつ濃度を高くできる。この結果として,シリコンを用いたMOSFETと比較して,オン電圧を1/100程度に充分に低くすることができる。不純物濃度は,例えば,n^(+)型ドレイン層(基板)36において1×10^(19)/cm^(3),ｐ型ボディ層32において1×10^(17)?5×10^(17)/cm^(3),n+型ソース層22において1×10^(18)?10×10^(18)/cm^(3),n型蓄積チャネル層24において1×10^(16)?10×101^(6)/cm^(3)とすることができる。n^(-)型ドリフト層34においては,耐圧によって適正な濃度に設定する必要がある。
【0022】
そして,本具体例においては,n^(+)型ソース層22とn型層30との間の領域において,ゲート酸化膜26との界面にn型蓄積チャネル層24とｐ型層25とが設けられている。ｐ型層25のチャネルに沿う長さL1は,n型蓄積チャネル層24のチャネルに沿う長さ(L2-L1)より小さく,例えば,1マイクロメータ以下とし,オン電圧の上昇を抑制することが望ましい。また,その位置は,n^(+)型ソース領域22とn型層30の間において適宜選択できる。つまり,図2においては,ｐ型層25がn^(+)型ソース領域22とn型層30とのほぼ中央付近に設けられた具体例を表したが,ｐ型層25は,例えば,図3に例示した如くn^(+)型ソース領域22に隣接させてもよく,または図4に例示した如くn型層30に隣接させて設けてもよい。
【0023】
n型蓄積チャネル層24,ｐ型層25及びn型層30の上はゲート酸化膜26で覆われており,さらにゲート酸化膜26の上部には例えばｐ型ポリシリコンなどからなるゲート電極28が設けられている。なお,図2では,n型層30の上はゲート酸化膜26で覆われているが,n型であるのでチャネルを形成する必要がなく,プロセスの容易性からこのような形態としたに過ぎない。n型層30の上のゲート酸化膜26を削除するとプロセスは若干複雑になるが,ゲート-ドレイン間の静電容量を低減でき高速化が図れるというメリットがある。
【0024】
ゲート電極28にしきい値以上の電圧を印加すると,後に詳述するように,チャネル領域が形成され,図2に破線J1で表したように電子が流れる。つまり,オン状態において,電子は,n^(+)型ソース層22から,n型蓄積チャネル層24,ｐ型層25と酸化膜の界面,n型蓄積チャネル層24を経由してn型層30へと流れる。
【0025】
本具体例においても,第1具体例に関して前述したものと同様の理由により,n型蓄積チャネル層24をエピタキシャル成長で形成することにより,炭化珪素の酸化膜界面におけるトラップを減少させ,オン抵抗を大幅に下げることができる。
・・・中略・・・
【0030】
本具体例においても,プレーナ型構造であるために,ゲート端面における電界集中を低減できるので,より高い絶縁耐圧が実現できる。また,n型蓄積チャネル層24を設けることにより,低オン抵抗を実現できる。さらに,ｐ型層25を設けることにより,ゲート閾値電圧を5ボルト以上とできるのでノイズによる誤動作を抑制でき,より高い信頼性を有するMOSFET半導体装置を実現できる。」
イ 「【0031】
図6は,本発明の第3の具体例にかかるプレーナ型MOSFETとしての半導体装置の模式断面図である。同図については,図1乃至図5に関して前述したものと同様な要素には同一の番号を付して詳細な説明を省略する。
本具体例においては,n^(+)型ソース層22とn型層30との間の領域において,ゲート酸化膜26に対向してn型蓄積チャネル層24が選択的に設けられている。
【0032】
さらに,第2の具体例におけるｐ型層25は設けられず,ｐ型ボディ層32がゲート酸化膜26と対向している領域が,ｐ型層25と同様の作用をする。また,ｐ型ボディ層32は,ゲート酸化膜26との界面に反転層チャネル領域を形成する。このようにすればn型蓄積チャネル層24におけるゲート閾値電圧が,反転層チャネル領域におけるゲート閾値電圧より低くなっても全体としてのゲート閾値電圧は充分に高くできる。電子流J2は,n型蓄積チャネル層24の中のｐ型ボディ層32との界面の付近と,ゲート絶縁膜26と対向してｐ型ボディ層32に形成される反転層チャネル領域を経て,ドレイン電極38へと流れる。
【0033】
この結果,第3の具体例においても,より高い絶縁耐圧,ノイズに対して安定動作が可能な,低オン抵抗MOSFET半導体装置が実現できる。なお,本具体例においても,第2具体例に関して前述したものと同様に,n型蓄積チャネル層24は,ソース層22とn型層30との間の任意の位置に設けることができる。つまり,n型蓄積チャネル層24は,ソース層22とn型層30との中央付近に設けてもよく,またはn型層30に隣接して設けてもよい。
なお,第3の具体例にかかるプレーナ型のMOSFETは,第1の具体例にかかるプレーナ型のMOSFETと比較してｐボディ層32の表面の一部にn型蓄積チャネル層24を形成したものであり,より界面移動度の影響を受けにくい点で有利である。さらになお,第3の具体例にかかるプレーナ型のMOSFETは,第2の具体例にかかるプレーナ型のMOSFETと比較してｐ型層25が不要であり,プロセスが簡略化できる点も有利である。」
ウ 「【0034】
図7は,本発明の第4の具体例にかかるプレーナ型のMOSFETとしての半導体装置の模式断面図である。同図についても,図1乃至図6に関して前述したものと同様な要素には同一の番号を付して詳細な説明を省略する。 本具体例においては,n^(-)型ドリフト層34の表面にｐ型ボディ層32が選択的に形成されている。そして,これらｐ型ボディ層32の表面にn^(+)型ソース層22が選択的に形成されている。n^(+)型ソース層22からｐ型ボディ層32を経てn^(-)型ドリフト層34に至る領域の上にはゲート絶縁膜26を介してゲート電極28が設けられている。そして,このゲート電極28に対向するように,半導体層の表面にn型蓄積チャネル層24が形成されている。またさらに,このチャネル層24による電子の導通経路の途中において,ｐ型ボディ層32の表面にｐ型層27が設けられている。
ここで,ｐ型ボディ層32の端部間隔K3は,例えば1?10マイクロメータとすることができる。
電子流J3は,n^(+)型ソース層22から,n型蓄積チャネル層24,及びｐ型層27に形成される反転層チャネル領域を通り,n^(-)型ドリフト層34を経由してドレイン電極38へと流れ込む。この場合においても,電子流の経路上にｐ型層27を設けることにより,しきい値を望ましい範囲まで上昇させ,高絶縁耐圧,ノイズに対して誤動作が低減され,低オン抵抗であるプレーナ型MOSFET半導体装置が実現できる。つまり,第4の具体例にかかるプレーナ型のMOSFETは,第1の具体例にかかるプレーナ型のMOSFETと比較してn型蓄積チャネル層24を設けることにより,界面移動度の影響をより受けにくくなり,さらに,ｐ型層27を設けることにより,しきい値を上昇させて絶縁耐圧や耐ノイズ性をさらに向上させることができる。
【0035】
なお,本具体例においても,ｐ型層27の位置は,ｐ型ボディ層32の端部には限定されない。これ以外にも,例えばｐ型層27をソース層22に隣接させて設けてもよい。
【0036】
また,第1乃至第3の具体例にかかるプレーナ型のMOSFETの形成方法としては,たとえば,ｐ型ボディ層32をエピタキシャル法でn^(-)型ドリフト層34の上面に形成し,その後にn型層30を形成することが可能である。第1乃至第3の具体例にかかるプレーナ型のMOSFETでは,結晶性のよいエピタキシャル層をｐ型ボディ層32に適用できる点が効果であり,第4の具体例にかかるプレーナ型のMOSFETでは,イオン注入と拡散によりｐ型ボディ層32を形成しており,これにより濃度の制御性が良くなることが特徴である。そして,ｐボディ層32が拡散で形成した場合であっても,界面の主要部にn型蓄積チャネル層24を形成してあり,拡散による結晶欠陥の影響は受けにくい構造になっていることが特徴のひとつである。」 エ 図6には,ドレイン電極38の上に,n^(+)型ドレイン層36,n^(-)型ドリフト層34,ｐ型ボディ層32の順に形成され,ｐ型ボディ層32,n型蓄積チャネル層24及びn型層30のそれぞれの上面はゲート酸化膜26で覆われ,n型層30がｐ型ボディ層32とは側面において接し,n型蓄積チャネル層24がｐ型ボディ層32とは下面及び一方の側面において接し,n^(+)型ソース層22とは他方の側面において接して形成され,ソース層22の上にソース電極20が設けられた構造が記載されている。また,オン状態において,電子は,n^(+)型ソース層22から,n型蓄積チャネル層24,ｐ型ボディ層32と酸化膜の界面を経由してn型層30,n^(-)型ドリフト層34へと流れることが破線J2で示されている。
オ 図2には,ドレイン電極38の上に,n^(+)型ドレイン層36,n^(-)型ドリフト層34,ｐ型ボディ層32の順に形成され,ｐ型層25,n型蓄積チャネル層24及びn型層30のそれぞれの上面はゲート酸化膜26で覆われ,ｐ型層25がｐ型ボディ層32の上面において,n^(+)型ソース層22とn型層30との間に設けられ,一方のn型蓄積チャネル層24がｐ型ボディ層32の上面において,n型層30の側面とｐ型層25の一方の側面との間に形成され,他方のn型蓄積チャネル層24がｐ型ボディ層32の上面において,n^(+)型ソース層22の側面とｐ型層25の他方の側面との間に形成され,ソース層22の上にソース電極20が設けられた構造が記載されている。また,オン状態において,電子は,n^(+)型ソース層22から,n型蓄積チャネル層24,ｐ型層25と酸化膜の界面,n型蓄積チャネル層24,n型層30を経由してn^(-)型ドリフト層34へと流れることが破線J1で示されている。
カ 図7には,ドレイン電極38の上に,n^(+)型ドレイン層36,n^(-)型ドリフト層34が順に形成され,ｐ型ボディ層32の上面に形成されたn型蓄積チャネル層24は一方の側面がn^(+)型ソース層22に接し他方の側面がｐ型層27の一方の側面に接し,n^(-)型ドリフト層34の上面に形成されたn型蓄積チャネル層24は,一方の側面がｐ型層27の他方の側面に接し,
ｐ型層27はｐ型ボディ層32の上面とn^(-)型ドリフト層34の上面に形成され,ｐ型層27及びn型蓄積チャネル層24のそれぞれの上面はゲート酸化膜26で覆われ,n^(+)型ソース層22の上にソース電極20が設けられた構造が記載されている。また,電子流J3は,n^(+)型ソース層22から,ｐ型ボディ層32の上面のn型蓄積チャネル層24,ｐ型層27に形成される反転層チャネル領域,n^(-)型ドリフト層34の上面のn型蓄積チャネル層24を経由してn^(-)型ドリフト層34へと流れることが破線J3で示されている。

(2)甲第1号証に記載された発明
上記の甲第1号証の記載から,甲第1号証には以下の3つの発明が記載されていると認められる。
ア 甲1発明A
上記(1)のア,イ,エに記載された事項から,甲第1号証には下記の発明(以下「甲1発明A」という。)が記載されていると認められる。
「ドレイン電極38と,
前記ドレイン電極38の上に形成された炭化珪素(SiC)のn^(+)型ドレイン層36と,
前記n^(+)型ドレイン層36の上に形成された炭化珪素からなるn^(-)型ドリフト層34と,
前記n^(-)型ドリフト層34の上に形成された炭化珪素からなるｐ型ボディ層32と,
前記ｐ型ボディ層32の上部に部分的に設けられたMOSFETの炭化珪素からなるn+型ソース層22と,
前記ｐ型ボディ層32とは側面において接し,前記n^(-)型ドリフト層34と接続するように設けられ,n^(+)型ドレイン層36側に設けられているドレインへの電流経路を構成する炭化珪素からなるn型層30と,
前記ｐ型ボディ層32とは下面及び一方の側面において接し,前記n^(+)型ソース層22とは他方の側面において接し,ゲート酸化膜26に対向して設けられたn型蓄積チャネル層24と,
前記ｐ型ボディ層32,前記n型層30,及び前記n型蓄積チャネル層24のそれぞれの上面を覆うゲート酸化膜26と,
前記ゲート酸化膜26の上部に設けられたゲート電極28と,
前記n^(+)型ソース層22の上に設けられたソース電極20とを備えた半導体装置であって,
前記ｐ型ボディ層32の不純物濃度は1×10^(17)?5×10^(17)/cm^(3)であり,前記n^(+)型ソース層22の不純物濃度は1×10^(18)?10×10^(18)/cm^(3)であり,エピタキシャル成長で形成された前記n型蓄積チャネル層24の不純物濃度は1×10^(16)?10×10^(16)/cm^(3)である,半導体装置。」
イ 甲1発明B
上記(1)のア,オに記載された事項から,甲第1号証には下記の発明(以下「甲1発明B」という。)が記載されていると認められる。
「ドレイン電極38と,
前記ドレイン電極38の上に形成された炭化珪素(SiC)のn^(+)型ドレイン層36と,
前記n^(+)型ドレイン層36の上に形成された炭化珪素からなるn^(-)型ドリフト層34と,
前記n-型ドリフト層34の上に形成された炭化珪素からなるｐ型ボディ層32と,
前記ｐ型ボディ層32の上部に部分的に設けられたMOSFETの炭化珪素からなるn^(+)型ソース層22と,
前記ｐ型ボディ層32とは側面において接し,前記n^(-)型ドリフト層34と接続するように設けられ,n^(+)型ドレイン層36側に設けられているドレインへの電流経路を構成する炭化珪素からなるn型層30と,
前記ｐ型ボディ層32の上面において,前記n^(+)型ソース層22と前記n型層30との間に設けられたｐ型層25と,
前記ｐ型ボディ層32の上面において,前記n型層30の側面と前記ｐ型層25の一方の側面との間に設けられた一方のn型蓄積チャネル層24と
前記ｐ型ボディ層32の上面において,前記n^(+)型ソース層22の側面と前記ｐ型層25の他方の側面との間に設けられた他方のn型蓄積チャネル層24と,
前記ｐ型層25,前記n型層30,及び前記一方及び他方のn型蓄積チャネル層24のそれぞれの上面を覆うゲート酸化膜26と,
前記ゲート酸化膜26の上部に設けられたゲート電極28と,
前記n^(+)型ソース層22の上に設けられたソース電極20と,
を備えた半導体装置。」
ウ 甲1発明C
上記(1)のア,ウ,カに記載された事項から,甲第1号証には下記の発明(以下「甲1発明C」という。)が記載されていると認められる。
「ドレイン電極38と,
前記ドレイン電極38の上に形成された炭化珪素(SiC)のn^(+)型ドレイン層36と,
前記n^(+)型ドレイン層36の上に形成された炭化珪素からなるn^(-)型ドリフト層34と,
前記n^(-)型ドリフト層34の表面に選択的に形成された炭化珪素からなるｐ型ボディ層32と,
前記ｐ型ボディ層32の表面に選択的に形成された炭化珪素からなるn+型ソース層22と,
前記n^(-)型ドリフト層34の上面において、ｐ型層27の一方の側面と接した一方のn型蓄積チャネル層24と
前記ｐ型ボディ層32の上面において、前記ｐ型層27の他方の側面と前記n^(+)型ソース層22の側面との間に設けられた他方のn型蓄積チャネル層24と,
前記ｐ型ボディ層32の上面と前記n^(-)型ドリフト層34の上面に形成された前記ｐ型層27と,
前記ｐ型層27、前記一方のn型蓄積チャネル層24、及び他方のn型蓄積チャネル層24のそれぞれの上面を覆うゲート酸化膜26と,
前記ゲート酸化膜26の上部に設けられたゲート電極28と,
前記n^(+)型ソース層22の上に設けられたソース電極20と,
を備えた半導体装置。」

4 取消理由通知に記載した取消理由について
取消理由では,本件特許発明2は甲1発明Aにより新規性及び進歩性が判断され,本件特許発明3は甲1発明Bまたは甲1発明Cより新規性及び進歩性が判断された。
そこで,ここでは,甲1発明Aによる本件特許発明2の新規性及び進歩性,甲1発明Bによる本件特許発明3の新規性及び進歩性,甲1発明Cによる本件特許発明3の新規性及び進歩性について,以下に検討する。
(1)甲1発明Aによる本件特許発明2の新規性及び進歩性
ア 本件特許発明2と甲1発明Aの対比
(ア)本件特許発明2の「第1電極」について
甲1発明Aの「ドレイン電極38」は,本件特許発明2の「第1電極」に相当する。
(イ)本件特許発明2の「第1半導体層」について
甲第1号証の図6には,オン状態において,電子は,n^(+)型ソース層22から,n型蓄積チャネル層24,ｐ型ボディ層32と酸化膜の界面を経由してn型層30,n^(-)型ドリフト層34へと流れることが破線J2で示されていることから,甲1発明Aのn型層30はドレインへの電流経路を構成しているので,ドレイン電極38に電気的に接続されたn型の半導体層といえる。
よって,上記(ア)の事項を踏まえると,甲1発明Aの「n型層30」は,本件特許発明2の「前記第1電極に接続された第1導電形の第1半導体層」に相当する。
(ウ)本件特許発明2の「第2半導体層」について
甲1発明Aのｐ型ボディ層32は,「n^(-)型ドリフト層34の上に形成された炭化珪素からなる」ものである。
よって,上記(イ)の事項を踏まえると,甲1発明Aの「ｐ型ボディ層32」は,本件特許発明2の「前記第1半導体層に接した第2導電形の第2半導体層」に相当する。
(エ)本件特許発明2の「第3半導体層」について
甲1発明Aでは,n型蓄積チャネル層24は,ｐ型ボディ層32とは接しているもののn型層30とは隣接しておらず,n型層30はｐ型ボディ層32とは接していることから,n型蓄積チャネル層24は,ｐ型ボディ層32によってn型層30から区画されているといえる。
また,甲1発明Aの「エピタキシャル成長で形成された前記n型蓄積チャネル層24の不純物濃度は1×10^(16)?10×10^(16)/cm^(3)」であり,甲1発明Aのｐ型ボディ層32の不純物濃度は,「1×10^(17)?5×10^(17)/cm^(3)」であるから,甲1発明Aのn型蓄積チャネル層24の不純物濃度は,ｐ型ボディ層32の不純物濃度より低い場合が含まれる。
そうすると,甲1発明Aの「n型蓄積チャネル層24」は,本件特許発明2の「前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第2半導体層の不純物濃度よりも低く,前記第2半導体層によって前記第1半導体層から区画された第3半導体層」に相当するものと認められる。 (オ)本件特許発明2の「ゲート絶縁膜」について
甲1発明Aでは,ゲート酸化膜26が「前記ｐ型ボディ層32,前記n型層30,及び前記n型蓄積チャネル層24のそれぞれの上面を覆」うものであり,また,上記(エ)から,n型蓄積チャネル層24は,ｐ型ボディ層32によってn型層30から区画されたものであるから,ｐ型ボディ層32はゲート酸化膜26と接する上部において,両側にn型層30とn型蓄積チャネル層24が配置された構成となっている。
よって,甲1発明Aの「ゲート酸化膜26」は,本件特許発明2の「前記第2半導体層,並びに,その両側に配置された前記第1半導体層及び前記第3半導体層を覆うゲート絶縁膜」に相当するものと認められる。
(カ)本件特許発明2の「ゲート電極」について
甲1発明Aのゲート電極28は,「前記ゲート酸化膜26の上部に設けられた」ものなので,本件特許発明2の「前記ゲート絶縁膜上に設けられたゲート電極」に相当する。
(キ)本件特許発明2の「第2電極」について
甲1発明Aでは,n型蓄積チャネル層24は,「n^(+)型ソース層22とは他方の側面において接」しており,ソース電極20は,「n^(+)型ソース層22の上に設けら」ているので, 甲1発明Aのソース電極20はn型蓄積チャネル層24に電気的に接続されているといえる。
よって,甲1発明Aの「ソース電極20」は,本件特許発明2の「前記第3半導体層に接続された第2電極」に相当する。
(ク)第3半導体層と第2半導体層の関係について
甲1発明Aでは,ｐ型ボディ層32とn型蓄積チャネル層24のそれぞれの上面はゲート酸化膜26に覆われており,かつ,n型蓄積チャネル層24は,「ｐ型ボディ層32とは下面及び一方の側面において接」していることから,n型蓄積チャネル層24は,ゲート酸化膜26に覆われた上面から,ｐ型ボディ層32の内部側に伸びた構成となっている。
よって,甲1発明Aにおいても,本件特許発明2の「前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸している」構成を有しているといえる。
(ケ)以上の対応関係から,本件特許発明2と甲1発明Aとは,下記の(コ)点で一致し,(サ)の点で相違する。
(コ)一致点
「第1電極と,
前記第1電極に接続された第1導電形の第1半導体層と,
前記第1半導体層に接した第2導電形の第2半導体層と,
前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第2半導体層の不純物濃度よりも低く,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,
前記第2半導体層,並びに,その両側に配置された前記第1半導体層及び前記第3半導体層を覆うゲート絶縁膜と,
前記ゲート絶縁膜上に設けられたゲート電極と,
前記第3半導体層に接続された第2電極と,
を備え,
前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸している半導体装置。」
(サ)相違点
本件特許発明2では,「第2半導体層」は,「前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し」た構成であるのに対し,甲1発明Aの「ｐ型ボディ層32」は,n型層30の側面に隣接しているものの,n型層30の上面から前記n型層30中に延伸した構成とはなっていない点。
イ 新規性の判断
甲1発明Aにおいて,ｐ型ボディ層32は,下面においてn^(-)型ドリフト層34と接し側面においてn型層30に接しているところ,n型層30がn^(-)型ドリフト層34と実質的に同一な層ではないからn型層30とn^(-)型ドリフト層34とを一体の層とみなすことはできないので,上記相違点は実質的な相違点であるから,本件特許発明2は甲1発明Aではない。
ウ 進歩性の判断
甲第1号証には,段落【0006】に,高い絶縁耐圧を有し、オン抵抗を低減した炭化珪素の半導体装置を提供するが課題であることが記載されているので,甲1発明Aにおいては高い絶縁耐圧とオン抵抗低減が求められているものである。
そして,一般に,半導体の不純物の濃度が高い場合には抵抗が小さくなり,ドリフト層の不純物の濃度が低い場合には半導体装置の耐圧が高くなるものであり,甲1発明Aにおいては,n型層30はドレインへの電流経路を構成し,n^(-)型ドリフト層34の濃度は耐圧によって設定されるものであることを踏まえると,n型層30はオン抵抗の低減を図るために不純物濃度がn^(-)型ドリフト層34より高く設定されるものであり,n^(-)型ドリフト層34は高い絶縁耐圧を実現するため不純物濃度がn型層30より低く設定されるものであると認められる。
そうすると,n型層30とn^(-)型ドリフト層34とを一体の層で形成した場合には,甲1発明Aが課題としている高い絶縁耐圧とオン抵抗低減のどちらかまたは両方の効果の妨げになるため,n型層30とn^(-)型ドリフト層34とを一体の層で形成することには阻害要因があると認められる。
よって,甲1発明Aにおいて,「n型層30」を「n^(-)型ドリフト層34」と「一体に形成した層」とし,「ｐ型ボディ層32」を該「一体に形成した層」中に延伸して,相違点に係る構成とすることには,当業者が容易に想到し得たとはいえない。
エ 小括
以上から,本件特許発明2は,甲1発明Aではない。
また,本件特許発明2は,甲1発明Aから当業者が容易に発明をすることができたものとはいえない。

(2)甲1発明Bによる本件特許発明3の新規性及び進歩性
ア 本件特許発明3と甲1発明Bの対比
(ア)本件特許発明3の「第1電極」について
上記(1)ア(ア)と同様,甲1発明Bの「ドレイン電極38」は,本件特許発明3の「第1電極」に相当する。
(イ)本件特許発明3の「第1半導体層」について
甲第1号証の図2には,オン状態において,電子は,n^(+)型ソース層22から,他方のn型蓄積チャネル層24,ｐ型層25と酸化膜の界面,一方のn型蓄積チャネル層24,n型層30を経由してn^(-)型ドリフト層34へと流れることが破線J1で示されていることから,甲1発明Bの一方のn型蓄積チャネル層24は,ドレイン電極への電流経路を構成しているので,ドレイン電極38に電気的に接続されたn型の半導体層といえる。
よって,上記(ア)の事項を踏まえると,甲1発明Bの「一方のn型蓄積チャネル層24」は,本件特許発明3の「前記第1電極に接続された第1導電形の第1半導体層」に相当する。
(ウ)本件特許発明3の「第2半導体層」について
甲1発明Bでは,ｐ型層25の一方の側面は一方のn型蓄積チャネル層24は接しているので,ｐ型層25は一方のn型蓄積チャネル層24に接したｐ型の半導体層といえる。
よって,上記(イ)の事項を踏まえると,甲1発明Bの「ｐ型層25」は,本件特許発明3の「前記第1半導体層に接した第2導電形の第2半導体層」に相当する。
(エ)本件特許発明3の「第3半導体層」について
甲1発明Bのn^(+)型ソース層22の側面とｐ型層25の他方の側面との間に設けられたn型蓄積チャネル層24は,ｐ型層25に接したn型の半導体層といえる。
また、甲第1号証の段落【0025】には,「n型蓄積チャネル層24をエピタキシャル成長で形成する」ことが記載されているので,甲1発明Bの一方のn型蓄積チャネル層24の不純物濃度と,他方のn型蓄積チャネル層24の不純物濃度とは同じであると認められる。
そして、甲1発明Bの他方のn型蓄積チャネル層24は、ｐ型層25に接しているものの、該ｐ型層25が存在しているため一方のn型蓄積チャネル層24とは接していないので、他方のn型蓄積チャネル層24は、ｐ型層25によって、一方のn型蓄積チャネル層24から区画されているといえる。
上記の事項から,甲1発明Bの「他方のn型蓄積チャネル層24」は、本件特許発明3の「前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第1半導体層の不純物濃度と等しく,前記第2半導体層によって前記第1半導体層から区画された第3半導体層」に相当するものと認められる。
(オ)本件特許発明3の「ゲート絶縁膜」について
甲1発明Bでは,ゲート酸化膜26は、前記ｐ型層25,前記n型層30,及び前記一方及び他方のn型蓄積チャネル層24のそれぞれの上面を覆う」ものであり、ｐ型層25は、一方の側面で一方のn型蓄積チャネル層24と接し,他方の側面で他方のn型蓄積チャネル層24と接している。
よって、甲1発明Bの「ゲート酸化膜26」は,本件特許発明3の「前記第2半導体層上,並びに,その両側に配置された前記第1半導体層上及び前記第3半導体層上に設けられたゲート絶縁膜」に相当するものと認められる。
(カ)本件特許発明3の「ゲート電極」について
甲1発明Bの「ゲート電極28」は,「前記ゲート酸化膜26の上部に設けられた」ものなので,本件特許発明3の「前記ゲート絶縁膜上に設けられたゲート電極」に相当する。
(キ)本件特許発明3の「第2電極」について
甲1発明Bでは,他方のn型蓄積チャネル層24が設けられているので,甲1発明Bのソース電極20は他方のn型蓄積チャネル層24に電気的に接続されているといえる。
よって,甲1発明Bの「ソース電極20」は,本件特許発明3の「前記第3半導体層に接続された第2電極」に相当する。
(ク)以上の対応関係から,本件特許発明3と甲1発明Bとは,下記の(ケ)の点で一致し,(コ)及び「サ」の点で相違する。
(ケ)一致点
「第1電極と,
前記第1電極に接続された第1導電形の第1半導体層と,
前記第1半導体層に接した第2導電形の第2半導体層と,
前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第1半導体層の不純物濃度と等しく,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,
前記第2半導体層上,並びに,その両側に配置された前記第1半導体層上及び前記第3半導体層上に設けられたゲート絶縁膜と,
前記ゲート絶縁膜上に設けられたゲート電極と,
前記第3半導体層に接続された第2電極と,
を備えた半導体装置。」
(コ)相違点1
本件特許発明3では,「第2半導体層」は,「前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し」た構成であるのに対し,甲1発明Bの「第2半導体層」に対応する層は,そのような構成とはなっていない点。
(サ)相違点2
本件特許発明3では,「第3半導体層」は,「前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸し」た構成であるのに対し,甲1発明Bの「第3半導体層」に対応する層は,そのような構成とはなっていない点。
イ 新規性の判断
甲第1号証には、ｐ型層25とｐ型ボディ層32とが同一な層であること、一方のn型蓄積チャネル層24とn型層30及びn^(-)型ドリフト層34とが同一な層であることは記載されておらず、甲1発明Bにおいては,ｐ型層25と一方のn型蓄積チャネル層24の下面はｐ型ボディ層32に接するものとなっている。
そうすると、甲1発明Bでは,ｐ型層25は一方のn型蓄積チャネル層24中に延伸した構成とはならず、他方のn型蓄積チャネル層24はｐ型層25中に延伸した構成とはならいので、上記相違点1及び2は実質的な相違点であり,本件特許発明3は甲1発明Bではない。
ウ 進歩性の判断
相違点1について検討する。
甲第1号証には,一方及び他方の「n型蓄積チャネル層24をエピタキシャル成長で形成することにより、炭化珪素の酸化膜界面におけるトラップを減少させ、オン抵抗を大幅に下げる」ものであることが段落【0025】に記載され、また,n型蓄積チャネル層24の不純物濃度を「1×10^(16)?10×101^(6)/cm^(3)」とし、n^(-)型ドリフト層34の不純物濃度を「耐圧によって適正な濃度に設定する」ことが段落【0021】に記載されているので、甲1発明Bの一方及び他方の「n型蓄積チャネル層24」と「n^(-)型ドリフト層34」とは、それぞれ異なる機能を果たすものであり、かつ、一方及び他方のn型蓄積チャネル層24はｐ型ボディ層32上に「エピタキシャル成長により形成する」ものなので、必ずn^(-)型ドリフト層34の後に形成されるものとなる。
さらに、上記(1)ウに記載したように、n型層30とn^(-)型ドリフト層34とを一体の層で形成することには阻害要因があると認められる。
そうすると、「n型」の半導体層であるからといって、一方の「n型蓄積チャネル層24」、「n型層30」、及び「n^(-)型ドリフト層34」を一体の層で形成することは,あり得ないものと認められる。
よって,甲1発明Bにおいて,一方の「n型蓄積チャネル層24」、「n型層30」、及び「n^(-)型ドリフト層34」を「一体の層」とし,「ｐ型層25」を該「一体の層」中に延伸して,相違点1に係る構成とすることは,当業者が容易に想到し得たとはいえない。
エ 小括
以上から,本件特許発明3は,甲1発明Bではない。
また,本件特許発明3は,相違点2について検討するまでもなく、甲1発明Bから当業者が容易に発明をすることができたものとはいえない。

(3)甲1発明Cによる本件特許発明3の新規性及び進歩性
ア 本件特許発明3と甲1発明Cの対比と判断
(ア)本件特許発明3の「第1電極」について
甲1発明Cの「ドレイン電極38」は,本件特許発明3の「第1電極」に相当する。
(イ)本件特許発明3の「第1半導体層」について
甲第1号証の図7には,電子流J3が,n^(+)型ソース層22から,他方のn型蓄積チャネル層24,ｐ型層27に形成される反転層チャネル領域,一方のn型蓄積チャネル層24を通り,n^(-)型ドリフト層34を経由することが図示されているので,甲1発明Cの一方のn型蓄積チャネル層24は,ドレインへの電流経路を構成しているので,ドレイン電極38に電気的に接続されたn型の半導体層といえる。
よって,上記(ア)の事項を踏まえると,甲1発明Cの「一方のn型蓄積チャネル層24」は,本件特許発明3の「前記第1電極に接続された第1導電形の第1半導体層」に相当する。
(ウ)本件特許発明3の「第2半導体層」について
甲1発明Cのｐ型層27は,一方の側面において一方のn型蓄積チャネル層24と接している。
よって,上記(イ)の事項を踏まえると,甲1発明Cの「ｐ型層27」は,本件特許発明3の「前記第1半導体層に接した第2導電形の第2半導体層」に相当する。
(エ)本件特許発明3の「第3半導体層」について
甲1発明Cの他方のn型蓄積チャネル層24は,ｐ型層27の他方の側面とn+型ソース層22の側面との間に設けられているので、ｐ型層27に接したn型の半導体層といえる。
また,甲第1号証では、図7には、一方と他方のn型蓄積チャネル層24に同じ「24」の番号が付されていることから、同じ半導体層であるものと認められる。
そして,甲1発明Cでは,他方のn型蓄積チャネル層24と一方のn型蓄積チャネル層24との間にはｐ型層27が形成されており,かつ,該ｐ型層27はｐ型ボディ層32の上面とn^(-)型ドリフト層34の上面に形成されているので,他方のn型蓄積チャネル層24は,ｐ型層27によって一方のn型蓄積チャネル層24から区画されているといえる。
そうるすと,甲1発明Cの「他方のn型蓄積チャネル層24」は,本件特許発明3の「前記第2半導体層に接し,第1導電形であり,前記第2半導体層によって前記第1半導体層から区画された第3半導体層」に相当するものと認められる。
(オ)本件特許発明3の「ゲート絶縁膜」について
甲1発明Cでは,ｐ型層27は一方のn型蓄積チャネル層24と他方のn型蓄積チャネル層24との間に形成されているので,ｐ型層27の両側には,一方のn型蓄積チャネル層24と他方のn型蓄積チャネル層24とが配置されているといえる。
また,甲1発明Cのゲート酸化膜26は,ｐ型層27、一方のn型蓄積チャネル層24、及び他方のn型蓄積チャネル層24のそれぞれの上面を覆うものである。
よって,甲1発明Cの「ゲート酸化膜26」は,本件特許発明3の「前記第2半導体層上,並びに,その両側に配置された前記第1半導体層上及び前記第3半導体層上に設けられたゲート絶縁膜」に相当するものと認められる。
(カ)本件特許発明3の「ゲート電極」について
甲1発明Cの「ゲート電極28」は,ゲート酸化膜26の上部に設けられたものなので,本件特許発明3の「前記ゲート絶縁膜上に設けられたゲート電極」に相当する。
(キ)本件特許発明3の「第2電極」について
甲1発明Cでは,ソース電極20はn^(+)型ソース層22の上に設けられており,該n^(+)型ソース層22は他方のn型蓄積チャネル層24に接していることから,ソース電極20は他方のn型蓄積チャネル層24に電気的に接続されているといえる。
よって,甲1発明Cの「ソース電極20」は,本件特許発明3の「前記第3半導体層に接続された第2電極」に相当する。
(ク)以上の対応関係から,本件特許発明3と甲1発明Cとは,下記の(ケ)の点で一致し,(コ)ないし(シ)の点で相違する。
(ケ)一致点
「第1電極と,
前記第1電極に接続された第1導電形の第1半導体層と,
前記第1半導体層に接した第2導電形の第2半導体層と,
前記第2半導体層に接し,第1導電形であり,その不純物濃度が前記第1半導体層の不純物濃度と等しく,前記第2半導体層によって前記第1半導体層から区画された第3半導体層と,
前記第2半導体層上,並びに,その両側に配置された前記第1半導体層上及び前記第3半導体層上に設けられたゲート絶縁膜と,
前記ゲート絶縁膜上に設けられたゲート電極と,
前記第3半導体層に接続された第2電極と,
を備えた半導体装置。」
(コ)相違点1
本件特許発明3では,「第2半導体層」は,「前記第2半導体層は,前記第1半導体層の上面から前記第1半導体層中に延伸し」た構成であるのに対し,甲1発明Cの「第2半導体層」に対応する層は,そのような構成とはなっていない点。
(シ)相違点2
本件特許発明3では,「第3半導体層」は,「前記第3半導体層は,前記第2半導体層の上面から前記第2半導体層中に延伸し」た構成であるのに対し,甲1発明Cの「第3半導体層」に対応する層は,そのような構成とはなっていない点。
イ 新規性の判断
甲第1号証には、ｐ型層27とｐ型ボディ層32とが同一な層であること、一方のn型蓄積チャネル層24とn^(-)型ドリフト層34とが同一な層であることは記載されていない。また,甲1発明Cにおいては,ｐ型層27はｐ型ボディ層32及びn^(-)型ドリフト層34の上面に形成され,n型蓄積チャネル層24はn^(-)型ドリフト層34の上面に形成されている。
そうすると,甲1発明Cの「ｐ型層27」は,「一方のn型蓄積チャネル層24」中に延伸した構成とはならず、「他方のn型蓄積チャネル層24」は「ｐ型層27」中に延伸した構成とはならいので、上記相違点1及び2は実質的な相違点であり,本件特許発明3は甲1発明Cではない。
ウ 進歩性の判断
相違点1について検討する。
甲1発明Cでは、一方のn型蓄積チャネル層24はn^(-)型ドリフト層34の上面に設けられ、他方のn型蓄積チャネル層24はｐ型ボディ層32の上面に設けられていること,甲第1号証の段落【0025】にはn型蓄積チャネル層24をエピタキシャル成長で形成することが記載されていることから、甲1発明Cの一方と他方のn型蓄積チャネル層24も、エピタキシャル成長で形成したものと認められる。
そうすると,上記(2)ウの記載と同様に、一方のn型蓄積チャネル層24とn^(-)型ドリフト層34を一体の層で形成することはあり得ないものと認められる。
よって,甲1発明Cにおいて,一方の「n型蓄積チャネル層24」及び「n^(-)型ドリフト層34」を「一体の層」とし,「ｐ型層27」を該「一体の層」中に延伸して,相違点1に係る構成とすることは,当業者が容易に想到し得たとはいえない。
エ 小括
以上から,本件特許発明3は,甲1発明Cではない。
また,本件特許発明3は,相違点2について検討するまでもなく、甲1発明Cから当業者が容易に発明をすることができたものではない。

(4)本件特許発明4及び6について
本件特許発明4及び6は,本件特許発明2または3を更に減縮したものである。
そうすると,上記本件特許発明2または3についての判断と同様の理由により,当業者が甲1発明に基いて容易に発明をすることができたとはいえない。

(5)特許異議申立人の意見について
ア 本件特許発明2
特許異議申立人は,平成29年1月10日付け意見書「1 本件発明2」欄(2頁2行ないし6頁3行)において、甲第1号証の図6に記載されたn型層30及びn^(-)型ドリフト層34構成を,「ドレイン電極(38)に接続されたn型のn^(-)型ドリフト層(34)及びn型層(30)からなるn型一体層(以下「n型一体層A」という。)」と認定している。
しかしながら,上記4(1)イ及びウに記載したように,n型層30とn^(-)型ドリフト層34は異なる半導体層であるから,「n型一体層」と認定することはできず,また,n型層30とn^(-)型ドリフト層34とを一体の層で形成することには阻害要因がある認められることから,上記認定を前提とする特許異議申立人の主張を採用することはできない。。
イ 本件特許発明3(その1)
特許異議申立人は,平成29年1月10日付け意見書「2 本件発明3」欄の「(2)甲1(図7)」(7頁1行ないし9頁11行)において、甲第1号証の図7に記載された中心側のn型蓄積チャネル層24及びn^(-)型ドリフト層34構成を,「ドレイン電極(38)に接続されたn型の「中心側のn型蓄積チャネル層(24)及びn^(-)型ドリフト層(34)を一体としたn型一体層」(以下「n型一体層B」という。)」と認定している。
しかしながら,上記4(3)イ及びウに記載したように,中心側のn型蓄積チャネル層(24)とn^(-)型ドリフト層(34)とは異なる半導体層であるから「一体としたn型一体層」として認定することはできず、また、中心側のn型蓄積チャネル層24とn^(-)型ドリフト層34を一体の層で形成することはあり得ないものと認められるので、上記認定を前提とする特許異議申立人の新規性及び進歩性の主張を採用することはできない。
ウ 本件特許発明3(その2)
特許異議申立人は,平成29年1月10日付け意見書「2 本件発明3」欄の「(3)甲1(図2)」(9頁12行ないし12頁9行)において、甲第1号証の図2に記載された,n型層30側のn型蓄積チャネル層24,n型層30及びn^(-)型ドリフト層34からなる構成を,「n型層側のn型蓄積チャネル層(24),n型層(30)及びn^(-)型ドリフト層(34)(以下「n型一体層C」という。)」と認定している。
しかしながら,上記4(2)イ及びウに記載したように,n型層30側のn型蓄積チャネル層24,n型層30及びn^(-)型ドリフト層34はそれぞれ異なる半導体層であるから「n型一体層」として認定することはできず、また、n型層30側のn型蓄積チャネル層24,n型層30及びn^(-)型ドリフト層34を一体の層で形成することはあり得ないものと認められるので、上記認定を前提とする特許異議申立人の新規性及び進歩性の主張を採用することはできない。
エ 小括
よって、特許異議申立人の上記各認定を認めることはできず,これらの認定を前提とした上記特許異議申立人の主張は採用することができない。

第4 むすび
以上のとおりであるから,取消理由通知に記載した取消理由によっては,本件請求項2ないし4及び6に係る特許を取り消すことはできない。
また,他に本件請求項2ないし4及び6に係る特許を取り消すべき理由を発見しない。
よって,結論のとおり決定する。
 
発明の名称 (54)【発明の名称】
半導体装置及びその製造方法
【技術分野】
【0001】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来より、電力用のMOSFET(Meｔal-Oｘide-Semicｏndｕcｔｏｒ Field-Effecｔ Tｒanｓiｓｔｏｒ:金属酸化物半導体電界効果トランジスタ)として、縦型MOSFETが使用されている。しかしながら、近年、縦型MOSFETが微細化されるにつれて、ゲート長のばらつきが相対的に大きくなり、特性が安定しにくくなるという問題がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009-277839号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の目的は、ゲート長のばらつきが小さい半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第1電極と、前記第1電極に接続された第1導電形の第1半導体層と、前記第1半導体層に接した第2導電形の第2半導体層と、前記第2半導体層に接し、第1導電形であり、前記第2半導体層によって前記第1半導体層から区画された第3半導体層と、前記第2半導体層、並びに、その両側に配置された前記第1半導体層及び前記第3半導体層を覆うゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第3半導体層に接続された第2電極と、を備える。前記第3半導体層の不純物濃度は、前記第2半導体層の不純物濃度よりも低い。前記第2半導体層は、前記第1半導体層の上面から前記第1半導体層中に延伸し、前記第3半導体層は、前記第2半導体層の上面から前記第2半導体層中に延伸している。
【0006】
実施形態に係る半導体装置の製造方法は、第1導電形層内に第2導電形の埋込領域を形成する工程と、前記第1導電形層における前記埋込領域の直上域の周辺部に不純物を注入することにより、下端が前記埋込領域に達し、上端が前記第1導電形層の上面に達し、前記第1導電形層における前記埋込領域の直上域の中央部を囲む第2導電形の枠状領域を形成し、前記埋込領域及び前記枠状領域により前記中央部を前記第1導電形層における残部から区画する工程と、前記枠状領域、並びに、その両側に配置された前記残部及び前記中央部を覆うようにゲート絶縁膜を形成する工程と、前記残部に接続される第1電極を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成すると共に、前記中央部に接続される第2電極を形成する工程と、を備える。
【図面の簡単な説明】
【0007】
【図1】(a)は、実施形態に係る半導体装置を例示する平面図であり、(b)は(a)に示すA-A’線による断面図である。
【図2】(a)?(c)は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図3】実施形態に係る半導体装置の動作を例示する断面図である。
【図4】(a)は、比較例に係る半導体装置を例示する断面図であり、(b)は(a)に示す領域Bを示す一部拡大断面図である。
【発明を実施するための形態】
【0008】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図1(a)は、本実施形態に係る半導体装置を例示する平面図であり、(b)は(a)に示すA-A’線による断面図である。
なお、図を見やすくするために、図1(a)においては、ゲート絶縁膜21及びゲート電極22の図示を省略している。
【0009】
図1(a)及び(b)に示すように、本実施形態に係る半導体装置1においては、導電形がn^(+)形のドレイン層11が設けられており、その上に、導電形がn^(-)形のドリフト層12が設けられている。なお、「n^(+)形」とは、n形であって実効的な不純物濃度が「n^(-)形」よりも高いことを示す。「ｐ^(+)形」及び「ｐ^(-)形」についても同様である。「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。
【0010】
ドリフト層12の上層部分には、導電形がｐ^(-)形のウェル13が設けられている。ウェル13は、ドリフト層12内に埋め込まれた埋込領域31と、埋込領域31の直上域の一部に枠状に設けられた枠状領域32とにより構成されていて、その形状は、上方が開口した箱形である。また、ウェル13によって3次元的に囲まれる領域には、導電形がn^(-)形のソース層14が設けられている。上方から見て、ソース層14の形状は、一方向に延びる帯状である。ソース層14はウェル13によってドリフト層12から区画されている。後述するように、半導体装置1の製造プロセスの途中までは、ソース層14はドリフト層12と同一の半導体層を構成しており、例えば、ソース層14の不純物濃度はドリフト層12の不純物濃度と同じである。また、ソース層14の不純物濃度は、ウェル13の不純物濃度よりも低い。これにより、ソース層14からウェル13への不純物の拡散が抑えられる。この結果、ソース層14の配列周期を短くし、ユニットセルの微細化を図ることができる。なお、ここでいう「不純物濃度」とは、上述の「実効的な不純物濃度」ではなく、相殺分を除かず、含有している不純物の濃度(原子%)を単純に合計した値である。
【0011】
ウェル13上であって、ソース層14が設けられていない領域の一部には、導電形がn^(+)形のn^(+)形コンタクト層15が設けられている。n^(+)形コンタクト層15はソース層14の長手方向両側に配置されており、ソース層14及びウェル13に接し、ドリフト層12には接していない。また、ウェル13上であって、ソース層14の幅方向においてn^(+)形コンタクト層15を挟む位置には、導電形がｐ^(+)形のｐ^(+)形コンタクト層16が設けられている。ｐ^(+)形コンタクト層16はウェル13及びn^(+)形コンタクト層15に接し、ドリフト層12に接していない。
【0012】
ドレイン層11、ドリフト層12、ウェル13、ソース層14、n^(+)形コンタクト層15及びｐ^(+)形コンタクト層16により、半導体基板10が構成されている。半導体基板10は、例えば、単結晶の炭化珪素(SiC)により形成されている。
【0013】
半導体基板10上には、ゲート絶縁膜21が設けられている。ゲート絶縁膜21は、半導体基板10の上面におけるウェル13の一部、並びに、その両側に配置されたドリフト層12の一部及びソース層14を覆っている。ゲート絶縁膜21上にはゲート電極22が設けられている。ゲート電極22は、例えば不純物が導入されたポリシリコンによって形成されている。
【0014】
また、半導体基板10上におけるゲート絶縁膜21が設けられていない領域の一部には、ソース電極23が設けられている。ソース電極23は、例えば金属からなり、n^(+)形コンタクト層15及びｐ^(+)形コンタクト層16に接している。ソース電極23は、n^(+)形コンタクト層15を介してソース層14に接続されると共に、ｐ^(+)形コンタクト層16を介してウェル13に接続されている。更に、半導体基板10の下面上には、ドレイン電極24が設けられている。ドレイン電極24は例えば金属からなり、ドレイン層11に接している。ドレイン電極24はドレイン層11を介してドリフト層12に接続されている。
【0015】
このようにして、本実施形態に係る半導体装置1には、縦型MOSFETが形成されている。半導体装置1においては、ソース層14の幅方向に沿って、複数の縦型MOSFETが配列されていてもよい。
【0016】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図2(a)?(c)は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【0017】
先ず、図2(a)に示すように、n^(+)形のドレイン層11(図1(b)参照)上にn^(-)形のドリフト層12が設けられた半導体基板10を準備する。半導体基板10は、例えばSiCにより形成する。なお、図2(a)?(c)においては、ドレイン層11は図示を省略する。次に、ドリフト層12上にレジストマスク41を形成する。
【0018】
次に、図2(b)に示すように、レジストマスク41をマスクとして、ドリフト層12に対してアクセプタとなる不純物、例えばアルミニウム(Al)をイオン注入する。これにより、ドリフト層12の内部に導電形がｐ^(-)形の埋込領域31が形成される。埋込領域31は、ドリフト層12の表面には露出しない。その後、レジストマスク41を除去する。
【0019】
次に、図2(c)に示すように、ドリフト層12上にレジストマスク42を形成する。そして、レジストマスク42をマスクとして、ドリフト層12に対してアクセプタとなる不純物をイオン注入する。例えば、図2(b)に示すイオン注入と同じ種類の不純物を注入する。但し、このイオン注入における加速電圧は、図2(b)に示すイオン注入の加速電圧よりも低くする。これにより、ドリフト層12における埋込領域31の直上域の周辺部に不純物を注入する。
【0020】
この結果、ドリフト層12内に導電形がｐ^(-)形の枠状領域32が形成される。枠状領域32の下端は埋込領域31に達し、上端はドリフト層12の上面に達する。そして、枠状領域32は、ドリフト層12における埋込領域31の直上域の中央部を囲む。この枠状領域32によって囲まれる領域、すなわち、ドリフト層12における埋込領域31の直上域の中央部をソース層14とする。ソース層14の下面は埋込領域31によって覆われ、ソース層14の周囲は枠状領域32によって囲まれ、ソース層14の上面はドリフト層12の上面において露出する。上方から見て、ソース層14の形状は一方向に延びる帯状である。
【0021】
埋込領域31及び枠状領域32により、導電形がｐ^(-)形のウェル13が形成される。これにより、ソース層14は、ウェル13によって、ドリフト層12におけるソース層14にならなかった残部から区画される。以後、この残部のみをドリフト層12という。換言すれば、ソース層14とドリフト層12との間には、必ずウェル13が介在する。その後、レジストマスク42を除去する。このように、本実施形態においては、ソース層14には積極的にアルミニウムを注入しないため、ウェル13を形成する前のドリフト層12の不純物濃度が均一であった場合、ソース層14の合計の不純物濃度はウェル13の合計の不純物濃度よりも低くなる。
【0022】
次に、図1(a)及び(b)に示すように、半導体基板10の上面のうち、ソース層14の長手方向両側であって、ウェル13及びソース層14に接しドリフト層12には接しない領域に、ドナーとなる不純物をイオン注入する。これにより、この領域にn^(+)形コンタクト層15を形成する。また、ソース層14の幅方向においてn^(+)形コンタクト層15を挟む領域であって、ウェル13及びn^(+)形コンタクト層15に接しドリフト層12には接しない領域に、アクセプタとなる不純物をイオン注入する。これにより、この領域にｐ^(+)形コンタクト層16を形成する。
【0023】
次に、半導体基板10上に、枠状領域32の一部、例えば、最も細い部分と、その両側に配置されたドリフト層12及びソース層14を覆うように、ゲート絶縁膜21を形成し、その上にゲート電極22を形成する。また、半導体基板10上に、n^(+)形コンタクト層15及びｐ^(+)形コンタクト層16に接し、ドリフト層12に接しないように、ソース電極23を形成する。更に、半導体基板10の下に、ドレイン層11に接するように、ドレイン電極24を形成する。これにより、半導体装置1が製造される。
【0024】
次に、本実施形態に係る半導体装置の動作について説明する。
図3は、本実施形態に係る半導体装置の動作を例示する断面図である。
図1(a)及び(b)に示すように、ゲート電極22とソース電極23に同電位、例えば、接地電位が印加されているときは、ドレイン電極24に正電位が印加されても、n^(-)形のドリフト層12とｐ^(-)形のウェル13との界面を起点として空乏層(図示せず)が拡がり、ソース・ドレイン間に電流が流れない。
【0025】
これに対して、図3に示すように、ゲート電極22に正電位が印加されると、半導体基板10におけるゲート絶縁膜21の近傍に電子が集まる。これにより、ｐ^(-)形のウェル13におけるゲート絶縁膜21に接する部分に擬似的にn形の反転層36が形成される。この結果、ソース層14とドリフト層12とが、反転層36を介して導通する。また、ドリフト層12及びソース層14におけるゲート絶縁膜21に接する部分には、それぞれ擬似的にn^(+)形の蓄積層37及び38が形成される。これにより、ソース・ドレイン間のオン抵抗が低減される。このようにして、ソース・ドレイン間に電流が流れる。このとき、ウェル13の枠状領域32におけるソース層14とドリフト層12によって挟まれた部分の幅が、ゲート長Lとなる。
【0026】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、枠状領域32の幅が縦型MOSFETのゲート長Lとなる。そして、枠状領域32の幅は、図2(c)に示す1回のイオン注入により、決定することができる。このため、ゲート長Lの長さを精度よく制御することができる。この結果、本実施形態に係る半導体装置は、微細化してもゲート長の相対的な変動量が小さく、特性が安定する。例えば、ゲート長が短くなることによりリーク電流が増加したり、ゲート長が長くなることによりオン抵抗が増加したりすることを抑制できる。
【0027】
また、本実施形態においては、ドリフト層12、ウェル13、ソース層14が配列されたユニットセルには、n^(+)形コンタクト層15及びｐ^(+)形コンタクト層16が配置されていない。これにより、ユニットセルの微細化を図ることができ、チャネル密度を増加させることができる。
【0028】
なお、本実施形態においては、半導体基板10を炭化珪素(SiC)により形成する例を示したが、これには限定されず、例えば、シリコン(Si)又はシリコンゲルマニウム(SiGe)により形成してもよい。
【0029】
次に、比較例について説明する。
図4(a)は、比較例に係る半導体装置を例示する断面図であり、(b)は(a)に示す領域Bを示す一部拡大断面図である。
【0030】
図4(a)及び(b)に示すように、本比較例に係る半導体装置101においては、n^(-)形のドリフト層112の上層部の一部にアクセプタとなる不純物を注入することにより、ｐ^(-)形のウェル113を形成し、ウェル113の上層部の一部にドナーとなる不純物を注入することにより、n^(+)形のソース層114を形成している。この場合、ウェル113を形成する工程において、ソース層114となる予定の領域内にもアクセプタとなる不純物を注入しているため、半導体装置101の完成後において、ソース層114の合計の不純物濃度は、ウェル113の合計の不純物濃度よりも高くなる。
【0031】
また、ウェル113の上層部におけるソース層114に接する領域に、ｐ形コンタクト層116を形成している。そして、ウェル113におけるドリフト層112とソース層114とに挟まれた部分、並びにその両側に配置されたドリフト層112の一部及びソース層114の一部を覆うように、ゲート絶縁膜121を形成し、その上にゲート電極122を形成している。また、ソース層114及びｐ形コンタクト層116に接するようにソース電極123を形成し、ドレイン層(図示せず)に接するようにドレイン電極(図示せず)を形成している。
【0032】
本比較例においては、ウェル113におけるドリフト層112とソース層114とに挟まれた部分がチャネル領域となり、この部分の幅がゲート長L2となる。ゲート長L2は、ｐ^(-)形のウェル113を形成するためのイオン注入と、n^(+)形のソース層114を形成するためのイオン注入によって決定される。すなわち、ゲート長L2を決定するためには、2回のイオン注入が必要となる。このため、2回のイオン注入間の合わせずれに起因して、ゲート長L2が変動しやすい。従って、半導体装置101を微細化すると、ゲート長の変動量が相対的に大きくなり、半導体装置101の特性がばらつきやすくなる。
【0033】
以上説明した実施形態によれば、ゲート長のばらつきが小さい半導体装置及びその製造方法を実現することができる。
【0034】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【0035】
1:半導体装置、10:半導体基板、11:ドレイン層、12:ドリフト層、13:ウェル、14:ソース層、15:n^(+)形コンタクト層、16:ｐ^(+)形コンタクト層、21:ゲート絶縁膜、22:ゲート電極、23:ソース電極、24:ドレイン電極、31:埋込領域、32:枠状領域、36:反転層、37、38:蓄積層、41、42:レジストマスク、101:半導体装置、112:ドリフト層、113:ウェル、114:ソース層、116:ｐ形コンタクト層、121:ゲート絶縁膜、122:ゲート電極、123:ソース電極、L、L2:ゲート長
(57)【特許請求の範囲】
【請求項1】
第1導電形層内に第2導電形の第1領域を形成する工程と、
前記第1導電形層における前記第1領域の直上域の周辺部に不純物を注入することにより、下端が前記第1領域に達し、上端が前記第1導電形層の上面に達し、前記第1導電形層における前記第1領域の直上域の中央部に位置しその形状が上方から見て帯状である第1部分を囲む第2導電形の第2領域を形成する工程と、
前記第1部分の長手方向両側に位置し、前記第1部分及び前記第2領域に接し、前記第1導電形層の前記第1部分を除く第2部分に接しない領域に、その実効的な不純物濃度が前記第1導電形層の実効的な不純物濃度よりも高い第1導電形のコンタクト層を形成する工程と、
前記第2領域上、並びに、その両側に配置された前記第1部分上及び前記第2部分上にゲート絶縁膜を形成する工程と、
前記第2部分に接続される第1電極を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成すると共に、前記第1部分及び前記コンタクト層に接続される第2電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項2】
第1電極と、
前記第1電極に接続された第1導電形の第1半導体層と、
前記第1半導体層に接した第2導電形の第2半導体層と、
前記第2半導体層に接し、第1導電形であり、その不純物濃度が前記第2半導体層の不純物濃度よりも低く、前記第2半導体層によって前記第1半導体層から区画された第3半導体層と、
前記第2半導体層、並びに、その両側に配置された前記第1半導体層及び前記第3半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第3半導体層に接続された第2電極と、
を備え、
前記第2半導体層は、前記第1半導体層の上面から前記第1半導体層中に延伸し、
前記第3半導体層は、前記第2半導体層の上面から前記第2半導体層中に延伸している半導体装置。
【請求項3】
第1電極と、
前記第1電極に接続された第1導電形の第1半導体層と、
前記第1半導体層に接した第2導電形の第2半導体層と、
前記第2半導体層に接し、第1導電形であり、その不純物濃度が前記第1半導体層の不純物濃度と等しく、前記第2半導体層によって前記第1半導体層から区画された第3半導体層と、
前記第2半導体層上、並びに、その両側に配置された前記第1半導体層上及び前記第3半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第3半導体層に接続された第2電極と、
を備え、
前記第2半導体層は、前記第1半導体層の上面から前記第1半導体層中に延伸し、
前記第3半導体層は、前記第2半導体層の上面から前記第2半導体層中に延伸している半導体装置。
【請求項4】
前記第2半導体層は、
前記第3半導体層の直下域に配置された第1領域と、
前記第3半導体層を囲む第2領域と、
を有した請求項2または3に記載の半導体装置。
【請求項5】
第1導電形であり、その実効的な不純物濃度が前記第3半導体層の実効的な不純物濃度よりも高く、前記第3半導体層、前記第2半導体層及び前記第2電極に接し、前記第1半導体層に接していないコンタクト層をさらに備え、
上方から見て、前記第3半導体層の形状は帯状であり、
前記コンタクト層は、前記第3半導体層の長手方向両側に配置されている請求項4記載の半導体装置。
【請求項6】
前記第1半導体層、前記第2半導体層及び前記第3半導体層は、炭化珪素により形成されている請求項2?5のいずれか1つに記載の半導体装置。
 
訂正の要旨 審決(決定)の【理由】欄参照。
異議決定日 2017-04-12 
出願番号 特願2013-61146(P2013-61146)
審決分類 P 1 652・ 121- YAA (H01L)
P 1 652・ 113- YAA (H01L)
最終処分 維持  
前審関与審査官 棚田 一也  
特許庁審判長 鈴木 匡明
特許庁審判官 加藤 浩一
飯田 清司
登録日 2015-09-04 
登録番号 特許第5802231号(P5802231)
権利者 株式会社東芝
発明の名称 半導体装置及びその製造方法  
代理人 市川 浩  
代理人 市川 浩  
代理人 小崎 純一  
代理人 日向寺 雅彦  
代理人 小崎 純一  
代理人 日向寺 雅彦  

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